TW202038435A - 半導體記憶裝置 - Google Patents

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Abstract

本發明之實施形態提供一種能夠容易地提高動作特性之半導體記憶裝置。 根據本發明之一實施形態，於半導體記憶裝置中，第1半導體柱於第1區域內沿上述第1方向延伸。第1區域係第1導電層中之相鄰之第2分斷膜之間的區域。第2半導體柱於第2區域內沿上述第1方向延伸。第2區域係第1導電層中之相鄰之第1分斷膜與第2分斷膜之間的區域。第1電荷儲存層配置於第1半導體柱與第1區域之間。第2電荷儲存層配置於第2半導體柱與第2區域之間。周邊電路對第2導電層中之與第2區域對應之區域供給選擇電位時，對與第2區域對應之第1導電層供給第1電壓。周邊電路對第2導電層中之與第1區域對應之區域供給選擇電位時，對與第1區域對應之第1導電層供給第2電壓。第2電壓係高於第1電壓之電壓。

Description

半導體記憶裝置
本實施形態係關於一種半導體記憶裝置。
已知有柱狀之半導體通道於將複數個導電層積層而成之積層體內貫通，且使各導電層與半導體通道接近之部分作為記憶胞而發揮功能之三維構造之半導體記憶裝置。於該半導體記憶裝置中，存在因三維構造中之位置而導致構成記憶胞之氧化膜厚等不均之情況，存在對動作速度或可靠性造成影響之情況。
本發明之實施形態提供一種能夠提高動作速度或可靠性之半導體記憶裝置。
根據一實施形態，提供一種具有複數個第1導電層、第2導電層、複數個第1分斷膜、複數個第2分斷膜、第1半導體柱、第2半導體柱、第1電荷儲存層、第2電荷儲存層、及周邊電路之半導體記憶裝置。複數個第1導電層沿第1方向積層。第2導電層配置於複數個第1導電層之第1方向。複數個第1分斷膜沿第2方向將複數個第1導電層與第2導電層分斷。第2方向係與第1方向交叉之方向。複數個第1分斷膜沿第1方向及第3方向延伸。第3方向係與第1方向及第2方向交叉之方向。複數個第2分斷膜沿第2方向將第2導電層中之相鄰之第1分斷膜之間之區域分斷。複數個第2分斷膜沿第1方向及第3方向延伸。第1半導體柱於第1區域內沿上述第1方向延伸。第1區域係第1導電層中之相鄰之第1分斷膜之間之區域。第2半導體柱於第2區域內沿上述第1方向延伸。第2區域係第1導電層中之相鄰之第1分斷膜與第2分斷膜之間之區域。第1電荷儲存層配置於第1半導體柱與第1區域之間。第2電荷儲存層配置於第2半導體柱與第2區域之間。周邊電路對第2導電層中之與第2區域對應之區域供給選擇電位時，對與第2區域對應之第1導電層供給第1電壓。周邊電路對第2導電層中之與第1區域對應之區域供給選擇電位時，對與第1區域對應之第1導電層供給第2電壓。第2電壓係高於第1電壓之電壓。
以下，參照圖式對實施形態進行說明。對圖式中之相同部分標註相同編號，並適當省略其詳細說明，對不同之部分進行說明。再者，圖式係模式性或概念性之圖，各部分之厚度與寬度之關係、部分間之大小之比率等未必與現實相同。又，即便於表示相同部分之情形時，亦存在彼此之尺寸或比率根據圖式而不同地進行表示之情況。
(第1實施形態) 圖1係模式性地表示第1實施形態之半導體記憶裝置1之記憶胞陣列2之構成的立體圖。半導體記憶裝置1係包含三維配置之記憶胞之NAND(Not And，反及)型非揮發性記憶裝置。
於以下說明中，將於與半導體基板SUB之表面平行之平面內相互正交之方向設為X方向及Y方向，更具體而言，X方向設為字元線WL延伸之方向，Y方向設為位元線BL延伸之方向。Z方向設為與半導體基板SUB正交之方向。因此，Z方向與X方向及Y方向正交。
如圖1所示，半導體記憶裝置1中包含選擇閘極SGS、字元線WL、及選擇閘極SGD。選擇閘極SGS介隔層間絕緣膜7積層於半導體基板SUB之上。於圖1之例中，選擇閘極SGS設置3層。字元線WL介隔層間絕緣膜7積層於最上層之選擇閘極SGS之上。於圖1之例中，字元線WL設置8層。意味著包含於同一層中且經分割之複數個選擇閘極。於圖1之例中，示出沿Y方向分割之選擇閘極SGD0與SGD1。選擇閘極SGD介隔層間絕緣膜7積層於最上層之字元線WL之上。選擇閘極SGS、字元線WL及選擇閘極SGD分別為沿X方向及Y方向延伸之板狀。
於圖1之例中，選擇閘極SGD、字元線WL、及選擇閘極SGS係藉由狹縫ST沿Y方向分斷而絕緣。狹縫ST設置於半導體基板SUB，沿X方向及Z方向延伸。
選擇閘極SGD例如係藉由絕緣層83沿Y方向分斷。絕緣層83設置於字元線WL之上方(+Z側)，且沿Y方向及Z方向延伸。因此，於字元線WL上沿Y方向並列配置選擇閘極SGD0與選擇閘極SGD1。於圖1之例中，選擇閘極SGD0及SGD1分別設置3層。
半導體基板SUB例如為矽基板。選擇閘極SGS、字元線WL、選擇閘極SGD例如為包含鎢(W)之金屬層。層間絕緣膜7及絕緣層83例如為包含氧化矽之絕緣體。
半導體記憶裝置1進而具備複數個柱狀體4。柱狀體4貫穿選擇閘極SGS、字元線WL及選擇閘極SGD而沿其等之積層方向即Z方向延伸。半導體記憶裝置1進而具備設置於選擇閘極SGD之上方之複數個位元線BL及源極線SL。
柱狀體4分別經由接觸插塞31電性連接於位元線BL。例如，共用選擇閘極SGD0之柱狀體4中之1個與共用選擇閘極SGD1之柱狀體4中的1個電性連接於1個位元線BL。
再者，於圖1中，為了簡化圖示，而省略設置於選擇閘極SGD與位元線BL之間之層間絕緣膜。又，於第1實施形態中，於相鄰之狹縫ST之間設置4個選擇閘極作為選擇閘極SGD。因此，亦可進而於圖1中之選擇閘極SGDA之-X側介隔絕緣層83而配置選擇閘極SGD3與選擇閘極SGD4。
於如半導體記憶裝置1般具有三維構造之半導體記憶裝置(記憶體)之情形時，以字元線WL與柱狀體4交叉之部分作為記憶胞而發揮功能之方式構成，且構成三維排列複數個記憶胞而成之記憶胞陣列2。又，選擇閘極SGS與柱狀體4交叉之部分作為源極側之選擇閘極而發揮功能，選擇閘極SGD0、SGD1及柱狀體4交叉之部分作為汲極側之選擇閘極。於半導體記憶裝置1中，藉由增加積層體中之字元線WL之積層數，即便不利用更微細之圖案化技術，亦能夠增加記憶容量。
圖2係表示半導體記憶裝置1之構成之方塊圖。
如圖2所示，半導體記憶裝置1具有記憶胞陣列2、周邊電路10、及介面20源極線。周邊電路10包含WL驅動電路11、SGS驅動電路12、SGD驅動電路13、SL驅動電路14、及感測放大器電路15。
WL驅動電路11係控制向字元線WL之施加電壓之電路，SGS驅動電路12係對施加於選擇閘極SGS之電壓進行控制之電路。SGD驅動電路13係對施加於選擇閘極SGD之電壓進行控制之電路，SL驅動電路14係對施加於源極線SL之電壓進行控制之電路。感測放大器電路15係根據來自所選擇之記憶胞之信號而對讀出之資料進行判定之電路。
周邊電路10基於經由介面20自外部(例如，應用半導體記憶裝置1之記憶系統之記憶體控制器)輸入之指示，對半導體記憶裝置1之動作進行控制。例如，周邊電路10於接收到寫入指示之情形時，藉由SGS驅動電路12、SGD驅動電路13、及WL驅動電路11選擇指示寫入之位址之記憶胞，一面參照Vpgm管理資訊，一面對選擇記憶胞施加與資料對應之電壓而進行寫入。又，周邊電路10於接收到讀出指示之情形時，根據來自記憶胞陣列2中之所指示之位址之記憶胞的信號，感測放大器電路15判定讀出之資料，並經由介面20將該資料向外部(記憶體控制器)輸出。
接下來，利用圖3對記憶胞陣列2之構成進行說明。圖3係表示記憶胞陣列2之電路構成之電路圖。
記憶胞陣列2具有分別為複數個記憶胞電晶體MT之集合之複數個區塊BLK。各區塊BLK具有與字元線及位元線建立關聯之記憶胞電晶體MT之集合即複數個串單元SU0、SU1、SU2、SU3。各串單元SU0~SU3具有串聯連接有記憶胞電晶體MT之複數個記憶串MST。再者，串單元SU0~SU3內之記憶串MST之數量為任意。
複數個串單元SU0、SU1、SU2、SU3與複數個選擇閘極SGD0、SGD1、SGD3、SGD4對應，並且共用選擇閘極SGS，作為區塊BLK0中之複數個驅動組件而發揮功能。各串單元SU可藉由其對應之選擇閘極SGD與選擇閘極SGS進行驅動。又，各串單元SU包含複數個記憶串MST。
各記憶串MST例如包含64個記憶胞電晶體MT(MT0~MT63)及選擇電晶體SDT、SST。記憶胞電晶體MT具有控制閘極及電荷儲存層，非揮發性地保存資料。而且，64個記憶胞電晶體MT(MT0~MT63)串聯連接於選擇電晶體SDT之源極與選擇電晶體SST之汲極之間。再者，記憶串MST內之記憶胞電晶體MT之個數並不限定於64個。
各串單元SU0~SU3中之選擇電晶體SDT之閘極分別連接於選擇閘極SGD。與此相對，各串單元SU中之選擇電晶體SST之閘極例如共通連接於選擇閘極SGS。
位於各串單元SU內之各記憶串MST之選擇電晶體SDT之汲極分別連接於不同之位元線BL0~BLk(k為任意之2以上之整數)。又，位元線BL0~BLk於複數個區塊BLK間共通連接位於各串單元SU內之1個記憶串MST。進而，各選擇電晶體SST之源極共通連接於源極線SL。
即，串單元SU係連接於不同之位元線BL0~BLk，且連接於同一選擇閘極SGD之記憶串MST之集合。又，各區塊BLK係使字元線WL共通之複數個串單元SU0~SU3之集合。而且，記憶胞陣列2係使位元線BL0~BLk共通之複數個區塊BLK之集合。
再者，若將共用字元線WL之記憶胞電晶體MT之群稱為「記憶胞組MCG」，則記憶胞組MCG係能夠經由字元線WL一次性施加特定之電壓(例如，寫入電壓、讀出電壓)之記憶胞之集合的最小單位。
接下來，利用圖4~圖6對記憶胞陣列2之具體構成進行說明。圖4係表示第1實施形態之半導體記憶裝置1中所包含之記憶胞陣列2之詳情的XY俯視圖。圖5係表示第1實施形態之半導體記憶裝置1中所包含之記憶胞陣列2之詳情的ZX剖視圖。圖6係表示第1實施形態之半導體記憶裝置1中所包含之記憶胞陣列2之構成的XY俯視圖。
如圖4及圖5所示，記憶胞陣列2係於半導體基板SUB之+Z側，將柱狀體4沿XY方向二維排列，並且由柱狀體4貫通複數層字元線WL而構成為三維之記憶胞之排列。
如圖4所示，於XY俯視下，複數個柱狀體4例如係以構成16行(16通道(lane))之方式配置。各行(各通道)沿著X方向延伸。16行中之向Y方向靠近之行(通道)係柱狀體4之配置位置以X方向上之配置間距之大致一半相互偏移。於XY俯視下，複數個柱狀體4亦可視為呈錯位狀排列。各柱狀體4與沿Z方向配置之複數個記憶體電晶體MT0~MT63對應。即，由複數個柱狀體4之XY方向之排列及與各柱狀體4對應之記憶體電晶體MT之Z方向之排列構成複數個記憶體電晶體MT之三維之排列及複數個選擇電晶體SDT之排列。
三維排列之複數個記憶體電晶體MT中之於大致相同之Z座標上構成16行(16通道)之複數個記憶體電晶體MT例如可共用作為字元線WL63的導電層6，由周邊電路10供給相同之控制電壓(寫入電壓)。
又，複數個選擇電晶體SDT配置於複數個記憶體電晶體MT0~MT63之+Z側，以4行(4通道)為單位進行分組。即，作為選擇閘極SGD之各導電層係由沿XZ方向延伸之大致板狀(大致翼形狀)之絕緣膜(第2分斷膜)83分割(分斷)為複數個驅動電極膜61~64。二維或三維排列之複數個選擇電晶體SDT中之大致相同之Z座標之4行(4通道)選擇電晶體SDT例如共用作為選擇閘極SGD之驅動電極膜，由周邊電路10供給相同之控制電壓(驅動電壓)。
與此對應，複數個記憶體電晶體MT之排列係以4行(4通道)為單位分組成串單元SU0~SU3。即，各串單元SU0~SU3作為區塊BLK0中之驅動電極膜61~64之被驅動組件而發揮功能。即，各串單元SU0~SU3包含4行(4通道)選擇電晶體SDT、4行(4通道)記憶體電晶體MT0~MT63及4行(4通道)選擇電晶體SST(參照圖3)。
將記憶胞陣列2中之複數個串單元SU0~SU3中與狹縫ST之距離較近之串單元SU0、SU3稱為外側之串單元SU0、SU3，將與狹縫ST之距離較遠之串單元SU1、SU2稱為內側之串單元SU1、SU2。外側之串單元SU0、SU3亦可視為與狹縫ST相接之串單元，內側之串單元SU1、SU2亦可視為不與狹縫ST相接之串單元。再者，亦可將包含外側之串單元SU0、SU3之區域稱為外側區域RG_outer，將包含內側之串單元SU1、SU2之區域稱為內側區域RG_inner。
於記憶胞陣列2中，交替反覆積層有導電層6與絕緣層7，進而交替反覆積層有驅動電極膜61~64與絕緣層7。各導電層6可由以導電物(例如鎢等金屬)為主成分之材料形成。各絕緣層7可由以絕緣物(例如矽氧化物等半導體氧化物)為主成分之材料形成。導電層6作為字元線WL而發揮功能。驅動電極膜61~64可分別由以導電物(例如鎢等金屬)為主成分之材料形成。驅動電極膜61作為選擇閘極SGD0而發揮功能，驅動電極膜62作為選擇閘極SGD1而發揮功能，驅動電極膜63作為選擇閘極SGD2而發揮功能，驅動電極膜64作為選擇閘極SGD而發揮功能。
又，於記憶胞陣列2中，柱狀部4包含核心絕緣膜41、半導體通道42、及絕緣膜43。核心絕緣膜41可由以絕緣物(例如矽氧化物)為主成分之材料形成。半導體通道42係以自外側包圍核心絕緣膜41之方式配置，且包含沿著柱狀體4之中心軸延伸之大致圓筒狀之形狀。
半導體通道42包含記憶串MS中之通道區域(工作區域)，可由以實質上不包含雜質之半導體(例如多晶矽)為主成分之材料形成。
絕緣膜43配置於驅動電極膜61~64或導電層6(字元線WL)與半導體通道42之間，於俯視下包圍半導體通道42。絕緣膜43覆蓋半導體通道42之側面。絕緣膜43係以在配置於導電層6(字元線WL)與半導體通道42之間之部分中具有電荷儲存能力之方式構成。絕緣膜43可如圖6所示般自半導體通道42側起依序包含隧道絕緣膜431/電荷儲存膜432/區塊絕緣膜433之3層構造。隧道絕緣膜431可由以氧化物(例如矽氧化物)為主成分之材料形成。電荷儲存膜432可由以氮化物(例如矽氮化物)為主成分之材料形成。區塊絕緣膜433可由以氧化物(例如，矽氧化物、金屬氧化物或該等之積層)為主成分之材料形成。即，絕緣膜43亦可在配置於導電層6(字元線WL)與半導體通道42之間之部分中具有由1對絕緣膜(隧道絕緣膜、區塊絕緣膜)夾著電荷儲存膜之ONO型3層構造。又，絕緣膜43亦可在配置於驅動電極膜61~64與半導體通道42之間之部分中包含閘極絕緣膜之單層構造。閘極絕緣膜可由以氧化物(例如矽氧化物)為主成分之材料形成。
又，記憶胞陣列2存在將柱狀構造物(亦稱為級(Tier))介隔半導體膜44積層複數個而構成柱狀體4之情況。於圖5中，例示柱狀體4包含2級之情況。半導體膜44與上下級之半導體通道42分別電性連接。記憶胞陣列2與2級對應地具有沿Z方向分割出之區域UR、LR。區域UR係與上側級對應之區域，區域LR係與下側級對應之區域。區域UR係區域LR之+Z側之區域。再者，若將與選擇電晶體SDT對應之區域稱為區域SGDR，將與選擇電晶體SST對應之區域稱為區域SGSR，則區域SGDR配置於區域UR之+Z側，區域SGSR配置於區域LR之-Z側。
區域UR亦可進一步沿Z方向分割為特定數量(例如2個)，可分割為區域UUR與區域ULR。區域UUR係區域ULR之+Z側之區域。區域LR亦可進一步沿Z方向分割為特定數量(例如2個)，可分割為區域LUR與區域LLR。區域LUR係區域LLR之+Z側之區域。即，於各串單元SU0~SU3內，按照距基板SB之高度變高之順序配置有區域LLR、區域LUR、區域ULR、區域UUR。區域LLR與字元線WL0~WL15對應，並且與記憶胞MT0~MT15對應。區域LUR與字元線WL16~WL30對應，並且與記憶胞MT16~MT30對應。區域ULR與字元線WL31~WL45對應，並且與記憶胞MT31~MT45對應。區域UUR與字元線WL46~WL61對應，並且與記憶胞MT46~MT61對應。
對各記憶胞MT之寫入處理可藉由ISPP(Incremental Step Pulse Program，增量步進脈衝編程)方式進行，上述ISPP方式係一面增加寫入電壓，一面交替反覆進行寫入動作與驗證動作，直至成為驗證OK為止(參照圖10)。於該寫入處理中，寫入時之循環次數根據寫入開始電壓之值而改變，與其相應地寫入時間WT可能發生改變。為了於記憶胞陣列2中之各記憶胞MT之間減小寫入時間WT之差異，有效的是對各記憶胞MT根據其寫入難易度改變寫入開始電壓。
就此種觀點而言，如圖7所示，儲存於記憶胞陣列2之ROM(Read Only Memory，唯讀記憶體)區域之Vpgm管理資訊2b1包含將能夠以字元線WL為單位進行區分之記憶胞MT之大致之物理位置與寫入開始電壓之設定值Vws建立對應關係的設定資訊。圖7係表示寫入開始電壓之設定值Vws之圖。於圖7所示之設定資訊中，包含區塊之識別資訊(例如區塊編號)與區域之識別資訊(例如，表示係沿Z方向分割出之區域LLR、區域LUR、區域ULR、區域UUR之哪一個之資訊)作為能夠以字元線WL為單位進行區分之記憶胞MT之大致的物理位置，包含與該物理位置對應之設定值作為寫入開始電壓之設定值Vws。藉由參照圖7所示之設定資訊，能夠掌握與記憶胞MT之大致之物理位置對應之寫入開始電壓之設定值Vws。例如能夠掌握對屬於區塊BLK0之區域UUR之記憶胞MT之寫入開始電壓的設定值為Vws=Vws1。
另一方面，因製程上之原因(藉由濕式蝕刻將犧牲膜去除時，圖5所示之絕緣膜43實質上被暴露於蝕刻劑中之時間係相較於外側之串單元於內側之串單元中較短)，導致與圖4所示之外側之串單元SU0、SU3相比，內側之串單元SU1、SU2之絕緣膜43之膜厚相對較厚。藉此，與外側之串單元SU0、SU3相比，內側之串單元SU1、SU2被施加相同之寫入電壓時難以寫入資訊。
與此相對，如圖8所示，儲存於記憶胞陣列2之ROM區域之修正資訊2b2包含將記憶胞MT之Y位置與寫入開始電壓之修正值ΔVws建立對應關係的修正資訊。例如，圖8所示之修正資訊包含串單元識別資訊(例如，表示係沿Y方向排列之串單元SU0、串單元SU1、串單元SU2、串單元SU3之哪一個之資訊)作為表示記憶胞MT之Y位置，即記憶胞MT所屬之串單元之資訊。修正資訊包含區域識別資訊(例如，表示係沿Z方向配置之區域UUR、區域ULR、區域LUR、區域LLR之哪一個之資訊)，作為表示記憶胞MT之Z位置，即記憶胞MT所屬之區域之資訊。修正資訊包含與該記憶胞MT所屬之串單元及區域對應之修正值作為寫入開始電壓之修正值ΔVws。藉由參照該修正資訊，能夠掌握與記憶胞MT之Y位置(記憶胞MT所屬之記憶串係SU0~SU3之哪一個)對應之寫入開始電壓之修正值ΔVws。
例如，若對不同之Y位置參照圖8所示之修正資訊，則能夠掌握對屬於外側之串單元SU0及區域UUR之記憶胞MT之寫入開始電壓Vws的修正值為ΔVws=0，且能夠掌握對屬於內側之串單元SU1及區域UUR之記憶胞MT之寫入開始電壓Vws的修正值為ΔVws=α1(＞0)。
即，藉由進行使用圖8所示之修正資訊之控制，與寫入開始時對外側之串單元SU0、SU3之修正值ΔVws相比，能夠使寫入開始時對內側之串單元SU1、SU2之修正值ΔVws變得更高。
又，因製程上之原因(藉由濕式蝕刻將犧牲膜去除時，絕緣膜43實質上暴露於蝕刻劑中之時間之外側與內側間之時間差，於下側之區域中較上側之區域為短)，導致與積層體LMB中之上側之區域UR相比，下側之區域LR之絕緣膜43之外側串單元與內側串單元間之膜厚差相對較小。
若更細微地觀察，與區域UR內之上側之區域UUR相比，下側之區域ULR中，絕緣膜43之外側串單元與內側串單元間之膜厚差相對較小。
同樣地，與區域LR內之上側之區域LUR相比，下側之區域LLR中，絕緣膜43之外側串單元與內側串單元間之膜厚差相對較小。
與此相對，如圖8所示，儲存於記憶胞陣列2之ROM區域之修正資訊2b2包含將記憶胞MT之Z位置與寫入開始電壓之修正值ΔVws建立對應關係的修正資訊。藉由參照該修正資訊，能夠掌握與記憶胞MT之Z位置(記憶胞MT所屬之區域為配置於Z方向之區域UUR~LLR之何者)對應之寫入開始電壓之修正值ΔVws。
例如，若針對不同之Z位置參照圖8所示之修正資訊，則能夠掌握對屬於內側之串單元SU1及區域UUR之記憶胞MT之寫入開始電壓Vws的修正值為ΔVws=α1。能夠掌握對屬於內側之串單元SU1及區域ULR之記憶胞MT之寫入開始電壓Vws的修正值為ΔVws=α2(＜α1)。能夠掌握對屬於內側之串單元SU1及區域LUR之記憶胞MT之寫入開始電壓Vws的修正值為ΔVws=α3(＜α2)。能夠掌握對屬於內側之串單元SU1及區域LUR之記憶胞MT之寫入開始電壓Vws的修正值為ΔVws=α4(＜α3)。
即，藉由進行使用圖8所示之修正資訊之控制，與寫入開始時對上側之區域之修正值ΔVws相比，能夠使寫入開始時對下側之區域之修正值ΔVws變得更小。
周邊電路10可使用如圖8所示之修正值ΔVws進行寫入開始電壓之修正。若將寫入開始電壓之設定值設為Vws，將修正值設為ΔVws，則周邊電路10於寫入開始時對記憶胞MT施加由如下數式1所示之寫入電壓Vpgm。 Vpgm=Vws+ΔVws・・・數式1
例如，當自外部(記憶體控制器)接收到對屬於區域UUR且屬於外側之串單元SU0、SU3之記憶胞MT之寫入指示時，周邊電路10參照圖7所示之設定資訊，特定出寫入開始電壓之設定值Vws=Vws1，參照圖8所示之修正資訊，特定出寫入開始電壓之修正值ΔVws=0。周邊電路10藉由數式1求出寫入電壓Vpgm=Vws1，並向WL驅動電路11通知。
而且，如圖9(a)所示，SGD驅動電路13對驅動電極膜61施加具有選擇電位VSL 之驅動電壓VSGD0 ，對驅動電極膜62、63、64分別施加具有非選擇電位VUS 之驅動電壓VSGD1 、VSGD2 、VSGD3 。圖9係用以說明對第1實施形態之半導體記憶裝置1中所包含之記憶胞陣列2之寫入處理的圖。藉此，外側之串單元SU0之選擇電晶體SDT接通，將各半導體通道42之電位設定為與選擇電位VSL 對應之電位，並且內側之串單元SU1、SU2及外側之串單元SU3之選擇電晶體SDT斷開，各半導體通道42成為浮動狀態。
與此同時，如圖9(b)所示，WL驅動電路11對與寫入指示所指示之位址對應之作為字元線WL(例如字元線WL63)之導電層6施加寫入電壓Vpgm=Vws1。圖9(a)及圖9(b)分別為表示對外側之串單元SU0之寫入處理時之施加電壓的圖，由實線表示主動之控制線，由虛線表示非主動之控制線。記憶胞陣列2中之與字元線WL63對應之區域為區域UUR(參照圖5)。藉此，寫入開始時對屬於區域UUR且屬於外側之串單元SU0之記憶胞MT施加寫入電壓Vpgm=Vws1。而且，周邊電路10一面使寫入電壓以步長ΔV0增加，一面交替反覆進行利用WL驅動電路11之寫入動作與利用感測放大器電路15之驗證動作，直至成為驗證OK為止。藉此，可如圖10中實線所示般，對屬於區域UUR且屬於外側之串單元SU0之記憶胞MT之寫入處理於寫入時間WT1內完成。圖10係用以說明對第1實施形態之半導體記憶裝置1中所包含之記憶胞陣列2之升壓寫入動作的圖。
此時，於非選擇之內側之串單元SU1、SU2及非選擇之外側之串單元SU3中，藉由成為浮動狀態之半導體通道42與作為字元線WL之導電層6之耦合，能夠與寫入電壓之施加對應地使半導體通道42之電位上升至升壓電位，藉此，不對記憶胞MT寫入資訊。
又，例如當自外部(記憶體控制器)接收到屬於區域UUR且屬於內側之串單元SU1、SU2之記憶胞MT之寫入指示時，周邊電路10參照圖7所示之設定資訊，特定出寫入開始電壓之設定值Vws=Vws1，參照圖8所示之修正資訊，特定出寫入開始電壓之修正值ΔVws=α1。周邊電路10藉由數式1求出寫入電壓Vpgm=Vws1+α1，並向WL驅動電路11通知。
而且，如圖9(c)所示，SGD驅動電路13對驅動電極膜62、63分別施加具有選擇電位VSL 之驅動電壓VSGD1 、VSGD2 ，對驅動電極膜61、64分別施加具有非選擇電位VUS 之驅動電壓VSGD0 、VSGD3 。藉此，內側之串單元SU1、SU2之選擇電晶體SDT接通，將各半導體通道42之電位設定為與選擇電位VSL 對應之電位，並且外側之串單元SU0、SU3之選擇電晶體SDT斷開，各半導體通道42成為浮動狀態。
與此同時，如圖9(d)所示，WL驅動電路11對與寫入指示所指示之位址對應之作為字元線WL(例如字元線WL63)之導電層6施加寫入電壓Vpgm=Vws1+α1。圖9(c)及圖9(d)係表示對內側之串單元SU1之寫入處理時之施加電壓的圖。記憶胞陣列2中之與字元線WL63對應之區域為區域UUR(參照圖5)。藉此，寫入開始時對屬於區域UUR且屬於內側之串單元SU1之記憶胞MT施加寫入電壓Vpgm=Vws1+α1。而且，周邊電路10一面使寫入電壓以步長ΔV0增加，一面交替反覆進行利用WL驅動電路11之寫入動作與利用感測放大器電路16之驗證動作，直至成為驗證OK為止。藉此，可如圖10中波浪線所示般，對屬於區域UUR且屬於內側之串單元SU1之記憶胞MT之寫入處理於寫入時間WT1'(≒WT1)內完成。
此時，於非選擇之外側之串單元SU0、SU3及非選擇之內側之串單元SU2中，藉由成為浮動狀態之半導體通道42與作為字元線WL之導電層6之耦合，能夠與寫入電壓之施加對應地使半導體通道42之電位上升至升壓電位，藉此，不對記憶胞MT寫入資訊。
如圖10所示，藉由與寫入開始時對外側之串單元SU0、SU3之記憶胞MT施加之寫入電壓Vpgm相比，使寫入開始時對內側之串單元SU1、SU2之記憶胞MT施加之寫入電壓Vpgm變得更高，能夠使寫入處理時之循環次數於外側之串單元SU0、SU3與內側之串單元SU1、SU2中均等，能夠使寫入時間WT彼此大致一致。
如上，於第1實施形態中，於半導體記憶裝置1中，周邊電路10係相較於對記憶胞陣列2中之外側之串單元SU0、SU3之記憶胞MT寫入資訊時，對內側之串單元SU1、SU2之記憶胞MT寫入資訊時施加更高之寫入電壓Vpgm。藉此，能夠於複數個記憶胞MT之間使其寫入速度與寫入速度較快之記憶胞一致，因此，能夠於半導體記憶裝置1中整體上提高寫入性能。
例如，與記憶胞陣列2中之靠近狹縫ST之內側之串單元SU0、SU3相比，距狹縫ST較遠之外側之串單元SU1、SU2之絕緣膜43之膜厚相對較厚，被施加相同之寫入電壓時難以寫入資訊。
與此相對，周邊電路10係相較於對外側之串單元SU0、SU3之記憶胞MT寫入資訊時，對內側之串單元SU0、SU3之記憶胞MT寫入資訊時由WL驅動電路11施加更高之寫入電壓。藉此，能夠於複數個記憶胞MT之間與寫入速度較快之記憶胞MT一致，從而能夠提高作為半導體記憶裝置1整體之寫入性能。
再者，寫入開始電壓之修正值亦可多階段地改變。例如，作為第1實施形態之變化例，於半導體記憶裝置1中，亦可如圖11所示，於XY俯視下，將複數個柱狀體4例如以構成20行(20通道)之方式配置。圖11係表示第1實施形態之半導體記憶裝置1之變化例中所包含之記憶胞陣列2之詳情的XY俯視圖。圖11所示之記憶胞陣列2係藉由在圖4所示之串單元SU1與串單元SU2之間追加串單元SU4而構成。再者，亦可將包含外側之串單元SU0、SU3之區域稱為外側區域RG_outer，將包含內側之串單元SU1、SU2之區域稱為內側區域RG_inner，將包含最內側之串單元SU4之區域稱為最內側區域RG_most_inner。
與其相應地，儲存於記憶胞陣列2之ROM區域之修正資訊2b2可如圖12所示般，包含將記憶胞MT之Y位置與寫入開始電壓之修正值ΔVws多階段地建立對應關係之修正資訊。若對不同之Y位置參照該修正資訊，則能夠掌握與記憶胞MT之Y位置對應之寫入開始電壓之修正值ΔVws。例如，觀察外側SU0、SU3→內側SU1、SU2→最內側SU4，能夠掌握寫入開始電壓Vws之修正值ΔVws為「0」→「α1(＞0)」→「β1(＞α1＞0)」，多階段地變高。
即，藉由進行使用圖12所示之修正資訊2b2之控制，與寫入開始時之對外側之串單元SU0、SU3之修正值ΔVws相比，能夠使寫入開始時之對內側之串單元SU1、SU2之修正值ΔVws變得更高。又，藉由進行使用圖12所示之修正資訊之控制，與寫入開始時之對內側之串單元SU1、SU2之修正值ΔVws相比，能夠使寫入開始時之對最內側之串單元SU4之修正值ΔVws變得更高。
又，如圖12所示，修正資訊2b2包含將記憶胞MT之Z位置(記憶胞MT所屬之區域係沿Z方向配置之區域UUR~LLR之哪一個)與寫入開始電壓之修正值ΔVws建立對應關係的修正資訊。若對不同之Z位置參照該修正資訊，則例如關於最內側SU4，能夠掌握對屬於區域UUR之記憶胞MT之寫入開始電壓之修正值ΔVws=β1(＞0)，能夠掌握對屬於區域ULR之記憶胞MT之寫入開始電壓之修正值ΔVws=β2(＜β1且＞0)，能夠掌握對屬於區域LUR之記憶胞MT之寫入開始電壓之修正值ΔVws=β3(＜β2且＞0)，能夠掌握對屬於區域LLR之記憶胞MT之寫入開始電壓之修正值ΔVws=β4(＜β3且＞0)。
即，藉由進行使用圖12所示之修正資訊2b2之控制，例如關於最內側之串單元SU4，與寫入開始時之對上側之區域之修正值ΔVws相比，能夠使寫入開始時之對下側之區域之修正值ΔVws變得更小。
又，於本變化例中，如圖13所示，於記憶胞陣列2中，於驅動電極膜62(選擇閘極SGD1)與驅動電極膜63(選擇閘極SGD3)之間追加驅動電極膜65(選擇閘極SGD5)。圖13係用以說明對第1實施形態之半導體記憶裝置1之變化例中所包含之記憶胞陣列2之寫入處理的圖。
例如，對屬於(與字元線WL63對應)區域UUR且屬於外側之串單元SU0之記憶胞MT之寫入處理如圖13(a)及圖13(b)所示般，與第1實施形態中之圖9(a)及圖9(b)所示之寫入處理同樣地進行。
又，例如對(與字元線WL63對應)屬於區域UUR且屬於內側之串單元SU1之記憶胞MT之寫入處理係如圖13(c)及圖13(d)所示般，與第1實施形態中之圖9(c)及圖9(d)所示之寫入處理同樣地進行。
又，例如對屬於區域UUR且屬於最內側之串單元SU4之記憶胞MT之寫入處理係如下般進行。當自外部(記憶體控制器)接收到寫入指示時，周邊電路10參照圖7所示之設定資訊，特定出寫入開始電壓之設定值Vws=Vws1，參照圖12所示之修正資訊，特定出寫入開始電壓之修正值ΔVws=β1。周邊電路10藉由數式1求出寫入電壓Vpgm=Vws1+β1，並向WL驅動電路11通知。
而且，如圖13(e)所示，SGD驅動電路13對驅動電極膜65施加具有選擇電位VSL 之驅動電壓VSGD4 ，對驅動電極膜61、62、63、64分別施加具有非選擇電位VUS 之驅動電壓VSGD0 、VSGD1 、VSGD2 、VSGD3 。藉此，最內側之串單元SU4之選擇電晶體SDT接通，將各半導體通道42之電位設定為與選擇電位VSL 對應之電位，並且外側之串單元SU0、SU3及若干內側之串單元SU1、SU2之選擇電晶體SDT斷開，各半導體通道42成為浮動狀態。
與此同時，如圖13(f)所示，WL驅動電路11對與寫入指示所指示之位址對應之作為字元線WL(例如字元線WL63)之導電層6施加寫入電壓Vpgm=Vws1+β1。圖13(e)及圖13(f)係表示對最內側之串單元SU4之寫入處理時之施加電壓的圖，由實線表示主動之控制線，由虛線表示非主動之控制線。記憶胞陣列2中之與字元線WL63對應之區域為區域UUR(參照圖5)。藉此，寫入開始時對屬於區域UUR且屬於最內側之串單元SU4之記憶胞MT施加寫入電壓Vpgm=Vws1+β1。而且，周邊電路10一面使寫入電壓以步長ΔV0增加，一面交替反覆進行利用WL驅動電路11之寫入動作與利用感測放大器電路16之驗證動作，直至成為驗證OK為止。藉此，對屬於區域UUR且屬於最內側之串單元SU4之記憶胞MT之寫入處理可於與寫入時間WT1(參照圖10)大致相等之時間內完成。
此時，於非選擇之外側之串單元SU0、SU3及非選擇之內側之串單元SU1、SU2中，藉由成為浮動狀態之半導體通道42與作為字元線WL之導電層6之耦合，能夠與寫入電壓之施加對應地使半導體通道42之電位上升至升壓電位，藉此，不對記憶胞MT寫入資訊。
如此，與寫入開始時對外側之串單元SU0、SU3之記憶胞MT施加之寫入電壓Vpgm相比，使寫入開始時對內側之串單元SU1、SU2之記憶胞MT施加之寫入電壓Vpgm變得更高。又，與寫入開始時對內側之串單元SU1、SU2之記憶胞MT施加之寫入電壓Vpgm相比，使寫入開始時對最內側之串單元SU4之記憶胞MT施加之寫入電壓Vpgm變得更高。藉此，能夠使寫入處理時之循環次數於外側之串單元SU0、SU3、內側之串單元SU1、SU2、及最內側之串單元SU4中彼此均等，能夠使寫入時間彼此大致一致。因此，能夠於記憶胞陣列2中之複數個記憶胞MT之間使其寫入速度與寫入速度較快之記憶胞一致，能夠整體上提高半導體記憶裝置1之寫入性能。
或者，於將半導體記憶裝置1作為半導體晶片而安裝之情形時，寫入開始電壓之修正值亦可根據半導體晶片內之位置(即，基板SB中之位置)而改變。例如，因製程上之原因(藉由濕式蝕刻將犧牲膜去除時，絕緣膜43實質上被暴露於蝕刻劑中之時間，於-X側區域相較於在半導體晶片中之+X側之區域較短等)，可能導致與半導體晶片中之+X側之區域相比，-X側區域之內側、外側之串單元間之絕緣膜43之膜厚差相對較小。
與此相對，儲存於記憶胞陣列2之ROM區域之修正資訊2b2可如圖14所示般，包含將半導體晶片CHP1內之XY位置與寫入開始電壓之修正值ΔVws建立對應關係之修正資訊。圖14係表示包含第1實施形態之半導體記憶裝置之半導體晶片上之寫入開始電壓之修正值之分佈的圖。圖14所示之修正資訊包含表示半導體晶片CHP1內之物理位置之資訊(例如，表示半導體晶片CHP1內之座標之資訊、或表示由周邊電路10管理之物理位址之資訊等)作為記憶胞MT之XY位置，包含與該XY位置對應之修正值作為寫入開始電壓之修正值ΔVws。於圖14中，由顏色之深淺(線之密度)表示修正值ΔVws之值，顏色越深，則表示修正值ΔVws之值越小。藉由參照圖14所示之修正資訊，能夠掌握與記憶胞MT之半導體晶片CHP1內之XY位置對應之寫入開始電壓之修正值ΔVws。
又，圖14所示之修正資訊可映射平面PLN0、PLN1之物理位置，亦可進一步映射各平面PLN0、PLN1之各區塊BLK0~BLKn之物理位置。各平面PLN0、PLN1係將記憶胞陣列2分割而構成，且為能夠於記憶胞陣列2內相互並列地存取之子陣列。各平面PLN0、PLN1具有複數個區塊BLK0、BLK1、…、BLKn(n為任意之2以上之整數)。於該情形時，藉由參照圖14所示之修正資訊，能夠大致掌握對各平面PLN0、PLN1之寫入開始電壓之修正值ΔVws，進而能夠大致地掌握對各區塊BLK0~BLKn之寫入開始電壓之修正值ΔVws。
即，藉由進行使用圖14所示之修正資訊之控制，能夠對半導體晶片內之各區域控制內側之串單元之修正值ΔVws，例如相較於半導體晶片中之+X側之區域，能夠於-X側區域中變得更小。
或者，於將半導體記憶裝置作為半導體晶圓而安裝之情形時，寫入開始電壓之修正值亦可根據半導體晶圓內之記憶胞MT之位置(即，基板SB中之記憶胞MT之位置)而改變。例如，因製程上之原因(藉由濕式蝕刻將犧牲膜去除時，絕緣膜43實質上被暴露於蝕刻劑中之時間係相較於半導體晶圓中之中心側之區域，於周邊側區域中較短等)，可能導致與半導體晶圓中之中心側之區域相比，周邊側區域之內側、外側之串單元間之絕緣膜43之膜厚差相對較小。
與此相對，藉由進行與半導體晶圓內之位置對應之修正資訊之控制，能夠對半導體晶圓內之各區域控制內側之串單元之修正值ΔVws，例如相較於半導體晶圓中之中心側之區域，能夠於周邊側區域變得更小。
(第2實施形態) 接下來，對第2實施形態之半導體記憶裝置進行說明。以下，以與第1實施形態不同之部分為中心而進行說明。
於第1實施形態中，針對伴隨三維記憶體中之行(通道)數增加而可能於外側之通道與內側之通道之間產生的寫入性能之差異增加，乃從寫入電壓著手，而謀求寫入性能之提高。
於第2實施形態中，針對伴隨三維記憶體中之行(通道)數增加而可能於外側之通道與內側之通道之間產生的寫入性能之差異增加，乃從寫入動作之順序著手，而謀求寫入性能之提高。
例如，記憶胞陣列2中之靠近狹縫ST之串單元SU與距狹縫ST較遠之串單元SU相比，絕緣膜43之膜厚相對較薄，易受到程式干擾。程式干擾係因寫入處理時所產生之應力而導致記憶胞之寫入狀態不良之現象。
又，同一區塊BLK內之複數個串單元SU0~SU3將驅動電極膜61~64相互分離(參照圖9(a))，但共用作為字元線WL之導電層6(參照圖9(b))。因此，各串單元SU即便於其他串單元SU之寫入動作時為非選擇，亦可能受到自字元線WL(導電層6)之電壓施加之影響。即，記憶胞陣列2中之靠近狹縫ST之串單元SU(外側之串單元SU)與距狹縫ST較遠之串單元SU(內側之串單元SU)相比，容易因自非選擇之狀態下之字元線WL(導電層6)之電壓施加而受到程式干擾。
因此，於第2實施形態中，於半導體記憶裝置中，藉由使外側之串單元SU之寫入動作於內側之串單元SU的寫入動作之後進行，而謀求對外側之串單元SU之程式干擾之緩和。
例如，將圖4所示之區塊BLK中之物理位址按照串單元SU0、SU1、SU2、SU3之順序進行分配。控制半導體記憶裝置1之記憶體控制器(未圖示)自主機(未圖示)接收包含有序之邏輯位址之有序寫入命令時，將邏輯位址轉換為物理位址，對半導體記憶裝置1發佈包含有序之物理位址之寫入指示。於半導體記憶裝置1中，周邊電路10於接收到對區塊BLK0之包含有序之物理位址之寫入指示的情形時，通常如圖15(a)所示，以按照物理位址之順序寫入資料之方式對寫入順序進行控制。與其相應地，WL驅動電路11依序將串單元SU0、SU1、SU2、SU3設為選擇狀態而進行寫入動作(即，依序進行S1、S2、S3、S4)。
與此相對，於第2實施形態中，於接收到包含有序之物理位址之寫入指示之情形時，周邊電路10將資料之寫入動作之順序自物理位址之順序(以串單元為單位)進行變更。如圖15(b)所示，周邊電路10係以於進行內側之串單元SU2、SU3之寫入處理(S11、S12)之後進行外側之串單元SU0、SU3之寫入處理(S13、S14)的方式對寫入順序進行控制。圖15係用以說明對第2實施形態之半導體記憶裝置中所包含之記憶胞陣列之寫入處理的流程圖。即，周邊電路10係以依序進行S11之處理、S12之處理，之後依序進行S13之處理、S14之處理之方式對寫入順序進行控制。藉此，能夠於S11、S12之處理中使得外側之串單元SU0、SU3不受程式干擾，從而能夠緩和外側之串單元SU0、SU3之程式干擾。
再者，周邊電路10亦可固定地進行寫入順序之控制。例如，於出廠前將圖15(b)所示之寫入順序之控制資訊儲存於記憶胞陣列2之ROM區域。周邊電路10於半導體記憶裝置1啟動時等初始設定之期間，讀出儲存於ROM區域之寫入順序之控制資訊並設定於狀態機。周邊電路10使用狀態機進行寫入順序之控制。例如，周邊電路10於接收到對區塊BLK0之包含有序之物理位址之寫入指示之情形時，進行圖15(b)所示之寫入順序之控制。WL驅動電路11基於利用狀態機所進行之寫入順序之控制，按照圖15(b)所示之寫入順序對各串單元進行寫入動作。又，寫入順序之控制亦可對各區塊不同，寫入順序之控制資訊亦可將區塊之物理位置與寫入順序之資訊建立對應關係。
如上，於第2實施形態中，於半導體記憶裝置1中，使外側之串單元SU0、SU3之寫入動作於內側之串單元SU2、SU3的寫入動作之後進行。藉此，能夠緩和對外側之串單元SU0、SU3之程式干擾。
再者，周邊電路10亦可進而進行寫入順序之最適化。最適化係指對複數個寫入動作之順序進行調整使得不易受到程式干擾。該最適化可於出廠前之檢查步驟中進行，亦可作為出廠後之半導體記憶裝置1啟動時等初始化動作之一環而進行。又，亦可於出廠前將最適化後之寫入順序之控制資訊儲存於記憶胞陣列2之ROM區域。
例如，周邊電路10確認S13→S14之順序與S14→S13之順序之哪一個不易受到程式干擾。周邊電路10亦可藉由針對各個順序進行寫入動作及驗證動作，並比較成為驗證OK之循環次數等確認不易受程式干擾性。周邊電路10於確認出相較於S13→S14之順序，S14→S13之順序不易受到程式干擾之情形時，將圖15(b)所示之寫入順序變更為S14→S13之順序。藉此，能夠進一步緩和半導體記憶裝置1中之程式干擾。
或者，例如周邊電路10確認S11→S12之順序與S12→S11之順序之哪一個不易受到程式干擾。周邊電路10亦可藉由針對各個順序進行寫入動作及驗證動作，並比較成為驗證OK之循環次數等確認不易受程式干擾性。周邊電路10於確認出相較於S11→S12之順序，S12→S11之順序不易受到程式干擾之情形時，將圖15(b)所示之寫入順序變更為S12→S11之順序。藉此，能夠進一步緩和半導體記憶裝置1中之程式干擾。
或者，例如周邊電路10確認S11→S12之順序與S12→S11之順序之哪一個不易受到程式干擾，且確認S13→S14之順序與S14→S13之順序之哪一個不易受到程式干擾。周邊電路10亦可藉由針對各個順序進行寫入動作及驗證動作，並比較成為驗證OK之循環次數等確認不易受程式干擾性。周邊電路10於確認出相較於S11→S12之順序，S12→S11之順序不易受到程式干擾，且相較於S13→S14之順序，S14→S13之順序不易受到程式干擾之情形時，將圖15(b)所示之寫入順序變更為S12→S11→S14→S13之順序。藉此，能夠進一步緩和半導體記憶裝置1中之程式干擾。
或者，寫入順序之控制亦可多階段地進行。例如，將圖11所示之區塊BLK中之物理位址按照串單元SU0、SU1、US4、SU2、SU3之順序進行分配。周邊電路10於接收到對區塊BLK之包含有序之物理位址之寫入指示之情形時，將資料之寫入動作之順序自依循物理位址之順序(以串單元為單位)多階段地變更。
具體而言，周邊電路10將寫入順序自圖16(a)所示之依循物理位址之順序(S1d→S2d→S3d→S4d→S5d)變更為圖16(b)所示之順序。如圖16(b)所示，周邊電路10於進行最內側之串單元SU4之寫入處理(S11d)之後進行內側之串單元SU1、SU2的寫入處理(S12d、S13d)，之後再進行外側之串單元SU0、SU3之寫入處理(S14d、S15d)，以此方式對寫入順序進行控制。即，周邊電路10係以進行S11d之處理，依序進行S12d之處理、S13d之處理，之後依序進行S14d之處理、S15d之處理之方式對寫入順序進行控制。與其相應地，WL驅動電路11按照S11d→S12d→S13d→S14d→S15d之順序進行寫入動作。藉此，能夠於S11d、S12及S13d之處理中避免外側之串單元SU0、SU3受到程式干擾，從而能夠緩和外側之串單元SU0、SU3之程式干擾。
再者，周邊電路10亦可固定地進行寫入順序之控制。例如，於出廠前預先將圖16(b)所示之寫入順序之控制資訊儲存於記憶胞陣列2之ROM區域。周邊電路10於半導體記憶裝置1啟動時等初始設定之期間，讀出儲存於ROM區域之寫入順序之控制資訊而設定於狀態機。周邊電路10使用狀態機進行寫入順序之控制。例如，周邊電路10於接收到對區塊BLK0之包含有序之物理位址之寫入指示之情形時，進行圖16(b)所示之寫入順序之控制。WL驅動電路11基於由狀態機進行之寫入順序之控制，按照圖16(b)所示之寫入順序對各串單元進行寫入動作。又，寫入順序之控制亦可依各區塊而異，寫入順序之控制資訊亦可將區塊之物理位置與寫入順序之資訊建立對應關係。
如此，藉由多階段地進行寫入順序之控制，能夠進一步緩和對外側之串單元SU0、SU3之程式干擾。
又，針對伴隨三維記憶體中之行(通道)數增加而可能於外側之通道與內側之通道之間產生的寫入性能之差異增加，除了從寫入電壓著手以外，亦可從寫入順序著手。即，亦可使外側之串單元之寫入動作晚於內側之串單元的寫入動作而進行，並且將對內側之串單元之較高之寫入電壓控制得較對外側之串單元之寫入電壓更高。藉此，能夠進一步緩和對外側之串單元之程式干擾，並且能夠於複數個記憶胞MT之間使其寫入速度與寫入速度較快之記憶胞一致。其結果為，能夠於半導體記憶裝置中整體上進一步提高寫入性能。
(第3實施形態) 接下來，對第3實施形態之半導體記憶裝置進行說明。以下，以與第1實施形態及第2實施形態不同之部分為中心進行說明。
於第1實施形態及第2實施形態中，進行用以提高半導體記憶裝置之寫入性能之手法。
於第3實施形態中，進行用以提高半導體記憶裝置之抹除性能之手法。
因隨著三維記憶體中之行(通道)數之增加內側之通道之絕緣膜(區塊絕緣膜)可能變得較外側的通道厚，導致可能於外側之通道與內側之通道之間產生抹除性能之差。即，與記憶胞陣列2中之內側之串單元相比，外側之串單元之絕緣膜43之膜厚相對較薄，對記憶胞MT中之控制閘極(字元線WL)與通道區域(半導體通道42)間施加相同之抹除電壓時，易抹除資訊。例如，藉由對同一區塊BLK一次性施加抹除電壓，且於抹除驗證動作中整個區塊BLK成為驗證OK，而完成抹除動作。此時，外側之串單元SU之記憶胞MT之閾值分佈存在分佈於較內側之串單元SU之記憶胞MT之閾值分佈深的位置(低電壓側之位置)之傾向。於同一區塊BLK內，因複數個串單元SU間之抹除後之閾值分佈之不均，導致可能於複數個串單元SU間產生可靠性之不均。
因此，於第3實施形態中，於半導體記憶裝置中，藉由使外側之串單元SU之抹除動作之條件較內側之串單元SU之抹除動作的條件寬鬆，而謀求複數個串單元SU間之抹除性能之均質化及藉此實現之抹除後之閾值分佈之不均之減少。
利用圖5，對記憶胞陣列2中之各記憶胞MT之抹除處理進行說明。於抹除處理中，對區塊BLK中之各字元線WL(各導電膜)施加相對較低之電壓(字元線電壓)，對通道區域(半導體通道42)經由位元線BL及/或源極線SL(半導體基板SUB中之源極層)施加相對較高之電壓(通道施加電壓)，對選擇閘極SGD及/或選擇閘極SGS施加較通道電壓低特定值且較字元線電壓高之電壓。藉此，利用GIDL(Gate Induced Drain Leakage，汲極漏電流)於選擇電晶體SDT及/或選擇電晶體SST之汲極附近產生電子、電洞對，並將電洞自通道區域(半導體通道42)注入至各記憶胞MT之絕緣膜43(電荷儲存層)，藉此，將儲存於各記憶胞MT之絕緣膜43之電荷抹除，使各記憶胞MT之閾值電壓降低而成為抹除狀態。該抹除處理通常因共通之條件而對區塊BLK一次性進行。
與此相對，於第3實施形態中，於對記憶胞陣列2中之區塊BLK之抹除處理中，使外側之串單元SU之抹除動作之條件較內側之串單元SU之抹除動作的條件寬鬆。即，使外側之串單元SU中之通道施加電壓與字元線電壓之電壓差藉由改變通道施加電壓之值而小於內側之串單元中之通道施加電壓與字元線電壓的電壓差。通道施加電壓係藉由位元線電壓及/或源極線電壓進行控制，但源極線SL及/或位元線BL於外側之串單元SU與內側之串單元SU中共通化。因此，於時間上分開進行區塊BLK中之內側之串單元SU之抹除動作與外側之串單元SU的抹除動作。
例如，儲存於記憶胞陣列2之ROM區域之抹除管理資訊2b3如圖17所示般，對於內側之串單元SU之抹除動作時與外側之串單元SU之抹除動作時分別包含各施加電壓的條件。圖17係表示第3實施形態中之抹除動作時之施加電壓之設定值的圖。
電壓VSL 及/或電壓VBL 表示對源極線SL及/或位元線BL之施加電壓，即對通道區域(半導體通道42)之施加電壓(通道施加電壓)。電壓VSGD1 、VSGD2 表示對內側之串單元SU1、SU2之驅動電極膜62、63(參照圖9)之施加電壓(內側SGD驅動電壓)。電壓VSGD0 、VSGD3 表示對外側之串單元SU0、SU3之驅動電極膜61、64(參照圖9)之施加電壓(外側SGD驅動電壓)。電壓VSGS 表示對作為選擇閘極SGS之導電層6-1(參照圖5)之施加電壓(SGS驅動電壓)。電壓VWL0 ~VWL63 表示對作為字元線WL0~WL63之導電層6-2~6-65之施加電壓(字元線電壓)。
抹除動作之選擇、非選擇係藉由使SGD驅動電壓之電位成為選擇電位、非選擇電位而進行控制。又，藉由通道電壓與具有選擇電位之SGD驅動電壓之電壓差對注入至通道區域之電洞的量進行控制。
參照圖17所示之修正資訊時，內側之串單元SU之抹除動作時，內側SGD驅動電壓VSGD1 、VSGD2 之設定值為選擇電位VSL1 (例如5 V)，外側SGD驅動電壓VSGD0 、VSGD3 之設定值為非選擇電位VUS1 (例如10 V)。藉此，通道施加電壓VSL 、VBL 之設定值VERA1 與內側SGD驅動電壓VSGD1 、VSGD2 之設定值VSL1 之電壓差(例如，20 V-5 V=15 V)大於通道施加電壓VSL 、VBL 之設定值VERA1 與外側SGD驅動電壓VSGD0 、VSGD3 之設定值VUS1 之電壓差(例如，20 V-10 V=10 V)。其結果為，實質上於內側之串單元SU中選擇性地將電洞注入至通道區域，於內側之串單元SU中選擇性地進行抹除動作。
同樣地，外側之串單元SU抹除動作時，內側SGD驅動電壓VSGD1 、VSGD2 之設定值為非選擇電位VUS1 (例如10 V)，外側SGD驅動電壓VSGD0 、VSGD3 之設定值為選擇電位VSL1 (例如5 V)。藉此，通道施加電壓VSL 、VBL 之設定值VERA2 與外側SGD驅動電壓VSGD0 、VSGD3 之設定值VSL1 之電壓差(例如，18 V-5 V=13 V)大於通道施加電壓VSL 、VBL 之設定值VERA2 與內側SGD驅動電壓VSGD1 、VSGD2 之設定值VUS1 之電壓差(例如18 V-10 V=8 V)。其結果為，實質上於外側之串單元SU中選擇性地將電洞注入至通道區域，於外側之串單元SU中選擇性地進行抹除動作。
此時，外側之串單元SU之抹除動作時之通道施加電壓VSL 、VBL 之設定值VERA2 小於內側之串單元SU之抹除動作時的通道施加電壓VSL 、VBL 之設定值VERA1 。藉此，能夠使外側之串單元SU之抹除動作時注入至通道區域之電洞的量相較於內側之串單元SU抹除動作時注入至通道區域之電洞的量得到抑制。即，藉由進行使用圖17所示之修正資訊之控制，能夠使外側之串單元SU之抹除動作之條件較內側之串單元SU之抹除動作的條件寬鬆。
再者，內側之串單元SU之抹除動作時與外側之串單元SU之抹除動作時的任一抹除動作時，均係SGS驅動電壓VSGS 之設定值為非選擇電位VUS2 (例如20 V)，WL驅動電壓VWL0 ~VWL63 之設定值為抹除電位VERA_WL (例如0.5 V)。
例如，周邊電路10使用圖17所示之修正資訊進行如圖18所示之抹除動作之控制。圖18係表示第3實施形態中之抹除動作之波形圖。
於時點t1，周邊電路10經由源極線SL及/或位元線BL對通道區域(半導體通道42)施加抹除電位VERA1 (例如20 V)作為通道施加電壓。SGD驅動電路13對內側之串單元SU1、SU2之驅動電極膜62、63施加選擇電位VSL1 (例如5 V)作為驅動電壓VSGD1 、VSGD2 ，對外側之串單元SU0、SU3之驅動電極膜61、64施加非選擇電位VUS1 (例如10 V)作為驅動電壓VSGD0 、VSGD3 。藉此，於內側之串單元SU1、SU2中選擇性地將電洞注入至通道區域(半導體通道42)。又，SGS驅動電路12對選擇閘極SGS施加非選擇電位VUS1 (例如20 V)，WL驅動電路11對各字元線WL0~WL63施加抹除電位VERA_WL 。藉此，於內側之串單元SU1、SU2中選擇性地將電洞自通道區域(半導體通道42)注入至記憶胞MT之絕緣膜43(參照圖5)。其結果為，能夠將儲存於記憶胞MT之絕緣膜(第1電荷儲存層)43之電荷抹除，使記憶胞MT成為抹除狀態。
其後，周邊電路10將各施加電壓設為基準電位(例如接地電位或0 V)。
當成為時點t2時，各施加電壓成為基準電位(例如接地電位或0 V)，對內側之串單元SU1、SU2之抹除動作完成。即，時點t1~t2之期間TPinner係進行對內側之串單元SU1、SU2之抹除動作之期間。
於時點t3，周邊電路10經由源極線SL及/或位元線BL對通道區域(半導體通道42)施加抹除電位VERA2 (例如18 V)作為通道施加電壓。SGD驅動電路13對外側之串單元SU0、SU3之驅動電極膜61、64施加選擇電位VSL1 (例如5 V)作為驅動電壓VSGD0 、VSGD3 ，對內側之串單元SU1、SU2之驅動電極膜62、63施加非選擇電位VUS1 (例如10 V)作為驅動電壓VSGD1 、VSGD2 。藉此，於外側之串單元SU0、SU3中選擇性地將電洞注入至通道區域。又，SGS驅動電路12對選擇閘極SGS施加非選擇電位VUS1 (例如20 V)，WL驅動電路11對各字元線WL0~WL63施加抹除電位VERA_WL 。藉此，於外側之串單元SU0、SU3中選擇性地將電洞自通道區域(半導體通道42)注入至記憶胞MT之絕緣膜43(參照圖5)。其結果為，能夠將儲存於記憶胞MT之絕緣膜(第2電荷儲存層)43之電荷抹除，使記憶胞MT成為抹除狀態。其後，周邊電路10將各施加電壓設為基準電位(例如接地電位或0 V)。
當成為時點t4時，各施加電壓成為基準電位(例如接地電位或0 V)，對外側之串單元SU0、SU3之抹除動作完成。即，時點t3~t4之期間TPouter係進行對外側之串單元SU0、SU3之抹除動作之期間。
如上，於第3實施形態中，於半導體記憶裝置1中，使外側之串單元SU之抹除動作之條件較內側之串單元SU之抹除動作的條件寬鬆。藉此，能夠使複數個串單元SU間之抹除性能均質化，因此，能夠減少複數個串單元SU間之抹除後之閾值分佈之不均。
再者，於第3實施形態中，主要對圖4所示之記憶胞陣列2中之抹除處理進行了說明，但第3實施形態之見解亦能夠應用於圖11所示之記憶胞陣列2。
又，使外側之串單元SU之抹除動作之條件較內側之串單元SU之抹除動作的條件寬鬆亦可藉由在外側之串單元SU與內側之串單元SU中改變SGD驅動電壓之選擇電位而進行。於該情形時，能夠於外側之串單元SU與內側之串單元SU中使用共通之通道施加電壓之抹除電位，並且使外側之串單元SU中之通道施加電壓與字元線電壓之電壓差小於內側之串單元中之通道施加電壓與字元線電壓的電壓差。因此，能夠同時進行區塊BLK中之內側之串單元SU之抹除動作與外側之串單元SU的抹除動作。
例如，儲存於記憶胞陣列2之ROM區域之抹除管理資訊2b3如圖19所示般，對於內側之串單元SU與外側之串單元SU之同時抹除動作時，包含各施加電壓之條件。圖19係表示第3實施形態之變化例中之抹除動作時之施加電壓之設定值的圖。
參照圖19所示之修正資訊2b3時，同時抹除動作時，內側SGD驅動電壓VSGD1 、VSGD2 之設定值為選擇電位VSL3 (例如3 V)，外側SGD驅動電壓VSGD0 、VSGD3 之設定值為選擇電位VSL1 (例如5 V)。藉此，能夠使通道施加電壓VSL 、VBL 之設定值VERA1 與外側SGD驅動電壓VSGD0 、VSGD3 之設定值VSL1 之電壓差(例如20 V-5 V=15 V)小於通道施加電壓VSL 、VBL 之設定值VERA1 與內側SGD驅動電壓VSGD1 、VSGD2 之設定值VSL1 之電壓差(例如20 V-3 V=18 V)。藉此，同時抹除動作時，能夠使注入至外側之串單元SU之通道區域之電洞的量相較於注入至內側之串單元SU之通道區域之電洞的量得到抑制。即，藉由進行使用圖19所示之修正資訊之控制，能夠使外側之串單元SU之抹除動作之條件較內側之串單元SU之抹除動作的條件寬鬆。
再者，同時抹除動作時，SGS驅動電壓VSGS 之設定值為非選擇電位VUS2 '(例如10 V)，WL驅動電壓VWL0 ~VWL63 之設定值為抹除電位VERA_WL (例如0.5 V)。
例如，周邊電路10使用圖19所示之修正資訊2b3進行如圖20所示之抹除動作之控制。圖20係表示第3實施形態之變化例中之抹除動作之波形圖。
於時點t11，周邊電路10經由源極線SL及/或位元線BL對通道區域(半導體通道42)施加抹除電位VERA1 (例如20 V)。SGD驅動電路13對內側之串單元SU1、SU2之驅動電極膜62、63施加選擇電位VSL3 (例如3 V)作為驅動電壓VSGD1 、VSGD2 ，對外側之串單元SU0、SU3之驅動電極膜61、64施加選擇電位VSL1 (例如5 V)作為驅動電壓VSGD0 、VSGD3 。藉此，於內側之串單元SU1、SU2中以第1量將電洞注入至通道區域，於外側之串單元SU0、SU3中以較第1量少之第2量將電洞注入至通道區域。又，SGS驅動電路12對選擇閘極SGS施加非選擇電位VUS2 '(例如10 V)，WL驅動電路11對各字元線WL0~WL63施加抹除電位VERA_WL (例如0.5 V)。藉此，於各串單元SU0~SU3中將電洞自通道區域(半導體通道42)注入至記憶胞MT之絕緣膜43(參照圖5)。其結果為，能夠將儲存於內側之串單元SU1、SU2之記憶胞MT之絕緣膜(第1電荷儲存層)43之電荷與儲存於外側之串單元SU0、SU3之記憶胞MT之絕緣膜(第2電荷儲存層)43的電荷分別抹除，使各記憶胞MT成為抹除狀態。此時，能夠使易抹除之存在於外側之串單元SU0、SU3之通道區域之電洞的量相較於存在於內側之串單元SU1、SU2之通道區域之電洞的量得到抑制，因此能夠使複數個串單元SU間之抹除狀態均質化。
其後，周邊電路10將各施加電壓設為基準電位(例如接地電位或0 V)。
當成為時點t12時，各施加電壓成為基準電位(例如接地電位或0 V)，對各串單元SU0~SU3之抹除動作結束。即，時點t11~t12之期間TPinner_outer係進行內側之串單元SU1、SU2與外側之串單元SU0、SU3之同時抹除動作時的期間。
如此，藉由在外側之串單元SU與內側之串單元SU中改變SGD驅動電壓之選擇電位，亦能夠使外側之串單元SU之抹除動作之條件較內側之串單元SU之抹除動作的條件寬鬆。
已對本發明之若干實施形態進行了說明，但該等實施形態係作為例而提出者，並不意圖限定發明之範圍。該等新穎之實施形態能以其他多種形態實施，且能夠於不脫離發明主旨之範圍內進行各種省略、替換、變更。該等實施形態或其變化包含於發明之範圍或主旨中，並且包含於申請專利範圍所記載之發明及其均等之範圍內。 [相關申請]
本申請案享有以日本專利申請案2019-50497號(申請日：2019年3月18日)為基礎申請案之優先權。本申請案藉由參照該基礎申請案而包含基礎申請案之全部內容。
1:半導體記憶裝置 2:記憶胞陣列 2b2:修正資訊 4:柱狀體 6:導電層 7:絕緣層 10:周邊電路 11:WL驅動電路 12:SGS驅動電路 13:SGD驅動電路 14:SL驅動電路 15:感測放大器電路 20:介面 31:接觸插塞 41:核心絕緣膜 42:半導體通道 43:絕緣膜 44:半導體膜 61:驅動電極膜 62:驅動電極膜 63:驅動電極膜 64:驅動電極膜 65:驅動電極膜 83:絕緣層 431:隧道絕緣膜 432:電荷儲存膜 433:區塊絕緣膜 BL:位元線 BL0~BLk:位元線 BLK:區塊 BLK0~BLKn:區塊 CHP1:半導體晶片 LLR:區域 LR:區域 LUR:區域 MCG:記憶胞組 MST:記憶串 MT:記憶胞 MT0~MT63:記憶胞電晶體 PLN0:平面 PLN1:平面 RG_inner:內側區域 RG_most_inner:最內側區域 RG_outer:外側區域 SDT:選擇電晶體 SGD0:選擇閘極 SGD1:選擇閘極 SGD3:選擇閘極 SGD4:選擇閘極 SGDR:區域 SGS:選擇閘極 SGSR:區域 SST:選擇電晶體 ST:狹縫 SU0:串單元 SU1:串單元 SU2:串單元 SU3:串單元 SU4:串單元 SUB:半導體基板 SL:源極線 ST:狹縫 ULR:區域 UR:區域 UUR:區域 WL:字元線 WL0~WL63:字元線
圖1係表示第1實施形態之半導體記憶裝置之構成之立體圖。 圖2係第1實施形態之半導體記憶裝置之構成之方塊圖。 圖3係表示第1實施形態之半導體記憶裝置中所包含之記憶胞陣列之構成的電路圖。 圖4係表示第1實施形態之半導體記憶裝置中所包含之記憶胞陣列之詳情的俯視圖。 圖5係表示第1實施形態之半導體記憶裝置中所包含之記憶胞陣列之詳情的剖視圖。 圖6係表示第1實施形態之半導體記憶裝置中所包含之記憶胞陣列之構成的俯視圖。 圖7係表示對第1實施形態之半導體記憶裝置中所包含之記憶胞陣列之寫入開始電壓之設定值的圖。 圖8係表示對第1實施形態之半導體記憶裝置中所包含之記憶胞陣列之寫入開始電壓之修正值的圖。 圖9(a)~(d)係用以說明對第1實施形態之半導體記憶裝置中所包含之記憶胞陣列之寫入處理的圖。 圖10係用以說明對第1實施形態之半導體記憶裝置中所包含之記憶胞陣列之升壓寫入動作的圖。 圖11係表示第1實施形態之半導體記憶裝置之變化例中所包含之記憶胞陣列之詳情的俯視圖。 圖12係表示對第1實施形態之半導體記憶裝置之變化例中所包含之記憶胞陣列之寫入開始電壓之修正值的圖。 圖13(a)~(f)係用以說明對第1實施形態之半導體記憶裝置之變化例中所包含之記憶胞陣列之寫入的圖。 圖14係表示包含第1實施形態之半導體記憶裝置之半導體晶片上之寫入開始電壓之修正值之分佈的圖。 圖15(a)、(b)係用以說明對第2實施形態之半導體記憶裝置中所包含之記憶胞陣列之寫入處理的流程圖。 圖16(a)、(b)係用以說明對第2實施形態之半導體記憶裝置之變化例中所包含之記憶胞陣列之寫入處理的流程圖。 圖17係表示對第3實施形態之半導體記憶裝置中所包含之記憶胞陣列之抹除動作時之施加電壓的圖。 圖18係表示對第3實施形態之半導體記憶裝置中所包含之記憶胞陣列之抹除動作時之施加電壓的波形圖。 圖19係表示對第3實施形態之半導體記憶裝置之變化例中所包含之記憶胞陣列之抹除動作時之施加電壓的圖。 圖20係表示對第3實施形態之半導體記憶裝置之變化例中所包含之記憶胞陣列之抹除動作時之施加電壓的波形圖。
1:半導體記憶裝置
2:記憶胞陣列
4:柱狀體
7:絕緣層
31:接觸插塞
83:絕緣層
BL:位元線
SGD0:選擇閘極
SGD1:選擇閘極
SGS:選擇閘極
SUB:半導體基板
ST:狹縫
WL:字元線

Claims (5)

  1. 一種半導體記憶裝置，其具備： 複數個第1導電層，其等沿第1方向積層； 第2導電層，其配置於上述複數個第1導電層之上述第1方向； 複數個第1分斷膜，其等沿與上述第1方向交叉之第2方向將上述複數個第1導電層與上述第2導電層分斷，且沿上述第1方向、以及與上述第1方向和上述第2方向交叉之第3方向延伸； 複數個第2分斷膜，其等沿上述第2方向將上述第2導電層中之相鄰之上述第1分斷膜之間之區域分斷，且沿上述第1方向及上述第3方向延伸； 第1半導體柱，其於上述第1導電層中之相鄰之上述第2分斷膜之間的區域即第1區域內，沿上述第1方向延伸； 第2半導體柱，其於上述第1導電層中之相鄰之上述第1分斷膜與上述第2分斷膜之間的區域即第2區域內，沿上述第1方向延伸； 第1電荷儲存層，其配置於上述第1半導體柱與上述第1區域之間； 第2電荷儲存層，其配置於上述第2半導體柱與上述第2區域之間；及 周邊電路，其於對上述第2導電層中之與上述第2區域對應之區域供給選擇電位時，對與上述第2區域對應之上述第1導電層供給第1電壓，於對上述第2導電層中之與上述第1區域對應之區域供給選擇電位時，對與上述第1區域對應之上述第1導電層供給高於上述第1電壓之第2電壓。
  2. 如請求項1之半導體記憶裝置，其進而具備基板，且 上述第1半導體柱於上述第1導電層中之上述第1區域與上述基板之間之區域即第3區域內，沿上述第1方向延伸， 上述第2半導體柱於上述第1導電層中之上述第2區域與上述基板之間之區域即第4區域內，沿上述第1方向延伸， 上述周邊電路於對上述第2導電層中之與上述第4區域對應之區域供給選擇電位時，對與上述第4區域對應之上述第1導電層供給第3電壓，於對上述第2導電層中之與上述第3區域對應之區域供給選擇電位時，對與上述第3區域對應之上述第1導電層供給高於上述第3電壓且低於上述第2電壓之第4電壓。
  3. 如請求項1或2之半導體記憶裝置，其中上述第2電壓與上述第1電壓之差分係根據上述半導體記憶裝置中之上述第1區域及上述第2區域之位置而決定。
  4. 如請求項1或2之半導體記憶裝置，其中上述周邊電路係於進行對上述第2導電層中之與上述第2區域對應之區域供給選擇電位、且對與上述第2區域對應之上述第1導電層供給第1電壓之動作之後，進行對上述第2導電層中之與上述第1區域對應之區域供給選擇電位、且對與上述第1區域對應之上述第1導電層供給上述第2電壓之動作。
  5. 如請求項1或2之半導體記憶裝置，其中上述周邊電路係於第1條件下將儲存於上述第1電荷儲存層之電荷抹除，於較上述第1條件寬鬆之第2條件下將儲存於上述第2電荷儲存層之電荷抹除。
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