JP2012168999A - 不揮発性半導体記憶装置の動作方法 - Google Patents

不揮発性半導体記憶装置の動作方法 Download PDF

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Abstract

【課題】制御部を増加せずにブロックサイズを小さくできる不揮発性半導体記憶装置の動作方法を提供する。
【解決手段】メモリストリングを有するメモリ部と、メモリ部を制御する制御部と、を備える不揮発性半導体記憶装置１１０の動作方法である。メモリストリングは、直列に接続された複数のトランジスタを含み、複数のトランジスタのうちの一部である第１グループＧＲ１と、第１グループの隣りに接続された第１調整用トランジスタＴｒ−ＡＪと、調整用トランジスタの第１グループとは反対側に接続されたトランジスタを含む第２グループＧＲ２と、を有する。制御部は、第１グループのトランジスタの閾値の書き換えを行ったのち、第１調整用トランジスタに、閾値の書き換えによって生じた第２グループのトランジスタの閾値の相対的な変動分を調整する第１調整用閾値を設定する制御を行う。
【選択図】図６

Description

本発明の実施形態は、不揮発性半導体記憶装置の動作方法に関する。
不揮発性半導体記憶装置（メモリ）の記憶容量の増加のためには、一素子の寸法を小さくする必要がある。素子の微細化に伴うコスト的、技術的な困難性を解消するため、一括加工型３次元積層メモリセルが提案されている。
この一括加工型３次元積層メモリにおいては、絶縁膜と電極膜（ワード線となる）とを交互に積層させて積層体を形成し、この積層体に貫通ホールを一括して形成する。そして、貫通ホールの側面上に電荷蓄積層（記憶層）を形成し、貫通ホールの内部にシリコンを埋め込み、シリコンピラーを形成する。電荷蓄積層とシリコンピラーとの間にはトンネル絶縁膜が設けられ、電荷蓄積層と電極膜との間にはブロック絶縁膜が設けられる。これにより、各電極膜とシリコンピラーとの交差部分に例えばＭＯＮＯＳ（Metal Oxide Nitride Oxide Semiconductor）型トランジスタからなるメモリセルが形成される。
ＮＡＮＤフラッシュメモリでは、新たにデータを書き換える時に、ある領域を一括消去して新たなデータの書込みを行う。この際、一括消去する領域（ブロック）の大きさ（ブロックサイズ）を小さくした方が好ましい場合がある。一方、ブロックサイズを小さくするには、一つのＮＡＮＤストリングが小さくなり、ＮＡＮＤストリング数が増加することによってドライバ回路（制御部）の増加を招くことになる。不揮発性半導体記憶装置においては、制御部の増加を招くことなくブロックサイズを小さくすることが望まれる。
特開２００７−２６６１４３号公報
本発明の実施形態は、制御部を増加せずにブロックサイズを小さくできる不揮発性半導体記憶装置の動作方法を提供する。
実施形態は、メモリストリングを有するメモリ部と、メモリ部を制御する制御部と、を備える不揮発性半導体記憶装置の動作方法である。
メモリストリングは、直列に接続された複数のトランジスタを含み、複数のトランジスタのうちの一部である第１グループと、第１グループの隣りに接続された第１調整用トランジスタと、前記調整用トランジスタの第１グループとは反対側に接続されたトランジスタを含む第２グループと、を有する。
複数のトランジスタは、電荷蓄積膜に蓄積された電荷に応じてそれぞれ閾値が設定される。
制御部は、第１グループのトランジスタの閾値の書き換えを行ったのち、第１調整用トランジスタに、第１グループのトランジスタの閾値の書き換えによって生じた第２グループのトランジスタの閾値の相対的な変動分を調整する第１調整用閾値を設定する制御を行う。
実施の形態に係る不揮発性半導体記憶装置の構成を例示する概略ブロック図である。 実施の形態に係る不揮発性半導体記憶装置の全体構成を例示する模式的断面図である。 実施の形態に係る不揮発性半導体記憶装置の構成を例示する模式的斜視図である。 実施の形態に係る不揮発性半導体記憶装置の一部の構成を例示する模式的断面図である。 実施の形態に係る不揮発性半導体記憶装置の電極膜の構成を例示する模式的平面図である。 第１の実施形態を説明する図である。 調整用トランジスタへの段階的な書き込みを説明する模式図である。 ストリングのあいだにバックゲートを備えた不揮発性半導体記憶装置への適用例を説明する図である。 ストリングの別な分割の例を説明する図である。 第２の実施形態を説明する図である。 ストリングのあいだにバックゲートを備えた不揮発性半導体記憶装置への適用例を説明する図である。 ストリングの別な分割の例を説明する図である。 実施形態に係る不揮発性半導体記憶装置の駆動回路構成を説明する回路図である。
以下、本発明の実施形態を図に基づき説明する。
なお、図面は模式的または概念的なものであり、各部分の厚みと幅との関係、部分間の大きさの比係数などは、必ずしも現実のものと同一とは限らない。また、同じ部分を表す場合であっても、図面により互いの寸法や比係数が異なって表される場合もある。
また、本願明細書と各図において、既出の図に関して前述したものと同様の要素には同一の符号を付して詳細な説明は適宜省略する。
図１は、実施の形態に係る不揮発性半導体記憶装置の構成を例示する概略ブロック図である。
図２は、実施の形態に係る不揮発性半導体記憶装置の全体構成を例示する模式的断面図である。
図３は、実施の形態に係る不揮発性半導体記憶装置の構成を例示する模式的斜視図である。
なお、図３においては、図を見易くするために、導電部分のみを示し、絶縁部分は図示を省略している。
図４は、実施の形態に係る不揮発性半導体記憶装置の一部の構成を例示する模式的断面図である。
図５は、実施の形態に係る不揮発性半導体記憶装置の電極膜の構成を例示する模式的平面図である。
図１に表したように、実施形態に係る不揮発性半導体記憶装置１１０は、メモリ部ＭＵと、制御部ＣＴＵと、を備える。メモリ部ＭＵは、図４に表したように、電荷蓄積膜４８を有し、直列に接続された複数のメモリセルトランジスタ（トランジスタ）Ｔｒを有する。メモリセルトランジスタＴｒは、電荷蓄積膜４８においてメモリセルトランジスタＴｒと対応する記憶領域に蓄積された電荷に応じて閾値が設定される。
複数のメモリセルトランジスタＴｒのうち一つは後述する調整用トランジスタとして用いられる。調整用トランジスタは、閾値の書き換えが行われるメモリセルトランジスタ（対象トランジスタ）Ｔｒと、閾値の書き換えが行われないメモリセルトランジスタ（非対象トランジスタ）Ｔｒと、のあいだに設けられる。
すなわち、不揮発性半導体記憶装置１１０は、少なくとも３つのメモリセルトランジスタＴｒを有する。そして、少なくとも３つのメモリセルトランジスタＴｒのうち、一つが調整用トランジスタとして用いられる。また、残りのメモリセルトランジスタＴｒのうち、少なくとも一つが対象トランジスタ、少なくとも一つが非対象トランジスタとなる。
制御部ＣＴＵは、直列に接続される複数のメモリセルトランジスタＴｒのうち、一部のメモリセルトランジスタＴｒの閾値を書き換える際、調整用トランジスタに調整用閾値を設定する制御を行う。
ここで、一部のメモリセルトランジスタＴｒの閾値を書き換えると、書き換えが行われないメモリセルトランジスタＴｒの閾値が相対的に変動する。調整用閾値は、この閾値の相対的な変動分を調整する値である。
制御部ＣＴＵの制御動作については、後述する。
実施形態に係る不揮発性半導体記憶装置１１０は、例えば、３次元積層型のフラッシュメモリである。図２〜図５により、不揮発性半導体記憶装置１１０の構成の概要を説明する。
図２に表したように、不揮発性半導体記憶装置１１０は、メモリ部ＭＵ及び制御部ＣＴＵを備える。これらメモリ部ＭＵ及び制御部ＣＴＵは、例えば単結晶シリコンからなる半導体基板１１の主面１１ａの上に設けられる。ただし、制御部ＣＴＵは、メモリ部ＭＵが設けられる基板とは別の基板上に設けられても良い。以下では、メモリ部ＭＵ及び制御部ＣＴＵが同じ基板（半導体基板１１）に設けられる場合として説明する。
半導体基板１１においては、例えば、メモリセルＭＣが設けられるメモリアレイ領域ＭＲと、メモリアレイ領域ＭＲの例えば周辺に設けられた周辺領域ＰＲと、が設定される。周辺領域ＰＲにおいては、半導体基板１１の上に、各種の周辺領域回路ＰＲ１が設けられる。
メモリアレイ領域ＭＲにおいては、半導体基板１１の上に例えば回路部ＣＵが設けられ、回路部ＣＵの上にメモリ部ＭＵが設けられる。なお、回路部ＣＵは必要に応じて設けられ、省略可能である。回路部ＣＵとメモリ部ＭＵとの間には、例えば酸化シリコンからなる層間絶縁膜１３が設けられている。
制御部ＣＴＵの少なくとも一部は、例えば、上記の周辺領域回路ＰＲ１及び回路部ＣＵの少なくともいずれかに設けることができる。
メモリ部ＭＵは、複数のメモリセルトランジスタＴｒを有するマトリクスメモリセル部ＭＵ１と、マトリクスメモリセル部ＭＵ１の配線を接続する配線接続部ＭＵ２と、を有する。
図３は、マトリクスメモリセル部ＭＵ１の構成を例示している。
すなわち、図２においては、マトリクスメモリセル部ＭＵ１として、図３のＡ−Ａ’断面の一部と、図３のＢ−Ｂ’線断面の一部が例示されている。
図２及び図３に表したように、マトリクスメモリセル部ＭＵ１においては、半導体基板１１の主面１１ａ上に、積層構造体ＭＬが設けられる。積層構造体ＭＬは、主面１１ａに対して垂直な方向に交互に積層された複数の電極膜ＷＬと複数の電極間絶縁膜１４とを有する。
ここで、本願明細書において、説明の便宜上、ＸＹＺ直交座標系を導入する。この座標系においては、半導体基板１１の主面１１ａに対して垂直な方向をＺ軸方向とする。そして、主面１１ａに対して平行な平面内の１つの方向をＹ軸方向とする。そして、Ｚ軸とＹ軸とに垂直な方向をＸ軸方向とする。
積層構造体ＭＬにおける電極膜ＷＬ及び電極間絶縁膜１４の積層方向は、Ｚ軸方向である。すなわち、電極膜ＷＬ及び電極間絶縁膜１４は、主面１１ａに対して平行に設けられる。
図４は、マトリクスメモリセル部ＭＵ１の構成を例示しており、例えば図３のＢ−Ｂ’線断面の一部に相当する。
図３及び図４に表したように、不揮発性半導体記憶装置１１０のメモリ部ＭＵは、上記の積層構造体ＭＬと、積層構造体ＭＬをＺ軸方向に貫通する半導体部である半導体ピラーＳＰ（第１半導体ピラーＳＰ１）と、電荷蓄積膜４８と、内側絶縁膜４２と、外側絶縁膜４３と、配線ＷＲと、を有する。
電荷蓄積膜４８は、電極膜ＷＬのそれぞれと半導体ピラーＳＰとの間に設けられる。内側絶縁膜４２は、電荷蓄積膜４８と半導体ピラーＳＰとの間に設けられる。外側絶縁膜４３は、電極膜ＷＬのそれぞれと電荷蓄積膜４８との間に設けられる。配線ＷＲは、半導体ピラーＳＰの一端と電気的に接続される。
すなわち、積層構造体ＭＬをＺ軸方向に貫通する貫通ホールＴＨの内部の壁面に、外側絶縁膜４３、電荷蓄積膜４８及び内側絶縁膜４２がこの順番で形成され、その内側に半導体ピラーＳＰが形成される。
積層構造体ＭＬの電極膜ＷＬと、半導体ピラーＳＰと、の交差部に、メモリセルＭＣが設けられる。すなわち、電極膜ＷＬと半導体ピラーＳＰとが交差する部分において、電荷蓄積膜４８を有するメモリセルトランジスタＴｒが３次元マトリクス状に設けられ、この電荷蓄積膜４８に電荷を蓄積させることにより、各メモリセルトランジスタＴｒが、データを記憶するメモリセルＭＣとして機能する。したがって、メモリセルＭＣの電荷蓄積膜４８における電極膜ＷＬの位置が記憶領域として機能し、電荷蓄積膜４８に沿って複数の記憶領域が設けられることになる。
内側絶縁膜４２は、メモリセルＭＣのメモリセルトランジスタにおけるトンネル絶縁膜として機能する。一方、外側絶縁膜４３は、メモリセルＭＣのメモリセルトランジスタにおけるブロック絶縁膜として機能する。電極間絶縁膜１４は、電極膜ＷＬどうしを絶縁する層間絶縁膜として機能する。
電極膜ＷＬには、任意の導電材料を用いることができ、例えば、不純物が導入されて導電性が付与されたアモルファスシリコンまたはポリシリコンを用いることができ、また、金属及び合金なども用いることができる。電極膜ＷＬには所定の電気信号が印加され、電極膜ＷＬは、不揮発性半導体記憶装置１１０のワード線として機能する。
電極間絶縁膜１４及び内側絶縁膜４２及び外側絶縁膜４３には、例えばシリコン酸化膜を用いることができる。なお、電極間絶縁膜１４、内側絶縁膜４２及び外側絶縁膜４３は、単層膜でも良く、また積層膜でも良い。
電荷蓄積膜４８には、例えばシリコン窒化膜を用いることができ、半導体ピラーＳＰと電極膜ＷＬとの間に印加される電界によって、電荷を蓄積または放出し、情報を記憶する部分として機能する。電荷蓄積膜４８は、単層膜でも良く、また積層膜でも良い。
なお、後述するように電極間絶縁膜１４、内側絶縁膜４２、電荷蓄積膜４８及び外側絶縁膜４３には、上記に例示した材料に限らず、任意の材料を用いることができる。
また、図２及び図３においては、積層構造体ＭＬが電極膜ＷＬを４層有している場合が例示されているが、積層構造体ＭＬにおいて、設けられる電極膜ＷＬの数は任意である。以下では、電極膜ＷＬが４層である場合として説明する。
１本の半導体ピラーＳＰは、Ｉ字形状のＮＡＮＤストリング（メモリストリング）を構成する。なお、２本の半導体ピラーＳＰの一端側を接続してＵ字形状のＮＡＮＤストリングを構成してもよい。本具体例においては、２本の半導体ピラーＳＰが接続部ＣＰ（接続部半導体層）によって接続されている。すなわち、メモリ部ＭＵは、第２半導体ピラーＳＰ２（半導体ピラーＳＰ）と、第１接続部ＣＰ１（接続部ＣＰ）と、をさらに有する。
第２半導体ピラーＳＰ２は、例えばＹ軸方向において第１半導体ピラーＳＰ１（半導体ピラーＳＰ）と隣接し、積層構造体ＭＬをＺ軸方向に貫通する。第１接続部ＣＰ１は、第１半導体ピラーＳＰ１と第２半導体ピラーＳＰ２とをＺ軸方向における同じ側（半導体基板１１の側）で電気的に接続する。第１接続部ＣＰ１には、第１及び第２半導体ピラーＳＰ１及びＳＰ２と同じ材料が用いられる。
半導体基板１１の主面１１ａの上に、層間絶縁膜１３を介してバックゲートＢＧ（接続部導電層）が設けられる。そして、バックゲートＢＧに第１半導体ピラーＳＰ１及び第２半導体ピラーＳＰ２とを接続するように溝（後述する溝ＣＴＲ）が設けられ、溝の内部に、外側絶縁膜４３、電荷蓄積膜４８及び内側絶縁膜４２が形成され、その内側に接続部ＣＰが埋め込まれる。なお、上記の溝における外側絶縁膜４３、電荷蓄積膜４８、内側絶縁膜４２及び接続部ＣＰの形成は、貫通ホールＴＨにおける外側絶縁膜４３、電荷蓄積膜４８、内側絶縁膜４２及び半導体ピラーＳＰの形成と同時に、一括して行われる。このように、バックゲートＢＧは、接続部ＣＰの周囲に設けられる。
これにより、第１半導体ピラーＳＰ１及び第２半導体ピラーＳＰ２と、接続部ＣＰと、によって、Ｕ字形状の半導体ピラーが形成され、これが、Ｕ字形状のＮＡＮＤストリングとなる。
なお、接続部ＣＰは、第１半導体ピラーＳＰ１及び第２半導体ピラーＳＰ２を電気的に接続する機能を有するが、接続部ＣＰを１つのメモリセルとして利用することもでき、これにより、記憶ビットを増やすこともできる。以下では、接続部ＣＰは、第１半導体ピラーＳＰ１及び第２半導体ピラーＳＰ２を電気的に接続し、記憶部として用いられない場合として説明する。
図２及び図３に表したように、第１半導体ピラーＳＰ１の第１接続部ＣＰ１とは反対の端は、ビット線ＢＬ（第２配線Ｗ２）に接続され、第２半導体ピラーＳＰ２の第１接続部ＣＰ１とは反対の端は、ソース線ＳＬ（第１配線Ｗ１）に接続されている。なお、半導体ピラーＳＰとビット線ＢＬとはビアＶ１及びビアＶ２により接続される。なお、配線ＷＲは、第１配線Ｗ１と第２配線Ｗ２とを含む。
本具体例では、ビット線ＢＬは、Ｙ軸方向に延在し、ソース線ＳＬは、Ｘ軸方向に延在する。
そして、積層構造体ＭＬとビット線ＢＬとの間において、第１半導体ピラーＳＰ１に対向して、ドレイン側選択ゲート電極ＳＧＤ（第１選択ゲート電極ＳＧ１すなわち選択ゲート電極ＳＧ）が設けられ、第２半導体ピラーＳＰ２に対向して、ソース側選択ゲート電極ＳＧＳ（第２選択ゲート電極ＳＧ２すなわち選択ゲート電極ＳＧ）が設けられる。これにより、任意の半導体ピラーＳＰの任意のメモリセルＭＣに所望のデータを書き込み、また読み出すことができる。
選択ゲート電極ＳＧには、任意の導電材料を用いることができ、例えばポリシリコンまたはアモルファスシリコンを用いることができる。本具体例では選択ゲート電極ＳＧは、Ｙ軸方向に分断され、Ｘ軸方向に沿って延在する帯状の形状を有している。
なお、図２に表したように、積層構造体ＭＬの最上部（半導体基板１１から最も遠い側）には、層間絶縁膜１５が設けられている。そして、積層構造体ＭＬの上に層間絶縁膜１６が設けられ、その上に選択ゲート電極ＳＧが設けられ、選択ゲート電極ＳＧどうしの間には層間絶縁膜１７が設けられている。そして、選択ゲート電極ＳＧに貫通ホールが設けられ、その内側面に選択ゲートトランジスタの選択ゲート絶縁膜ＳＧＩが設けられ、その内側に半導体が埋め込まれている。この半導体は、半導体ピラーＳＰと繋がっている。すなわち、メモリ部ＭＵは、Ｚ軸方向において積層構造体ＭＬに積層され、配線ＷＲ（ソース線ＳＬ及びビット線ＢＬの少なくともいずれか）の側で半導体ピラーＳＰに貫通された選択ゲート電極ＳＧをさらに有しているということもできる。
そして、層間絶縁膜１７の上に層間絶縁膜１８が設けられ、その上に、ソース線ＳＬとビア２２（ビアＶ１、Ｖ２）が設けられ、ソース線ＳＬの周りには層間絶縁膜１９が設けられている。そして、ソース線ＳＬの上に層間絶縁膜２３が設けられ、その上にビット線ＢＬが設けられている。ビット線ＢＬは、Ｙ軸に沿った帯状の形状を有している。
なお、層間絶縁膜１５、１６、１７、１８、１９及び２３、並びに、選択ゲート絶縁膜ＳＧＩには、例えば酸化シリコンを用いることができる。
なお、ここで、不揮発性半導体記憶装置１１０において複数設けられる半導体ピラーに関し、半導体ピラーの全体または任意の半導体ピラーを指す場合には、「半導体ピラーＳＰ」と言い、半導体ピラーどうしの関係を説明する際などにおいて、特定の半導体ピラーを指す場合に、「第ｋ半導体ピラーＳＰｋ」（ｋは１以上の任意の整数）と言うことにする。
図５に表したように、電極膜ＷＬにおいては、０以上の整数であるｊにおいて、ｋが（４ｊ＋１）及び（４ｊ＋４）である半導体ピラーＳＰ（４ｊ＋１）及びＳＰ（４ｊ＋４）に対応する電極膜が共通に接続され電極膜ＷＬＡとなり、ｋが（４ｊ＋２）及び（４ｊ＋３）である半導体ピラーＳＰ（４ｊ＋２）及び（４ｊ＋３）に対応する電極膜が共通に接続され電極膜ＷＬＢとなる。すなわち、電極膜ＷＬは、Ｘ軸方向に対向して櫛歯状に互いに組み合わされた電極膜ＷＬＡ及び電極膜ＷＬＢの形状を有している。
図４及び図５に表したように、電極膜ＷＬは、絶縁層ＩＬによって分断され、電極膜ＷＬは、第１領域（電極膜ＷＬＡ）及び第２領域（電極膜ＷＬＢ）に分かれている。
そして、図２に例示した配線接続部ＭＵ２のように、Ｘ軸方向における一方の端において、電極膜ＷＬＢは、ビアプラグ３１によって配線層３２に接続され、例えば半導体基板１１に設けられる駆動回路と電気的に接続される。そして、同様に、Ｘ軸方向における他方の端において、電極膜ＷＬＡは、ビアプラグによって配線層に接続され、駆動回路と電気的に接続される。
次に、各実施形態について説明する。なお、１つのメモリセルにはｎ（ｎは２以上の整数）値の情報（閾値情報）を記録することができる。説明を分かりやすくするため、以下においては、ｎ＝４、すなわち４値の情報を記録する場合を例とする。４値の情報は２ビットのデータ”１１”、”１０”、”０１”、”００”である。この４値の情報に対応したメモリセルトランジスタの閾値は、Ａ、Ｂ、Ｃ及びＤとして表記する。また、メモリセルの情報を消去する際には、消去の情報に対応したメモリセルトランジスタの閾値をＥとして表記する。さらに、４値の情報及び消去の情報以外の情報に対応したメモリセルトランジスタの閾値は、Ａ、Ｂ、Ｃ、Ｄ及びＥ以外の記号によって表記するものとする。
（第１の実施形態）
図６は、第１の実施形態を説明する図である。
図６（ａ）〜（ｃ）では、一の書き換えタイミングにおける制御部ＣＴＵの動作に伴う情報の遷移を示している。図６（ａ）〜（ｃ）の各図においては、第１の実施形態に係る不揮発性半導体記憶装置１１０のＮＡＮＤストリング（以下、単に「ストリング」と言う。）の等価回路を示している。一つのストリングは、ソース側選択ゲート電極ＳＧＳと、ドレイン側選択ゲート電極ＳＧＤと、のあいだに直列に接続された複数のメモリセルトランジスタＴｒを備える。以下の説明では、ソース側選択ゲート電極ＳＧＳからドレイン側選択ゲート電極ＳＧＤまでのあいだに設けられた複数のメモリセルトランジスタを、順にＴｒ１、Ｔｒ２、…とし、これらのメモリセルトランジスタを総称してＴｒと言うことにする。図６では、一例としてＴｒ１〜Ｔｒ１２の１２個のメモリセルトランジスタＴｒが設けられている。
各メモリセルトランジスタＴｒに付された表記は、そのメモリセルトランジスタＴｒに設定された閾値の一例を示している。
第１の実施形態では、一つのストリングに、それぞれ複数のメモリセルトランジスタＴｒを有する２つのグループＧＲ１、ＧＲ２を設定し、グループＧＲ１及びＧＲ２のあいだに配置される２つのメモリセルトランジスタＴｒ６及びＴｒ７を、それぞれ調整用トランジスタＴｒ−ＡＪ及び基準トランジスタＴｒ−ＲＥＦとして利用している。
ここで、調整用トランジスタＴｒ−ＡＪに対してソース側選択ゲート電極ＳＧＳ側（以下、単に「ソース側」と言う。）に配置されたグループをグループＧＲ１、ドレイン側選択ゲート電極ＳＧＤ側（以下、単に「ドレイン側」と言う。）に配置されたグループをグループＧＲ２とする。グループＧＲ１及びグループＧＲ２には、それぞれ、少なくとも１つのメモリセルトランジスタＴｒが含まれている。グループＧＲ１のドレイン側の隣りには調整用トランジスタＴｒ−ＡＪが接続される。グループＧＲ２は、調整用トランジスタＴｒ−ＡＪのグループＧＲ１とは反対側に接続される。基準トランジスタＴｒ−ＲＥＦは、調整用トランジスタＴｒ−ＡＪと、グループＧＲ２と、のあいだに設けられる。
図６（ａ）は、各メモリセルトランジスタＴｒに情報に対応した閾値が設定された状態を例示している。制御部ＣＴＵは、一例として、グループＧＲ１のメモリセルトランジスタＴｒ１〜Ｔｒ５に設定された閾値を、書き換える動作を行う。ここで、グループＧＲ１のメモリセルトランジスタＴｒ１〜Ｔｒ５には、Ａ〜Ｄのいずれかの閾値が設定され、調整用トランジスタＴｒ−ＡＪには、閾値Ｙが設定されているものとする。
閾値の書き換えを行うに先立ち、制御部ＣＴＵは、予め基準トランジスタＴｒ−ＲＥＦの閾値を把握しておく。基準トランジスタＴｒ−ＲＥＦには、予め一定の閾値情報に対応した閾値が設定されている。図６（ａ）に表した例では、閾値Ａが設定されている。例えば、制御部ＣＴＵは、基準トランジスタＴｒ−ＲＥＦの閾値Ａを読み出して、記憶しておく。なお、基準トランジスタＴｒ−ＲＥＦの閾値Ａの読み出しは、閾値の書き換えを行う前に毎回行っても、一度だけ行うようにしてもよい。また、基準トランジスタＴｒ−ＲＥＦの閾値Ａが予め記憶されている場合には、読み出しを行う必要はない。制御部ＣＴＵは、グループＧＲ１のメモリセルトランジスタＴｒ１〜Ｔｒ５の閾値の書き換えを行う前から後にかけて、基準トランジスタＴｒ−ＲＥＦの閾値Ａを保持しておく。
次に、制御部ＣＴＵは、グループＧＲ１のメモリセルトランジスタＴｒ１〜Ｔｒ５に設定された閾値及び調整用トランジスタＴｒ−ＡＪの閾値を消去の閾値Ｅに書き換える。図６（ｂ）は、グループＧＲ１のメモリセルトランジスタＴｒ１〜Ｔｒ５及び調整用トランジスタＴｒ−ＡＪが消去の閾値Ｅに設定された状態を例示している。
ここで、図６（ｂ）に表したように、グループＧＲ１のメモリセルトランジスタＴｒ１〜Ｔｒ５及び調整用トランジスタＴｒ−ＡＪが消去の閾値Ｅに設定された場合、調整用トランジスタＴｒ−ＡＪよりもドレイン側に配置される基準トランジスタＴｒ−ＲＥＦ及びメモリセルトランジスタＴｒ８〜Ｔｒ１２の閾値に相対的な変動が発生する。これは、予め設定されていたグループＧＲ１のメモリセルトランジスタＴｒ１〜Ｔｒ５及び調整用トランジスタＴｒ−ＡＪの閾値（図６（ａ）参照）を、消去の閾値Ｅに書き換えたことにより、グループＧＲ１のメモリセルトランジスタＴｒ１〜Ｔｒ５及び調整用トランジスタＴｒ−ＡＪの寄生抵抗に変化が生じたためである。
つまり、一つのストリングにおいて、部分的にメモリセルトランジスタＴｒの閾値を書き換えた場合、閾値を書き換えたメモリセルトランジスタＴｒの寄生抵抗に変化が生じる。これにより、閾値を書き換えたメモリセルトランジスタＴｒよりもドレイン側のメモリセルトランジスタＴｒの閾値が相対的に変化することになる。
したがって、このままでは閾値を書き換えたメモリセルトランジスタＴｒよりもドレイン側のメモリセルトランジスタＴｒの閾値を正確に読み出すことはできない。
次に、図６（ｃ）に表したように、制御部ＣＴＵは、グループＧＲ１のメモリセルトランジスタＴｒ１〜Ｔｒ５に、新たな閾値を書き込む。メモリセルトランジスタＴｒ１〜Ｔｒ５には、Ａ〜Ｄのいずれかの閾値が設定される。これにより、グループＧＲ１のメモリセルトランジスタＴｒ１〜Ｔｒ５の閾値が書き換えられることになる。
しかし、このままでは、グループＧＲ１のメモリセルトランジスタＴｒ１〜Ｔｒ５の閾値の書き換え前（図６（ａ）参照）の寄生抵抗と、書き換え後の寄生抵抗と、に差が生じていて、グループＧＲ２のメモリセルトランジスタＴｒ８〜Ｔｒ１２の閾値に相対的な変化が生じている可能性がある。
そこで、制御部ＣＴＵは、調整用トランジスタＴｒ−ＡＪに調整用閾値を設定し、グループＧＲ２のメモリセルトランジスタＴｒ８〜Ｔｒ１２に生じた閾値の相対的な変化分を調整する。
具体的には、調整用トランジスタＴｒ−ＡＪの閾値が段階的に変化するように、段階的な書き込みを行う。
図７は、調整用トランジスタへの段階的な書き込みを説明する模式図である。
図７（ａ）は、調整用トランジスタＴｒ−ＡＪへ印加される書き込み電圧Ｖｐｇｍの変化を模式的に示している。図７（ｂ）は、基準トランジスタＴｒ−ＲＥＦの読み出しタイミングを模式的に示している。
先ず、制御部ＣＴＵは、調整用トランジスタＴｒ−ＡＪに書き込み電圧Ｖｐｇｍ（１）を印加する。この印加によって、調整用トランジスタＴｒ−ＡＪの閾値が変化する。書き込み電圧Ｖｐｇｍ（１）を印加した後、制御部ＣＴＵは、基準トランジスタＴｒ−ＲＥＦの閾値の読み出しを行う。
制御部ＣＴＵは、ここで読み出した閾値が、予め記憶された基準トランジスタＴｒ−ＲＥＦの閾値Ａであるか否かを判断する。閾値Ａであれば、調整用トランジスタＴｒ−ＡＪへの書き込みが終了する。
一方、閾値Ａでなければ、調整用トランジスタＴｒ−ＡＪに書き込み電圧Ｖｐｇｍ（２）を印加する。書き込み電圧Ｖｐｇｍ（２）の大きさは、書き込み電圧Ｖｐｇｍ（１）の大きさに対して一定の差が設けられている。
制御部ＣＴＵは、書き込み電圧Ｖｐｇｍ（２）を印加した後、制御部ＣＴＵは、基準トランジスタＴｒ−ＲＥＦの閾値の読み出しを行う。制御部ＣＴＵは、ここで読み出した閾値が、予め記憶された基準トランジスタＴｒ−ＲＥＦの閾値Ａであるか否かを判断する。閾値Ａであれば、調整用トランジスタＴｒ−ＡＪへの書き込みが終了する。一方、閾値Ａでなければ、調整用トランジスタＴｒ−ＡＪに書き込み電圧Ｖｐｇｍ（３）を印加する。
このように、制御部ＣＴＵは、調整用トランジスタＴｒ−ＡＪへ段階的に変化する電圧の印加、基準トランジスタＴｒ−ＲＥＦの閾値を読み出し、を、読み出した閾値が予め記憶された基準トランジスタＴｒ−ＲＥＦの閾値Ａになるまで繰り返す。読み出した閾値がＡになった段階で、調整用トランジスタＴｒ−ＡＪに設定された閾値が調整用閾値（例えば、Ｚ）となる。
調整用トランジスタＴｒ−ＡＪに調整用閾値Ｚが設定されると、閾値の書き換えを行ったグループＧＲ１のメモリセルトランジスタＴｒ１〜Ｔｒ５の寄生抵抗が、閾値の書き換え前の寄生抵抗と同等になる。これにより、グループＧＲ１よりもドレイン側のグループＧＲ２のメモリセルトランジスタＴｒ８〜Ｔｒ１２に生じていた相対的な閾値の変化分が例えば相殺される。したがって、グループＧＲ１のメモリセルトランジスタＴｒ１〜Ｔｒ５の閾値が書き換えられても、書き換え前と同じ閾値によってグループＧＲ２のメモリセルトランジスタＴｒ８〜Ｔｒ１２からｎ値の情報を読み出すことができるようになる。
なお、本実施形態では、基準トランジスタＴｒ−ＲＥＦが調整用トランジスタＴｒ−ＡＪの隣りに配置されているが、必ずしも隣りに配置されている必要はない。すなわち、基準トランジスタＴｒ−ＲＥＦは、調整用トランジスタＴｒ−ＡＪよりもドレイン側に配置されていればよい。ただし、基準トランジスタＴｒ−ＲＥＦが調整用トランジスタＴｒ−ＡＪの隣りに配置されていると、グループＧＲ２のメモリセルトランジスタＴｒが連続して配置されるため、制御部ＣＴＵによるメモリセルトランジスタＴｒへの電圧印加の制御が容易になる。
また、基準トランジスタＴｒ−ＲＥＦに設定する閾値としては、ｎ値の情報に対応した閾値Ａ〜Ｄのうち、消去の閾値Ｅに最も近い閾値Ａに設定することが望ましい。これにより、調整用トランジスタＴｒ−ＡＪに調整用閾値を設定する際の段階的な書き込みにおいて、消去の閾値Ｅから短時間で基準トランジスタＴｒ−ＲＥＦの閾値Ａを判別できるようになる。
本実施形態では、グループＧＲ１のメモリセルトランジスタＴｒ１〜Ｔｒ５を書き換える例を説明した。グループＧＲ２のメモリセルトランジスタＴｒ８〜Ｔｒ１２を書き換える場合には、グループＧＲ２よりもソース側に配置されるグループＧＲ１のメモリセルトランジスタＴｒ１〜Ｔｒ５、調整用トランジスタＴｒ−ＡＪ及び基準トランジスタＴｒ−ＲＥＦの閾値が変化しないため、寄生抵抗は変化せず、そのまま書き換えを行うことができる。
図８は、ストリング中にバックゲートを備えた不揮発性半導体記憶装置への適用例を説明する図である。
この不揮発性半導体記憶装置１１１では、ストリング中にバックゲートＢＧが設けられている。図８に表した例では、メモリセルトランジスタＴｒ１〜Ｔｒ６をグループＧＲ１、メモリセルトランジスタＴｒ９〜Ｔｒ１２をグループＧＲ２としている。そして、メモリセルトランジスタＴｒ７を調整用トランジスタＴｒ−ＡＪ、メモリセルトランジスタＴｒ８を基準トランジスタＴｒ−ＲＥＦとしている。
制御部ＣＴＵは、グループＧＲ１のメモリセルトランジスタＴｒ１〜Ｔｒ６の閾値の書き換えを行うに先立ち、基準トランジスタＴｒ−ＲＥＦの閾値を読み出して、記憶しておく。
次に、制御部ＣＴＵは、グループＧＲ１のメモリセルトランジスタＴｒ１〜Ｔｒ６及び調整用トランジスタＴｒ−ＡＪに消去の閾値を設定する。ストリングの一部のメモリセルトランジスタＴｒに消去の閾値を設定する場合、制御部ＣＴＵは、配線ＷＲに、消去電圧Ｖｅｒａを印加する。制御部ＣＴＵは、消去電圧Ｖｅｒａの印加開始にわずかに遅れて、ソース側選択ゲート電極ＳＧＳ及びドレイン側選択ゲート電極ＳＧＤに、正極性の電圧であって、最大値が消去電圧Ｖｅｒａの最大値よりも低い消去時選択ゲート電圧ＶｅｒａＧを印加する。なお、消去時選択ゲート電圧ＶｅｒａＧは、消去電圧Ｖｅｒａと同時に印加を開始してもよい。
また、制御部ＣＴＵは、消去時選択ゲート電圧ＶｅｒａＧの印加開始にわずかに遅れて、バックゲートＢＧに、正極性の電圧であって、最大値が消去時選択ゲート電圧ＶｅｒａＧよりも中間電圧ＶｅｒａＮＳを印加する。なお、中間電圧ＶｅｒａＮＳは、消去時選択ゲート電圧ＶｅｒａＧと同時に印加を開始してもよい。さらに、制御部ＣＴＵは、消去対象のメモリセルトランジスタＴｒ１〜Ｔｒ６及び調整用トランジスタＴｒ−ＡＪの電極膜ＷＬに基準電位Ｖ００（例えば、接地電位ＧＮＤ）を印加する。
一方、制御部ＣＴＵは、消去対象でないグループＧＲ２のメモリセルトランジスタＴｒ９〜Ｔｒ１２及び基準トランジスタＴｒ−ＲＥＦの電極膜ＷＬには、中間電圧ＶｅｒａＮＳを印加する。これにより、消去対象のグループＧＲ１のメモリセルトランジスタＴｒ１〜Ｔｒ６及び調整用トランジスタＴｒ−ＡＪにのみ消去の閾値が設定され、消去対象でないグループＧＲ２のメモリセルトランジスタＴｒ９〜Ｔｒ２及び基準トランジスタＴｒ−ＲＥＦの閾値は保持される。
次に、制御部ＣＴＵは、書き換え対象のグループＧＲ１のメモリセルトランジスタＴｒ１〜Ｔｒ６に新たな閾値を設定する。その後、制御部ＣＴＵは、調整用トランジスタＴｒ−ＡＪに調整用閾値を設定する。調整用閾値の設定は、先に説明したように、調整用トランジスタＴｒ−ＡＪに対する段階的な書き込みを、基準トランジスタＴｒ−ＲＥＦの閾値を予め記憶した閾値として読み出すことができるまで繰り返す。
これにより、閾値の書き換えを行ったグループＧＲ１のメモリセルトランジスタＴｒ１〜Ｔｒ６の寄生抵抗が、閾値の書き換え前の寄生抵抗と同等になり、グループＧＲ１よりもドレイン側のグループＧＲ２のメモリセルトランジスタＴｒ９〜Ｔｒ１２に生じていた相対的な閾値の変化分が例えば相殺される。よって、グループＧＲ１のメモリセルトランジスタＴｒ１〜Ｔｒ６の閾値が書き換えられても、書き換え前と同じ閾値によってグループＧＲ２のメモリセルトランジスタＴｒ９〜Ｔｒ１２からｎ値の情報を読み出すことができるようになる。
なお、不揮発性半導体記憶装置１１１において、バックゲートＢＧはメモリセルトランジスタＴｒと同様な構造であるため、バックゲートＢＧを基準トランジスタＴｒ−ＲＥＦとして利用するようにしてもよい。
図９は、ストリングの別な分割の例を説明する図である。
先に説明した実施形態では、一つのストリングをグループＧＲ１及びＧＲ２の２つに分割した例を示したが、図９に表したように、３つ以上に分割してもよい。
図９に例示した不揮発性半導体記憶装置１１２では、一つのストリングに２４個のメモリセルトランジスタＴｒ１〜Ｔｒ２４が直列に接続されている。一つのストリングをｎ（ｎは２以上の整数）分割する場合、調整用トランジスタＴｒ−ＡＪ及び基準トランジスタＴｒ−ＲＥＦの組みを、（ｎ−１）組設定する。
図９に表した例では、一つのストリングを４分割している。したがって、調整用トランジスタＴｒ−ＡＪ及び基準トランジスタＴｒ−ＲＥＦの組みを３組設定する。一例として、メモリセルトランジスタをＴｒ１〜Ｔｒ５をグループＧＲ１、メモリセルトランジスタＴｒ８〜Ｔｒ１２をグループＧＲ２、メモリセルトランジスタＴｒ１５〜Ｔｒ１８をグループＧＲ３、メモリセルトランジスタＴｒ２１〜Ｔｒ２４をグループＧＲ４とする。
また、グループＧＲ１とグループＧＲ２とのあいだのメモリセルトランジスタＴｒ６及びＴｒ７を調整用トランジスタＴｒ−ＡＪ１及び基準トランジスタＴｒ−ＲＥＦ１とする。
また、グループＧＲ２とグループＧＲ３とのあいだのメモリセルトランジスタＴｒ１３及びＴｒ１４を調整用トランジスタＴｒ−ＡＪ２及び基準トランジスタＴｒ−ＲＥＦ２とする。
また、グループＧＲ２とグループＧＲ３とのあいだのメモリセルトランジスタＴｒ１９及びＴｒ２０を調整用トランジスタＴｒ−ＡＪ３及び基準トランジスタＴｒ−ＲＥＦ３とする。
このように、ストリングが３分割以上になっていても、２分割の場合と同様な動作によってグループＧＲ１〜ＧＲ４ごとにメモリセルトランジスタＴｒの閾値の書き換えを行うことができる。
以下、書き換え動作について説明する。なお、ここで、グループのメモリセルトランジスタＴｒの閾値を、単に「グループの閾値」とも言うことにする。
グループＧＲ１を書き換え対象とする場合、制御部ＣＴＵは、グループＧＲ１を一つの対象グループとし、グループＧＲ１よりもドレイン側に配置された書き換え対象でないグループＧＲ２〜４を一つの非対象グループとする。そして、対象グループと、非対象グループと、について、２分割の場合と同様な動作を行う。この場合、グループＧＲ１の閾値を一旦消去の閾値に設定したのち、閾値の書き換えを行う。一方、非対象グループであるグループＧＲ２〜ＧＲ４の閾値は保持しておく。その後、グループＧＲ１とグループＧＲ２とのあいだに配置された調整用トランジスタＴｒ−ＡＪ１に調整用閾値を設定する。この際、基準トランジスタＴｒ−ＲＥＦ１の閾値の変動分を例えば相殺する値に設定する。これにより、調整用トランジスタＴｒ−ＡＪ１よりもドレイン側のグループＧＲ２〜ＧＲ４のメモリセルトランジスタＴｒについて、グループＧＲ１の書き換え前と同じ閾値によってｎ値の情報を読み出すことができるようになる。
グループＧＲ２を書き換え対象とする場合、制御部ＣＴＵは、グループ２を一つの対象グループとし、グループＧＲ２よりもドレイン側に配置された書き換え対象でなるグループＧＲ３及びＧＲ４を一つの非対象グループとする。そして、対象グループと、非対象グループと、について、２分割の場合と同様な動作を行う。この場合、グループＧＲ２の閾値を一旦消去の閾値に設定したのち、閾値の書き換えを行う。一方、非対象グループであるグループＧＲ３及びＧＲ４、並びにグループＧＲ１の閾値は保持しておく。その後、グループＧＲ２とグループＧＲ３とのあいだに配置された調整用トランジスタＴｒ−ＡＪ２に調整用閾値を設定する。この際、基準トランジスタＴｒ−ＲＥＦ２の閾値の変動分を例えば相殺する値に設定する。これにより、調整用トランジスタＴｒ−ＡＪ２よりもドレイン側のグループＧＲ３及びＧＲ４のメモリセルトランジスタＴｒについて、グループＧＲ２の書き換え前と同じ閾値によってｎ値の情報を読み出すことができるようになる。なお、グループＧＲ１の閾値は、グループＧＲ２よりもソース側に配置されるため、グループＧＲ２の閾値の書き換えに影響を受けることなく、読み出しを行うことができる。
グループＧＲ３を書き換え対象とする場合、制御部ＣＴＵは、グループＧＲ３と、グループＧＲ３よりもドレイン側に配置された書き換え対象でないグループＧＲ４と、について、２分割の場合と同様な動作を行う。この場合、グループＧＲ３の閾値を一旦消去の閾値に設定したのち、閾値の書き換えを行う。一方、書き換え対象でないグループＧＲ１、グループＧＲ２及びＧＲ４の閾値は保持しておく。その後、グループＧＲ３とグループＧＲ４とのあいだに配置された調整用トランジスタＴｒ−ＡＪ３に調整用閾値を設定する。この際、基準トランジスタＴｒ−ＲＥＦ３の閾値の変動分を例えば相殺する値に設定する。これにより、調整用トランジスタＴｒ−ＡＪ３よりもドレイン側のグループＧＲ４のメモリセルトランジスタＴｒについて、グループＧＲ３の書き換え前と同じ閾値によってｎ値の情報を読み出すことができるようになる。なお、グループＧＲ１及びＧＲ２の閾値は、グループＧＲ３よりもソース側に配置されるため、グループＧＲ３の閾値の書き換えに影響を受けることなく、読み出しを行うことができる。
グループＧＲ４を書き換え対象とする場合、グループＧＲ４よりもソース側のグループＧＲ１〜ＧＲ３はグループＧＲ４の閾値の書き換えの影響を受けない。したがって、グループＧＲ４は、独立して消去及び書き換えを行うことができる。
また、２つ以上のグループを書き換え対象とする場合には、次のような動作となる。
先ず、書き換え対象のグループが連続している場合、これらのグループを一つの対象グループとし、この対象グループよりもドレイン側に配置された書き換え対象でないグループ（連続した複数のグループを含む）を非対象グループとする。そして、対象グループと、非対象グループと、のあいだで、２分割の場合と同様な動作を行う。
例えば、図９に表したグループＧＲ１及びＧＲ２を書き換え対象とする場合、グループＧＲ１及びＧＲ２を対象グループとし、グループＧＲ３及びＧＲ４を非対象グループとして、２分割の場合と同様な動作を行う。この際、対象グループと、非対象グループと、のあいだ、すなわち、グループＧＲ２と、グループＧＲ３と、のあいだに配置されるトランジスタＴｒ１３を調整用トランジスタＴｒ−ＡＪとして利用し、トランジスタＴｒ−１４を基準トランジスタＴｒ−ＲＥＦとして利用する。
次に、対象グループが連続していない場合、一つの対象グループと、その対象グループのドレイン側の隣りにある非対象グループと、について、２分割の場合と同様な動作を行う。この際、ソース側からドレイン側にかけて、順に２分割の場合と同様な動作を行う。
例えば、図９に表したグループＧＲ１及びＧＲ３を書き換え対象とする場合、先ず、対象グループであるグループＧＲ１と、グループＧＲ１のドレイン側の隣りにある非対象グループであるグループＧＲ２と、について、２分割の場合と同様な動作を行う。これにより、グループＧＲ１の閾値が書き換えられ、調整用トランジスタＴｒ−ＡＪ１に調整用閾値が設定される。
次に、非対象グループであるグループＧＲ２よりもドレイン側にある対象グループであるグループＧＲ３と、グループＧＲ３のドレイン側の隣りにある非対象グループであるグループＧＲ４と、について、２分割の場合と同様な動作を行う。これにより、グループＧＲ３の閾値が書き換えられ、調整用トランジスタＴｒ−ＡＪ３に調整用閾値が設定される。この調整用トランジスタＴｒ−ＡＪ３に調整用閾値を設定する際には、これよりもソース側にあるグループＧＲ１及び調整用トランジスタＴｒ−ＡＪ１の閾値は決定しているため、この決定している閾値によって調整用トランジスタＴｒ−ＡＪ３の調整用閾値も決定されることになる。
第１の実施形態に係る不揮発性半導体記憶装置１１０、１１１及び１１２のように、調整用トランジスタＴｒ−ＡＪ及び基準トランジスタＴｒ−ＲＥＦが設けられていることにより、一つのストリングを分割したグループごとに閾値の書き換えを行うことが可能になる。また、基準トランジスタＴｒ−ＲＥＦに一定の閾値が設定されていることにより、調整用トランジスタＴｒ−ＡＪに調整用閾値を迅速かつ安定して設定することが可能になる。
（第２の実施形態）
図１０は、第２の実施形態を説明する図である。
図１０（ａ）〜（ｃ）では、一の書き換えタイミングにおける制御部ＣＴＵの動作に伴う情報の遷移を示している。図１０（ａ）〜（ｃ）の各図においては、第２の実施形態に係る不揮発性半導体記憶装置１２０のストリングの等価回路を示している。
第２の実施形態では、一つのストリングに２つのグループＧＲ１、ＧＲ２を設定し、グループＧＲ１及びＧＲ２のあいだに配置されるメモリセルトランジスタＴｒ６を、調整用トランジスタＴｒ−ＡＪとして利用している。
また、第２の実施形態では、調整用トランジスタＴｒ−ＡＪよりもドレイン側にあるメモリセルトランジスタＴｒの一つを基準トランジスタＴｒ−ＲＥＦとして兼用している。図１０に表した例では、グループＧＲ２に含まれるメモリセルトランジスタＴｒ７を基準トランジスタＴｒ−ＲＥＦとして兼用している。
図１０（ａ）は、各メモリセルトランジスタＴｒに情報に対応した閾値が設定された状態を例示している。制御部ＣＴＵは、一例として、グループＧＲ１のメモリセルトランジスタＴｒ１〜Ｔｒ５に設定された閾値を、書き換える動作を行う。ここで、グループＧＲ１のメモリセルトランジスタＴｒ１〜Ｔｒ５には、Ａ〜Ｄのいずれかの閾値が設定され、調整用トランジスタＴｒ−ＡＪには、閾値Ｙが設定されているものとする。
閾値の書き換えを行うに先立ち、制御部ＣＴＵは、予め基準トランジスタＴｒ−ＲＥＦとして兼用されたメモリセルトランジスタＴｒ７の閾値を把握しておく。メモリセルトランジスタＴｒ７には、他のメモリセルトランジスタＴｒと同様に、ｎ値に対応した閾値が設定されている。図１０（ａ）に表した例では、閾値Ｃが設定されている。例えば、制御部ＣＴＵは、メモリセルトランジスタＴｒ７の閾値Ｃを読み出して、記憶しておく。なお、メモリセルトランジスタＴｒ７の閾値Ｃの読み出しは、閾値の書き換えを行う前に毎回行う。メモリセルトランジスタＴｒ７は通常のメモリセルトランジスタＴｒとしても利用されるため、制御部ＣＴＵは、閾値の書き換えを行う前にメモリセルトランジスタＴｒ７にどのような閾値が設定されているか把握する必要があるからである。
次に、制御部ＣＴＵは、グループＧＲ１のメモリセルトランジスタＴｒ１〜Ｔｒ５に設定された閾値及び調整用トランジスタＴｒ−ＡＪの閾値を消去の閾値Ｅに書き換える。図１０（ｂ）は、グループＧＲ１のメモリセルトランジスタＴｒ１〜Ｔｒ５及び調整用トランジスタＴｒ−ＡＪが消去の閾値Ｅに設定された状態を例示している。
次に、図１０（ｃ）に表したように、制御部ＣＴＵは、グループＧＲ１のメモリセルトランジスタＴｒ１〜Ｔｒ５に、新たな閾値を書き込む。メモリセルトランジスタＴｒ１〜Ｔｒ５には、Ａ〜Ｄのいずれかの閾値が設定される。これにより、グループＧＲ１のメモリセルトランジスタＴｒ１〜Ｔｒ５の閾値が書き換えられることになる。
ここで、グループＧＲ１のメモリセルトランジスタＴｒ１〜Ｔｒ５の閾値を書き換えた状態では、閾値の書き換え前（図１０（ａ）参照）の寄生抵抗と、書き換え後の寄生抵抗と、に差が生じていて、グループＧＲ２のメモリセルトランジスタＴｒ７〜Ｔｒ１２の閾値に相対的な変化が生じている可能性がある。
そこで、制御部ＣＴＵは、調整用トランジスタＴｒ−ＡＪに調整用閾値を設定し、グループＧＲ２のメモリセルトランジスタＴｒ７〜Ｔｒ１２に生じた閾値の相対的な変化分を調整する。調整用トランジスタＴｒ−ＡＪへの閾値の書き込みは、第１の実施形態と同様である。すなわち、制御部ＣＴＵは、調整用トランジスタＴｒ−ＡＪへ段階的に変化する電圧の印加、基準トランジスタＴｒ−ＲＥＦ（メモリセルトランジスタＴｒ７）の閾値を読み出し、を、読み出した閾値が予め記憶された基準トランジスタＴｒ−ＲＥＦ（メモリセルトランジスタＴｒ７）の閾値Ｃになるまで繰り返す。読み出した閾値がＣになった段階で、調整用トランジスタＴｒ−ＡＪに設定された閾値が調整用閾値（例えば、Ｘ）となる。
調整用トランジスタＴｒ−ＡＪに調整用閾値Ｘが設定されると、閾値の書き換えを行ったグループＧＲ１のメモリセルトランジスタＴｒ１〜Ｔｒ５の寄生抵抗が、閾値の書き換え前の寄生抵抗と同等になる。これにより、グループＧＲ１よりもドレイン側のグループＧＲ２のメモリセルトランジスタＴｒ７〜Ｔｒ１２に生じていた相対的な閾値の変化分が例えば相殺される。したがって、グループＧＲ１のメモリセルトランジスタＴｒ１〜Ｔｒ５の閾値が書き換えられても、書き換え前と同じ閾値によってグループＧＲ２のメモリセルトランジスタＴｒ７〜Ｔｒ１２からｎ値の情報を読み出すことができるようになる。
図１１は、ストリング中にバックゲートを備えた不揮発性半導体記憶装置への適用例を説明する図である。
この不揮発性半導体記憶装置１２１では、ストリング中バックゲートＢＧが設けられている。図１１に表した例では、メモリセルトランジスタＴｒ１〜Ｔｒ６をグループＧＲ１、メモリセルトランジスタＴｒ８〜Ｔｒ１２をグループＧＲ２としている。そして、メモリセルトランジスタＴｒ７を調整用トランジスタＴｒ−ＡＪとしている。
制御部ＣＴＵは、グループＧＲ１のメモリセルトランジスタＴｒ１〜Ｔｒ６の閾値の書き換えを行うに先立ち、グループＧＲ２のメモリセルトランジスタＴｒ８の閾値を基準トランジスタＴｒ−ＲＥＦの閾値として利用するため、読み出して、記憶しておく。
次に、制御部ＣＴＵは、グループＧＲ１のメモリセルトランジスタＴｒ１〜Ｔｒ６及び調整用トランジスタＴｒ−ＡＪに消去の閾値を設定する。ストリングの一部のメモリセルトランジスタＴｒに消去の閾値を設定する場合、制御部ＣＴＵは、配線ＷＲに、消去電圧Ｖｅｒａを印加する。制御部ＣＴＵは、消去電圧Ｖｅｒａの印加開始にわずかに遅れて、ソース側選択ゲート電極ＳＧＳ及びドレイン側選択ゲート電極ＳＧＤに、正極性の電圧であって、最大値が消去電圧Ｖｅｒａの最大値よりも低い消去時選択ゲート電圧ＶｅｒａＧを印加する。なお、消去時選択ゲート電圧ＶｅｒａＧは、消去電圧Ｖｅｒａと同時に印加を開始してもよい。
また、制御部ＣＴＵは、消去時選択ゲート電圧ＶｅｒａＧの印加開始にわずかに遅れて、バックゲートＢＧに、正極性の電圧であって、最大値が消去時選択ゲート電圧ＶｅｒａＧよりも中間電圧ＶｅｒａＮＳを印加する。なお、中間電圧ＶｅｒａＮＳは、消去時選択ゲート電圧ＶｅｒａＧと同時に印加を開始してもよい。さらに、制御部ＣＴＵは、消去対象のメモリセルトランジスタＴｒ１〜Ｔｒ６及び調整用トランジスタＴｒ−ＡＪの電極膜ＷＬに基準電位Ｖ００（例えば、接地電位ＧＮＤ）を印加する。
一方、制御部ＣＴＵは、消去対象でないグループＧＲ２のメモリセルトランジスタＴｒ８〜Ｔｒ１２の電極膜ＷＬには、中間電圧ＶｅｒａＮＳを印加する。これにより、消去対象のグループＧＲ１のメモリセルトランジスタＴｒ１〜Ｔｒ６及び調整用トランジスタＴｒ−ＡＪにのみ消去の閾値が設定され、消去対象でないグループＧＲ２のメモリセルトランジスタＴｒ８〜Ｔｒ２の閾値は保持される。
次に、制御部ＣＴＵは、書き換え対象のグループＧＲ１のメモリセルトランジスタＴｒ１〜Ｔｒ６に新たな閾値を設定する。その後、制御部ＣＴＵは、調整用トランジスタＴｒ−ＡＪに調整用閾値を設定する。調整用閾値の設定は、先に説明したように、調整用トランジスタＴｒ−ＡＪに対する段階的な書き込みを、基準トランジスタＴｒ−ＲＥＦ（メモリセルトランジスタＴｒ７）の閾値を予め記憶した閾値として読み出すことができるまで繰り返す。
これにより、閾値の書き換えを行ったグループＧＲ１のメモリセルトランジスタＴｒ１〜Ｔｒ６の寄生抵抗が、閾値の書き換え前の寄生抵抗と同等になり、グループＧＲ１よりもドレイン側のグループＧＲ２のメモリセルトランジスタＴｒ８〜Ｔｒ１２に生じていた相対的な閾値の変化分が例えば相殺される。よって、グループＧＲ１のメモリセルトランジスタＴｒ１〜Ｔｒ６の閾値が書き換えられても、書き換え前と同じ閾値によってグループＧＲ２のメモリセルトランジスタＴｒ８〜Ｔｒ１２からｎ値の情報を読み出すことができるようになる。
なお、不揮発性半導体記憶装置１２１において、バックゲートＢＧはメモリセルトランジスタＴｒと同様な構造であるため、バックゲートＢＧを基準トランジスタＴｒ−ＲＥＦとして利用するようにしてもよい。
図１２は、ストリングの別な分割の例を説明する図である。
先に説明した実施形態では、一つのストリングをグループＧＲ１及びＧＲ２の２つに分割した例を示したが、図１２に表したように、３つ以上に分割してもよい。
図１２に例示した不揮発性半導体記憶装置１２２では、一つのストリングに２４個のメモリセルトランジスタＴｒ１〜Ｔｒ２４が直列に接続されている。一つのストリングをｎ（ｎは２以上の整数）分割する場合、調整用トランジスタＴｒ−ＡＪを、（ｎ−１）個設定する。
図１２に表した例では、一つのストリングを４分割している。したがって、調整用トランジスタＴｒ−ＡＪを３個設定する。一例として、メモリセルトランジスタをＴｒ１〜Ｔｒ５をグループＧＲ１、メモリセルトランジスタＴｒ８〜Ｔｒ１２をグループＧＲ２、メモリセルトランジスタＴｒ１５〜Ｔｒ１８をグループＧＲ３、メモリセルトランジスタＴｒ２１〜Ｔｒ２４をグループＧＲ４とする。
また、グループＧＲ１とグループＧＲ２とのあいだのメモリセルトランジスタＴｒ６を調整用トランジスタＴｒ−ＡＪ１とする。また、グループＧＲ２とグループＧＲ３とのあいだのメモリセルトランジスタＴｒ１３を調整用トランジスタＴｒ−ＡＪ２とする。また、グループＧＲ２とグループＧＲ３とのあいだのメモリセルトランジスタＴｒ１９を調整用トランジスタＴｒ−ＡＪ３とする。
このように、ストリングが３分割以上になっていても、２分割の場合と同様な動作によってグループＧＲ１〜ＧＲ４ごとにメモリセルトランジスタＴｒの閾値の書き換えを行うことができる。書き換え動作は、図９に表した不揮発性半導体記憶装置１１２と同様である。この場合、不揮発性半導体記憶装置１２２では、基準トランジスタＴｒ−ＲＥＦとして、調整用トランジスタＴｒ−ＡＪ１、Ｔｒ−ＡＪ２及びＴｒ−ＡＪ３のそれぞれに対してドレイン側にあるメモリセルトランジスタ（例えば、メモリセルトランジスタＴｒ７、Ｔｒ１４及びＴｒ２０）を利用すればよい。
第２の実施形態に係る不揮発性半導体記憶装置１２０、１２１及び１２２では、第１の実施形態に係る不揮発性半導体記憶装置１１０、１１１及び１１２と同様に、一つのストリングを分割したグループごとに閾値の書き換えを行うことが可能になる。また、基準トランジスタＴｒ−ＲＥＦがメモリセルトランジスタＴｒと兼用であるため、基準トランジスタＴｒ−ＲＥＦとして別途用意する必要がなく、記憶容量の低減を防ぐことが可能になる。
上記第１の実施形態及び第２の実施形態については、いずれも一つの書き込みタイミングでの動作について例示している。したがって、一の書き込みタイミングで書き換え対象になっていなかったグループについて、別の書き込みタイミングでは書き換え対象になる場合もある。
例えば、一の書き込みタイミングでは、グループＧＲ１が書き換え対象であり、次のタイミングでは、グループＧＲ２が書き換え対象になる場合もある。この場合、一のタイミングでは、グループＧＲ１とグループＧＲ２とのあいだで上記２分割の場合の書き換え動作を行い、調整用トランジスタＴｒ−ＡＪ１に調整用閾値を設定し、次のタイミングでは、グループＧＲ２とグループＧＲ３とのあいだで上記の２分割の場合の書き換え動作を行い、調整用トランジスタＴｒ−ＡＪ２に調整用閾値を設定すればよい。
図１３は、実施形態に係る不揮発性半導体記憶装置の駆動回路構成を説明する回路図である。すなわち、不揮発性半導体記憶装置は、セルアレイとデコーダとを備えている。セルアレイは、ｍ（図１３及びその説明において、ｍは１以上の整数）個のストリングを有するブロックがｎ（図１３及びその説明において、ｎは１以上の整数）個設けられたものである。一つのストリングには、複数のメモリセルが設けられ、各メモリセルのメモリセルトランジスタが直列に接続された状態となっている。メモリセルトランジスタは、メモリセルに設定された情報によって閾値が変動するようになっている。
デコーダは、ローデコーダであり、セルアレイのブロックごとにｎ個設けられている。つまり、ブロック０はローデコーダ０、ブロック１はローデコーダ１、…、ブロックｉはローデコーダｉ、…、ブロックｎはローデコーダｎに対応して設けられている。
ブロックｉに接続されるローデコーダｉは、ブロックｉのｍ個のストリングにドレイン側選択ゲート電極ＳＧＤに信号ＳＧＤ１＜ｉ＞〜ＳＧＤｍ＜ｉ＞を与え、ソース側選択ゲート電極ＳＧＳに信号ＳＧＳ１＜ｉ＞〜ＳＧＳｍ＜ｉ＞を与える。また、ローデコーダｉは、ブロックｉの電極膜ＷＬに層単位で信号を与える。図１３に示す例では、４層の電極膜ＷＬがあることから、信号ＷＬ１＜ｉ＞〜ＷＬ４＜ｉ＞を与える。ローデコーダｉ以外のローデコーダも同様な構成であり、対応するブロックに上記と同様な信号を与える。
また、セルアレイの各ブロック０〜ｎには、各ブロックのｍ個のストリングに共通してビット線ＢＬ０〜ＢＬｍが接続され、各ブロックには共通のソース線ＳＬが接続される。
ビット線ＢＬ０〜ＢＬｍやソース線ＳＬへ送る信号の制御、ローデコーダの制御は、ドライバ回路ＤＶ１〜ＤＶ４が行う。ドライバ回路ＤＶ１〜ＤＶ４は、各ブロック０〜ｎにおける各々の信号ＷＬ１＜ｉ＞〜ＷＬ４＜ｉ＞を制御する回路である。ドライバ回路ＤＶ１は、各ブロック０〜ｎの信号ＷＬ１＜ｉ＞を制御し、ドライバ回路ＤＶ２は、各ブロック０〜ｎの信号ＷＬ２＜ｉ＞を制御し、ドライバ回路ＤＶ３は、各ブロック０〜ｎの信号ＷＬ３＜ｉ＞を制御し、ドライバ回路ＤＶ４は、各ブロック０〜ｎの信号ＷＬ４＜ｉ＞を制御する。ドライバ回路ＤＶ１〜ＤＶ４から出力される信号は、各ローデコーダ０〜ｎを介して各ブロック０〜ｎの信号ＷＬ１＜ｉ＞〜ＷＬ４＜ｉ＞に送られる。
このドライバ回路は不揮発性半導体記憶装置と同一チップ内に設けられていても、チップ外に設けられていてもよい。
上記説明した実施の形態では、主として２つの半導体ピラーを接続部によって接続したＵ字形状のＮＡＮＤストリングを備える不揮発性半導体記憶装置を例としたが、接続部を備えず、各半導体ピラーが独立しているＩ字形状のＮＡＮＤストリングを備える不揮発性半導体記憶装置であっても適用可能である。
また、電極膜ＷＬと電極間絶縁膜１４とを交互に積層した積層構造体に半導体ピラーを貫通させる構成以外でも、例えば、平面状に連続する記憶層に複数の記憶領域が設けられ、この記憶領域に絶縁膜を介して電極部が形成されたＭＯＮＯＳ構造の平面型の不揮発性半導体記憶装置であっても適用可能である。
また、本実施の形態に係る不揮発性半導体記憶装置において、電極間絶縁膜１４、内側絶縁膜４２及び外側絶縁膜４３には、酸化シリコン、窒化シリコン、酸窒化シリコン、酸化アルミニウム、酸窒化アルミニウム、ハフニア、ハフニウム・アルミネート、窒化ハフニア、窒化ハフニウム・アルミネート、ハフニウム・シリケート、窒化ハフニウム・シリケート、酸化ランタン及びランタン・アルミネートよりなる群から選択されたいずれかの単層膜、または、前記群から選択された複数からなる積層膜を用いることができる。
また、電荷蓄積膜４８には、窒化シリコン、酸窒化シリコン、酸化アルミニウム、酸窒化アルミニウム、ハフニア、ハフニウム・アルミネート、窒化ハフニア、窒化ハフニウム・アルミネート、ハフニウム・シリケート、窒化ハフニウム・シリケート、酸化ランタン及びランタン・アルミネートよりなる群から選択されたいずれかの単層膜、または、前記群から選択された複数からなる積層膜を用いることができる。
なお、本願明細書において、「垂直」及び「平行」は、厳密な垂直及び厳密な平行だけではなく、例えば製造工程におけるばらつきなどを含むものであり、実質的に垂直及び実質的に平行であれは良い。
以上、具体例を参照しつつ、本発明の実施の形態について説明した。しかし、本発明は、これらの具体例に限定されるものではない。例えば、不揮発性半導体記憶装置を構成する半導体基板、電極膜、絶縁膜、絶縁層、積層構造体、記憶層、電荷蓄積層、半導体ピラー、ワード線、ビット線、ソース線、配線、メモリセルトランジスタ、選択ゲートトランジスタ等、各要素の具体的な構成に関しては、当業者が公知の範囲から適宜選択することにより本発明を同様に実施し、同様の効果を得ることができる限り、本発明の範囲に包含される。
また、各具体例のいずれか２つ以上の要素を技術的に可能な範囲で組み合わせたものも、本発明の要旨を包含する限り本発明の範囲に含まれる。
以上説明したように、実施形態に係る不揮発性半導体記憶装置１１０、１１１、１１２、１２０、１２１及び１２２によれば、制御部を増加せずにブロックサイズを小さくすることが可能となる。
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
１１…半導体基板、１３，１５，１６，１７，１８，１９，２３…層間絶縁膜、１４…電極間絶縁膜、２２…ビア、３１…ビアプラグ、３２…配線層、４２…内側絶縁膜、４３…外側絶縁膜、４８…電荷蓄積膜、１１０，１１１，１１２，１２０，１２１，１２２…不揮発性半導体記憶装置、ＢＧ…バックゲート、ＢＬ…ビット線、ＣＰ…接続部、ＣＴＵ…制御部、ＣＵ…回路部、ＭＲ…メモリアレイ領域、ＭＵ…メモリ部、Ｔｒ…メモリセルトランジスタ、Ｔｒ−ＡＪ…調整用トランジスタ、Ｔｒ−ＲＥＦ…基準トランジスタ、ＳＧ…選択ゲート電極、ＳＧＤ…ドレイン側選択ゲート電極、ＳＧＩ…選択ゲート絶縁膜、ＳＧＳ…ソース側選択ゲート電極、ＷＬ…電極膜

Claims (7)

  1. メモリストリングを有するメモリ部と、前記メモリ部を制御する制御部と、を備え、
    前記メモリストリングは、直列に接続された複数のトランジスタを含み、前記複数のトランジスタのうちの一部である第１グループと、前記第１グループの隣りに接続された第１調整用トランジスタと、前記第１調整用トランジスタの前記第１グループとは反対側に接続されたトランジスタを含む第２グループと、を有し、
    前記複数のトランジスタは、電荷蓄積膜に蓄積された電荷に応じてそれぞれ閾値が設定される不揮発性半導体記憶装置の動作方法であって、
    前記制御部は、
    前記第１グループのトランジスタの閾値の書き換えを行ったのち、
    前記第１調整用トランジスタに、前記第１グループのトランジスタの閾値の書き換えによって生じた前記第２グループのトランジスタの閾値の相対的な変動分を調整する第１調整用閾値を設定する制御を行うことを特徴とする不揮発性半導体記憶装置の動作方法。
  2. 前記第２グループは、基準トランジスタを含み、
    前記制御部は、前記第１グループのトランジスタの閾値の書き換えを行う前から後にかけて前記基準トランジスタの閾値情報を保持し、
    前記基準トランジスタの閾値情報を基に前記基準トランジスタの閾値の相対的な変動分を調整することを特徴とする請求項１記載の不揮発性半導体記憶装置の動作方法。
  3. 前記制御部は、前記第１グループのトランジスタ及び前記第１調整用トランジスタに消去の閾値を設定したのち、前記第１グループのトランジスタにｎ（ｎは２以上の整数）値の情報に対応した閾値のうちいずれかに設定し、その後、前記第１調整用トランジスタに前記第１調整用閾値を設定する制御を行うことを特徴とする請求項１または２に記載の不揮発性半導体記憶装置の動作方法。
  4. 前記制御部は、前記第１調整用トランジスタの閾値を前記消去の閾値から前記第１調整用閾値に達するまで段階的に変化させることを特徴とする請求項３記載の不揮発性半導体記憶装置の動作方法。
  5. 前記メモリストリングは、前記第１調整用トランジスタと、前記第２グループのトランジスタと、のあいだに設けられた基準トランジスタをさらに含み、
    前記制御部は、前記第１グループのトランジスタの閾値の書き換えを行う前から後にかけて前記基準トランジスタの閾値情報を保持し、
    前記基準トランジスタの閾値情報を基に前記基準トランジスタの閾値の相対的な変動分を調整することを特徴とする請求項１記載の不揮発性半導体記憶装置の動作方法。
  6. 前記制御部は、前記第１グループのトランジスタの閾値として、消去の閾値及びｎ（ｎは２以上の整数）値の情報に対応した閾値のうちいずれかに設定するにあたり、前記基準トランジスタの閾値を、前記ｎ値の情報の対応した閾値のうち、前記消去の閾値に最も近い閾値に設定することを特徴とする請求項５記載の不揮発性半導体記憶装置の動作方法。
  7. 前記メモリストリングは、前記第２グループの前記第１調整用トランジスタとは反対側の隣りに接続された第２調整用トランジスタと、前記第２調整用トランジスタの前記第２グループとは反対側に接続されたトランジスタを含む第３グループと、をさらに有し、
    前記制御部は、
    前記第１調整用閾値の設定を行ったのち、前記第２グループに含まれる前記複数のトランジスタの閾値の書き換えを行い、
    前記第２調整用トランジスタに、前記第２グループのトランジスタの閾値の書き換えによって生じた前記第３グループのトランジスタの閾値の相対的な変動分を調整する第２調整用閾値を設定する制御を行うことを特徴とする請求項１〜６のいずれか１つに記載の不揮発性半導体記憶装置の動作方法。
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