JP2021136374A - 半導体記憶装置 - Google Patents

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Abstract

【課題】良好な特性の半導体記憶装置を提供する。【解決手段】半導体記憶装置は、基板と交差する第１方向に配置された複数の導電層１１０、第１方向に延び複数の導電層と対向する半導体層１２０、及び半導体層と複数の導電層との間に設けられた電荷蓄積部を備え、複数の導電層と半導体層が対向する位置に形成された複数のメモリセルが、第１方向に直列に接続されてメモリストリングを構成する、メモリセルアレイを備える。電荷蓄積部は、基板の主面に沿った第２方向に複数の導電層と対向する複数の第１電荷蓄積部１３２ａと、複数の第１電荷蓄積部に対して第１方向及び第２方向の異なる位置に配置された複数の第２電荷蓄積部１３２ｂとを含む。第１電荷蓄積部と半導体層との距離は、第２電荷蓄積部と半導体層との距離よりも小さい。第２電荷蓄積部と導電層との距離は、第１電荷蓄積部と導電層との距離よりも小さい。【選択図】図４

Description

本実施形態は、半導体記憶装置に関する。
基板と、複数の導電層と、これら複数の導電層に対向する半導体層と、この半導体層と複数の導電層との間にそれぞれ設けられた電荷蓄積部を備えた半導体記憶装置が知られている。
特開２０１０−６７７４５号公報 米国特許出願公開２０１９／０２７３０９２号公報
良好な特性の半導体記憶装置を提供する。
一の実施形態に係る半導体記憶装置は、基板と、前記基板と交差する第１方向に配置された複数の導電層、前記第１方向に延び前記複数の導電層と対向する半導体層、及び前記半導体層と前記複数の導電層との間に設けられた電荷蓄積部を備え、前記複数の導電層と前記半導体層が対向する位置に複数のメモリセルが形成され、前記複数のメモリセルが前記第１方向に直列に接続されてメモリストリングを構成する、メモリセルアレイと、を備える。前記電荷蓄積部は、前記基板の主面に沿った第２方向に前記複数の導電層とそれぞれ対向する複数の第１電荷蓄積部と、前記複数の第１電荷蓄積部に対して前記第１方向及び前記第２方向の異なる位置に配置された複数の第２電荷蓄積部とを含む。前記第１電荷蓄積部と前記半導体層との前記第２方向の距離は、前記第２電荷蓄積部と前記半導体層との前記第２方向の距離よりも小さく、前記第２電荷蓄積部と前記複数の導電層との前記第２方向の距離は、前記第１電荷蓄積部と前記複数の導電層との前記第２方向の距離よりも小さい。
第１実施形態に係る半導体記憶装置の模式的な構成を示す等価回路図である。 同半導体記憶装置の模式的な斜視図である。 図２の一部の拡大図である。 図３の一部の拡大図である。 メモリセルＭＣのしきい値電圧の分布を示す図である。 比較例の半導体記憶装置の捕獲電荷の状態を示す模式的断面図である。 他の比較例の半導体記憶装置の捕獲電荷の状態を示す模式的断面図である。 第１実施形態に係る半導体記憶装置のデータ書き込み前の捕獲電荷の状態を示す模式的断面図である。 第１実施形態に係る半導体記憶装置の消去フローを示すフローチャートである。 同半導体記憶装置のフラッシュ消去動作の各部の印加電圧を示す波形図である。 同半導体記憶装置のフラッシュ消去動作の後の捕獲電荷の状態を示す模式的断面図である。 同半導体記憶装置の奇数番目のメモリセルに対するストライプ消去動作の各部の印加電圧を示す波形図である。 同半導体記憶装置の奇数番目のメモリセルに対するストライプ消去動作の後の捕獲電荷の状態を示す模式的断面図である。 同半導体記憶装置の偶数番目のメモリセルに対するストライプ消去動作の各部の印加電圧を示す波形図である。 同半導体記憶装置の偶数番目のメモリセルに対するストライプ消去動作の後の捕獲電荷の状態を示す模式的断面図である。 第２実施形態に係る半導体記憶装置の書き込みフローを示すフローチャートである。 第１実施形態及び第２実施形態に係る半導体記憶装置の製造工程を説明するための部分断面図である。 第１実施形態及び第２実施形態に係る半導体記憶装置の製造工程を説明するための部分断面図である。 第１実施形態及び第２実施形態に係る半導体記憶装置の製造工程を説明するための部分断面図である。 第１実施形態及び第２実施形態に係る半導体記憶装置の製造工程を説明するための部分断面図である。 第１実施形態及び第２実施形態に係る半導体記憶装置の製造工程を説明するための部分断面図である。 第１実施形態及び第２実施形態に係る半導体記憶装置の製造工程を説明するための部分断面図である。 第１実施形態及び第２実施形態に係る半導体記憶装置の製造工程を説明するための部分断面図である。 第１実施形態及び第２実施形態に係る半導体記憶装置の製造工程を説明するための部分断面図である。 第３実施形態に係る半導体記憶装置の一部の断面図である。 第４実施形態に係る半導体記憶装置の一部の断面図である。
次に、実施形態に係る半導体記憶装置を、図面を参照して詳細に説明する。なお、以下の実施形態はあくまでも一例であり、本発明を限定する意図で示されるものではない。また、以下の図面は模式的なものであり、説明の都合上、一部の構成等が省略される場合がある。また、複数の実施形態について共通する部分には同一の符号を付し、説明を省略する場合がある。
また、本明細書においては、基板の表面（主面）に対して平行な所定の方向をＸ方向、基板の表面に対して平行で、Ｘ方向と垂直な方向をＹ方向、基板の表面に対して垂直な方向をＺ方向と呼ぶ。また、本明細書において、「上」や「下」等の表現は、基板を基準とする。例えば、Ｚ方向に沿って基板から離れる向きを上と、Ｚ方向に沿って基板に近付く向きを下と呼ぶ。また、ある構成について下面や下端と言う場合には、この構成の基板側の面や端部を意味する事とし、上面や上端と言う場合には、この構成の基板と反対側の面や端部を意味する事とする。
また、本明細書において「半導体記憶装置」とは、メモリダイ、メモリチップ、メモリカード、ＳＳＤ等のコントロールダイを含むメモリシステム、スマートホン、タブレット端末、パーソナルコンピュータ等のホストコンピュータを含む構成等、種々の意味を有する。
また、本明細書において、第１の構成が第２の構成に「電気的に接続された」とは、第１の構成が第２の構成に直接、又は配線、半導体部材若しくはトランジスタ等の回路を介して接続されていることを言う。例えば、３つのトランジスタを直列に接続した場合には、２つ目のトランジスタがＯＦＦ状態であったとしても、１つ目のトランジスタは３つ目のトランジスタに「電気的に接続」されている。
［第１実施形態］
［構成］
以下、図面を参照して、第１実施形態に係る半導体記憶装置の構成について説明する。
図１は、第１実施形態に係る半導体記憶装置の構成を示す模式的な等価回路図である。
本実施形態に係る半導体記憶装置は、メモリセルアレイＭＡと、メモリセルアレイＭＡを制御する制御回路としての周辺回路ＰＣと、を備える。
メモリセルアレイＭＡは、複数のメモリブロックＭＢを備える。これら複数のメモリブロックＭＢは、それぞれ、複数のストリングユニットＳＵを備える。これら複数のストリングユニットＳＵは、それぞれ、複数のメモリユニットＭＵを備える。これら複数のメモリユニットＭＵの一端は、それぞれ、ビット線ＢＬを介して周辺回路ＰＣに接続される。また、これら複数のメモリユニットＭＵの他端は、それぞれ、共通のソース線ＳＬを介して周辺回路ＰＣに接続される。
メモリユニットＭＵは、ビット線ＢＬ及びソース線ＳＬの間に直列に接続されたドレイン選択トランジスタＳＴＤ、複数のメモリセルＭＣ（メモリストリングＭＳ）、及び、ソース選択トランジスタＳＴＳを備える。以下、ドレイン選択トランジスタＳＴＤ、及び、ソース選択トランジスタＳＴＳを、単に選択トランジスタ（ＳＴＤ、ＳＴＳ）等と呼ぶ事がある。
メモリセルＭＣは、チャネル領域として機能する半導体層、電荷蓄積膜を含むゲート絶縁膜、及び、ゲート電極を備える電界効果型のトランジスタ（メモリトランジスタ）である。メモリセルＭＣのしきい値電圧は、電荷蓄積膜中の電荷量に応じて変化する。なお、１つのメモリストリングＭＳに対応する複数のメモリセルＭＣのゲート電極には、それぞれ、ワード線ＷＬが接続される。これらワード線ＷＬは、それぞれ、１つのメモリブロックＭＢ中の全てのメモリストリングＭＳに共通に接続される。
選択トランジスタ（ＳＴＤ、ＳＴＳ）は、チャネル領域として機能する半導体層、ゲート絶縁膜及びゲート電極を備える電界効果型のトランジスタである。選択トランジスタ（ＳＴＤ、ＳＴＳ）のゲート電極には、それぞれ、選択ゲート線（ＳＧＤ、ＳＧＳ）が接続される。ドレイン選択ゲート線ＳＧＤは、ストリングユニットＳＵに対応して設けられ、１つのストリングユニットＳＵ中の全てのメモリユニットＭＵに共通に接続される。ソース選択ゲート線ＳＧＳは、１つのメモリブロックＭＢ中の複数のストリングユニットＳＵ中の全てのメモリユニットＭＵに共通に接続される。
周辺回路ＰＣは、動作電圧を生成する動作電圧生成回路２１と、アドレスデータをデコードするアドレスデコーダ２２と、アドレスデコーダ２２の出力信号に応じてメモリセルアレイＭＡに動作電圧を転送するブロック選択回路２３及び電圧選択回路２４と、ビット線ＢＬに接続されたセンスアンプ２５と、これらを制御するシーケンサ２６と、を備える。
動作電圧生成回路２１は、シーケンサ２６からの制御信号に従って、メモリセルアレイＭＡに対する読み出し動作、書き込み動作及び消去動作に際してビット線ＢＬ、ソース線ＳＬ、ワード線ＷＬ及び選択ゲート線（ＳＧＤ、ＳＧＳ）に印加される複数通りの動作電圧を順次生成し、複数の動作電圧出力端子３１に出力する。動作電圧生成回路２１は、例えば、複数のチャージポンプ回路及び複数のレギュレータ回路を備える。
アドレスデコーダ２２は、複数のブロック選択線３２及び複数の電圧選択線３３を備える。例えば、アドレスデコーダ２２は、シーケンサ２６からの制御信号に従って順次アドレスレジスタのアドレスデータを参照し、このアドレスデータをデコードして、アドレスデータに対応する所定のブロック選択線３２及び電圧選択線３３を“Ｈ”状態とし、それ以外のブロック選択線３２及び電圧選択線３３を“Ｌ”状態とする。
ブロック選択回路２３は、メモリブロックＭＢに対応する複数のブロック選択部３４を備える。これら複数のブロック選択部３４は、それぞれ、ワード線ＷＬ及び選択ゲート線（ＳＧＤ、ＳＧＳ）に対応する複数のブロック選択トランジスタ３５を備える。ブロック選択トランジスタ３５は、例えば、電界効果型の耐圧トランジスタである。ブロック選択トランジスタ３５の一端は、それぞれ、対応するワード線ＷＬ又は選択ゲート線（ＳＧＤ、ＳＧＳ）に電気的に接続される。他端は、それぞれ、配線ＣＧ及び電圧選択回路２４を介して動作電圧出力端子３１に電気的に接続される。ゲート電極は、対応するブロック選択線３２に共通に接続される。
電圧選択回路２４は、ワード線ＷＬ及び選択ゲート線（ＳＧＤ、ＳＧＳ）に対応する複数の電圧選択部３６を備える。これら複数の電圧選択部３６は、それぞれ、複数の電圧選択トランジスタ３７を備える。電圧選択トランジスタ３７は、例えば、電界効果型の耐圧トランジスタである。電圧選択トランジスタ３７の一端は、それぞれ、配線ＣＧ及びブロック選択回路２３を介して、対応するワード線ＷＬ又は選択ゲート線（ＳＧＤ、ＳＧＳ）に電気的に接続される。他端は、それぞれ、対応する動作電圧出力端子３１に電気的に接続される。ゲート電極は、それぞれ、対応する電圧選択線３３に接続される。
センスアンプ２５は、複数のビット線ＢＬに接続される。センスアンプ２５は、例えば、ビット線ＢＬに対応する複数のセンスアンプユニットを備える。センスアンプユニットは、それぞれ、動作電圧生成回路２１において生成された電圧に基づいてビット線ＢＬを充電するクランプトランジスタと、ビット線ＢＬの電圧又は電流をセンスするセンス回路と、このセンス回路の出力信号や書き込みデータ、ベリファイパスフラグＦＬＧ等を保持する複数のラッチと、論理回路と、を備える。論理回路は、例えば読み出し動作に際して、ラッチに保持された下位ページのデータを参照してメモリセルＭＣに保持されたデータを特定する。また、例えば書き込み動作に際して、ラッチに保持された下位ページのデータを参照して、ビット線ＢＬの電圧を制御する。
シーケンサ２６は、入力された命令及び半導体記憶装置の状態に応じて、動作電圧生成回路２１、アドレスデコーダ２２及びセンスアンプ２５に制御信号を出力する。例えば、シーケンサ２６は、クロック信号に従って順次コマンドレジスタのコマンドデータを参照し、このコマンドデータをデコードして、動作電圧生成回路２１、アドレスデコーダ２２及びセンスアンプ２５に出力する。
図２は、本実施形態に係る半導体記憶装置の模式的な斜視図である。説明の都合上、図２では一部の構成を省略する。
図２に示す通り、本実施形態に係る半導体記憶装置は、基板Ｓと、基板Ｓの上方に設けられたメモリセルアレイＭＡとを備える。
基板Ｓは、例えば、単結晶シリコン（Ｓｉ）等からなる半導体基板である。基板Ｓは、例えば、半導体基板の表面にリン（Ｐ）等のＮ型の不純物層を有し、更にこのＮ型の不純物層中にホウ素（Ｂ）等のＰ型の不純物層を有する２重ウェル構造を備える。また、本実施形態において、基板Ｓの表面は、下部配線として機能する配線層である。ただし、基板Ｓの上方に、別途配線層を設けても良い。
メモリセルアレイＭＡは、Ｚ方向に延伸する、例えば円柱状の複数のメモリ構造１００と、ＸＹ断面においてこれら複数のメモリ構造１００の外周面を覆う、例えばＸＹ方向に延びる板状の複数の導電層１１０と、これら複数の導電層１１０に接続されたコンタクト１４０と、メモリ構造１００の上端に接続された複数の配線１５０とを備える。
メモリ構造１００は、Ｘ方向及びＹ方向に所定のパターンで配設されている。これらメモリ構造１００は、基本的にはメモリユニットＭＵとして機能する。メモリセルＭＣは、メモリ構造１００及び導電層１１０の各交差部に設けられる。
メモリ構造１００は、Ｚ方向に延伸する半導体層１２０と、半導体層１２０及び導電層１１０の間に設けられたゲート絶縁膜１３０と、半導体層１２０の下端及び基板Ｓの表面の間に接続された半導体層１１３と、半導体層１２０の上端に接続された半導体層１１４とを備える。
半導体層１２０は、例えば、１つのメモリユニットＭＵ（図１）に含まれる複数のメモリセルＭＣ及びドレイン選択トランジスタＳＴＤのチャネル領域として機能する。半導体層１２０は、例えば略円筒状の形状を有し、中心部分には酸化シリコン（ＳｉＯ２）等の絶縁層１２１が埋め込まれている。半導体層１２０は、例えば、ノンドープの多結晶シリコン（Ｓｉ）等の半導体を含む。
ゲート絶縁膜１３０は、半導体層１２０の外周面に略円筒状の形状を有して設けられる。図３は、図２のＡ部を拡大した断面図であり、図４は、更にその一部を拡大した断面図である。ゲート絶縁膜１３０は、例えば図３に示す通り、半導体層１２０及び導電層１１０の間に積層されたトンネル絶縁膜１３１、電荷蓄積膜１３２、及び、ブロック絶縁膜１３３，１３４を備える。トンネル絶縁膜１３１及びブロック絶縁膜１３３，１３４は、例えば、酸化シリコン（ＳｉＯ２）等の絶縁膜である。電荷蓄積膜１３２は、例えば、窒化シリコン（ＳｉＮ）等の電荷を蓄積可能な膜である。なお、図３及び図４は、メモリユニットＭＵの一部のＸ方向に沿った断面（ＸＺ断面）上の構成を示しているが、Ｘ方向以外の基板Ｓの主面方向に沿った断面上においても、メモリユニットＭＵは同様の構成を備える。以下、基板Ｓの主面方向としてＸ方向を例にとり本実施形態の構成の説明を続けるが、基板Ｓの主面に沿った他の方向の断面構成についても同様に理解される。
電荷蓄積膜１３２は、導電層１１０とＸ方向に対向する部分に設けられた第１電荷蓄積部１３２ａと、この第１電荷蓄積部１３２ａとＸ方向及びＺ方向の異なる位置に配置された第２電荷蓄積部１３２ｂとを有する。この例では、電荷蓄積膜１３２は、全体がＺ方向に延び、導電層１１０と対向する部分（第１電荷蓄積部１３２ａ）だけが半導体層１２０側に突出したジグザグ状に形成されている。
図４に詳細を示すように、第１電荷蓄積部１３２ａと半導体層１２０とのＸ方向の距離ｃａは、第２電荷蓄積部１３２ｂと半導体層１２０とのＸ方向の距離ｃｂよりも小さい。また、第２電荷蓄積部１３２ｂと導電層１１０とのＸ方向の距離ｄｂは、第１電荷蓄積部１３２ａと導電層１１０とのＸ方向の距離ｄａよりも小さい。導電層１１０の電荷蓄積膜１３２との対向面ＳのうちＺ方向の両端近傍の面部分Ｓｂは、第２電荷蓄積部１３２ｂとＸ方向に対向し、対向面Ｓのうち両端近傍の面部分Ｓｂよりも内側の面部分Ｓａは、第１電荷蓄積部１３２ａとＸ方向に対向している。また、第１電荷蓄積部１３２ａのＸ方向の幅ｔａは、第２電荷蓄積部１３２ｂのＸ方向の幅ｔｂよりも大きい。すなわち、ワード線ＷＬの電荷蓄積膜１３２との対向面Ｓは、Ｚ方向（積層方向）の中央部が第１電荷蓄積部１３２ａと対向し、Ｚ方向の両端部が第２電荷蓄積部１３２ｂと対向している。この例では、第１電荷蓄積部１３２ａのＺ方向の長さは、導電層１１０のＺ方向の厚さよりも小さい。
図２に戻って、半導体層１１３は、例えば、ソース選択トランジスタＳＴＳのチャネル領域として機能する。半導体層１１３の外周面には、ゲート絶縁膜１１９が設けられている。半導体層１１３は、例えば、単結晶シリコン（Ｓｉ）等の半導体を含む。ゲート絶縁膜１１９は、例えば、酸化シリコン（ＳｉＯ２）等の絶縁膜である。
半導体層１１４は、例えば、多結晶シリコン（Ｓｉ）等の半導体中にリン等のＮ型の不純物を含む層である。
導電層１１０は、酸化シリコン（ＳｉＯ２）等の絶縁層１０１を介してＺ方向に複数配列され、Ｘ方向及びＹ方向に延伸する略板状の形状を有する。これら導電層１１０は、所定のパターンで形成された複数の貫通孔を有し、この貫通孔の内部には、それぞれ、メモリ構造１００が設けられる。また、導電層１１０のＸ方向の端部には、コンタクト１４０に接続されるコンタクト部１１１が設けられる。導電層１１０は、メモリブロックＭＢを構成するため、Ｘ方向及びＺ方向に基板Ｓまで延びる酸化シリコン等の絶縁部ＳＴによってＹ方向に分断されている。導電層１１０は、例えば、窒化チタン（ＴｉＮ）及びタングステン（Ｗ）の積層膜等を含む。
一部の導電層１１０ａは、それぞれ、ワード線ＷＬ（図１）及びこのワード線ＷＬに接続された複数のメモリセルＭＣ（図１）のゲート電極として機能する。
これらの上方に設けられた導電層１１０ｂは、ドレイン選択ゲート線ＳＧＤ（図１）及びこのドレイン選択ゲート線ＳＧＤに接続された複数のドレイン選択トランジスタＳＴＤ（図１）のゲート電極として機能する。絶縁部ＳＴによって分断された導電層１１０のうち、導電層１１０ｂは、更にＸ方向及びＺ方向に延びる酸化シリコン等の絶縁部ＳＨＥによってＹ方向に分断されている。すなわち、導電層１１０ｂは、導電層１１０ａよりもＹ方向の幅が小さい。
これらの下方に設けられた導電層１１０ｃは、ソース選択ゲート線ＳＧＳ（図１）及びこれに接続された複数のソース選択トランジスタＳＴＳのゲート電極として機能する。導電層１１０ｃは、ゲート絶縁膜１１９を介して半導体層１１３の外周面を覆っている。
コンタクト１４０は、Ｚ方向に延伸し、複数の導電層１１０のコンタクト部１１１に接続されている。コンタクト１４０は、例えば、窒化チタン（ＴｉＮ）及びタングステン（Ｗ）の積層膜等を含む。
配線１５０は、ビット線ＢＬとして機能する。配線１５０は、Ｘ方向に複数配設され、Ｙ方向に延伸する。配線１５０は、コンタクト１５１を介して、複数のメモリ構造１００に接続される。
次に、メモリセルＭＣのしきい値電圧について説明する。図５は、メモリセルＭＣのしきい値電圧とセル数との関係を示す図である。メモリセルＭＣに書き込み動作が行われた場合、メモリセルＭＣのしきい値電圧は、メモリセルＭＣの電荷蓄積膜１３２に蓄積された電子又は正孔の量に依存する。この例では４通りのしきい値分布が形成されている。しきい値電圧が低い方から分布Ｅｒ，Ａ，Ｂ，Ｃが形成され、これらの分布に対応するメモリセルＭＣには、例えば、データ”１１”，”０１”，”００”，”１０”が割り当てられる。分布Ｅｒは、しきい値レベルが最も低い消去レベルであり、電荷蓄積膜１３２には正孔が蓄積されている。以下、電荷蓄積膜１３２に保持される電子の数が少ない順に、分布Ａ，Ｂ，Ｃが形成される。なお、これらの分布を、以下、レベルＥｒ，Ａ，Ｂ，Ｃとも言う。また、レベルＥｒのしきい値電圧の最大値の電圧Ｖｖｅｒは、消去動作時の消去ベリファイ電圧を示し、レベルＡ，Ｂ，Ｃのしきい値電圧の最小値の電圧Ｖｖａ，Ｖｖｂ，Ｖｖｃは、それぞれレベルＡ，Ｂ．Ｃの書き込み動作時の書き込みベリファイ電圧を示している。消去ベリファイ電圧Ｖｖｅｒは、０Ｖよりも低い、負の電圧である。書き込みベリファイ電圧Ｖｖａ，Ｖｖｂ，Ｖｖｃは、０Ｖよりも大きい、正の電圧である。
［動作］
次に、このように構成された半導体記憶装置のメモリセルＭＣのデータ消去動作の説明に先立ち、図６及び図７を参照して比較例について説明する。
図６及び図７は、比較例と他の比較例の半導体記憶装置の一部の断面を、捕獲電荷の状態と合わせて模式的に示している。具体的には、図６は、電荷蓄積膜１３２がＺ方向に延びるように形成された半導体記憶装置である。このように電荷蓄積膜１３２がＺ方向に連続した構造であると、メモリセルＭＣ間のピッチ縮小に伴って、隣接メモリセルＭＣ間の影響が大きくなる。具体的には、例えばＮＷＩ（Neighbor Word-line Interference）による隣接メモリセルＭＣへの電荷染み出し、ＨＴＤＲ（High Temperature Data Retention）による隣接メモリセルＭＣ間の電荷蓄積膜１３２を介した横抜け、及び隣接メモリセルＭＣ間への正孔注入によるデータ保持特性の劣化などの問題が生じるおそれがある。
そこで、図７に示すように、電荷蓄積膜１３２をメモリセルＭＣ毎に分断する構造も考えられる。しかし、このようにメモリセルＭＣ毎に電荷蓄積膜１３２を分断する構造であると、データ書き込み時に電子が蓄積される部分のゲート長方向の長さが短くなり、データの読み出し時に、図示のように電荷蓄積膜１３２が存在しない部分を介してチャネルがオンになりやすい。つまり、実効ゲート長が短くなる。実効ゲート長が短くなるとノイズが増え、ＱＬＣ（Quadruple-Level Cell）等の多値のデータを記憶する場合、しきい値分布間のマージンの減少を招く。この結果、読み出しエラーが増加するおそれがある。この問題は、しきい値分布が高い側のデータほど顕著に現れる。
次に、本実施形態に係る半導体記憶装置のメモリセルＭＣのデータ消去動作について説明する。まず、図８に、本実施形態に係る半導体記憶装置のデータ書き込み前の捕獲電荷の状態を模式的に示す。
本実施形態では、図８に示すように、導電層１１０の電荷蓄積膜１３２との対向面のＺ方向中央部と対向する第１電荷蓄積部１３２ａを、半導体層１２０側に突出させた構造としている。また、導電層１１０のＺ方向の両端近傍と対向する第２電荷蓄積部１３２ｂを、第１電荷蓄積部１３２ａよりも導電層１１０側に寄せる構造とした。このような構造において、第２電荷蓄積部１３２ｂには、予め電子を蓄積させておく。これにより、データの読み出し時には、ワード線ＷＬのＺ方向の両端近傍とチャネルとの間の電界が、第２電荷蓄積部１３２ｂに蓄積された電子によってシールドされる。この結果、第１電荷蓄積部１３２ａのゲート長方向の両側でチャネルがノーマリーオン状態になるのを防止することができる。これにより、本実施形態では、電荷蓄積膜１３２の分割構造を模しつつ、メモリセルＭＣの実効ゲート長が短くなるのを防止することができる。
図９は、図８に示すような電荷蓄積膜１３２の捕獲電荷の状態を生成するための消去フローを示すフローチャートである。この消去フローでは、メモリブロックＭＢを一括消去するフラッシュ消去動作（Ｓ１）と、メモリユニットＭＵ中奇数番目のメモリセルＭＣ−ｏｄｄに対するストライプ消去動作（Ｓ２）と、メモリユニットＭＵ中偶数番目のメモリセルＭＣ−ｅｖｅｎに対するストライプ消去動作（Ｓ３）をこの順で実行する。
図１０は、フラッシュ消去動作（Ｓ１）を示す波形図である。また、図１１は、このフラッシュ消去動作（Ｓ１）後の電荷蓄積膜１３２の捕獲電荷の状態を模式的に示している。
図１０に示す時刻Ｔ0で全てのワード線ＷＬ１〜ＷＬｎに電圧Ｖｓｓを印加する。ビット線ＢＬ及び図示しないウェル配線ＣＰＷＥＬＬに接続されるコンタクトに、消去電圧Ｖｅｒａ1を印加する。また、選択ゲート線ＳＧＤには、選択トランジスタＳＴＤでＧＩＤＬ（Gate Induced Drain Leakage）電流が生じる程度の電圧Ｖｓｇｄ1を印加し，選択ゲート線ＳＧＳには、選択トランジスタＳＴＳがオンして基板Ｓ側から正孔が注入可能な電圧Ｖｓｇｓ1を印加する。これにより、半導体層１２０に形成されたチャネルに、基板Ｓ側及びビット線ＢＬ側から正孔が注入される。そして、図１１に示すように、全てのワード線ＷＬ１〜ＷＬｎに対向する電荷蓄積膜１３２の第１電荷蓄積部１３２ａにトンネル絶縁膜１３１を介して正孔が注入される。続く、時刻Ｔ1からは、消去ベリファイ動作となる。全てのワード線ＷＬには、電圧Ｖｓｓよりもやや小さい消去ベリファイ電圧Ｖｖｅｒが与えられる。ビット線ＢＬに、所定のビット線電圧Ｖｂｌを印加し、選択ゲート線ＳＧＤ，ＳＧＳにそれぞれ選択トランジスタＳＴＤ，ＳＴＳがオンする電圧Ｖｓｇｄ2，Ｖｓｇｓ2を印加する。ベリファイパスでなければ、ビット線電圧Ｖｂｌは維持される。この場合、時刻Ｔ2で、２回目のフラッシュ消去動作が行われる。すなわち、全てのワード線ＷＬ１〜ＷＬｎにＶｓｓを印加する。また、ビット線ＢＬ及びウェル配線ＣＰＷＥＬＬに消去電圧Ｖｅｒａ1よりも僅かに大きい消去電圧Ｖｅｒａ2を印加する。続く時刻Ｔ3も上記と同様の消去ベリファイ動作が実行される。時刻Ｔ4、Ｔ5では、３回目の消去動作、消去ベリファイ動作が行われ、時刻Ｔ6でベリファイがパスしたら、ベリファイパスフラグＦＬＧが立ち上がり、フラッシュ消去動作が終了する。
このフラッシュ消去動作（Ｓ１）を実行すると、図１１に示すように、第１電荷蓄積部１３２ａは半導体層１２０に形成されるチャネルに近いため、チャネル側から注入された正孔が蓄積する。このため、しきい値レベルが消去レベル（Ｅｒ）まで引き下げられる。一方、第２電荷蓄積部１３２ｂは、第１電荷蓄積部１３２ａよりも半導体層１２０から遠いため、チャネルから正孔が移動し難い。
続いて、奇数番目のメモリセルＭＣ−ｏｄｄに対するストライプ消去動作（Ｓ２）が実行される。
なお、本実施形態では、後述するように実行されるストライプ消去動作における、下から数えて奇数番目のワード線ＷＬ−ｏｄｄが「第１導電層」、下から数えて偶数番目のワード線ＷＬ−ｅｖｅｎが「第２導電層」に対応する。但し、この対応関係は一例であって、ワード線ＷＬ−ｅｖｅｎが「第１導電層」、ワード線ＷＬ−ｏｄｄが「第２導電層」のように対応付けることもできる。
図１２は、奇数番目のメモリセルＭＣ−ｏｄｄに対するストライプ消去動作（Ｓ２）を示す波形図である。また、図１３は、このストライプ消去動作（Ｓ２）後の電荷蓄積膜１３２の捕獲電荷の状態を模式的に示している。
時刻Ｔ10で奇数番目のワード線ＷＬ−ｏｄｄには第１電圧であるＶｓｓ、例えば０Ｖが印加され、偶数番目のワード線ＷＬ−ｅｖｅｎには、電圧Ｖｅｒａ11が印加される。ビット線ＢＬ及び図示しないウェル配線ＣＰＷＥＬＬに接続されるコンタクトには、消去電圧Ｖｅｒａ21が印加される。電圧Ｖｅｒａ11は、消去電圧Ｖｅｒａ21より小さく設定しても良い。第１電荷蓄積部１３２ａの正孔がチャネル側に移動しないためである。また、選択ゲート線ＳＧＤには、選択トランジスタＳＴＤがオン可能な電圧Ｖｓｇｄ1を印加し，選択ゲート線ＳＧＳには、選択トランジスタＳＴＳがオン可能な電圧Ｖｓｇｓ1を印加する。これにより、半導体層１２０に形成されたチャネルは消去電圧Ｖｅｒａ21に設定される。図１３に示すように、奇数番目のワード線ＷＬ−ｏｄｄと、これに隣接する偶数番目のワード線ＷＬ−ｅｖｅｎとの間に形成される電界により、奇数番目のワード線ＷＬ−ｏｄｄに近い第２電荷蓄積部１３２ｂにブロック絶縁膜１３３を介して電子が注入される。一方、奇数番目のワード線ＷＬ−ｏｄｄからこれに対向する第１電荷蓄積部１３２ａまでのブロック絶縁膜１３３は厚いので、ワード線ＷＬ−ｏｄｄ側から第１電荷蓄積部１３２ａへは、電子が注入されることはない。
続く時刻Ｔ11で、電圧Ｖｅｒａ12及び消去電圧Ｖｅｒａ22を１回目の電圧Ｖｅｒａ11及び消去電圧Ｖｅｒａ21よりもそれぞれ少し大きく設定して、２回目のストライプ消去動作が実行される。更に、時刻Ｔ12で、電圧Ｖｅｒａ13及び消去電圧Ｖｅｒａ23を２回目の電圧Ｖｅｒａ12及び消去電圧Ｖｅｒａ22よりもそれぞれ少し大きく設定して、３回目のストライプ消去動作が実行される。所定回数のストライプ消去動作が実行されたら、奇数番目のメモリセルＭＣ−ｏｄｄに対するストライプ消去動作（Ｓ２）が終了する。
奇数番目のメモリセルＭＣ−ｏｄｄに対するストライプ消去動作（Ｓ２）が終了すると、図１３に示すように、第２電荷蓄積部１３２ｂのワード線ＷＬ−ｏｄｄに近い部分に所定量の電子が蓄積される。
図１４は、偶数番目のメモリセルＭＣ−ｅｖｅｎに対するストライプ消去動作（Ｓ３）を示す波形図である。また、図１５は、このストライプ消去動作（Ｓ３）後の電荷蓄積膜１３２の捕獲電荷の状態を模式的に示している。
時刻Ｔ20で偶数番目のワード線ＷＬ−ｅｖｅｎには第１電圧であるＶｓｓ、例えば０Ｖが印加され、奇数番目のワード線ＷＬ−ｏｄｄには、電圧Ｖｅｒａ31が印加される。ビット線ＢＬ及び図示しないウェル配線ＣＰＷＥＬＬに接続されるコンタクトには、消去電圧Ｖｅｒａ41が印加される。電圧Ｖｅｒａ31は、消去電圧Ｖｅｒａ41より小さく設定しても良い。第１電荷蓄積部１３２ａの正孔がチャネル側に移動しないためである。また、選択ゲート線ＳＧＤには、選択トランジスタＳＴＤがオン可能な電圧Ｖｓｇｄ1を印加し，選択ゲート線ＳＧＳには、選択トランジスタＳＴＳがオン可能な電圧Ｖｓｇｓ1を印加する。これにより、半導体層１２０に形成されたチャネルは消去電圧Ｖｅｒａ41に設定される。図１５に示すように、偶数番目のワード線ＷＬ−ｅｖｅｎと、これに隣接する奇数番目のワード線ＷＬ−ｏｄｄとの間に形成される電界により、偶数番目のワード線ＷＬ−ｅｖｅｎに近い第２電荷蓄積部１３２ｂにブロック絶縁膜１３３を介して電子が注入される。一方、偶数番目のワード線ＷＬ−ｅｖｅｎからこれに対向する第１電荷蓄積部１３２ａまでのブロック絶縁膜１３３は厚いので、ワード線ＷＬ−ｅｖｅｎ側から第１電荷蓄積部１３２ａへは、電子が注入されることはない。
続く時刻Ｔ21で、電圧Ｖｅｒａ32及び消去電圧Ｖｅｒａ42を１回目の電圧Ｖｅｒａ31及び消去電圧Ｖｅｒａ41よりもそれぞれ少し大きく設定して、２回目のストライプ消去動作が実行される。更に、時刻Ｔ22で、電圧Ｖｅｒａ33及び消去電圧Ｖｅｒａ43を２回目の電圧Ｖｅｒａ32及び消去電圧Ｖｅｒａ42よりもそれぞれ少し大きく設定して、３回目のストライプ消去動作が実行される。所定回数のストライプ消去動作が実行されたら、偶数番目のメモリセルＭＣ−ｅｖｅｎに対するストライプ消去動作（Ｓ３）が終了する。
偶数番目のメモリセルＭＣ−ｅｖｅｎに対するストライプ消去動作（Ｓ３）が終了すると、図１５に示すように、第２電荷蓄積部１３２ｂのワード線ＷＬ−ｅｖｅｎに近い部分に所定量の電子が蓄積される。
このような消去フローが実行された後のメモリセルＭＣへのデータ書き込みは、次のように行われる。
選択ワード線ＷＬ−ｓｅｌにプログラム電圧Ｖｐｒｏｇが印加され、非選択ワード線ＷＬ−ｕｓｅｌにプログラム電圧Ｖｐｒｏｇよりも低い電圧Ｖｐａｓｓが印加される。また、半導体層１２０側には、データを書き込む場合（しきい値を移動させる場合）、ビット線ＢＬを介してＶｓｓが印加され、データ（しきい値）を維持する場合、Ｖｓｓよりも大きな電圧が印加される。この結果、データ書き込みを行うメモリセルＭＣでは、半導体層１２０側からトンネル絶縁膜１３１を介して第１電荷蓄積部１３２ａに電子が注入される。一方、選択ワード線ＷＬ−ｓｅｌには、高いプログラム電圧Ｖｐｒｏｇが印加されるが、隣接する非選択ワード線ＷＬ−ｕｓｅｌにも電圧Ｖｐａｓｓが印加されるので、第２電荷蓄積部１３２ｂ側からブロック絶縁膜１３３を介して選択ワード線ＷＬ−ｓｅｌに電子が移動するには至らない。ＭＬＣ（Multi-Level Cell）等の多値データの書き込み動作では、第１電荷蓄積部１３２ａに蓄積される電子の量でしきい値分布、すなわち記憶されるデータの値が決まる。
データの読み出し時には、ワード線ＷＬのＺ方向の両端近傍とチャネルの間の電界を第２電荷蓄積部１３２ｂに蓄積された電子によってシールドすることができる。これにより、第１電荷蓄積部１３２ａのゲート長方向の両側でチャネルがノーマリーオン状態になるのを防止することができ、第１電荷蓄積部１３２ａに蓄積された電荷量に応じた精度の良い読み出し動作が可能になる。
［第２実施形態］
図１６は、第２の実施形態に係る半導体記憶装置の書き込みフローを示すフローチャートである。
上記の実施形態では、データの消去フローとして、データを一括消去するフラッシュ消去（Ｓ１）の後に、奇数番目のメモリセルＭＣ−ｏｄｄに対するストライプ消去（Ｓ２）と、偶数番目のメモリセルＭＣ−ｅｖｅｎに対するストライプ消去（Ｓ３）を実施した。
これに対し、本実施形態では、２つのストライプ消去が、書き込み動作の直前に行われる。このため、２つのストライプ消去（Ｓ１１，Ｓ１２）は、書き込みフローに組み込まれている。
この書き込みフローは、メモリブロックＭＢの一括消去がなされている状態で実行される。まず、奇数番目のメモリセルＭＣ−ｏｄｄに対する前述と同様のストライプ消去（Ｓ１１）を制御回路が実行する。次に、偶数番目のメモリセルＭＣ−ｅｖｅｎに対する前述と同様のストライプ消去（Ｓ１２）を制御回路が実行する。最後に、データの書き込み処理（Ｓ１３）を制御回路が実行する。
この実施形態によれば、フラッシュ消去からデータの書き込みまでに多くの時間がかかった場合でも、電子が第２電荷蓄積部１３２ｂに確実に注入された状態でデータの書き込みを行うことが可能になる。
［製造方法］
次に、図１７〜図２４を参照して、図３に示した半導体記憶装置の製造方法を説明する。図１７〜図２４は、本実施形態に係る半導体記憶装置の製造工程を順に示す部分断面図である。
図１７に示す通り、基板上に、複数の絶縁層１０１ａ及び複数の犠牲層１８０をＺ方向に交互に積層する。絶縁層１０１ａは、例えば、酸化シリコン（ＳｉＯ２）等からなる。犠牲層１８０は、例えば、窒化シリコン（ＳｉＮ）等からなる。この工程は、例えば、ＣＶＤ（Chemical Vapor Deposition）等の方法によって行う。
次に、絶縁層１０１ａ及び犠牲層１８０からなる積層体にメモリ構造１００を形成するための開口ｏｐを形成する。この工程は、例えば、ＲＩＥ（Reactive Ion Etching）等の方法によって行う。
次に、図１８に示すように、絶縁層１０１ａ及び犠牲層１８０からなる積層体のうち、開口ｏｐに面する側壁の犠牲層１８０を選択的に後退させるリセスエッチングを行う。リセスエッチングは、ウェットエッチング又はドライエッチング等の方法によって行う。
次に、図１９に示すように、開口ｏｐの側壁にブロック絶縁膜１３３ａを、開口ｏｐの側壁段差が埋まらない厚さで形成する。ブロック絶縁膜１３３ａは、例えば、酸化シリコン（ＳｉＯ２）等からなる。この工程は、例えば、ＣＶＤ等の方法によって行う。
続いて、図２０に示すように、ブロック絶縁膜１３３ａの上に電荷蓄積膜１３２ｃを、開口ｏｐの側壁段差を埋め込むように形成する。電荷蓄積膜１３２ｃは、例えば、窒化シリコン（ＳｉＮ）等の電荷を蓄積可能な膜である。この工程は、例えばＣＶＤ等の方法によって行う。
次に、図２１に示すように、電荷蓄積膜１３２ｃを後退させるリセスエッチングを行う。リセスエッチングは、ウェットエッチング又はドライエッチング等の方法によって行う。これにより、絶縁層１０１ａと犠牲層１８０の積層体の積層方向に電荷蓄積膜１３２ｃが分断され、犠牲層１８０の積層方向の中央部と対向する部分の電荷蓄積膜１３２ｃのみが残る。
続いて、図２２に示すように、開口ｏｐに面する側壁のブロック絶縁膜１３３ａ及び絶縁層１０１ａを選択的に後退させるリセスエッチングを行う。リセスエッチングは、ウェットエッチング又はドライエッチング等の異方性エッチングによって行う。このリセスエッチングにより、開口ｏｐに面する絶縁層１０１ａ及びブロック絶縁膜１３３ａの面は、電荷蓄積膜１３２ｃの、犠牲層１８０と対向する面よりも、犠牲層１８０に近い位置まで後退する。すなわち、開口ｏｐに面する側壁において、電荷蓄積膜１３２ｃが絶縁層１０１ａ及びブロック絶縁膜１３３ａよりも突出する。
次に、図２３に示すように、電荷蓄積膜１３２ｃが突出した開口ｏｐの側壁に沿って電荷蓄積膜１３２ｄを形成する。電荷蓄積膜１３２ｄは、例えば、窒化シリコン（ＳｉＮ）等の電荷を蓄積可能な膜である。この工程は、例えばＣＶＤ等の方法によって行う。
次に、図２４に示すように、電荷蓄積膜１３２ｄの上にブロック絶縁膜１３４を形成する。このブロック絶縁膜１３４は、例えば、酸化シリコン（ＳｉＯ２）等からなる。この工程は、例えば、ＣＶＤ等の方法によって行う。その後、リセスエッチングによってブロック絶縁膜１３４を電荷蓄積膜１３２ｄと略同一面となる位置まで後退させる。
その後、トンネル絶縁膜１３１、半導体層１２０及び絶縁層１２１を順次形成し、絶縁部ＳＴを形成する溝を介して犠牲層１８０を導電層１１０に置換することにより、図３に示した構造を得ることができる。
［第３実施形態］
図２５は、第３実施形態に係る半導体記憶装置の一部を示す断面図である。
第１実施形態では、電荷蓄積膜１３２を構成する第１電荷蓄積部１３２ａと第２電荷蓄積部１３２ｂとがジグザク状に連結されていた。これに対し、第３実施形態では、電荷蓄積膜１３２を構成する第１電荷蓄積部１３２ｅと第２電荷蓄積部１３２ｆとが分離されている。すなわち、第１電荷蓄積部１３２ｅは、導電層１１０のＺ方向の中央部とＸ方向に対向する位置に配置され、Ｚ方向に分離されている。また、第２電荷蓄積部１３２ｆは、隣接する導電層１１０間に対応させて、第１電荷蓄積部１３２ｅとＸ方向及びＺ方向の異なる位置に配置され、Ｚ方向に互いに分離されている。第１電荷蓄積部１３２ｅは、トンネル絶縁膜１３１に接している。第２電荷蓄積部１３２ｆは、第１電荷蓄積部１３２ｅよりも導電層１１０に近い位置に配置されている。
このような構造であると、第２電荷蓄積部１３２ｆに蓄積された電子が第１電荷蓄積部１３２ｅに移動することが無いので、更に安定した動作を確保することができる。
［第４実施形態］
図２６は、第４実施形態に係る半導体記憶装置の一部を示す断面図である。
本実施形態では、電荷蓄積膜１３２を構成する第１電荷蓄積部１３２ｇと第２電荷蓄積部１３２ｈとが接続されている。しかし、第２電荷蓄積部１３２ｈは、隣接する導電層１１０間に対応する位置で、Ｚ方向に分断されている。
この構造によれば、隣接メモリセルＭＣ間で、第２電荷蓄積部１３２ｈを介して電子が移動することが無いので、更に安定した動作を確保することができる。
［その他］
以上、第１〜第４実施形態を説明したが、これらの実施形態は例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことが出来る。例えば、上記各実施形態では、第１電荷蓄積部１３２ａ，１３２ｅ，１３２ｇ及び第２電荷蓄積部１３２ｂ，１３２ｆ，１３２ｈを窒化シリコン（ＳｉＮ）で形成する例を示したが、電荷蓄積が可能であれば、いずれか一方又は両方をポリシリコン等の他の材料で形成することもできる。これら実施形態やその変形は、発明の範囲や要旨に含まれると共に、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
１０１…絶縁層、１１０…導電層、１２０…半導体層、１３０…ゲート絶縁膜、１３１…トンネル絶縁膜、１３２…電荷蓄積膜、１３２ａ，１３２ｅ，１３２ｇ…第１電荷蓄積部、１３２ｂ，１３２ｆ，１３２ｈ…第２電荷蓄積部、１３３，１３４…ブロック絶縁膜。

Claims (5)

  1. 基板と、
    前記基板と交差する第１方向に配置された複数の導電層、前記第１方向に延び前記複数の導電層と対向する半導体層、及び前記半導体層と前記複数の導電層との間に設けられた電荷蓄積部を備え、前記複数の導電層と前記半導体層が対向する位置に複数のメモリセルが形成され、前記複数のメモリセルが前記第１方向に直列に接続されてメモリストリングを構成する、メモリセルアレイと、
    を備え、
    前記電荷蓄積部は、前記基板の主面に沿った第２方向に前記複数の導電層とそれぞれ対向する複数の第１電荷蓄積部と、前記複数の第１電荷蓄積部に対して前記第１方向及び前記第２方向の異なる位置に配置された複数の第２電荷蓄積部とを含み、
    前記第１電荷蓄積部と前記半導体層との前記第２方向の距離は、前記第２電荷蓄積部と前記半導体層との前記第２方向の距離よりも小さく、
    前記第２電荷蓄積部と前記複数の導電層との前記第２方向の距離は、前記第１電荷蓄積部と前記複数の導電層との前記第２方向の距離よりも小さい
    半導体記憶装置。
  2. 前記複数の導電層の前記電荷蓄積部との各対向面は、前記第１方向の両端近傍の面部分と、前記両端よりも内側の面部分を有し、
    前記両端近傍の面部分は前記第２電荷蓄積部と対向し、
    前記内側の面部分は前記第１電荷蓄積部と対向している
    請求項１記載の半導体記憶装置。
  3. 前記第１電荷蓄積部の前記第２方向の幅は、前記第２電荷蓄積部の前記第２方向の幅よりも大きい
    請求項１又は２記載の半導体記憶装置。
  4. 前記複数のメモリセルに対するデータの消去動作、書き込み動作及び読み出し動作を実行する制御回路をさらに備え、
    前記複数の導電層は、互いに隣接する第１導電層と第２導電層とを有し、
    前記制御回路は、
    前記第１導電層に第１電圧を印加しつつ前記第２導電層に前記第１電圧より高い電圧を印加する第１消去動作と、
    前記第１消去動作の後に実行され、前記第２導電層に前記第１電圧を印加しつつ前記第１導電層に前記第１電圧より高い電圧を印加する第２消去動作と
    を実行可能である
    請求項１〜３のいずれか１項記載の半導体記憶装置。
  5. 前記制御回路は、
    前記複数の導電層に前記第１電圧を印加する一括消去動作を実行し、
    前記一括消去動作の後に、前記第１消去動作及び前記第２消去動作を実行する
    請求項４記載の半導体記憶装置。
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