以下、図面を参照して本発明に係る実施形態を説明する。本実施形態は、本発明を限定するものではない。
(第1実施形態)
図1は、第1実施形態の不揮発性半導体記憶装置(以下、単にメモリともいう)の構成の一例を示す図である。本実施形態によるメモリは、例えば、NAND型EEPROMである。
本実施形態によるメモリは、メモリセルアレイ1と、センスアンプ回路2と、ロウデコーダ3と、入出力(I/O)バッファ4と、コントローラ5と、電圧発生回路6と、ROMヒューズ7と、データ記憶回路8とを備えている。
メモリセルアレイ1は、同一のウェル上に形成された複数のメモリブロックBLK0〜BLKi(iは2以上の整数)を有している。また、各メモリブロックBLKは、図1に示すように、Y方向に延びる複数本のNANDセルユニット11をX方向に並べて構成されている。さらに、各NANDセルユニット11は、直列に接続された複数のメモリセルMC0〜MC63と、これらの両端に接続された選択トランジスタS1、S2とを含んでいる。メモリセルMCは、ワード線WLとビット線BLとの交点に対応して設けられている。
図1には、メモリブロックBLK0用のワード線WL0〜WL63および選択ゲート線SGS、SGDが示されている。ワード線WL0〜WL63は、それぞれメモリセルMC0〜MC63の制御ゲートに接続されており、いずれもX方向に延びている。また、選択ゲート線SGS、SGDは、それぞれ選択トランジスタS1、S2のゲートに接続されており、いずれもX方向に延びている。また、ワード線WL0〜WL63と選択ゲート線SGS、SGDは、X方向に隣接する複数のNANDセルユニット11に共有されている。
また、メモリブロックBLK0内の各選択トランジスタS1のソースは、同一のソース線SLに接続されている。また、メモリブロックBLK0内の各選択トランジスタS2のドレインは、対応するビット線BL0〜BLj(jは2以上の整数)に接続されている。図1に示すように、ソース線SLは、X方向に延びており、ビット線BL0〜BLjは、Y方向に延びている。
センスアンプ回路2は、センスアンプSAと、ビット線コントローラBLCとを備えている。センスアンプSAは、メモリセルMCからビット線BL0〜BLjを通じてデータを読み出す回路である。センスアンプSAは、メモリセルMCのデータに応じた電圧と基準電圧とを比較することによって、該データの論理を検出する。ビット線コントローラBLCは、コントローラ5から受け取ったアドレスに応じて、複数のビット線BLのうち単数または複数のビット線BLを選択的に駆動する。ビット線コントローラBLCは、選択ビット線BLの電圧を制御することにより、書込み制御、ベリファイリード、読み出し動作を行う。
例えば、センスアンプ回路2は、ベリファイリードおよび読出し動作において、選択ワード線WLと選択ビット線BLとに接続された選択メモリセルMCに格納されたデータを検出する。センスアンプ回路2はデータラッチ回路(図示せず)をさらに備え、センスアンプSAにおいて検出されたデータを一時的に保持可能である。
ロウデコーダ(ワード線ドライバ、バックゲートドライバ)3は、ワード線および選択ゲート線のいずれかを選択してそのワード線または選択ゲート線に電圧を印加する回路である。また、ロウデコーダ3は、バックゲートドライバを含み、バックゲート電極(第1〜第3拡散層102a〜102c)に電圧を印加することができる。
I/Oバッファ4は、センスアンプ回路2と外部入出力端子との間でのデータの受け渡しや、コントローラ5からコマンドデータやアドレスデータの受け取りを行う回路である。
コントローラ5は、メモリセルアレイ1に対する種々の制御を行う制御部である。コントローラ5は、例えば、外部に設けられたホストまたはメモリコントローラ(MH)から書き込みイネーブル信号WEn、読み出しイネーブル信号REn、アドレスラッチイネーブル信号ALE、コマンドラッチイネーブル信号CLEなどの外部制御信号を受け取る。それにより、コントローラ5は、ロウデコーダ(ワード線ドライバ)3やセンスアンプ回路2を制御し、書込み動作、読出し動作、消去動作等を実行する。
電圧発生回路6は、複数の昇圧回路21と、パルス発生回路22とを有している。電圧発生回路6は、コントローラ5からの制御信号に基づいて、駆動する昇圧回路21の個数を切り替える。また、電圧発生回路6は、パルス発生回路22を制御することで、パルス電圧(書込み電圧Vpgm)のパルス幅やパルス高さを調整する。
ROMヒューズ7は、書き込み時や消去時のパルス電圧のパルス幅やパルス高さの設定値を格納しておくための記憶部である。例えば、ROMヒューズ7は、書込み動作においてワード線に印加される書込み電圧(プログラム電圧)Vpgmや書込み電圧の上昇幅(ステップアップ幅)ΔVpgm等を格納している。
データ記憶回路8は、メモリセルアレイ1の制御に用いられる種々のデータを保存しておくための書き換え可能な不揮発性記憶回路である。
図2は、NANDセルユニット11の構成の一例を示す概略的な断面図である。NANDセルユニット11は、直列に接続された複数のメモリセルMCと、その両端に接続された2つの選択トランジスタS1、S2とを含む。ソース側の選択トランジスタS1はソース線SLに、ドレイン側の選択トランジスタS2はビット線BLにそれぞれ接続されている。
メモリセルMC0〜MC63および選択トランジスタS1、S2は、半導体基板101の上方にあるSOI(Silicon On Insulator)層104上に形成されている。第1半導体層としての半導体基板101には、例えば、シリコン等の半導体材料が用いられている。半導体基板101上には、第1絶縁膜としてのBOX(Buried Oxide)層103が設けられている。BOX層103には、例えば、シリコン酸化膜等の絶縁材料が用いられている。第2半導体層としてのSOI層104は、BOX層103上に設けられている。SOI層104には、例えば、ポリシリコン等の半導体材料が用いられている。
SOI層104内には、拡散層105が設けられており、メモリセルMC0〜MC63および選択トランジスタS1、S2は、拡散層105により直列に接続されている。拡散層105は、例えば、n+型不純物拡散層である。不純物は、例えば、燐または砒素等である。メモリセルMC0〜MC63および選択トランジスタS1、S2は、層間絶縁膜121により覆われている。
メモリセルMCは、それぞれチャネル部CHと、電荷蓄積層(例えば、フローティングゲート)112と、コントロールゲート113とを備える。チャネル部CHは、メモリセルMCおよび選択トランジスタS1、S2の配列方向(Y方向)に隣接する拡散層105間のSOI層104に設けられている。電荷蓄積層112は、チャネル部CH(SOI層104)の上方にゲート絶縁膜111を介して設けられている。コントロールゲート114は、電荷蓄積層112の上方にゲート間絶縁膜113を介して設けられている。コントロールゲート114は、ワード線WL0〜WL63のいずれかに電気的に接続されている。
選択トランジスタS1、S2は、それぞれチャネル部CHと、ゲート電極116とを備えている。ゲート電極116は、チャネル部CH(SOI層104)の上方にゲート絶縁膜115を介して設けられている。ゲート電極116は、電気的に接続された電荷蓄積層112およびコントロールゲート113でよい。なお、電荷蓄積層112は、電荷蓄積機能を有する絶縁膜(例えばシリコン窒化膜)としてもよい。
第1選択トランジスタS1は、直列に接続された複数のメモリセルMCの一端(例えば、メモリセルMC0)とソース線SLとの間に接続されている。第2選択トランジスタS2は、直列に接続された複数のメモリセルMCの他端(例えば、メモリセルMC63)とビット線BLとの間に接続されている。即ち、NANDセルユニット11の一端のメモリセルMC0は、第1選択トランジスタS1を介してソース線SLに接続されている。NANDセルユニット11の他端のメモリセルMC63は、第2選択トランジスタS2を介してビット線BLに接続されている。第1選択トランジスタS1が導通状態(オン状態)になることによって、メモリセルMC0がソース線SLに電気的に接続される。第2選択トランジスタS2が導通状態(オン状態)になることによって、メモリセルMC63がビット線BLに電気的に接続される。
尚、ワード線WL、ビット線BL、メモリセルMCの数は、特に限定されない。また、メモリセルMCは、SLC(Single-Level Cell)、MLC (Multi-Level Cell)、TLC (Triple-Level Cell)またはQLC (Quadruple-Level Cell)以上のいずれでもよい。
ここで、半導体基板101の表面領域には、バックゲートとして機能する拡散層102が設けられている。拡散層102は、BOX層103の直下にあり、例えば、n+型不純物拡散層である。不純物は、例えば、燐または砒素等である。拡散層102は、第1拡散層102aと、第2拡散層102bと、第3拡散層102cとを含む。
第1拡散層102aは、図2に示すように、複数のメモリセルMC0〜MC63および選択トランジスタS1、S2の配列方向(Y方向)の断面において、複数のメモリセルMC0〜MC63のチャネル部CHの下方に設けられている。第1拡散層102aは、同一NANDセルユニット11内にある複数のメモリセルMC0〜MC63のチャネル部CHに対して共通に設けられている。これにより、第1拡散層102aは、複数のメモリセルMC0〜MC63に対して共通のバックゲート電極として機能する。
第2拡散層102bは、Y方向の断面において、選択トランジスタS1、S2のチャネル部CHの下方に設けられている。第2拡散層102bは、選択トランジスタS1、S2のそれぞれに対応して設けられている。これにより、複数の第2拡散層102bは、それぞれ選択トランジスタS1、S2に対してバックゲート電極として機能する。
第3拡散層102cは、Y方向の断面において、コンタクトプラグCNTs、CNTbおよびその下の拡散層105の下方に設けられている。第3拡散層102cは、コンタクトプラグCNTs、CNTbのそれぞれに対応して設けられている。
第1拡散層102aと第2拡散層102bとは、第2絶縁膜としての分離部130aによって電気的に分離されている。即ち、分離部130aは、第1拡散層102aと第2拡散層102bとの間に設けられた絶縁膜であり、第1拡散層102aと第2拡散層102bとの間を電気的に分離する。分離部130aには、例えば、BOX層103と同様にシリコン酸化膜等の絶縁材料が用いられている。
第2拡散層102bと第3拡散層102cとは、第3絶縁膜としての分離部130bによって電気的に分離されている。分離部130bは、第2拡散層102bと第3拡散層102cとの間に設けられた絶縁膜であり、第2拡散層102bと第3拡散層102cとの間を電気的に分離する。分離部130bには、例えば、BOX層103と同様にシリコン酸化膜等の絶縁材料が用いられている。
図3は、選択トランジスタS1およびその周辺の構成をより詳細に示す断面図である。尚、選択トランジスタS2およびその周辺の構成は、図3に示す構成に対してほぼ対称であり、図3の構成から容易に推測できるので、その図示を省略する。
分離部130aは、選択トランジスタS1のメモリセルMC0側端部の下方に設けられている。分離部130bは、選択トランジスタS1のコンタクトプラグCNTs側端部の下方に設けられている。
分離部130a、130bは、第1〜第3拡散層102a〜102cよりも深い。即ち、分離部130a、130b内の絶縁膜は、少なくとも第1〜第3拡散層102a〜102cよりも深い第1溝TRaおよび第2溝TRb内にそれぞれ設けられている。分離部130a、130bは、それぞれ等しい深さであってもよく、異なる深さであってもよい。
分離部130a、130bのY方向における幅は、特に限定しない。分離部130aの幅は、Y方向において分離部130bの幅よりも大きくてもよい。分離部130aの幅が大きいと、第1拡散層102aと第2拡散層102bとの間の容量結合が小さくなる。これにより、後述するように、選択トランジスタS1が誤って導通状態になることをより確実に抑制することができる。
コンタクトプラグCNTsは、拡散層105上に設けられており、拡散層105を介して選択トランジスタS1の一端に電気的に接続されている。
選択トランジスタS1のゲート電極116の下部は、電荷蓄積層112と同じ層に設けられており、ゲート電極116の上部は、コントロールゲート114と同じ層に設けられている。ゲート電極116の下部には、電荷蓄積層112と同じ材料が用いられ、ゲート電極116の上部には、コントロールゲート114と同じ材料が用いられている。ゲート電極116の上部と下部とは、図3の破線で示すように、電気的に接続されており、1つの電極として機能する。ゲート電極116の上部と下部とが接続されていない場合もある。この場合、選択トランジスタS1においても、コントロールゲート114がゲート電極116として機能し、電荷蓄積層112は、浮遊状態のまま存在することになる。
図4は、図3の4−4線に沿った断面図である。即ち、図4は、メモリセルMC0〜MC63および選択トランジスタS1、S2の配列方向に対して垂直方向の断面を示している。従って、複数のSOI層104は、互いに電気的に分離されており、それぞれのSOI層104には、異なるNANDセルユニット11が形成される。例えば、メモリセルMC0_0〜MC0_5は、それぞれ異なるNANDセルユニット11に属するメモリセルMC0である。
隣り合うNANDセルユニット11では、SOI層104は電気的に分離され、電荷蓄積層112も電気的に分離される。従って、SOI層104は、NANDセルユニット11に対応してY方向に延伸するように設けられている。電荷蓄積層112は、各メモリセルMCに対応して設けられている。
一方、コントロールゲート(ワード線)114は、X方向に延伸しており、隣り合うNANDセルユニット11において共有されている。また、第1拡散層102aも隣り合うNANDセルユニット11において共有されている。図示しないが、第2および第3拡散層102b、102cも隣り合うNANDセルユニット11において共有されている。従って、第1〜第3拡散層102a〜102cは、コントロールゲート(ワード線)114と同じ方向(X方向)に延伸しており、ロウデコーダ3が第1〜第3拡散層102a〜102cのそれぞれに個別に電力を印加する。
図5は、第1〜第3拡散層102a〜102cの平面レイアウトの一例を示す概略図である。図5に示すように、第1〜第3拡散層102a〜102cは、X方向に延伸しており、分離部130a、130bによって電気的に分離されている。従って、第1〜第3拡散層102a〜102cは、それぞれ個別に電力を印加することができるようになっている。第1〜第3拡散層102a〜102cは、メモリセルアレイ1の端部に引き出され、それぞれに接続されるコンタクトプラグCNT102a〜CNT102cから電力を印加すればよい。図1のロウデコーダ3は、ワード線WLだけでなく、コンタクトプラグCNT102a〜CNT102cを介して第1〜第3拡散層102a〜102cのそれぞれに電力を印加する。これにより、ロウデコーダ3は、第1〜第3拡散層102a〜102cの電圧を駆動することができる。即ち、ロウデコーダ3は、バックゲートドライバとしての機能も備えている。尚、コンタクトプラグCNT102a〜CNT102cの位置は任意でよい。
分離部130a、130b(第1および第2溝TRa、TRb)は、半導体基板101の表面において、第2拡散層102bの端部において互いに繋がっており、第2拡散層102aの周囲を取り囲むように設けられている。これにより、分離部130a、130bは、第2拡散層102bを第1および第3拡散層102a、102cから電気的に分離している。
第1〜第3拡散層102a〜102cは、メモリブロックBLKごとに対応して設けられてもよい。この場合、第1〜第3拡散層102a〜102cへのバックゲートバイアスは、メモリブロックBLKごとに設定し、かつ、メモリブロックBLKごとに印加可能となる。一方、第1〜第3拡散層102a〜102cは、メモリセルアレイ1の全体に共通に設けられてもよい。この場合、第1〜第3拡散層102a〜102cへのバックゲートバイアスの制御が簡単になり、ロウデコーダ3の回路規模は小さくなる。さらに、第1〜第3拡散層102a〜102cは、メモリブロックBLKよりも小さな単位で(例えば、いくつかのNANDセルユニット11ごとに)、設けられてもよい。この場合、第1〜第3拡散層102a〜102cの容量が小さくなり、バックゲートバイアスが短時間に印加可能となる。
次に、本実施形態によるメモリのデータ書込み動作を説明する。
図6は、第1の実施形態に従ったメモリのデータ書込み動作の一例を示す図である。尚、便宜的に、ビット線BL0に対応するNANDセルストリング11に属するメモリセルは、MC00、MC10、MC20、MC30・・・とし、ビット線BL1に対応するNANDセルストリング11に属するメモリセルは、MC01、MC11、MC21、MC31・・・とする。ビット線BL0に接続する選択トランジスタは、S10、S20とし、ビット線BL1に接続する選択トランジスタは、S11、S21とする。また、ここでは、BL0が選択ビット線であり、BL1は非選択ビット線と仮定している。WL1が選択ワード線であり、それ以外のワード線は非選択ワード線と仮定している。即ち、メモリセルMC10が選択メモリセルとなっている。
この場合、非選択ビット線BL1の電圧は、高レベル電圧VH2(例えば、約2.5V)にブーストされる。選択ビット線BL0の電圧は、低レベル電圧VL(例えば、0V)に設定される。
ビット線側の選択ゲート線SGDには、高レベル電圧VH1(例えば、1.0V(VH1<VH2))が印加されている。ソース線側の選択ゲート線SGSには、低レベル電圧VLが印加されている。ソース線SLには、高レベル電圧VH2が印加されている。
書込み動作では、選択ゲート線SGSの電圧は低レベル電圧VLとなっており、ソース線SLの電圧は高レベル電圧VH2となっているので、選択トランジスタS10、S11は、非導通状態(オフ状態)となっている。一方、選択ゲート線SGDの電圧が高レベル電圧VH1であり、選択ビット線BL0が低レベル電圧VLであるので、選択トランジスタS20は導通状態(オン状態)となる。また、選択ゲート線SGDの電圧が高レベル電圧VH1であり、非選択ビット線BL1がVH1よりも高い高レベル電圧VH2であるので、選択トランジスタS21は非導通状態(オフ状態)となる。
選択トランジスタS20がオン状態であるので、選択ビット線BL0の電圧(低レベル電圧VL)は、選択トランジスタS20を介してメモリセルMC00〜MC30等へ伝達される。このとき、非選択ワード線WL0、WL2〜WL63には、書込み電圧Vpgmよりも低いものの、非選択メモリセルMC00、MC20、MC30・・・がオン状態になる程度の書込みパス電圧Vpass(例えば、約8V)が印加される。これにより、選択メモリセルMC10は、メモリセルMC20、MC30・・・および選択トランジスタS20を介してビット線BL0に電気的に接続され、選択メモリセルMC10のチャネル部CHは、低レベル電圧に引かれる。従って、選択ワード線WL1に書込み電圧Vpgm(例えば、18V)を印加することによって、選択メモリセルMC10のコントロールゲート114とチャネル部CHとの間に比較的大きな電圧が印加される。その結果、選択メモリセルMC10の電荷蓄積層112に電荷(電子)が注入され、データが書き込まれる。
一方、選択トランジスタS21、S11はオフ状態であるので、非選択ビット線BL1に対応するメモリセルMC01〜MC31等のチャネル部CHは、電気的に浮遊状態なる。従って、選択ワード線WL1に書込み電圧Vpgmが印加され、非選択ワード線WL0、WL2〜WL63に書込みパス電圧Vpassが印加されたときに、非選択メモリセルMC11のチャネル部CHの電圧は、書込み電圧Vpgmおよび書込みパス電圧Vpassに追従して上昇する。これにより、非選択メモリセルMC11のコントロールゲート114とチャネル部CHとの間には、あまり大きな電圧は印加されない。よって、非選択メモリセルMC11は、選択メモリセルMC10とワード線WL1を共有しているものの、その電荷蓄積層112には、データが書き込まれない。非選択メモリセルMC11以外の非選択メモリセルには書込み電圧Vpgmは印加されないので、非選択メモリセルMC11以外の非選択メモリセルについても、データは書き込まれない。
ここで、上述の通り、メモリの微細化によって、隣接するメモリセル同士に近接干渉効果が生じると、データ書込みの際に、非選択メモリセルのチャネル部の電圧が選択メモリセルのチャネル部の電圧の影響を受け易くなる。例えば、非選択メモリセルMC11のチャネル部CHは、選択メモリセルMC10のチャネル部CHとの容量結合により、選択メモリセルMC10のチャネル部CHの電圧上昇の影響を受け易くなる。この場合、非選択メモリセルMC11のチャネル部は、電気的に浮遊状態にあるにもかかわらず、書込み電圧Vpgmおよび書込みパス電圧Vpassに追従し難くなってしまう。これでは、非選択メモリセルMC11にもデータが書き込まれてしまうおそれがある。
そこで、ロウデコーダ(バックゲートドライバ)3は、メモリセルMC11のバックゲートとしての第1拡散層102aに、書込み電圧と同極性の電圧Vbgaを印加する。電圧Vbgaは、選択ビット線BL0の電圧VL(例えば、0V)よりも高く、かつ、書込み電圧Vpgm(例えば、18V)よりも低い電圧(例えば、5V)である。これにより、例えば、非選択メモリセルMC11のチャネル部CHの電圧は、書込み電圧Vpgmと同極性の電圧へ変化し易くなる。
一方、ロウデコーダ(バックゲートドライバ)3は、選択トランジスタS1、S2のバックゲートとしての第2拡散層102bに、電圧Vbgbを印加する。電圧Vbgbは、例えば、低レベル電圧VL(例えば、0V)とほぼ等しい電圧である。これにより、選択トランジスタS10、S11、S21は、オフ状態を維持することができる。
もし、第1拡散層102aと第2拡散層102bとが電気的に接続されており、それらに同一電圧Vbga(例えば、5V)が印加された場合、選択トランジスタS10、S11、S21のチャネル部CHの裏面(半導体基板101側のチャネル部CH)に反転層が生じやすくなり、電流がリークし易くなる。この場合、非選択メモリセルMC11のチャネル部CHを浮遊状態に維持することが困難になってしまう。
これに対し、本実施形態のように、第1拡散層102aと第2拡散層102bとを電気的に分離して、第1および第2拡散層102a、102bにそれぞれ異なる電圧Vbga、Vbgbを印加する。これにより、選択トランジスタS10、S11、S21のリーク電流を抑制することができる。その結果、非選択メモリセルMC11のチャネル部CHの電圧が書込み電圧Vpgmに追従しやすくなり、かつ、選択メモリセルMC10のチャネル部CHの電圧を低レベル電圧VLに維持することができる。尚、第3拡散層102cの電圧は、任意であり、Vbga、Vbgbのいずれでもよい。
さらに、もし、第2拡散層102bを設けることなく、選択トランジスタS10〜S21の下方に絶縁膜を設けた場合、第1拡散層102aの電圧は、選択トランジスタS10〜S21のチャネル部CHに届きにくくなると考えられる。例えば、図7に示すように、選択トランジスタS1、S2のチャネル部CH全体の下方に溝TRを設け、溝TR内に分離部130を設けた場合、第1拡散層102aの電圧は、選択トランジスタS1、S2に対して影響し難くなる。しかし、第1拡散層102aと選択トランジスタS1のチャネル部CHとの間の距離は微細化によって狭くなっており、第1拡散層102aと選択トランジスタS1のチャネル部CHとは、分離部130またはBOX層103を介して容量結合する。このため、選択トランジスタS1のチャネル部CHの電圧は、第1拡散層102aの影響を依然として受け易く、分離部130による選択トランジスタS1のリーク電流の抑制効果は小さくなる。図6の選択トランジスタS10〜S21についても同様のことが言える。図7に示すメモリのリーク電流については、図8を参照してさらに説明する。
図8は、第1の実施形態によるメモリと図7に示すメモリとの選択トランジスタS1のリーク電流を示すグラフである。縦軸(対数表示)は、選択トランジスタS1のリーク電流(ドレイン電流)を示す。横軸は、選択ゲート線SGSの電圧Vsgsを示す。
ラインL0は、図7に示すメモリの選択トランジスタS1のリーク電流を示す。ラインL1は、図3に示す本実施形態によるメモリの選択トランジスタS1のリーク電流を示す。第1拡散層102aの電圧Vbgaは、例えば、5Vであり、第2拡散層102bの電圧Vbgbは、例えば、0Vである。
ラインL0、L1を比較して理解できるように、ゲート電圧Vsgsが低く、選択トランジスタS1がオフ状態のときに、ラインL1のリーク電流は、ラインL0のリーク電流に比較してほぼ5桁ほど小さい。これは、図7に示す分離部130によるリーク電流の抑制効果が小さく、一方、図3に示す第2拡散層102bによるリーク電流の抑制効果が大きいことを示している。
以上のように、本実施形態によれば、拡散層102は、少なくとも、メモリセルMCの下方にある第1拡散層102aと、選択トランジスタS1、S2の下方にある第2拡散層102bとに分割されている。第1拡散層102aと第2拡散層102bとの間には、分離部130aが設けられ、第1拡散層102aと第2拡散層102bとの間を電気的に分離している。これにより、第1拡散層102aおよび第2拡散層102bには、互いに異なる電圧が印加され得る。従って、選択メモリセルMC10に隣接する非選択メモリセルMC11のチャネル部CHの電圧を書込み電圧Vpgm書込みパス電圧Vpassに充分に追従させつつ、オフ状態にすべき選択トランジスタS10、S11、21のリーク電流を抑制することができる。その結果、選択メモリセルMC11にデータを書き込み、かつ、非選択メモリセルMC11にデータが誤ってデータが書き込まれることを抑制することができる。
次に、本実施形態によるメモリの製造方法について説明する。
図9(A)〜図9(B)は、第1の実施形態によるメモリの製造方法の一例を示す断面図である。まず、図9(A)に示すように、第1半導体層としての半導体基板101の表面領域にn型不純物(例えば、燐、砒素)をイオン注入し、n+型の拡散層102を形成する。
次に、リソグラフィ技術およびエッチング技術を用いて、半導体基板101を加工して、第1および第2溝TRa、TRbを形成する。これにより、拡散層102は、第1〜第3拡散層102a〜102cに分離される。
次に、シリコン酸化膜等の絶縁材料を堆積して、第1および第2溝TRa、TRbを絶縁材料で埋め込む。これにより、図9(B)に示すように分離部130a、130bが形成される。分離部130a、130bを形成することによって、拡散層120は、第1〜第3拡散層102a〜102cに電気的に分離される。さらに、第1〜第3拡散層102a〜102c上に絶縁材料を堆積する。その後、平坦化することよって、第1絶縁膜としてのBOX層103が形成される。
次に、BOX層103上にポリシリコン等の半導体材料を堆積する。これにより、第2半導体層としてのSOI層104が形成される。
次に、SOI層104上に、ゲート絶縁膜111、115、電荷蓄積層112の材料、ゲート間絶縁膜113およびコントロールゲート114の材料を順番に堆積する。尚、ゲート間絶縁膜113の形成後、コントロールゲート114の材料の堆積前に、選択トランジスタS1、S2において、電荷蓄積層112とコントロールゲート114とが電気的に接続されるように、ゲート間絶縁膜113が加工される。尚、電荷蓄積層112とゲート114とが電気的に接続されない場合には、ゲート間絶縁膜113は加工されない。
次に、リソグラフィ技術およびエッチング技術を用いて、コントロールゲート114の材料、ゲート間絶縁膜113、電荷蓄積層112の材料およびゲート絶縁膜111、115を加工する。
次に、半導体基板101の表面領域にn型不純物(例えば、燐、砒素)をイオン注入し、n+型の拡散層105を形成する。これにより、第1拡散層102aの上方にあるSOI層104上に、直列に接続された複数のメモリセルMCが形成される。それとともに、第2拡散層102bの上方にあるSOI層104上に、選択トランジスタS1、S2が形成される。
その後、層間絶縁膜121、コンタクトプラグCNTs等を形成する。コンタクトプラグCNTsは、第3拡散層102cの上方にあるSOI層104上に形成され、選択トランジスタS1の一端に電気的に接続する。これにより、図3に示すメモリが完成する。
(変形例)
図10は、第1の実施形態の変形例に従ったメモリの構成の一例を示す断面図である。本変形例では、第1および第2分離部130a、130bが選択トランジスタS1からY方向に位置ずれしている。これにより、第2拡散層102bが選択トランジスタS1のチャネル部CHの下方から位置ずれしている。
しかし、第2拡散層102bの少なくとも一部分は、Z方向から見たときに、選択トランジスタS1のチャネル部CHに重複している。即ち、第2拡散層102bは、Y方向の断面において、選択トランジスタS1のチャネル部CHの少なくとも一部分の下方に設けられている。このように、第2拡散層102bが選択トランジスタS1のチャネル部CHの少なくとも一部分の下方にある場合であっても、チャネル部CHのその一部分において、選択トランジスタS1は、メモリセルMCとソース線SLまたはビット線BLとの間を電気的に分離することができる。従って、図11に示すように、第1および第2分離部130a、130bが多少位置ずれしても差し支えない。
図11は、第1の実施形態の変形例によるメモリの選択トランジスタS1のリーク電流を、図8に含めたグラフである。ラインL2は、図10に示すメモリの選択トランジスタS1のリーク電流を示す。その他の条件は、図8を参照して説明した通りである。
ラインL0〜L2を比較して理解できるように、L2で示すリーク電流は、L1で示すリーク電流に近く、L0で示すリーク電流よりもほぼ3桁以上小さい。これは、図10に示す構造であっても、リーク電流の抑制効果が充分に得られることを示している。即ち、分離部130a、130bおよび第2拡散層102bが選択トランジスタS1のチャネル部CHの下から多少ずれたとしても、第2拡散層102bが、選択トランジスタS1のチャネル部CHの少なくとも一部分の下方に重複していれば、第1の実施形態による効果は失われない。
(第2の実施形態)
図12は、第2の実施形態に従ったメモリの構成の一例を示す断面図である。第2の実施形態では、第3拡散層102cが設けられておらず、コンタクトプラグCNTsの下方には、第3絶縁膜としての分離部130bが設けられている。分離部130bの厚みは、第1および第2拡散層102a、102bの深さよりも大きい(厚い)。分離部130bの深さは、分離部130aのそれとほぼ同じでよい。また、Y方向における分離部130bの幅は、Y方向における分離部130aの幅よりも広くなる。
図13は、第2の実施形態によるメモリの選択トランジスタS1のリーク電流を、図11にさらに含めたグラフである。ラインL3は、図12に示すメモリの選択トランジスタS1のリーク電流を示す。その他の条件は、図8を参照して説明した通りである。
ラインL0〜L3を比較して理解できるように、L3で示すリーク電流は、L1よびL2で示すリーク電流に近く、L0で示すリーク電流よりもほぼ3桁以上小さい。これは、図12に示す構造であっても、リーク電流の抑制効果が充分に得られることを示している。即ち、第3拡散層102cが設けられていなくても、本実施形態による効果は失われない。
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれると同様に、特許請求の範囲に記載された発明とその均等の範囲に含まれるものである。