JP2013131636A - 半導体記憶装置 - Google Patents
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Abstract
【解決手段】実施形態によれば、半導体記憶装置は、半導体ボディ10の表面上に設けられる第1ゲート絶縁膜11と、前記第1ゲート絶縁膜上に設けられる第1ゲート12と、前記第1ゲートと交差するように前記半導体ボディの裏面上に設けられる第2ゲート14と、前記第1ゲートを挟むように前記半導体ボディ中に隔離して設けられるソースドレインとを備える。前記第1、第2ゲートの間に発生する反転層および空乏層により、前記第1ゲート絶縁膜中に電子を捕獲してデータを書き込み、前記第1ゲート絶縁膜から前記半導体ボディ中へ電子を引き抜いてデータを消去する第1メモリセルMC0を具備する。
【選択図】図3C
Description
まず、参考例について説明する。
<1.JFET>
図1Aは、接合型電界効果トランジスタ(JFET:junction field effect transistor)を示す断面図である。図示するように、この半導体装置は、N型シリコンボディ(N−Si)10の表面中および裏面中に設けられるP型半導体層上のゲート(Gate)、ゲート電極を挟むように半導体ボディ10の両端のN型半導体層上のソース(Source)およびドレイン(Darin)を備える。
図2Aは、プレーナ型接合型電界効果トランジスタを示す断面図である。図示するように、この半導体装置では、半導体ボディ10の裏面上にP+半導体層のバックゲート(Back gate)が設けられ、バックゲートはソースと電気的に接続される。さらに、ソースおよびドレインは、半導体ボディ10中のN+半導体層に設けられる点で、上記JFETと相違する。
図2Dは、上記プレーナ型接合型電界効果トランジスタ(JFET)のP+半導体層を、金属酸化膜半導体(MOS:metal oxide semiconductor)構造に変更し、メモリセルMCとして利用する例である。図示するように、この半導体記憶装置MCでは、半導体ボディ(N−Si)10の裏面上にゲートのゲート酸化膜としてのシリコン酸化膜(SiO2)11が設けられ、シリコン酸化膜11上にゲートとしてのポリシリコン層(Poly−Si)12が設けられる点で、上記JFETと相違する。
そして、シリコン酸化膜11に電子がトラップされた状態では、閾値電圧(Vth)としてのゲート電圧VGが、例えば5Vよりも大きくなる(VG>5V)ため、半導体記憶装置MCが書き込み状態であると判定できる。一方、シリコン酸化膜11に電子がトラップされていない状態では、閾値電圧(Vth)としてのゲート電圧VGが、例えば5Vよりも小さくなる(VG<5V)ため、半導体記憶装置MCが非書き込み状態であると判定できる。
<構成例>
まず、第1の実施形態に係る半導体記憶装置の構成例について説明する。
図3Aに示すように、第1の実施形態に係る半導体記憶装置は、X方向に沿って配置される1本のバックゲートとしてのP+半導体層14と、これと交差するY方向に沿って配置される3本のゲートとしてポリシリコン層12とが交差する位置にそれぞれ形成される3つのメモリセルMCを備えるものである。
次に、第1の実施形態に係る半導体記憶装置のセル選択動作について説明する。
図3Cに示す回路は、上記図3Bに示した回路を、さらにY方向に拡張したマトリックス状に配置されるメモリセルアレイを示している。図3Dに示す回路は、セル選択動作をより明確化するために、図3Cに示す回路において、選択メモリセルMC0のみ実線で示し、その他の非選択メモリセルを破線で示す図である。なお、ここでは、MOSFET記号のボディの矢印を便宜上、空乏層17の伸びに合わせて示している。
図3F−1、図3F−2は、上記半導体記憶装置を90°回転させた3次元構造(3D構造)で示したものである。換言すれば、NAND型フラッシュメモリを三次元状に積層したBiCSと同様な構造(BiCS like)である。図示するように、上記と同様な電圧関係により、メモリセルMC0を選択することができる。
図3I−1、図3I−2は、上記半導体記憶装置のマルチビット(ミラービット)の例を示すものである。図示するように、ソース、ドレイン間の電圧関係を入れ替え、空乏層の広がりが変化することを利用することで、メモリセルをマルチビットとすることができる。例えば、図3I−1に示す場合では、上記と同様に選択セルMC0に電圧を与えると、空乏層17−1は、ドレイン側により広がる。一方、図3I−2に示す場合では、上記図3I−1とソースドレイン間の電圧関係を入れ替えて選択セルMC0に電圧を与えると、空乏層17−2は、反対側のドレイン側により広がる。このように、空乏層17−1、17−2の広がりの不均一を利用することで、選択メモリセルMC0について、多ビットデータを記憶可能なMLC(Multi Level Cell)とすることができる。
図4Aは、NAND型フラッシュメモリのブロック(BLOCK)の等価回路を示している。このブロック単位で、データ消去される。また、ワード線WLに接続される複数のメモリで構成されるページ(PAGE)単位で、データの書き込み、読み出しがされる。NAND型フラッシュメモリでは、ビット線BL、ソース線SLと接続するために、メモリセル列19ごとに、2つのコンタクト配線C1、C2が必要となる。
上記半導体記憶装置によれば、少なくとも下記(1)乃至(3)に示す効果が得られる。
上記のように、本例に係る半導体記憶装置は、半導体ボディ(N−Si)10上に設けられるシリコン酸化膜(SiO2)11と、シリコン酸化膜11上に設けられるゲートとしてのポリシリコン層(Poly−Si)12と、半導体ボディ10上にゲート12と交差するように配置されるバックゲートとしてのP+半導体層14と、ゲート12を挟むように半導体ボディ10中に隔離して設けられるソースドレインとを有するメモリセルMC0を備える。
上記のように、本例に係る半導体記憶装置は、例えば、コンタクト配線C1、C2およびこれに接続される配線も共通化できるため、容易に製造できる。そのため、さらなる微細化および大容量化に伴う製造装置の価格の高額を防止でき、大容量化に伴ってビット単価を下げることが可能である。
上記のように、本例に係る半導体記憶装置は、例えば、図3F−1、図3F−2に示した3D構造や、図3I−1、図3I−2に示したマルチビット(MLC)等への適用が容易に可能である。そのため、実施化の適用範囲が広い点で、有利である。
次に、第2の実施形態に係る半導体記憶装置について説明する。この実施形態は、両面選択の例に関するものである。この説明において、上記第1の実施形態と重複する部分の詳細な説明を省略する。
図5Aは、第2の実施形態に係る半導体記憶装置の構成例を示す。図示するように、本例に係る半導体記憶装置は、シリコン酸化膜(SiO2)11の代わりに、N型半導体ボディ11の裏面上および表面上に2つのメモリ機能を持つシリコン窒化膜(SiN)21−1、21−2を備える。さらに、メモリセルアレイのX方向、Y方向の端部の半導体ボディ10中に、N+半導体層22(電位:SSx、SSy、DDx、DDy)を更に備える点で、上記第1の実施形態と相違する。
上記のように、第2の実施形態に係る半導体記憶装置によれば、少なくとも上記(1)乃至(3)と同様の効果が得られる。
次に、第2の実施形態に係る半導体記憶装置について説明する。この実施形態は、BG電極を更に有する例に関するものである。この説明において、上記実施形態と重複する部分の詳細な説明を省略する。
図5Cは、第3の実施形態に係る半導体記憶装置の構成例を示す。図示するように、本例に係る半導体記憶装置は、さらに、半導体ボディ10中に、BG電位1〜BG電極6となるP+半導体層を更に備える点で、上記第2の実施形態と相違する。
上記のように、第3の実施形態に係る半導体記憶装置によれば、少なくとも上記(1)乃至(3)と同様の効果が得られる。
次に、第4の実施形態に係る半導体記憶装置について説明する。この実施形態は、メモリ選択の例に関するものである。この説明において、上記実施形態と重複する部分の詳細な説明を省略する。
図5E−1は、第4の実施形態に係る半導体記憶装置のメモリセル部の構成例を示す。図示するように、薄い半導体ボディ10の内部に必要に応じて必要部分だけ、回路を形成することができる。そのため、半導体ボディ10の内部での配線の隣接における影響が少なく、半導体ボディ10外側であるゲートWx、Wyを絶縁膜21−1、21−2の機能を損なわない程度の薄さで近接して配置することができる。すなわち、半導体ボディ10の上下で互いに交差して配置されるゲートWx、Wyをより近接して配置することが可能となる。例えば、メモリセル面積としては、上側で1F2、下側で1F2(Fは最少加工寸法)程度となり、その結果としてメモリセルアレイ全体としては、0.5F2程度まで微細化することが可能である(さらに、上記ミラービット(MLC)まで考慮すると、例えば、0.25F2程度とできる)。
上記のように、第4の実施形態に係る半導体記憶装置によれば、少なくとも上記(1)乃至(3)と同様の効果が得られる。必要に応じて、本例を適用することが可能である。
次に、図6を用いて、第5の実施形態に係る半導体記憶装置について説明する。この実施形態は、半導体記憶装置の全体構成例に関するものである。この説明において、上記の実施形態と重複する部分の詳細な説明を省略する。
上記のように、第5の実施形態に係る半導体記憶装置によれば、少なくとも上記(1)乃至(3)と同様の効果が得られる。さらに、必要に応じ、本例のような全体構成例を適用することが可能である。
Claims (5)
- 半導体ボディの表面上に設けられる第1ゲート絶縁膜と、
前記第1ゲート絶縁膜上に設けられる第1ゲートと、
前記第1ゲートと交差するように前記半導体ボディの裏面上に設けられる第2ゲートと、
前記第1ゲートを挟むように前記半導体ボディ中に隔離して設けられるソースドレインとを備え、
前記第1、第2ゲートの間に発生する反転層および空乏層により、前記第1ゲート絶縁膜中に電子を捕獲してデータを書き込み、前記第1ゲート絶縁膜から前記半導体ボディ中へ電子を引き抜いてデータを消去する第1メモリセルを具備する
半導体記憶装置。 - 前記第1ゲート絶縁膜中に捕獲される電子の有無による前記第1メモリセルの前記第1ゲートの閾値電圧の変化により、前記第1メモリセルの書き込み状態を判断してデータを読み出すことにより、前記第1メモリセルを選択する
請求項1に記載の半導体記憶装置。 - 前記半導体ボディの裏面上と前記第2ゲートとの間に設けられる第2ゲート絶縁膜を更に備え、
前記第1、第2ゲートの間に発生する反転層および空乏層により、前記第2ゲート絶縁膜中に電子を捕獲してデータを書き込み、前記第2ゲート絶縁膜から前記半導体ボディ中へ電子を引き抜いてデータを消去する第2メモリセルを更に具備する
請求項1または2に記載の半導体記憶装置。 - 前記第1、第2メモリセルを囲むように、前記半導体ボディ中に配置される第1導電型の第1半導体層を更に備え、
前記第1半導体層に所定の電位を与えることで、前記第1半導体層に囲まれる部分を電気的に独立化させる
請求項1乃至3のいずれか1項に記載の半導体記憶装置。 - 前記半導体ボディは、第1導電型のシリコンを含み、
前記第1、第2ゲート絶縁膜は、シリコン酸化膜またはシリコン窒化膜を含み、
前記第1、第2ゲートは、第2導電型のシリコンまたはポリシリコンを含む
請求項1乃至4のいずれかに記載の半導体記憶装置。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
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JP2011280209A JP2013131636A (ja) | 2011-12-21 | 2011-12-21 | 半導体記憶装置 |
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JP (1) | JP2013131636A (ja) |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
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JP2017162879A (ja) * | 2016-03-07 | 2017-09-14 | 東芝メモリ株式会社 | 半導体記憶装置およびその製造方法 |
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- 2011-12-21 JP JP2011280209A patent/JP2013131636A/ja active Pending
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