JP5545561B2 - ストリング選択ゲートを有するメモリセルのストリングを組み込むメモリデバイス、ならびにその作動および形成方法 - Google Patents

ストリング選択ゲートを有するメモリセルのストリングを組み込むメモリデバイス、ならびにその作動および形成方法 Download PDF

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Description

本開示は、一般に半導体メモリに関し、詳細には、１つまたは複数の実施形態において、本開示はＮＡＮＤメモリに関する。
メモリデバイスは、通常コンピュータまたは他の電子デバイス内の内部、半導体、集積回路として提供される。ランダムアクセスメモリ（ＲＡＭ）、読取り専用メモリ（ＲＯＭ）ダイナミック・ランダム・アクセス・メモリ（ＤＲＡＭ）、シンクロナス・ダイナミック・ランダム・アクセス・メモリ（ＳＤＲＡＭ）、およびフラッシュメモリを含む、多くの異なるタイプのメモリが存在する。
フラッシュメモリデバイスは、広範囲の電子アプリケーションに対して不揮発性メモリの人気のあるソースに発展した。通常フラッシュメモリデバイスは、高い記憶密度、高い信頼性、および低い電力消費が可能になる１トランジスタメモリを使用する。電荷蓄積構造（たとえば、浮遊ゲートまたは電荷トラップ）のプログラミング（これは書込みと呼ばれることがある）または他の物理的現象（たとえば、相変化または分極）を通じて、セルの閾値電圧の変化が、各セルのデータ値を決定する。フラッシュメモリの一般的用途には、パーソナルコンピュータ、携帯端末（ＰＤＡ）、デジタルカメラ、デジタルメディアプレーヤ、携帯電話、および着脱可能なメモリモジュールが含まれる。
ＮＡＮＤフラッシュメモリデバイスは、一般的タイプのフラッシュメモリデバイスであり、基本的なメモリセル構造が配置されアクセスされる論理形式の為にそう呼ばれる。通常、ＮＡＮＤフラッシュメモリデバイスに対するメモリセルのアレイは、ストリングのメモリセルがソースからドレインに一緒に直列に接続されるように配置される。
より大容量メモリに対する需要を満たすために、設計者は記憶密度、すなわち集積回路ダイの所与の領域に対するメモリセルの数を増加させるために努力を続けている。密度を増加させる１つの方法は、個々のメモリセルの形状サイズを低減することである。しかしデバイスのサイズが低減すると、トンネル誘電体層の厚さも概して低減しなければならない。次いでこれにより、トンネル誘電体における障害および記憶ノードからの電荷漏洩の危険性が増加する。別法として、記憶密度は、複数層のメモリアレイを互いの頂部上に積層することによって増加されることが可能である。しかし、アレイの活性領域として働くために十分に良質の半導体層を形成することは、問題があり費用が掛かる。別の提案は、ＮＡＮＤストリングのチャネル領域として作用する、半導体ピラーを中心にＮＡＮＤアレイを垂直に形成することである。
上述の理由により、また本明細書を読み、理解した当業者には明らかになる以下に記載された他の理由により、代替のメモリデバイス構造に対する技術が必要とされている。
メモリセルのアレイを構成する通常のＮＡＮＤの概略図である。 本開示の実施形態による、メモリアレイの一部の断面図である。 本開示の実施形態による、メモリアレイの一部の断面図である。 本開示の実施形態による、メモリアレイの一部の平面図である。 本開示の実施形態による、メモリアレイの一部を形成する方法を示す図である。 本開示の実施形態による、メモリアレイの一部を形成する方法を示す図である。 本開示の実施形態による、メモリアレイの一部を形成する方法を示す図である。 本開示の実施形態による、メモリアレイの一部を形成する方法を示す図である。 本開示の実施形態による、メモリアレイの一部を形成する方法を示す図である。 本開示の実施形態による、メモリアレイの一部を形成する方法を示す図である。 本開示の実施形態による、メモリアレイの一部の断面図である。 本開示の実施形態による、メモリアレイの一部の断面図である。 本開示の実施形態による、プログラミング作動中のメモリの一部の断面図である。 本開示の実施形態による、読取り作動中のメモリアレイの一部の断面図である。 本開示の実施形態による、消去作動中のメモリアレイの一部の断面図である。 本開示の実施形態による、電子システムの一部としてホストに結合されたメモリデバイスの簡易ブロック構成図である。
以下の詳述において、その一部を形成する添付図面を参照とし、特定の実施形態を例示として示されている。図面において、同様の番号はいくつかの図を通して実質的に類似した部品を説明する。他の実施形態が利用されてもよく、構造、論理的、および電気的変化が、本開示の範囲から逸脱することなくなされてもよい。用語半導体は、たとえば、材料の層、ウェハ、または基板を指すことができ、あらゆるベース半導体構造を含む。「半導体」はシリコン・オン・サファイア（ＳＯＳ）技術、シリコン・オン・インシュレータ（ＳＯＩ）技術、薄膜トランジスタ（ＴＦＴ）技術、ドープおよび非ドープ半導体、ベース半導体構造によって担持されるシリコンのエピタキシャル層、ならびに当業者に周知の他の半導体構造を含むものと理解されるべきである。さらに以下の説明において半導体を参照とする際に、前の工程段階が領域／接点をベース半導体構造内に形成するために利用されてもよい。したがって、以下の詳述は、限定的な意味と取られるべきではない。
図１は、通常のＮＡＮＤタイプのフラッシュメモリアレイ構造１００を示し、メモリアレイの浮遊ゲート・メモリセル１０２は、行および列のアレイ内に論理的に配置される。従来のＮＡＮＤフラッシュ構造では、「行」は普通に結合された制御ゲートを有するメモリセルを指すが、「列」は、たとえばメモリセル１０２の１つまたは複数のＮＡＮＤストリングとして結合されたメモリセルを指す。アレイのメモリセル１０２は、典型的には８個、１６個、３２個、またはそれ以上ごとに、ストリング（たとえばＮＡＮＤストリング）内に一緒に配列される。ストリングのメモリセルは、ソース線１１４とデータ線１１６（ビット線と呼ばれることが多い）との間にソースからドレインに直列に一緒に接続される。メモリセルの各直列ストリングは、たとえば選択ゲート１１０などのソース選択ゲートによりソース線１１４に、またドレイン選択ゲート１０４により個々のビット線１１６に結合される。ソース選択ゲート１１０は、それらの選択ゲートに結合されたソース選択ゲート（ＳＧＳ）制御線１１２によって制御される。ドレイン選択ゲート１０４は、ドレイン選択ゲート（ＳＧＤ）制御線１０６によって制御される。またメモリセルの１つまたは複数のストリングは、通常メモリセルの群（例えばブロック）内に配置される。
メモリアレイ１００は、たとえばＷＬ７〜ＷＬ０ １１８７〜０などのワード線としばしば呼ばれる、特定のアクセス線１１８を選択することにより、メモリセルの理論行を活性化するように構成されたストリングドライバ（図示せず）によってアクセスされる。各ワード線１１８は、メモリセル１２０の行の制御ゲートに結合される。ビット線ＢＬ１〜ＢＬ４ １１６１〜１１６４は、アレイ上で実行される作動のタイプに依存して高くまたは低く駆動することができる。当業者には公知であるように、ワード線およびビット線の数は、図１に示されたワード線およびビット線の数よりはるかに大きい。
メモリセル１０２は、シングルレベルメモリセル（ＳＬＣ）またはマルチレベルメモリセル（ＭＬＣ）として当業者に公知のもののように構成されてもよい。ＳＬＣおよびＭＬＣメモリセルは、（たとえば、１つまたは複数のビットによって表されるような）データ状態を、メモリセル上に記憶された閾値電圧（Ｖｔ）の特定な範囲に割り当てる。シングルレベルメモリセル（ＳＬＣ）により、データの単一の２進数（たとえば１ビット）を各メモリセル上に記憶させることが可能になる。一方、ＭＬＣ技術により、メモリセルの耐用作動中にセルに割り当てられたＶｔ範囲の量、および割り当てられたＶｔ範囲の安定性に依存して、セル毎に２つ以上の２進数（たとえば２、４、８、１６ビット）を記憶させることが可能になる。例として、１ビット（たとえば１または０）は、２つのＶｔ範囲によって、２ビットを４範囲によって、３ビットを８範囲などによって表されてもよい。
プログラミングは、通常１つまたは複数のプログラミングパルス（Ｖｐｇｍ）をＷＬ４ １１８４などの選択されたワード線に印加し、したがって、選択されたワード線に結合された各メモリセル１２０の選択ゲートに印加するものである。典型的なプログラミングパルス（Ｖｐｇｍ）は、１５Ｖまたはその付近で開始し、各プログラミングパルス印加中に大きさを増加する傾向がある。プログラム電圧（たとえばプログラミングパルス）は、選択されたワード線に印加される一方で、接地電位などの電位は基板に印加され、したがってこれらのメモリセルのチャネルに印加され、電荷をチャネルからプログラミングを対象とするメモリセルの浮遊ゲートに移動させる。より具体的には、浮遊ゲートは、通常直接噴射、または電子のファウラーノルドハイム・トンネルを通じてチャネルから浮遊ゲートに電荷され、たとえば通常ゼロより大きいＶｔをプログラミングされた状態にする。図１の例では、Ｖｐａｓｓ電圧はそれぞれの非選択ワード線１１８７〜５および１１８３〜０に印加される。Ｖｐａｓｓはたとえば１０Ｖであってもよい。それぞれの非選択ワード線に印加されたＶｐａｓｓは、異なる電圧であってもよい。たとえば、選択されたワード線に隣接したワード線は、８ＶのＶｐａｓｓ電位に付勢されてもよい。たとえば、次隣接のワード線は７Ｖに付勢されてもよく、次隣接のワード線は０Ｖに付勢されてもよい。Ｖｐａｓｓ電圧は、Ｖｐａｓｓ電圧で付勢されたメモリセルをプログラミングさせるほど高くはない。
禁止電圧は、通常プログラミングを対象とするメモリセルを含む、ＮＡＮＤストリングに結合されないビット線（たとえばＶｃｃ）に印加される。プログラミング作動中、交互ビット線が有効になり、プログラミングを抑制されてもよい。たとえば、偶数のビット線は、偶数のビット線に結合されたメモリセルのプログラミングが有効にされてもよい一方で、奇数のビット線は、奇数のビット線に結合されたメモリセルのプログラミングを無効にされる。次いで後続のプログラミング作動は、偶数のビット線を抑制し、奇数のビット線を有効にしてもよい。たとえば図１に示されたように、実線の円を有する行１２０のメモリセルは、プログラミングに選択されるのに対して、破線の円を有するメモリセルは、プログラミングを抑制される。
１つまたは複数のプログラミング（たとえばＶｐｇｍ）パルスの印加の間に、ベリファイ動作は、各選択されたメモリセルがその意図されたプログラミング状態に達したかどうかを判定するために、各選択されたメモリセルを確認するように実行される。選択されたメモリセルがその意図されたプログラミング状態に達した場合、それらの意図されたプログラミング状態に達するために、追加のプログラミングパルスを依然として必要とする選択された行の他のメモリセルが残っている場合に、さらなるプログラミングが抑制される。ベリファイ動作に続いて、プログラミングを完了していないメモリセルがある場合に、追加のプログラミングパルスＶｐｇｍが印加される。プログラミングパルスを印加することに続いてベリファイ動作を実行するこの工程は、すべての選択されたメモリセルがそれらの意図されたプログラミング状態に達するまで続く。特定の数のプログラミングパルス（例えば最大数）が印加され、１つまたは複数の選択されたメモリセルが依然としてプログラミングを完了していない場合は、それらのメモリセルは、たとえば不良と印されてもよい。
ビット線ＢＬ１〜ＢＬ４ １１６は、特定のビット線１１６上の電圧または電流を検知することにより、各セルの状態を検出する検知デバイス（たとえばセンス増幅器）１３０に結合される。ワード線ＷＬ７〜ＷＬ０ １１８は、パススルーモードにおける各直列ストリング内に残存のメモリセルに書き込まれる、またはメモリセルから読み取られる、およびメモリセル内で動作するために、直列ストリング内の個々のメモリセル１０２を選択する。
本開示による様々な態様および記載された本明細書には、メモリセルの垂直構造（たとえば、メモリセルのＮＡＮＤストリング）を利用するメモリが含まれる。本明細書において使用される場合、方向形容詞は、その上にメモリセルが形成される基板の表面に対して使用される、すなわち、垂直構造は、基板表面から離れた延在として使用され、垂直構造の底端部は、基板表面に最も近接した端部として使用され、垂直構造の頂端部は、基板表面から最も離れた端部として使用される。さらに本明細書において使用される場合、垂直構造は、基板の表面に直角である必要はなく、基板の表面と鋭角をなしてもよい。
図２Ａは、本開示の様々な実施形態により、ＮＡＮＤ構成内に配置された複数のストリング２１２内に形成された、複数のメモリセルの断面図を示す。具体的には、メモリセル、ソース選択ゲート２１０およびストリング２１２を含むドレイン選択ゲート２０４は、各ストリングの一部が、第１の列２３８１に沿って形成された第１の部分、および隣接した列２３８２に沿って形成された同じストリングの第２の部分で形成されるように、折り畳まれた配置内に形成される。したがって、ストリング２１２は、本開示の様々な実施形態により、折り畳まれた（たとえば「Ｕ」字形）配置内に形成される。１つまたは複数の実施形態によるストリング２１２は、４個のメモリセルが１個の垂直列（たとえばスタック）に沿って形成され、ストリングの残りの４個のメモリセルが隣接した垂直構造内に形成される、８個のメモリセルを含んでもよく、したがって「Ｕ」字形の配置を形成する。本開示の１つまたは複数の実施形態によるメモリデバイスは、互いに隣接して形成された２つ以上のこれらの「Ｕ」字形のストリング２１２を含んでもよい。各ストリングの各端部（たとえば頂部）の間に、自己整合されたストリング選択ゲート２３２が形成される。
図２Ａは、ストリング２１２１〜４が、様々な実施形態により１個のビット線２１６と２個のソース線２１４との間に結合されることをさらに示す。メモリセルストリング２１２４の一部のみが図に示されていることに留意されたい。しかし、本開示による様々な実施形態はそのように限定されない。たとえば、様々な実施形態によるメモリセル２００のアレイは、はるかに多くのストリング２１２を含んでもよい。加えて、各ストリング２１２は、ワード線２０２０〜７によって結合されたような、８個より少ないまたは多いメモリセルを含んでもよい。たとえば、追加のメモリセル構造（図示せず）、たとえば不活性または「ダミー」メモリセルは、メモリセルの各ストリング内に配置されてもよい。これらの不活性メモリセルは、本開示の１つまたは複数の実施形態により、ストリングの領域２３６（たとえば底部）付近、および／または各ストリングの頂部付近に配置されてもよい。メモリセルのストリング内のダミーメモリセルの使用は、Ｔａｎａｋａによる米国特許出願公開第２００９／０１６８５１３Ａ１号に示されている。本開示の様々な実施形態によるストリング２１２は、たとえば２ｎ個のメモリ（ｎは整数）などの、図２Ａに示されたメモリセルと異なる数のメモリセルを含んでもよい。
メモリアレイ２００の各メモリセルの構成のさらなる説明は、図２Ａの参照番号２２２〜２２８を参照することによって説明することができる。破線２２２は２個のメモリセル構造を包囲する。たとえば破線２２８１は、ストリング２１２３のメモリセル構造を包囲し、破線２２８２は、一部が示されたストリング２１２４のメモリセル構造を包囲する。破線２２２は、電荷蓄積構造２２４およびチャネル構造２２６をさらに含む。電荷蓄積構造２２４は、図２Ａのメモリストリング２１２の全体を通る連続した層であることを示す。たとえば、２２４は、第１の酸化層（酸化層上に形成された窒化層）、および窒化層上に形成された第２の酸化層を含んでもよい（図示せず）、電荷蓄積構造を備えてもよい。
図２Ａは、制御ゲート、たとえば平面ゲート２３４をさらに示す。平面ゲート２３４は、ストリング２１２１〜４の各スタックの底部に一緒に結合するために、たとえば領域２３６内などの、各Ｕ字形ストリング２１２の底部の付勢を提供するように構成されてもよい。平面ゲート２３４は、メモリセルのアレイ全体の各ストリングの底部に隣接した単一の導電性領域を含んでもよい。しかし、平面ゲート２３４は、１つまたは複数の実施形態により割愛されてもよい（図示せず）。たとえば、狭領域２３６を有する実施形態は、たとえば、導電性がこのような平面ゲート２３４なしに維持されることが可能である場合に、平面ゲート２３４を含まなくてもよい。平面ゲート２３４は、別法として本開示の１つまたは複数の実施形態により、複数の制御ゲート、たとえば各ストリングに対して１つの導電性領域を含んでもよい。図２Ｂは、たとえば、各制御ゲートがメモリセル２１２１〜４のストリングの下に形成される、複数の制御ゲート２４０１〜４を示す。
図２Ａを再度参照すると、メモリセル２００のアレイは、本開示の様々な実施形態による、メモリセルの三次元（３Ｄ）アレイ（図２Ａには示されていない）であってもよい。したがって、図２Ａの断面図に示されたメモリセル、ソース／ドレイン選択ゲートおよびストリング選択ゲートは、たとえば図２Ａに示された平面の両方の背後（たとえば下）および正面（たとえば上）で繰り返されてもよい。さらなる説明により、ワード線信号線および局所に各メモリセル２２２の制御ゲート構造の両方を含むワード線２０２は、メモリセルアレイ２００の平面の内外を通って構成されてもよい。同様に、ドレイン側部選択ゲート２０４、ソース側部選択ゲート２１０およびストリング選択ゲート２３２も、図２Ａの平面を通過する制御信号線を含み、メモリセルの各ストリングの局所において制御ゲート構造としてさらに機能してもよい。図２Ａに示されたワード線は、たとえばページの左から右へ通る、図１に示されたワード線と対照的に、図２Ａにおけるページを通過することに留意されたい。
図３は、図２Ａに示されたような、本開示の１つまたは複数の実施形態による、メモリアレイ３００の一部を描く平面図を示す。たとえば図２Ａは、図３に示されたケーブル線３０２の視点から示されている。様々な実施形態によるストリング２１２構造は、２Ｆ２／ｎ〜３Ｆ２／ｎの有効セルサイズを促進する。ただし、ｎは一緒に積層されたメモリティアの数であり、Ｆは最小の形状サイズである。たとえば、破線３０４は、図２Ａに示された２２２などの、２個のメモリセルの場所を包囲する。包囲した破線３０４のおよその寸法は２Ｆｘ２Ｆである。したがって、本開示による様々な実施形態は、たとえば、約４Ｆ２／ｎの典型的な有効セルサイズから低減した有効セルサイズを促進してもよい。図２Ａに示されたようなビット線２１６およびソース線２１４は、図の読みやすさを向上させるために、図３において割愛されていることに留意されたい。しかし、図２Ａに示されたように、ビット線接触点２４０およびソース線接触点２４２などの接触場所は、これらの構造の接触点を示すために、図３に示されている。
また図２Ａのストリング選択ゲート信号線２３２も図３に示されている。たとえば、破線３０６によって包囲された領域は、図２Ａに示されたストリング選択ゲート２３２などのストリング選択ゲート構造を表してもよい。図３にさらに示されているのは、図２Ａに関して上に論じられたように、チャネル構造２２６および電荷蓄積構造２２４である。加えて、ドレイン選択ゲート２０４およびソース選択ゲート２１０を結合する導体も図３に示されている。したがって、本開示の様々な実施形態によるメモリアレイの三次元構造は、たとえば図２および３を参照することによって可視化することができる。一部の詳細は図の読みやすさを向上するために、図３から割愛されていることに留意されたい。
図４Ａ〜４Ｆは、本開示の様々な実施形態によるメモリセルの一部を形成するための一連のステップを示す。図４Ａは、導電材料と絶縁材料の両方の交互層の初期形成を示す。層４０２は、多結晶シリコン（一般にポリシリコンと呼ばれる）を含んでもよく、層４０４は、たとえば酸化シリコン（ＳｉＯｘ）材料を含んでもよい。図４Ａに示されたスタックを含む交互層は、たとえば図２Ａに関して上に論じられたような平面ゲート構造を利用する実施形態などにおいて、導電性基板４０６上に形成されてもよい。追加の実施形態によれば、層４０６は、たとえば平面ゲート構造を利用しない１つまたは複数の実施形態による、基板構造を含んでもよい。
図４Ｂは、図４Ａに示されたスタック上でのワード線の切断作業を促進し、間隙４０８をもたらすために実行される除去（たとえばエッチング）に続いて得られる構造を示す。図４Ｂに示されたワード線の切断作業に続いて、層４２４が形成されてもよい。層４２４は、メモリセル・トランジスタおよびソース／ドレイン選択ゲートに対する電荷蓄積構造として働いてもよい。図には示されていないが、層４２４は、第１の堆積された電荷ブロッキング誘電体に続いて、堆積された電荷トラッピング材料に続いてトンネル誘電体の積層を含んでもよい。たとえば、ブロッキング誘電体およびトンネル誘電体材料は、酸化物ＳｉＯｘなどのシリコン酸化物を含んでもよい。電荷トラッピング材料は、たとえばシリコン窒化物材料を含んでもよい。
図４Ｃに示されたような層４２６は、ゲートスタック層４２４の堆積に続いて形成されてもよい。たとえば、層４２６は、各メモリセル・トランジスタ、ソース／ドレイン選択ゲートおよび特定のストリングのストリング選択ゲートに対するチャネル構造として働いでもよい。層４２６は、たとえばポリシリコンの堆積した薄膜を含んでもよく、したがってトランジスタ本体を形成する。層４２４および層４２６の形成に続いて、追加の切断作業（たとえばストリング切断）（図示せず）が、本開示の様々な実施形態により、メモリセルの分離した平面を生成するために実行される。たとえば、ストリング切断作業は、たとえば図３に示されたように、ストリング構造の２つの平面間に示された分離部３０８を生成するために、材料を除去するように実行されてもよい。
図４Ｄは、図４Ｂおよび４Ｃに示された各列の間の間隙４０８内を充填するために、誘電体４１８、たとえば酸化物堆積（たとえばＳｉＯｘ）の形成を示す。図４Ｅは、誘電体４１８の一部を除去するために実行される除去（たとえばエッチング）作業の結果に続いて、ストリング選択ゲート構造４３２の形成を示す。ストリング選択ゲート構造４３２は、概して導体であり、たとえばポリシリコンから形成されてもよい。２本の破線の長円形４４０により図４Ｅに示されたような、各ストリング選択ゲート構造４３２のいずれかの側部上の層４２６の領域は、たとえば本開示の様々な実施形態により、各ストリング選択ゲート構造に対する２個のチャネル構造を提供してもよい。
ストリング選択ゲート構造４３２の形成に続いて、追加の成形作業が、図４Ｆに示されたように、ビット線４１６およびソース線４１４を形成するために実行される。示されていないが、追加の成形作業は、接着の形成または所望通りの障壁層または周辺デバイスの形成などの、図４Ａ〜４Ｆに関して論じられたすべてのステップを通して実行されてもよいことに留意されたい。これらの追加作業は、本開示の様々な実施形態により、ストリング選択ゲート構造４３２などの特定の構造に焦点を合わせるために、図から割愛されている。
図５は、本開示の追加の実施形態による、メモリアレイ５００の一部の断面図を示す。領域５０６に示されたような各メモリセルは、たとえば図２に示された連続する電荷蓄積構造２２４などの、連続する電荷蓄積構造の代わりに分離された浮遊ゲート構造を含んでもよい。本開示の１つまたは複数の実施形態によれば、各メモリセル５０６は、ワード線５１２、集積誘電体層５０４、浮遊ゲート５０８、トンネル誘電体５１０、およびチャネル層５０２の少なくとも一部を備えてもよい。
図５は、本開示の様々な実施形態によるアレイ内に存在してもよい、領域５１４によって示されたようにメモリセルをさらに示す。メモリセル５１４は、たとえばメモリセル５０６などの活性メモリセルを備えてもよい。追加の実施形態によれば、メモリセルの各ストリングは、図５に示されたように各ストリングの底部に配置されてもよい、非活性または「ダミー」メモリセルなどのメモリセル構造５１４を備えてもよい。また、これらの追加メモリセル構造は、本開示の１つまたは複数の実施形態により、メモリセルの各ストリングの頂部（図示せず）にも配置されてもよい。平面ゲート５３４は、図２Ａに関して上述された平面ゲート２３４に類似した構成および構造であってもよい。
図６は、図２Ａに示されたメモリセルなどのメモリセルの類似した垂直配置を示す。図６は、本開示の様々な実施形態により、ストリング選択ゲート６３２および選択する特定のストリング６１２の機能のさらなる説明を提供する。メモリストリング６１２１および６１２４の一部（たとえば１／２）のみが図６に示されていることに留意されたい。ストリング６１２2などの特定のストリング（たとえば、選択されたストリング）は、特定のメモリデバイス動作のために選択されてもよい。このようなメモリデバイスの例には、読取り、プログラミング、および消去作動が含まれてもよい。例として、ストリング６１２２の特定のメモリセルは、読取り作動のために選択されてもよい。したがって、１つまたは複数の実施形態によれば、ストリング選択ゲート６３２２は、選択されたストリング６１２２の第１の端部をビット線６１６に、また選択されたストリングの他方の端部をソース線６１４に結合するために活性化される（たとえば、付勢される）。選択されたストリング６１２２に対応するストリング選択ゲート６３２２は、たとえば、ストリング選択ゲートを活性化するために５Ｖに付勢されてもよい。この例によれば、ストリング選択ゲート６３２１および６３２３は、たとえば、選択されたメモリストリング６１２２上で実行される読取り作動中にこれらのゲートを不活性化するように、（たとえば０Ｖに）付勢されてもよい。
上に論じられた選択されたメモリストリング６１２２上で実行される読取り作動に続いて、ストリング６１２３は、そのストリングを備えるメモリセル上で実行される読取り作動に対して次に選択されてもよい。したがって、現在選択されたストリング６１２３に対応するストリング選択ゲート６３２３は、ストリング選択ゲート６３２３を有効にするために付勢されてもよい。ストリング選択ゲート６３２３の活性化により、現在選択されたストリング６１２３の第１の端部がビット線６１６に結合し、同時にストリング６１２３の他方の端部がその関連したソース線６１４に結合する。ストリング６１２３に対応するストリング選択ゲート６３２３の現在の活性化と同時に、ストリング選択ゲート６３２２および６３２４は、したがってそれらのそれぞれのストリング６１２２および６１２４をそれらの関連したビット線６１６から、またそれらのそれぞれのソース線（６１２４に関連したソース線は示されていない）から同時に分離して不活性化される。
本開示の１つまたは複数の実施形態による、プログラミング作動などのメモリデバイス動作は、図７を参照して説明されてもよい。図７は、本開示の様々な実施形態により、図２Ａに同様に示されたような、メモリセル７００のアレイの一部を示す。例として、選択されたストリング７１２のメモリセルを備えるメモリセルの場所７２８は、実行されるプログラミング作動のために選択されてもよい。上に論じられたように、１つまたは複数のプログラミングパルスは、ワード線７０６に印加されてもよい。１つまたは複数の印加されたプログラミングパルスに続いて、ベリファイ動作は、選択されたメモリセルがその意図されたプログラミング状態に達したかどうかを判定するために実行されてもよい。
１つまたは複数のプログラミングパルスを選択されたワード線７０６に印加中に、選択されたストリング７１２の残存のワード線７０２は、特定のＶｐａｓｓ電位に付勢されてもよい。Ｖｐａｓｓは、たとえば１０Ｖであってもよい。選択されたストリング７１２のみを選択するために、選択されたストリング７１２に関連したストリング選択ゲート７３２３は、ストリング選択ゲートを活性化するために付勢されてもよい。加えて、ドレイン選択ゲート２０４２は、またプログラミング作動中にも活性化されてもよい。ストリング選択ゲート７３２３およびドレイン選択ゲートは、たとえばゲートを１０Ｖに付勢することによって活性化されてもよい。ソース選択ゲート２１０１に沿ったストリング選択ゲート７３２２および７３２４は、これらのゲートを不活性化するように付勢される。これらのゲートは、たとえばこれらのゲートを０Ｖに付勢されることによって不活性化されてもよい。さらに現在のプログラミング作動中に、ソース線７１４は、たとえばＶｃｃなどの特定の電圧に付勢されてもよい。ビット線７１６は、接地電位に付勢されてもよい。ビット線７１６は、別法としてＶｃｃに付勢されてもよい。平面ゲート７０８は、たとえば平面ゲート構造を利用する実施形態により、ワード線７０２に印加されたＶｐａｓｓ電圧などの電圧に付勢されていてもよい。
本開示の１つまたは複数の実施形態による読取り作動などの、メモリデバイス動作は、図８を参照して説明され得る。図８は、本開示の様々な実施形態により、図２Ａに同様に示されたような、メモリセル８００のアレイの一部を示す。例として、選択されたストリング８１２のメモリセルを備えるメモリセルの場所８２８は、実行される読取り作動のために選択されてもよい。
選択されたストリング８１２の選択されたメモリセル８２８上で実行される読取り作動中に、特定の読取り電圧が選択されたワード線８０６に印加される。たとえば、読取り電圧は０Ｖであってもよい。読取り作動中に、選択されたストリング８１２の残存のワード線８０２は、関連したメモリセルを「パススルー」モードで動作するために、特定のＶｐａｓｓ電位に付勢される。Ｖｐａｓｓは、たとえば６Ｖであってもよい。平面ゲート構造８０８を組み込む本開示による実施形態は、読取り作動中に平面ゲートをＶｐａｓｓ電位に付勢してもよい。ドレイン選択ゲート２０４２およびソース選択ゲート２１０１に沿った選択されたストリング８１２に関連したストリング選択ゲート８３２３は、読取り作動中にこれらのゲートを活性化するために付勢されてもよい。ソース線８１４は、接地電位に付勢されてもよい一方で、ビット線８１６は、特定のビット線電位に付勢されてもよい。特定のビット線電位は、たとえば１つまたは複数の実施形態によりＶｃｃであってもよい。選択されたストリング８１２に関連しない、ストリング選択ゲート８３２１、８３２２および８３２４は、読取り作動中にこれらのゲートを不活性化するように付勢されてもよい。またドレイン選択ゲート２０４１も、たとえば読取り作動中に不活性化されてもよい。
本開示の１つまたは複数の実施形態により、メモリデバイス上で実行される消去作動は、たとえば図９を参照して論じられ得る。図９は、本開示の様々な実施形態により、図２Ａに同様に示されたような、メモリセル９００のアレイの一部を示す。例として、メモリセルの群（たとえばブロック）を備えるメモリの場所９１２は、消去されるために選択されてもよい。
消去作動中に、各ワード線９０２は、たとえば接地電位に付勢されてもよい。ビット線９１６およびソース線９１４は、特定のＶｅｒａｓｅ電位に付勢されてもよい。Ｖｅｒａｓｅは、たとえば２０Ｖであってもよい。ストリング選択ゲート９３２、ソース選択ゲート９１０およびドレイン選択ゲート９０４は、Ｖｅｒａｓｅ電位の付近の電位に付勢されてもよい。したがって、ストリング選択ゲート９３２は、ソース選択ゲート９１０およびドレイン選択ゲート９０４が、本開示の１つまたは複数の実施形態により付勢されてもよい電位と異なる電位（たとえばＶｅｒａｓｅ電位の付近）に付勢されてもよい。平面ゲート９０８を組み込む実施形態は、たとえば、消去作動中に付勢されるワード線９０２のそれぞれに類似した平面ゲートを付勢してもよい。本開示の様々な実施形態は、図７〜９を参照に説明された電圧に限定されないことに留意されたい。たとえば、他の付勢電圧が利用されてもよい。
図１０は、本開示の１つまたは複数の実施形態による、少なくとも１つのメモリデバイスを有する電子システムの機能ブロック構成図である。図１０に示されたメモリデバイス１０００は、プロセッサ１０１０などのホストに結合される。プロセッサ１０１０は、マイクロプロセッサまたは何らかの他のタイプの制御回路であってもよい。メモリデバイス１０００およびプロセッサ１０１０は、電子システム１０２０の一部を形成する。メモリデバイス１０００は、本開示の様々な実施形態の理解に役立つメモリデバイスの特徴に焦点を合わせるために簡略化されている。
メモリデバイス１０００は、行および列のバンク内に論理的に配置され得るメモリセル１０３０の１つまたは複数のアレイを含む。１つまたは複数の実施形態によれば、メモリアレイ１０３０のメモリセルは、フラッシュメモリセルである。メモリアレイ１０３０は、メモリデバイス１０００の一部として、単一または複数のダイ上に存在するメモリセルの複数のバンクまたはブロックを含んでもよい。メモリアレイ１０３０は、たとえばＳＬＣおよび／またはＭＬＣメモリを備えてもよい。またメモリアレイ１０３０のメモリセルは、たとえば各セル内にデータの変化する密度（たとえば、ＭＬＣ（４レベル）およびＭＬＣ（８レベル））を記憶するために適応可能であってもよい。
アドレスバッファ回路１０４０は、アドレス入力接続部Ａ０〜Ａｘ１０４２上に提供されたラッチアドレス信号に提供される。アドレス信号は、メモリアレイ１０３０にアクセスするために、行デコーダ１０４４および列デコーダ１０４８によって受信され復号される。行デコーダ１０４４は、たとえば本開示の様々な実施形態により、ワード線、ストリング選択ゲートおよび１つまたは複数の平面ゲートを駆動するように構成された、駆動回路を備えてもよい。アドレス入力接続部１０４２は、メモリアレイ１０３０の密度および構造に依存することを、本明細書の恩恵を有する当業者には理解されよう。すなわち、アドレス桁数は、たとえば増加したメモリセル数ならびに増加したバンクおよびブロック数の両方と共に増加する。
メモリデバイス１０００は、センス／データキャッシュ回路１０５０などのセンスデバイスを使用して、メモリアレイ列内の電圧または電流変化を検知することにより、メモリアレイ１０３０内のデータを読み取る。少なくとも一実施形態におけるセンス／データキャッシュ回路１０５０は、データの列をメモリアレイ１０３０から読み取り、ラッチするために結合される。データ入出力（Ｉ／Ｏ）バッファ回路１０６０は、プロセッサ１０１０を備える複数のデータ接続部１０６２を介する双方向のデータ通信のために含まれる。書込み／消去回路１０５６は、データをメモリアレイ１０３０に書き込むため、またはデータをメモリアレイ１０３０から消去するために提供される。
制御回路１０７０は、たとえば上に論じられたストリング選択ゲートの制御を促進するなど、本開示の様々な実施形態の少なくとも一部を実施するように構成される。少なくとも一実施形態では、制御回路１０７０は状態機械を利用してもよい。制御信号および命令は、プロセッサ１０００によって命令バス１０７２を経てメモリデバイス１０００に送信されることが可能である。命令バス１０７２は、たとえば離散信号であってもよく、または複数の信号から構成されてもよい。これらの命令バス１０７２は、データ読取り、データプログラミング（たとえば書込み）、および消去作動を含む、メモリアレイ１０３０上の動作を制御するために使用される。命令バス１０７２、アドレスバス１０４２およびデータバス１０６２は、すべてが組み合わされてもよく、または多くの標準インターフェース１０７８を形成するために一部が組み合わされてもよい。たとえば、メモリデバイス１０００とプロセッサ１０１０との間のインターフェース１０７８は、ユニバーサル・シリアル・バス（ＵＳＢ）インターフェースであってもよい。またインターフェース１０７８は、当業者には公知であるような、多くのハードディスクドライブ（たとえば、ＳＡＴＡ、ＰＡＴＡ）と共に使用される標準インターフェースであってもよい。
図１０に示された電子システムは、メモリの特徴の基本理解を促進するために簡略化されており、例示のみを目的とする。内部回路および不揮発性メモリの機能のより詳細な理解は、当業者には公知である。
結論
メモリデバイスは、直列接続された不揮発性メモリセルのＮＡＮＤストリングを利用して説明され、１つまたは複数のストリングのそれぞれは、関連したストリング選択ゲートを有する。ストリングは、２つ以上の直列接続されたメモリセルを含み、各ストリングの第１の部分は第１の列に沿って形成され、第２の部分は第２の列に沿って形成される。各ストリングに関連したストリング選択ゲートは、関連したストリングの第１の端部をビット線に、関連したストリングの第２の端部をソース線に、同時に選択的に結合するように構成される。１つまたは複数の実施形態によれば、１つまたは複数のストリングは、Ｕ字形配置内に形成され、各ストリングは、Ｕ字形ストリングの各端部の間に形成されたストリング選択ゲートを備える。
特定の実施形態が本明細書に示され、記載されたが、同じ目的を達成するために判断されたあらゆる構成を、示された特定の実施形態に置換できることは、当業者には理解されよう。実施形態の多くの適応は当業者には明らかになろう。したがって、本明細書は、実施形態のあらゆる適応または変形を網羅することを意図する。実施形態は、以下の特許請求の範囲およびその等価物のみによって限定されることが明白に意図される。

Claims (15)

  1. １つまたは複数の第１のメモリセルと、
    １つまたは複数の第２のメモリセルと、
    ストリング選択ゲートと、を備え、
    前記１つまたは複数の第１のメモリセルおよび前記１つまたは複数の第２のメモリセルは、メモリセルのストリングを選択的に画定するために直列接続され、
    前記ストリング選択ゲートは、メモリセルの前記ストリングの第１の端部をデータ線に、メモリセルの前記ストリングの第２の端部をソース線に同時に選択的に結合するように構成される、メモリデバイス。
  2. メモリセルの前記ストリングは、メモリセルのＮＡＮＤストリングを備える、請求項１に記載のメモリデバイス。
  3. メモリセルの前記ストリングは、垂直形成されたメモリセルの第１のスタック、および垂直形成されたメモリセルの第２のスタックを備える、請求項１に記載のメモリデバイス。
  4. メモリセルの前記第１のスタックおよび前記第２のスタックは、同数のメモリセルを備える、請求項３に記載のメモリデバイス。
  5. 前記ストリング選択ゲートは、メモリセルの前記ストリングの前記第１の端部と前記第２の端部との間に形成される、請求項３に記載のメモリデバイス。
  6. 前記第１のスタックおよび前記第２のスタックは、半導体基板上に形成され、さらに互いに隣接して形成される、請求項３に記載のメモリデバイス。
  7. 前記第１のスタックの底部および前記第２のスタックの底部に形成された制御ゲートであって、前記制御ゲートは、各スタックの前記底部と一緒に選択的に結合するように構成される、制御ゲートをさらに備える、請求項３に記載のメモリデバイス。
  8. 前記ストリング選択ゲートは、２個のチャネル領域を備える単一ゲートを備える、請求項１に記載のメモリデバイス。
  9. メモリセルの前記ストリングは、Ｕ字形配置内に構成される、請求項１に記載のメモリデバイス。
  10. メモリセルの前記ストリングの前記第１の端部に形成されたドレイン選択ゲートと、
    メモリセルの前記ストリングの前記第２の端部に形成されたソース選択ゲートと、をさらに備え、
    前記ストリング選択ゲートは、前記ドレイン選択ゲートを前記データ線に、前記ソース選択ゲートを前記ソース線に、両方を同時に選択的に結合するようにさらに構成される、請求項１に記載のメモリデバイス。
  11. １つまたは複数の第３のメモリセルと、
    １つまたは複数の第４のメモリセルと、
    第２のストリング選択ゲートと、をさらに備え、
    前記１つまたは複数の第３のメモリセルおよび前記１つまたは複数の第４のメモリセルは、メモリセルの第２のストリングを選択的に画定するために直列接続され、
    前記第２のストリング選択ゲートは、メモリセルの前記第２のストリングの第１の端部を前記データ線に、メモリセルの前記第２のストリングの第２の端部を前記ソース線に、同時に選択的に結合するように構成される、請求項１に記載のメモリデバイス。
  12. 制御回路であって、前記制御回路は、前記第１および前記第２のストリング選択ゲートを独立して活性化および不活性化するように構成される、制御回路をさらに備える、請求項１１に記載のメモリデバイス。
  13. 前記制御回路は、前記第２のストリング選択ゲートが活性化される際に、前記ストリング選択ゲートを不活性化するように、また前記ストリング選択ゲートが活性化される際に、前記第２のストリング選択ゲートを不活性化するように、さらに構成される、請求項１２に記載のメモリデバイス。
  14. メモリデバイスを作動する方法であって、
    ストリングの１つまたは複数のメモリセルが、メモリデバイス作動のために選択される際に、直列接続されたメモリセルの前記ストリングの第１の端部をデータ線に結合するため、また直列接続されたメモリセルの前記ストリングの第２の端部をソース線に結合するために、ストリング選択ゲートを活性化することと、
    直列接続されたメモリセルの前記ストリングのメモリセルがメモリデバイス作動のために選択されない場合に、直列接続されたメモリセルの前記ストリングの前記第１の端部を前記データ線から分離するため、また直列接続されたメモリセルの前記ストリングの前記第２の端部を前記ソース線から分離するために、前記ストリング選択ゲートを不活性化することと、を含む方法。
  15. 直列接続されたメモリセルのストリングを形成する方法であって、
    第１の列および第２の列を半導体基板を跨いで形成することであって、前記第１および前記第２の列のそれぞれは、誘電体および導体材料の交互構造を備え、前記第１および前記第２の列は、特定の距離によって分離される、形成することと、
    前記第１および第２の列を跨ぐ連続する電荷蓄積構造、および前記第１の列と前記第２の列との間に前記半導体基板の領域を形成することと、
    前記連続する電荷蓄積構造を跨ぐ連続するチャネル構造を形成することと、
    前記第１の列の前記交互構造の頂部構造と前記第２の列の前記交互構造の頂部構造との間にストリング選択ゲート構造を形成することと、を含む方法。
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