JP2020506542A - マルチゲート誘導ドレイン漏れ電流発生器 - Google Patents

マルチゲート誘導ドレイン漏れ電流発生器 Download PDF

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Abstract

いくつかの実施形態は、装置、ならびに係る装置を使用する方法及び形成する方法を含む。該装置のうちの１つの装置は、装置のそれぞれの第１のレベル及び第２のレベルに位置する第１の導体材料及び第２の導体材料、第１の導体材料と第２の導体材料との間で伸長する長さを含んだピラー、ピラーに沿って位置するメモリセル及び制御ライン、第１の導体材料とメモリセルとの間でピラーに沿って位置する第１の選択ゲート及び第１の選択ライン、第１の導体材料と第１の選択ラインとの間でピラーに沿って位置する第２の選択ゲート及び第２の選択ライン、第１の導体材料と第１の選択ラインとの間でピラーに沿って位置する第１のトランジスタ及び第１のトランジスタゲートライン、ならびに第１の導体材料と第１のトランジスタとの間でピラーに沿って位置する第２のトランジスタ及び第２のトランジスタゲートラインを含む。【選択図】図３

Description

［優先権出願］
本出願は、２０１７年１月２６日出願の米国出願第１５／４１６，８７０号に対する優先権の利益を主張し、同出願は、参照によりその全体が本明細書に援用される。
［背景技術］
メモリデバイスは、情報を記憶するためにコンピュータ及び多くの電子製品で幅広く使用されている。メモリデバイスは、通常多数のメモリセルを有する。メモリデバイスは、メモリセルに情報を記憶するための書き込み動作、記憶された情報を取り出すための読み取り動作、及びメモリセルの一部またはすべてから情報（例えば、使われなくなった情報）をクリアするための消去動作を実行する。これらの動作の信頼性は、メモリデバイスの構造、及びそれを操作するために使用される技術に大きく依存する。いくつかの従来のメモリデバイスは、一部のアプリケーションにとっては信頼できるが、他のアプリケーションにとっては適切ではない構造及び動作を有する。
本明細書に記載するいくつかの実施形態に係る、メモリデバイスの形をとる装置のブロック図を示す。 本明細書に記載するいくつかの実施形態に係る、上部及び底部のゲート誘導ドレイン漏れ（ＧＩＤＬ）電流発生器回路を有するメモリアレイを含んだメモリデバイスの一部のブロック図を示す。 本明細書に記載するいくつかの実施形態に係る、図２Ａのメモリデバイスの概略図を示す。 本明細書に記載するいくつかの実施形態に係る、図２Ｂのメモリデバイスの一部分の概略図を示す。 本明細書に記載するいくつかの実施形態に係る、例となる消去動作、書き込み動作、及び読み取り動作の間の図２Ａ〜図２Ｃのメモリデバイスの信号のいくつかの例となる波形を示す。 本明細書に記載するいくつかの実施形態に係る、図２Ａ〜図２Ｃのメモリデバイスの一部分の構造の側面図を示す。 本明細書に記載するいくつかの実施形態に係る、図３のメモリデバイスのピラー内の接触面の場所と、メモリデバイスの消去動作中に生成される消去ＧＩＤＬ電流との間の例となる関係性を示すグラフである。 本明細書に記載するいくつかの実施形態に係る、図２Ａのメモリデバイスの変形となり得る、メモリデバイスの一部分のブロック図を示す。 本明細書に記載するいくつかの実施形態に係る、図５Ａのメモリデバイスの概略図を示す。 本明細書に記載するいくつかの実施形態に係る、図５Ｂのメモリデバイスの一部分の概略図を示す。 本明細書に記載するいくつかの実施形態に係る、例となる消去動作、書き込み動作、及び読み取り動作の間の図５Ａ〜図５Ｃのメモリデバイスの信号のいくつかの例となる波形を示す。 本明細書に記載するいくつかの実施形態に係る、図５Ａ〜図５Ｃのメモリデバイスの一部分の構造の側面図を示す。 本明細書に記載するいくつかの実施形態に係る、図６のメモリデバイスのピラーにおける接触面の場所と、メモリデバイスの消去動作中に生成される消去ＧＩＤＬ電流との間の例となる関係性を示すグラフである。 本明細書に記載するいくつかの実施形態に係る、図２Ａのメモリデバイス及び図５Ａのメモリデバイスの変形となり得る、メモリデバイスの一部分のブロック図を示す。 本明細書に記載するいくつかの実施形態に係る、図８Ａのメモリデバイスの概略図を示す。 本明細書に記載するいくつかの実施形態に係る、図８Ｂのメモリデバイスの一部分の概略図を示す。 本明細書に記載するいくつかの実施形態に係る、例となる消去動作、書き込み動作、及び読み取り動作の間の図８Ａ〜図８Ｃのメモリデバイスの信号のいくつかの例となる波形を示す。 本明細書に記載するいくつかの実施形態に係る、図８Ａ〜図８Ｃのメモリデバイスの一部分の構造の側面図を示す。 本明細書に記載するいくつかの実施形態に係る、メモリデバイスを形成する例となるプロセスにおける逐次段階を示す。 本明細書に記載するいくつかの実施形態に係る、メモリデバイスを形成する例となるプロセスにおける逐次段階を示す。 本明細書に記載するいくつかの実施形態に係る、メモリデバイスを形成する例となるプロセスにおける逐次段階を示す。
図１は、本明細書に記載するいくつかの実施形態に係る、メモリデバイス１００の形をとる装置のブロック図を示す。メモリデバイス１００は、例えばブロック１０３０及び１０３１等のブロック（メモリセルブロック）に配置されたメモリセル１０２を含む１つのメモリアレイ（または複数のメモリアレイ）１０１を含み得る。メモリデバイス１００の物理的構造では、メモリセル１０２は、メモリデバイス１００の基板（例えば、半導体基板）上に垂直に配置され得る（例えば、互いの上に積層され得る）。図１は、例として２つのブロック１０３０及び１０３１を有するメモリデバイス１００を示す。メモリデバイス１００は、３つ以上のブロック（例えば、最大で数千以上のブロック）を有し得る。
図１に示すように、メモリデバイス１００は、（ワードラインを含み得る）アクセスライン１５０及び（ビットラインを含み得る）データライン１７０を含み得る。アクセスライン１５０は、信号（例えば、ワードライン信号）ＷＬ０〜ＷＬｍを伝えることができる。データライン１７０は、信号（例えば、ビットライン信号）ＢＬ０〜ＢＬｎを伝えることができる。メモリデバイス１００は、ブロック１０３０及び１０３１のメモリセル１０２に選択的にアクセスするためにアクセスライン１５０を、ならびにブロック１０３０及び１０３１のメモリセル１０２と情報（例えば、データ）を選択的に交換するためにデータライン１７０を使用できる。
メモリデバイス１００は、ライン（例えば、アドレスライン）１０３でアドレス情報（例えば、アドレス信号）ＡＤＤＲを受信するためにアドレスレジスタ１０７を含み得る。メモリデバイス１００は、アドレスレジスタ１０７からのアドレス情報を復号できる行アクセス回路１０８及び列アクセス回路１０９を含み得る。メモリデバイス１００は、復号されたアドレス情報に基づいて、メモリ動作中にブロック１０３０及び１０３１のどちらのどのメモリセル１０２にアクセスするべきかを決定できる。メモリデバイス１００は、ブロック１０３０及び１０３１のメモリセル１０２内の情報（例えば、以前に記憶された情報）を読み取る（例えば、検知する）ための読み取り動作、またはブロック１０３０及び１０３１のメモリセル１０２に情報を記憶する（例えば、プログラムする）ための書き込み動作（例えば、プログラミング）を実行できる。メモリデバイス１００は、メモリセル１０２に記憶される情報を提供するため、またはメモリセル１０２から読み取られた（例えば、検知された）情報を得るために信号ＢＬ０〜ＢＬｎと関連付けられたデータライ
ン１７０を使用できる。また、メモリデバイス１００は、ブロック１０３０及び１０３１のメモリセル１０２の一部またはすべてから情報を消去するための消去動作を実行することもできる。
メモリデバイス１００は、ライン１０４上の制御信号に基づいて、メモリデバイス１００のメモリ動作を制御するように構成できる制御ユニット１１８を含み得る。ライン１０４上の制御信号の例は、メモリデバイス１００がどの動作（例えば、読み取り動作、書き込み動作、または消去動作）を実行できるのかを示すために、１つ以上のクロック信号及び他の信号（例えば、チップイネーブル信号ＣＥ＃、書き込みイネーブル信号ＷＥ＃）を含む。
メモリデバイス１００は、例えばセンス増幅器及びページバッファ回路（例えば、データラッチ）等の構成要素を含み得る検知バッファ回路１２０を含み得る。検知バッファ回路１２０は、列アクセス回路１０９からの信号ＢＬ＿ＳＥＬ０〜ＢＬ＿ＳＥＬｎに応答できる。検知バッファ回路１２０は、ブロック１０３０及び１０３１の（例えば、読み取り動作中の）メモリセル１０２から読み取られた情報の値を（例えば、検知することによって）決定し、ライン（例えば、グローバルデータライン）１７５にその情報の値を提供するように構成できる。また、検知バッファ回路１２０は、（例えば、書き込み動作中の）ライン１７５での信号の値（例えば、電圧値）に基づいて、（例えば、書き込み動作中の）ブロック１０３０及び１０３１のメモリセル１０２に記憶される（例えば、プログラムされる）情報の値を決定するためにライン１７５で信号を使用するように構成することもできる。
メモリデバイス１００は、ブロック１０３０及び１０３１のメモリセル１０２とライン（例えば、Ｉ／Ｏライン）１０５との間で情報を交換するために入出力（Ｉ／Ｏ）回路１１７を含み得る。ライン１０５上の信号ＤＱ０〜ＤＱＮは、ブロック１０３０及び１０３１のメモリセル１０２から読み取られる、またはそれに記憶された情報を表し得る。ライン１０５は、メモリデバイス１００内にノードを、またはメモリデバイス１００が備えられ得るパッケージ上にピン（または、ソルダーボール）を含み得る。メモリデバイス１００（例えば、メモリコントローラまたはプロセッサ）の外部の他のデバイスは、ライン１０３、１０４、及び１０５を通してメモリデバイス１００と通信できる。
メモリデバイス１００は、供給電圧Ｖｃｃ及びＶｓｓを含む供給電圧を受けることができる。供給電圧Ｖｓｓは、接地電位（例えば、約ゼロボルトの値を有する）で動作すし得る。供給電圧Ｖｃｃは、電池または交流直流（ＡＣ−ＤＣ）変換器回路等の外部電源からメモリデバイス１００に供給される外部電圧を含み得る。
メモリセル１０２のそれぞれは、最大１ビット（例えば、単一ビット）の値、または例えば２、３、４、もしくは別の数のビット等の複数ビットの値を表す情報を記憶するようにプログラムできる。例えば、メモリセル１０２のそれぞれは、単一ビットの２進値「０」または「１」を表す情報を記憶するようにプログラムできる。セルあたりの単一ビットは、シングルレベルセルと呼ぶ場合がある。別の例では、メモリセル１０２のそれぞれは、例えば２ビットの４つの可能な値「００」、「０１」、「１０」、及び「１１」のうちの１つ、３ビットの８つの可能な値「０００」、「００１」、「０１０」、「０１１」、「１００」、「１０１」、「１１０」、及び「１１１」のうちの１つ、または別の数の複数ビットの他の値のうちの１つ等の、複数ビットの値を表す情報を記憶するようにプログラムできる。複数ビットを記憶する能力を有するセルは、マルチレベルセル（または多状態セル）と呼ぶ場合がある。
メモリデバイス１００は、不揮発性メモリデバイスを含み得、メモリセル１０２は、不
揮発性メモリセルを含み得、これにより電力（例えば、電圧Ｖｃｃ、Ｖｓｓ、または両方）がメモリデバイス１００から切断されるとき、メモリセル１０２がその上に記憶されている情報を保持できる。例えば、メモリデバイス１００は、ＮＡＮＤフラッシュ（例えば、３次元（３−Ｄ）ＮＡＮＤ）もしくはＮＯＲフラッシュメモリデバイス等のフラッシュメモリデバイス、または可変抵抗メモリデバイス（例えば、相変化メモリデバイスもしくは抵抗ＲＡＭ（ランダムアクセスメモリ）デバイス）等の別の種類のメモリデバイスであり得る。
当業者は、メモリデバイス１００は他の構成要素を含んでよいことを認識し得、本明細書に記載する例となる実施形態を分かりにくくしないように、そのうちのいくつかは図１には示されていない。メモリデバイス１００の少なくとも一部分は、図２〜図１２を参照して以下に説明するメモリデバイスのいずれかの構造及び動作に類似するまたは同一の構造を含み、動作を実行できる。
図２Ａは、本明細書に記載するいくつかの実施形態に係る、回路２８５＿１、２８５＿２、２８５＿３、２８５＿４、２８７＿１、２８７＿２、２８７＿３、２８７＿４、メモリセルストリング２３１〜２４０、２９１、及び２９２、選択回路２４１〜２５２及び２４１’〜２５２’を有するメモリアレイ２０１を含んだメモリデバイス２００の一部分のブロック図を示す。メモリデバイス２００は、図１のメモリデバイス１００に対応し得る。例えば、メモリアレイ２０１は、図１のメモリアレイ１０１の部分を形成し得る。
図２Ｂ、図２Ｃ、及び図２Ｄを参照してより詳細に説明するように、回路２８５＿１、２８５＿２、２８５＿３、及び２８５＿４、ならびに回路２８７＿１、２８７＿２、２８７＿３、２８７＿４は、メモリデバイス２００の消去動作を改善するのに役立てるためにＧＩＤＬ電流を生成するために使用され得る。したがって、回路２８５＿１、２８５＿２、２８５＿３、及び２８５＿４は、電流発生器回路（例えば、上部ＧＩＬＤ電流発生器回路）と称することができ、回路２８７＿１、２８７＿２、２８７＿３、２８７＿４も電流発生器回路（例えば、底部ＧＩＤＬ電流発生器回路）称することができる。図２Ａでは、「Ｃ．Ｇ．回路」は、「電流発生器回路」を表す。
図２Ａに示すように、メモリデバイス２００は、ブロック（メモリセルのブロック）２０３０及び２０３１を含み得る。２つのブロックを例として示す。メモリデバイス２００は、多くのブロック（例えば、最大で数千以上のブロック）を含み得る。ブロック２０３０及び２０３１のそれぞれは、それ自体のメモリセルストリング及び関連付けられた選択回路及びＧＩＤＬ電流発生器回路を有する。例えば、ブロック２０３０は、メモリセルストリング２３１〜２３６、選択回路２４１〜２４６及び２４１’〜２４６’、回路２８５＿１及び２８５＿２、ならびに回路２８７＿１及び２８７＿２を有する。ブロック２０３１は、メモリセルストリング２３７〜２４０、２９１、及び２９２、選択回路２４７〜２５２及び２４７’〜２５２’、回路２８５＿３及び２８５＿４、ならびに回路２８７＿３及び２８７＿４を有する。
メモリセルストリング２３１〜２４０、２９１、及び２９２のそれぞれは、情報を記憶するために（例えば、互いの間で直列に結合された）ストリングに配置された（図２Ｂに示される）メモリセルを有する。メモリデバイス２００の動作（例えば、書き込みまたは読み取り）中、メモリセルストリング２３１〜２４０、２９１、及び２９２は、選択したメモリセルストリングに情報を記憶するために、または選択したメモリセルストリングから情報を取り出すために、選択したメモリセルストリング内のメモリセルにアクセスするために個別に選択できる。したがって、書き込み動作では、選択したメモリセルストリングは、選択したメモリセルストリングの選択したメモリセルに情報を記憶するために選択された（メモリセルストリング２３１〜２４０、２９１、及び２９２の中の）メモリセル
ストリングである。読み取り動作では、選択したメモリセルストリングは、選択したメモリセルストリングの選択したメモリセルから情報を読み取るために選択された（メモリセルストリング２３１〜２４０、２９１、及び２９２の中の）メモリセルストリングである。消去動作中、特定のブロックのメモリセルストリングの一部またはすべては、それらから情報を消去するために選択できる（例えば、同時に選択できる）。
メモリセルストリング２３１〜２４０、２９１、及び２９２のそれぞれは、２つの選択回路及び２つの電流発生器回路と関連付けられ得る（例えば、それらに結合され得る）。例えば、メモリセルストリング２３１は、選択回路（例えば、上部選択回路）２４１、選択回路（例えば、底部選択回路）２４１’、（選択回路２４１の直上の）回路２８５＿１、及び（選択回路２４１’の直下の）回路２８７＿１と関連付けられる。図２Ａは、ブロック２０３０及び２０３１のそれぞれでの６つのメモリセルストリング及びその関連付けられた回路（例えば、上部選択回路及び底部選択回路、ならびに上部ＧＩＤＬ電流発生器回路及び底部ＧＩＤＬ電流発生器回路）の例を示す。ブロック２０３０及び２０３１のそれぞれのメモリセルストリング及びその関連付けられた選択回路及び電流発生器回路の数は変化し得る。
メモリデバイス２００は、それぞれ信号ＢＬ０、ＢＬ１、及びＢＬ２を伝えるライン２７０、２７１、及び２７２を含み得る。ライン２７０、２７１、及び２７２は、図１のデータライン１７０に対応し得る。図２Ａでは、ライン２７０、２７１、及び２７２のそれぞれは、導電線として構造化することができ、メモリデバイス２００のそれぞれのデータライン（例えば、ビットライン）の部分を形成し得る。ブロック２０３０及び２０３１のメモリセルストリングは、ライン２７０、２７１、及び２７２を共用し得る。例えば、メモリセルストリング２３１、２３２、２３７、及び２３８は、ライン２７０を共用できる。メモリセルストリング２３３、２３４、２３９、及び２４０は、ライン２７１を共用できる。メモリセルストリング２３５、２３６、２９１、及び２９２は、ライン２７２を共用できる。図２Ａは、例として３本のライン（例えば、データライン）２７０、２７１、及び２７２を示す。データラインの数は変化し得る。
メモリデバイス２００は、信号ＳＲＣ（例えば、ソースライン信号）を伝えることができるライン２９９を含み得る。ライン２９９は、導電線として構造化することができ、メモリデバイス２００のソース（例えば、ソースライン）の部分を形成し得る。ブロック２０３０及び２０３１は、ライン２９９を共用し得る。
メモリデバイス２００は、ブロック２０３０及び２０３１に別々の制御ラインを含み得る。図２Ａに示すように、メモリデバイス２００は、対応する信号（例えば、ワードライン信号）ＷＬ００、ＷＬ１０、ＷＬ２０、及びＷＬ３０を伝えることができる制御ライン２２００、２２１０、２２２０、及び２２３０を含み得る。メモリデバイス２００は、対応する信号（例えば、ワードライン信号）ＷＬ０１、ＷＬ１１、ＷＬ２１、及びＷＬ３１を伝えることができる制御ライン２２０１、２２１１、２２２１、及び２２３１を含み得る。図２Ａは、例としてブロック２０３０及び２０３１のそれぞれに４本の制御ライン（２２００〜２２３０または２２０１〜２２３１）を示す。制御ラインの数は変化し得る。
制御ライン２２００〜２２３０及び２２０１〜２２３１は、それぞれのブロックでメモリセルにアクセスするためにメモリデバイス２００の（例えば、図１のアクセスライン１５０に類似する）それぞれのアクセスラインの部分を形成し得る。例えば、ブロック２０３０の１つのメモリセル（または複数のメモリセル）に情報を記憶するためまたはそれから情報を取り出すための読み取り動作または書き込み動作中、制御ライン２２００、２２１０、２２２０、及び２２３０は、ブロック２０３０の選択した１つのメモリセル（または複数のメモリセル）にアクセスするために起動できる（例えば、正の電圧を与えられる
）。メモリデバイス２００では（ライン２７０、２７１、および２７２を共用する）ブロック２０３０及び２０３１は、一度に１ブロックアクセスできる（例えば、読み取り動作または書き込み動作中にアクセスできる）。したがって、ここの例では、ブロック２０３０の制御ライン２２００、２２１０、２２２０、及び２２３０が起動されると、ブロック２０３1の制御ライン２２０１、２２１１、２２２１、及び２２３１は、非作動にされ得
る（ゼロボルト（例えば接地）を与えられ得る）。
図２Ａに示すように、メモリデバイス２００は、選択ライン２８１Ａ、２８２Ａ、２８３Ａ、及び２８４Ａ（例えば、上部ドレイン選択ライン）、ならびに選択ライン２８１Ｂ、２８２Ｂ、２８３Ｂ、及び２８４Ｂ（例えば、下部ドレイン選択ライン）を含んだ二重の（例えば、上部及び下部）ドレイン選択ラインを含み得る。選択ライン２８１Ａ、２８２Ａ、２８３Ａ、及び２８４Ａのそれぞれは、別々の（例えば異なる）信号（例えば、上部選択ライン信号）ＳＧＤＡを伝えることができる。選択ライン２８１Ｂ、２８２Ｂ、２８３Ｂ、及び２８４Ｂのそれぞれは、別々の信号（例えば、下部選択ライン信号）ＳＧＤＢを伝えることができる。
図２Ａに示すように、選択回路２４１、２４３、及び２４５は、選択ライン２８１Ａ及び２８１Ｂを共用できる。選択回路２４２、２４４、及び２４６は、選択ライン２８２Ａ及び２８２Ｂを共用できる。選択回路２４７、２４９、及び２５１は、選択ライン２８３Ａ及び２８３Ｂを共用できる。選択回路２４８、２５０、及び２５２は、選択ライン２８４Ａ及び２８４Ｂを共用できる。選択回路２４１〜２５２のそれぞれは、それぞれ２本の選択ライン（例えば、２８１Ａ及び２８１Ｂ、２８２Ａ及び２８２Ｂ、２８３Ａ及び２８３Ｂ、または２８４Ａ及び２８４Ｂ）によって制御する（例えば、オンにするまたはオフにする）ことができる複数の選択ゲート（例えば、図２Ｂに示す複数のトランジスタ）を含み得る。
メモリデバイス２００は、選択ライン２８１’Ａ及び２８３’Ａ（例えば、下部ソース選択ライン）、ならびに選択ライン２８１’Ｂ及び２８３’Ｂ（例えば、上部ソース選択ライン）を含んだ二重（例えば、下部及び上部）ソース選択ラインを含み得る。選択ライン２８１’Ａ及び２８３’Ａのそれぞれは、別個の（例えば、異なる）信号ＳＧＳＡを伝えることができる。選択ライン２８１’Ｂ及び２８３’Ｂのそれぞれは、別個の（例えば、異なる）信号ＳＧＳＢを伝えることができる。メモリデバイス２００の代替構成では、ライン２８１’Ａ及び２８３’Ａは同じ信号を伝えることができ、ライン２８１’Ｂ及び２８３’Ｂは同じ信号を伝えることができる。
選択回路２４１’〜２４６’は、選択ライン２８１’Ａ及び２８１’Ｂを共用できる。選択回路２４７’〜２５２’は、選択ライン２８３’Ａ及び２８３’Ｂを共用できる。選択回路２４１’〜２５２’のそれぞれは、それぞれ２本の選択ライン（例えば、２８１’Ａ及び２８１’Ｂ、または２８３’Ａ及び２８３’Ｂ）によって制御する（例えば、オンにするまたはオフにする）ことができる複数の選択ゲート（例えば、図２Ｂに示す複数のトランジスタ）を含み得る。
回路（例えば、上部ＧＩＤＬ電流発生器回路）２８５＿１、２８５＿２、２８５＿３、及び２８５＿４のそれぞれは、それぞれのデータライン（ライン２７０、２７１、及び２７２の１本）と、（メモリセルストリング２３１〜２４０、２９１、及び２９２の中の）それぞれのメモリストリングとの間の（選択回路２４１〜２５２の中の）それぞれの選択回路と直列で結合できる。回路２８５＿１、２８５＿２、２８５＿３、及び２８５＿４のそれぞれは、（図２Ｂに示す）複数のトランジスタを含み得る。
図２Ａに示すように、メモリデバイス２００は、ライン２８０＿１Ａ、２８０＿２Ａ、
２８０＿３Ａ、及び２８０＿４Ａを含み得、そのそれぞれが別個の（例えば、異なる）信号ＧＧＡを伝えることができる。また、メモリデバイス２００は、ライン２８０＿１Ｂ、２８０＿２Ｂ、２８０＿３Ｂ、及び２８０＿４Ｂを含み、そのそれぞれが別個の信号ＧＧＢを伝えることができる。ライン２８０＿１Ａ、２８０＿２Ａ、２８０＿３Ａ、２８０＿４Ａ、２８０＿１Ｂ、２８０＿２Ｂ、２８０＿３Ｂ、及び２８０＿４Ｂは、回路２８５＿１、２８５＿２、２８５＿３、及び２８５＿４の（図２Ｂに示す）それぞれのトランジスタのゲートに結合できる。したがって、ライン２８０＿１Ａ、２８０＿２Ａ、２８０＿３Ａ、２８０＿４Ａ、２８０＿１Ｂ、２８０＿２Ｂ、２８０＿３Ｂ、及び２８０＿４Ｂは、トランジスタゲートラインと称することができる。
図２Ａに示すように、回路２８５＿１は、ライン２８０＿１Ａ及び２８０＿１Ｂを共用できる。回路２８５＿２は、ライン２８０＿２Ａ及び２８０＿２Ｂを共用できる。回路２８５＿３は、ライン２８０＿３Ａ及び２８０＿３Ｂを共用できる。回路２８５＿４は、ライン２８０＿４Ａ及び２８０＿４Ｂを共用できる。回路２８５＿１、２８５＿２、２８５＿３、及び２８５＿４のそれぞれは、それぞれ２本のトランジスタゲートライン（例えば、２８０＿１Ａ及び２８０＿１Ｂ、２８０＿２Ａ及び２８０＿２Ｂ、２８０＿３Ａ及び２８０＿３Ｂ、または２８０＿４Ａ及び２８０＿４Ｂ）によって制御する（例えば、オンにするまたはオフにする）ことができる。
回路（例えば、下部ＧＩＤＬ電流発生器回路）２８７＿１、２８７＿２、２８７＿３、及び２８７＿４のそれぞれは、ライン２９９と、（メモリセルストリング２３１〜２４０、２９１、及び２９２の中の）それぞれのメモリストリングとの間の（選択回路２４１’〜２５２’の中の）それぞれの選択回路と直列で結合できる。回路２８７＿１、２８７＿２、２８７＿３、及び２８７＿４のそれぞれは、（図２Ｂに示す）トランジスタを含み得る。
図２Ａに示すように、メモリデバイス２００は、ライン２８９＿１Ｂ及び２８９＿３Ｂを含み得、そのそれぞれが別個の（例えば、異なる）信号ＧＧ’Ｂを伝えることができる。ライン２８９＿１Ｂ及び２８９＿３Ｂは、回路２８７＿１、２８７＿２、２８７＿３、及び２８７＿４の（図２Ｂに示す）それぞれのトランジスタのゲートに結合できる。したがって、ライン２８９＿１Ｂ及び２８９＿３Ｂは、トランジスタゲートラインと称することができる。
図２Ａに示すように、回路２８７＿１及び２８７＿２は、ライン２８９＿１Ｂを共用できる。回路２８７＿３及び２８７＿４は、ライン２８９＿３Ｂを共用できる。回路２８７＿１、２８７＿２、２８７＿３、及び２８７＿４のそれぞれは、それぞれのトランジスタゲートライン（例えば、２８９＿１Ｂ及び２８９＿３Ｂ)によって制御する（例えば、オ
ンにするまたはオフにする）ことができる。
メモリデバイス２００の動作（例えば、読み取り動作または書き込み動作）の間、信号ＧＧＡ及びＧＧＢは、それぞれの回路２８５＿１、２８５＿２、２８５＿３、及び２８５＿４を起動する（例えば、オンにする）ために使用することができ、信号ＧＧ’Ｂは、それぞれの回路２８７＿１、２８７＿２、２８７＿３、及び２８７＿４を起動する（例えば、オンにする）ために使用できる。回路２８５＿１、２８５＿２、２８５＿３、及び２８５＿４を起動することは、信号ＧＧＡ及びＧＧＢに電圧を提供する（例えば、印加する）ことを含み得る。回路２８７＿１、２８７＿２、２８７＿３、及び２８７＿４を起動することは、信号ＧＧ’Ｂに電圧を提供する（例えば、印加する）ことを含み得る。
信号ＧＧＡ、ＧＧＢ、及びＧＧ’Ｂのそれぞれに提供される電圧は、メモリデバイス２００の異なる動作に対して異なる値を有し得る。例えば、消去動作中に信号ＧＧＡ、ＧＧ
Ｂ、及びＧＧ’Ｂに提供される電圧の値は、読み取り動作または書き込み動作中に信号ＧＧＡ、ＧＧＢ、及びＧＧ’Ｂに提供される電圧の値よりもはるかに高く（例えば、２倍以上に）なり得る。
メモリデバイス２００の動作中、選択したメモリセルストリングと関連付けられた一方または両方の選択回路は、メモリデバイス２００が、選択したメモリセルストリングに対してどの動作を実行するのかに応じて（例えば、選択回路のトランジスタをオンにすることによって）起動できる。メモリデバイス２００の動作中、メモリデバイス２００は、（例えば、書き込み動作中に）選択したメモリセルに情報を記憶するために、または（例えば、読み取り動作中に）選択したメモリセルから情報を取り出すために、選択したメモリセルとして特定のメモリセルストリングのメモリセルを選択できる。消去動作中、メモリデバイス２００は、選択したブロックの一部分（例えば、サブブロック）のメモリセル、または選択したブロック全体からのメモリセルから情報を消去するために、選択したブロックとしてブロックを選択できる。
メモリデバイス２００の動作中に選択回路２４７〜２５２の中で特定の選択回路を起動することは、特定の値を有する電圧を、その特定の選択回路と関連付けられた信号ＳＧＤＡ及びＳＧＤＢに提供する（例えば、印加する）ことを含み得る。選択回路２４７’〜２５２’の中で特定の選択回路を起動することは、特定の値を有する電圧を、その特定の選択回路と関連付けられた信号ＳＧＳＡ及びＳＧＳＢに提供する（例えば、印加する）ことを含み得る。選択回路２４１〜２５２の中の特定の選択回路が、特定の動作中に起動されるとき、その選択回路は（その特定の動作中にやはり起動される）回路２８５＿１、２８５＿２、２８５＿３、及び２８５＿４の中のそれぞれの回路を通して、それぞれのデータライン（例えば、ライン２７０、２７１、または２７２の１本）にその特定の選択回路と関連付けられた選択したメモリセルストリングを結合する（例えば、選択したメモリセルストリングからの電流路を形成する）ことができる。選択回路２４１’〜２５２’の中の特定の選択回路が起動されるとき、その選択回路は（その特定の動作中にやはり起動される）回路２８７＿１、２８７＿２、２８７＿３、及び２８７＿４の中のそれぞれの回路を通してソース（例えば、ライン２９９）にその特定の選択回路と関連付けられた選択したメモリセルストリングを結合する（例えば、選択したメモリセルストリングからの電流路を形成する）ことができる。
図２Ｂは、本明細書に記載するいくつかの実施形態に係る、図２Ａのメモリデバイス２００の概略図を示す。簡略にするために、図２Ｂは、４つのメモリセルストリング２３１、２３２、２３７、及び２３８、８つの選択回路２４１、２４２、２４７、２４８、２４１’、２４２’、２４７’、及び２４８’のためのラベル、ならびに上部ＧＩＤＬ電流発生器回路（例えば、２８５＿１、２８５＿２、２８５＿３、及び２８５＿４）のいくつか、及び下部ＧＩＤＬ電流発生器回路（例えば、２８７＿１、２８７＿２、２８７＿３、及び２８７＿４）のいくつかのためのラベルのみを示す。
図２Ｂに示すように、メモリデバイス２００は、例えばメモリデバイス２００の（図３に示す）構造に関してｘ次元、ｙ次元、及びｚ次元等の３次元（３−Ｄ）で物理的に配置できる、メモリセル２１０、２１１、２１２、及び２１３、選択ゲート（例えば、ドレイン選択ゲート）２６１及び２６２、ならびに選択ゲート（例えば、ソース選択ゲート）２６３及び２６４を含み得る。
図２Ｂでは、メモリデバイス２００のメモリセルストリング（例えば、ストリング２３１、２３２、２３７、及び２３８）のそれぞれは、メモリセル２１０の１つ、メモリセル２１１の１つ、メモリセル２１２の１つ、及びメモリセル２１３の１つを、互いの間で直列に結合して含み得る。図２Ｂは、メモリデバイス２００が、４つのレベル（例えば、４
つの層）のそれぞれのメモリセル２１０、２１１、２１２、及び２１３、ならびにメモリセルストリングのそれぞれにおける４つのメモリセルを有する例を示す。メモリデバイス２００のメモリセルのレベル（例えば、層）の数は、変化し得る。したがって、各メモリセルストリングのメモリセルの数も変化し得る。さらに、当業者は、メモリセルストリング２３１、２３２、２３７、及び２３８のメモリセル２１０、２１１、２１２、及び２１３の中のメモリセルのいくつかは、ダミーメモリセルであり得ることを認識するであろう。ダミーメモリセルは、情報を記憶するように構成されていないメモリセルである。ダミーメモリセルは、当業者にとって既知の目的のために構成され得る。メモリデバイス２００のいくつかの例では、各メモリセルストリング２３１、２３２、２３７、及び２３８の２つの端部におけるメモリセルの１つまたは２つ（またはそれ以上）（例えば、選択ゲート２６２、選択ゲート２６４、または両方の選択ゲート２６２と２６４のすぐ隣のメモリセル）は、ダミーメモリセルであってもよい。
図２Ｂに示すように、メモリデバイス２００は、トランジスタ２８６及び２８８を含み得る。回路２８５＿１、２８５＿２、２８５＿３、及び２８５＿４のそれぞれは、トランジスタ２８６のうちの２つを含み得る。回路２８７＿１、２８７＿２、２８７＿３、及び２８７＿４のそれぞれは、トランジスタ２８８の１つを含み得る。トランジスタ２８６及び２８８のそれぞれは、メモリデバイス２００の読み取り動作または書き込み動作中にスイッチとして動作し得る。読み取り動作または書き込み動作中、選択したブロック（例えば、ブロック２０３０または２０３１）の選択したメモリセルストリングと関連付けられた（回路２８５＿１、２８５＿２、２８５＿３、２８５＿４、２８７＿１、２８７＿２、２８７＿３、及び２８７＿４の中の）特定の電流発生器回路での信号ＧＧＡ、ＧＧＢ、及びＧＧ’Ｂは、電圧を提供され得、これによりそれらの特定の電流発生器回路と関連付けられたトランジスタ２８６及び２８８をオンにすることができる。消去動作中、選択したブロックの信号ＧＧＡ、ＧＧＢ、及びＧＧ’Ｂは、選択したブロックのトランジスタ２８６及び２８８を、メモリデバイス２００の消去動作を改善するのに役立つためにＧＩＤＬ電流を生成できるような状態にさせるために電圧を提供され得る。
図２Ｂに示すように、選択回路２４１、２４２、２４７、及び２４８のそれぞれは、２つの選択ゲート（例えば、２つのドレイン選択ゲート）、つまり選択ゲート２６１の１つ及び選択ゲート２６２の１つを含み得る。選択回路２４１’、２４２’、２４７’、及び２４８’のそれぞれは、２つの選択ゲート（例えば、２つのソース選択ゲート）、つまり選択ゲート２６３の１つ及び選択ゲート２６４の１つを含み得る。選択ゲート２６１、２６２、２６３、及び２６４のそれぞれは、トランジスタとして動作し得る。図２Ｂは、選択ゲート２６１、２６２、２６３、及び２６４、ならびにトランジスタ２８６及び２８８のそれぞれを、例としてメモリセル２１０、２１１、２１２、及び２１３と同じ構造を有するとして示す。メモリデバイス２００のいくつかの例では、選択ゲート２６１、２６２、２６３、及び２６４、ならびにトランジスタ２８６及び２８８の一部またはすべては、メモリセル２１０、２１１、２１２、及び２１３の構造とは異なる構造（例えば、電界効果トランジスタ（ＦＥＴ）の構造）を有し得る。
メモリデバイス２００では、選択ライン（例えば、ドレイン選択ライン２８１Ａ、２８２Ａ、２８３Ａ、２８４Ａ、２８１Ｂ、２８２Ｂ、２８３Ｂ、もしくは２８４Ｂ、またはソース選択ライン２８１’Ａ、２８１’Ｂ、２８３’Ａ、もしくは２８３’Ｂ）は、信号（例えば、信号ＳＧＤＡ、ＳＧＤＢ、ＳＧＳＡ、またはＳＧＳＢ）を伝えることができるが、選択ラインは、スイッチ（例えば、トランジスタ）のように動作しない。選択ゲート（例えば、ドレイン選択ゲート２６１もしくは２６２またはソース選択ゲート２６３及び２６４）は、それぞれの選択ラインから信号を受信し、スイッチ（例えば、トランジスタ）のように動作し得る。
この説明では、ライン（例えば、ドレイン選択ライン２８１Ａ、２８２Ａ、２８３Ａ、２８４Ａ、２８１Ｂ、２８２Ｂ、２８３Ｂ、及び２８４Ｂのいずれか、ソース選択ライン２８１’Ａ、２８１’Ｂ、２８３’Ａ、及び２８３’Ｂのいずれか、トランジスタゲートライン２８０＿１Ａ、２８０＿２Ａ、２８０＿３Ａ、２８０＿４Ａ、２８０＿１Ｂ、２８０＿２Ｂ、２８０＿３Ｂ、２８０＿４Ｂ、２８９＿１Ａ、２８９＿３Ａ（図５Ａ）、２８９＿１Ｂ、及び２８９＿３Ｂのいずれか、ならびに制御ライン２２００〜２２３０及び２２０１〜２２３１のいずれか）は、一片の導体材料、導体材料の領域、導体材料の層、または電気信号を伝えることができる任意の形状の構造を含む。このようにして、この説明では、ラインは、「ライン」形状構造及び任意の他の構造形状（例えば、任意の形状の領域、層形状、及び他の形状）を含む。
本明細書に記載する実施形態に重点を置くために、図２Ｃ及び図２Ｄを参照する以下の説明は、４つのメモリセルストリング２３１、２３２、２３７、及び２３８、選択回路２４１、２４２、２４７、２４８、２４１’、２４２’、２４７’、及び２４８’、電流発生器回路（例えば、回路２８５＿１、２８５＿２、２８５＿３、２８５＿４、２８７＿１、２８７＿２、２８７＿３、及び２８７＿４）のいくつかに重点を置く。メモリデバイス２００の他のメモリセルストリング、選択回路、及び電流発生器回路は、類似した構造及び接続を有する。
図２Ｃは、本明細書に記載するいくつかの実施形態に係る、ライン２７０、回路２８５＿１、２８５＿２、２８５＿３、２８５＿４、選択回路２４１、２４２、２４７、及び２４８、メモリセルストリング２３１、２３２、２３７、及び２３８、選択回路２４１’、２４２’、２４７’、及び２４８’、回路２８７＿１、２８７＿２、２８７＿３、及び２８７＿４、ならびにライン２９９を含んだ図２Ｂのメモリデバイス２００の一部分の概略図を示す。図２Ｃに示すように、選択回路２４１、２４２、２４７、及び２４８のそれぞれの選択ゲート２６１及び２６２は、ライン２７０と、メモリセルストリング２３１、２３２、２３７、及び２３８の中のそれぞれのメモリセルストリングとの間のトランジスタ２８６の２つと直列で結合できる。選択回路２４１’、２４２’、２４７’、及び２４８’のそれぞれの選択ゲート２６３及び２６４は、ライン２９９と、メモリセルストリング２３１、２３２、２３７、及び２３８の中のそれぞれのメモリセルストリングとの間のトランジスタ２８８の中のトランジスタと直列で結合できる。
選択回路２４１の選択ゲート２６１は、選択ライン２８１Ａの部分であり得る（例えば、その一部分によって形成され得る）端子（例えば、トランジスタゲート）を有する。選択回路２４１の選択ゲート２６２は、選択ライン２８１Ｂの部分であり得る（例えば、その一部分によって形成され得る）端子（例えば、トランジスタゲート）を有する。選択回路２４１の選択ゲート２６１及び２６２は、それぞれ選択ライン２８１Ａ及び２８１Ｂに提供される信号ＳＧＤＡ及びＳＧＤＢによって制御する（例えば、オンにするまたはオフにする）ことができる。
選択回路２４１’の選択ゲート２６３は、選択ライン２８１’Ａの部分であり得る（例えば、その一部分によって形成され得る）端子（例えば、トランジスタゲート）を有する。選択回路２４１’の選択ゲート２６４は、選択ライン２８１’Ｂの部分であり得る（例えば、その一部分によって形成され得る）端子（例えば、トランジスタゲート）を有する。選択回路２４１’の選択ゲート２６３及び２６４は、それぞれ選択ライン２８１’Ａ及び２８１’Ｂに提供される信号ＳＧＳＡ及びＳＧＳＢによって制御する（例えば、オンにするまたはオフにする）ことができる。
同様に、図２Ｃに示すように、選択回路２４２、２４７、及び２４８のそれぞれの選択ゲート２６１及び２６２も、選択ライン２８２Ａ、２８３Ａ、２８４Ａ、２８２Ｂ、２８
３Ｂ、及び２８４Ｂの中のそれぞれの選択ラインの一部であり得る（例えば、その一部分によって形成され得る）端子（トランジスタゲート）を有する。また、選択回路２４２’、２４７’、及び２４８’のそれぞれの選択ゲート２６３及び２６４も、選択ライン２８１’Ａ、２８３’Ａ、２８１’Ｂ、及び２８３’Ｂの中のそれぞれの選択ラインの一部であり得る（例えば、その一部分によって形成され得る）端子（トランジスタゲート）を有する。
トランジスタ２８６及び２８８のそれぞれは、それぞれのトランジスタゲートラインの部分であり得る（例えば、その一部分によって形成され得る）端子（例えば、トランジスタゲート）を有する。例えば、信号ＧＧＡと関連付けられた回路２８５＿１のトランジスタ２８６は、ライン（例えば、トランジスタゲートライン）２８０＿１Ａの一部であり得るトランジスタゲートを有する。別の例では、信号ＧＧＢと関連付けられた回路２８５＿１のトランジスタ２８６は、ライン（例えば、トランジスタゲートライン）２８０＿１Ｂの部分であり得るトランジスタゲートを有する。追加の例では、回路２８７＿１のトランジスタ２８８は、ライン（例えば、トランジスタゲートライン）２８９＿１Ｂの部分であり得るトランジスタゲートを有する。
メモリデバイス２００の動作（例えば、読み取り動作または書き込み動作）中、選択したメモリセルストリングと関連付けられた特定の選択回路の選択ゲート２６１、２６２、２６３、及び２６４、ならびにトランジスタ２８６及び２８８は、選択したメモリセルストリングをそれぞれのデータライン（例えば、ライン２７０、２７１、または２７２）及びソース（例えば、ライン２９９）に結合するために選択的に起動する（例えば、オンにする）ことができる。例えば、図２Ｃでは、メモリデバイス２００の書き込み動作中、メモリセルストリング２３１が選択したメモリセルストリングである場合、選択回路２４１の選択ゲート２６１及び２６２、回路２８５＿１のトランジスタ２８６、及び回路２８７＿１のトランジスタ２８８は、メモリセルストリング２３１をライン２７０に結合するために起動され得る。選択回路２４１’の選択ゲート２６３及び２６４は、この例では起動されない場合がある。
別の例では、図２Ｃで、メモリデバイス２００の読み取り動作中、メモリセルストリング２３１が選択したメモリセルストリングである場合、選択回路２４１の選択ゲート２６１及び２６２、ならびに回路２８５＿１のトランジスタ２８６、ならびに回路２８７＿１のトランジスタ２８８は、メモリセルストリング２３１をライン２７０に結合するために起動され得る。この例では、選択回路２４１’の選択ゲート２６３及び２６４も、メモリセルストリング２３１をライン２９９に結合するために起動され得る。ここでこれら２つの例では、メモリセルストリング２３１が選択されているが、メモリセルストリング２３２、２３７、及び２３８は、非選択状態にすることができる。したがって、（非選択状態にされているメモリセルストリング２３２、２３７、及び２３８と関連付けられた）選択回路２４２、２４７、２４８、２４２’、２４７’、及び２４８’の選択ゲート２６１、２６２、２６３、及び２６４、ならびに回路２８５＿２、２８５＿３、及び２８５＿４のトランジスタ２８６は、ライン２７０及びライン２９９からメモリセルストリング２３２、２３７、及び２３８を切り離すために非作動にする（例えば、オフにする）ことができる。
メモリデバイス２００の消去動作では、選択したブロック（それから情報を消去するために選択されたブロック）のそれぞれのドレイン選択ゲート及びソース選択ゲート上の信号ＳＧＤＡ、ＳＧＤＢ、ＳＧＳＡ、及びＳＧＳＢは、読み取り動作または書き込み動作中にこれらの信号に提供される電圧の値よりもはるかに高い値を有する電圧を提供され得る（例となる値を図２Ｄに示す）。図２Ａに関して上述したように、選択したブロックのそれぞれのトランジスタゲートライン上の信号ＧＧＡ、ＧＧＢ、及びＧＧ’Ｂは、読み取り
動作または書き込み動作中にこれらの信号に提供される電圧の値よりもはるかに高い値を有する電圧を提供され得る（例となる値を図２Ｄに示す）。読み取り動作、書き込み動作、及び消去動作中のメモリデバイス２００の非選択状態にされたブロックでは、非選択状態にされたブロックの信号を非作動とすることができる。
図２Ｄは、本明細書に記載するいくつかの実施形態に係る、例となる消去動作、書き込み動作、及び読み取り動作中のメモリデバイス２００（図２Ａ〜図２Ｃ）の信号ＢＬ０、ＢＬ１、ＢＬ２、ＧＧＡ、ＧＧＢ、ＳＧＤＡ、ＳＧＤＢ、ＳＧＳＡ、ＳＧＳＢ、ＧＧ’Ｂ、及びＳＲＣの例となる波形を示す。図２Ｄに示す信号ＳＧＤＡ、ＳＧＤＢ、ＳＧＳＡ、及びＳＧＳＢは、例となる消去動作、書き込み動作、及び読み取り動作の間に選択されるメモリデバイス２００のブロック（例えば、ブロック２０３０かブロック２０３１のどちらか）と関連付けられる。図２Ｄは、本明細書に記載するメモリデバイスの実施形態に重点を置くのに役立つために、メモリデバイス２００の他の信号（例えば、図２Ｃに示す信号のいくつか）を省略する。メモリデバイス２００の消去動作、書き込み動作、及び読み取り動作中、省略した信号には、当業者にとって既知の値を有する電圧を提供することができる。
図２Ｄに及びここでこの説明で示す消去動作、書き込み動作、及び読み取り動作と関連付けられる電圧の特定の値は、例となる値である。他の電圧値が使用されてもよい。
以下の説明は、図２Ｂ、図２Ｃ、及び図２Ｄを参照する。図２Ｄでは、電圧ＶＥＲＡＳＥのそれぞれは、電圧Ｖ１〜Ｖ１２、ＶＰｒｅＣｈ、ＶＢＬ、及びＶ０のそれぞれの値よりも大きい値を有し得る。電圧Ｖ０は、０Ｖ（例えば、Ｖｓｓ等の接地電位）であり得る。電圧Ｖ１〜Ｖ１２のそれぞれは、正の値（例えば、電圧Ｖ０の値よりも大きい値）を有し得る。電圧ＶＥＲＡＳＥは、約２０Ｖの値を有し得る。電圧Ｖ１は、電圧Ｖｃｃ（例えば、メモリデバイス２００の供給電圧）か電圧Ｖｐａｓｓのどちらかであり得る。電圧Ｖｃｃは、１Ｖと３Ｖのほぼ間の値（または他の値）を有し得る。電圧Ｖｐａｓｓは、選択したメモリセルストリングの選択されていないメモリセルを、読み取り動作または書き込み動作中に、有効な導電性パスとして動作させる（例えば、電流を伝導させる）ことができる値を有し得る。電圧Ｖｐａｓｓは、約３Ｖ〜５Ｖの値（または他の値）を有し得る。電圧ＶＰｒｅＣｈは、０．５Ｖと最大で電圧Ｖｃｃの値との間の値を有し得る。電圧Ｖ２〜Ｖ７のそれぞれは、書き込み動作及び読み取り動作中に、それぞれのドレイン選択ゲート（例えば、図２Ｃの２６１及び２６２）ならびにソース選択ゲート（例えば、図２Ｃの２６３及び２６４）をオンにするために電圧Ｖｃｃの値に等しい値または他の値を有し得る。電圧Ｖ８、Ｖ９、及びＶ１０は、同じ値を有し得る。電圧Ｖ１１及びＶ１２は、同じ値を有し得る。例として、電圧ＶＥＲＡＳＥが約２０Ｖの値を有するとき、電圧Ｖ８、Ｖ９、及びＶ１０のそれぞれは、約１０Ｖの値を有し得、電圧Ｖ１１及びＶ１２のそれぞれは、約１５Ｖの値を有し得る。
書き込み動作中、電圧ＶＢＬは、選択したメモリセルに記憶される情報の値（例えば、ビットの値）に依存する値を有し得る。読み取り動作中、電圧ＶＢＬは、選択したメモリセルから検知された情報の値（例えば、ビットの値）に依存する値を有し得る。
図２Ｄに示すように、消去動作中、信号ＢＬ０、ＢＬ１、及びＢＬ２、ならびにＳＲＣは、電圧ＶＥＲＡＳＥを提供されて、選択したブロック（例えば、図２Ｃのブロック２０３０またはブロック２０３１）のメモリストリングのメモリセル２１０、２１１、２１２、及び２１３に記憶された情報を消去できる。トランジスタ２８６及び２８８（図２Ｃ）は、消去動作を助けるためにＧＩＤＬ電流を生成する動作をする（例えば、ＧＩＤＬ電流発生器として動作する）ことができる。例えば、消去動作中にトランジスタ２８６及び２８８によって生成されるＧＩＤＬ電流は、選択したブロックのメモリセルストリングの本
体の充電を加速し得る。
図２Ｄに示すように、メモリデバイス２００の書き込み動作は、例えば、（図２Ｄで書き込み動作中の「ＰｒｅＣｈ」として示す）書き込みプレチャージ段階及び書き込みプレチャージ段階の後の（図２Ｄで「Ｐｒｇｍ」として示す）プログラム段階等の異なる段階を有し得る。書き込みプレチャージ段階の間、信号ＢＬ０、ＢＬ１、及びＢＬ２は、プレチャージ電圧ＶＰｒｅＣｈを提供され得る。プログラム段階の間、信号ＢＬ０、ＢＬ１、及びＢＬ２は、（信号ＢＬ０、ＢＬ１、及びＢＬ２に関連付けられた）ライン２７０、２７１、及び２７２の中のそれぞれのラインに結合されたメモリセルストリングの選択したメモリセルに記憶される情報の値に応じて、電圧ＶＢＬ、Ｖ０、または電圧Ｖ０とＶＢＬの値の間の値を有する電圧を有し得る。書き込み動作中、信号ＧＧＡ、ＧＧＢ、及びＧＧ’Ｂは電圧Ｖ１を提供され得、これによりトランジスタ２８６及び２８８（図２Ｃ）は起動され得（例えば、オンにされ得）、信号ＳＲＣは、電圧Ｖ１（例えば、Ｖｃｃ）を提供され得る。書き込み動作中、信号ＳＧＤＡ及びＳＧＤＢは、それぞれ電圧Ｖ２及びＶ３を提供され得、信号ＳＧＳＡ及びＳＧＳＢは、電圧Ｖ０を提供され得る。
図２Ｄに示すように、メモリデバイス２００の読み取り動作は、例えば（図２Ｄで読み取り動作中の「ＰｒｅＣｈ」として示す）読み取りプレチャージ段階及び読み取りプレチャージ段階の後の（図２Ｄで「センス」として示す）検知段階等の異なる段階を有し得る。読み取りプレチャージ段階の間、信号ＢＬ０、ＢＬ１、及びＢＬ２は、プレチャージ電圧ＶＰｒｅＣｈを提供され得る。検知段階の間、信号ＢＬ０、ＢＬ１、及びＢＬ２は、（信号ＢＬ０、ＢＬ１、及びＢＬ２と関連付けられた）ライン２７０、２７１、及び２７２の中のそれぞれのラインに結合されたメモリセルストリングの選択したメモリセルから検知される情報の値に応じて、電圧ＶＢＬまたはＶ０を有し得る。読み取り動作中、信号ＧＧＡ、ＧＧＢ、及びＧＧ’Ｂは電圧Ｖ１を提供され得、これによりトランジスタ２８６及び２８８（図２Ｃ）は起動され得（例えば、オンにされ得）、信号ＳＲＣは、電圧Ｖ０を提供され得る。読み取り動作中、信号ＳＧＤＡ及びＳＧＤＢは、それぞれ電圧Ｖ４及びＶ５を提供され得、信号ＳＧＳＡ及びＳＧＳＢは、それぞれ電圧Ｖ６及びＶ７を提供され得る。
図３は、本明細書に記載するいくつかの実施形態に係る、メモリデバイス２００の一部分の構造の側面図を示す。図３のメモリデバイス２００の構造は、図２Ｃに示すメモリデバイス２００の概略図の部分に対応する。簡略にするために、図３は、ライン２７０（及び関連付けられた信号ＢＬ０）、回路（例えば、電流発生器回路）２８５＿１、選択回路２４１、メモリセルストリング２３１、制御ライン２２００、２２１０、２２２０、及び２２３０、選択回路２４１’、ならびに回路（例えば、電流発生器回路）２８７＿１を含むメモリデバイス２００の構造を示す。図２Ａ、図２Ｂ、及び図２Ｃのメモリデバイス２００の他の類似する要素は、例えば図３に示す構造等の構造を有し得る。
図３に示すように、メモリデバイス２００は、上にメモリセルストリング２３１のメモリセル２１０、２１１、２１２、及び２１３が形成され得る（例えば、基板３９０に対して垂直に形成され得る）基板３９０を含み得る。メモリデバイス２００は、ｚ次元に関して異なるレベル３０７〜３１７を含む。レベル３０７〜３１７は、メモリデバイス２００の基板３９０とライン２７０との間の内部デバイスレベルである。
図３に示すように、メモリセル２１０、２１１、２１２、及び２１３は、それぞれレベル３１０、３１１、３１２、及び３１３に位置し得る。（それぞれメモリセル２１０、２１１、２１２、及び２１３に関連付けられた）制御ライン２２００、２２１０、２２２０、及び２２３０も、それぞれレベル３１０、３１１、３１２、及び３１３に位置し得る。
選択ライン２８１Ａ及び２８１Ｂは、異なるレベル（例えば、それぞれレベル３１５及び３１４）に位置し得、これによりメモリセルストリング２３１は、選択ライン２８１Ａ及び２８１Ｂと基板３９０との間にある。選択ライン２８１’Ａ及び２８１’Ｂは、基板３９０とメモリセルストリング２３１との間の異なるレベル（例えば、それぞれレベル３０８及び３０９）に位置し得る。
ライン（例えば、トランジスタゲートライン）２８０＿１Ａ及び２８０＿１Ｂは、異なるレベル（例えば、それぞれレベル３１７及び３１６）に位置し得、これにより選択ライン２８１Ａ及び２８１Ｂは、ライン２８０＿１Ａ及び２８０＿１Ｂとメモリセルストリング２３１との間にある。ライン（例えば、トランジスタゲートライン）２８９＿１Ｂはレベル３０７に位置し得、これによりライン２８９＿１Ｂは、選択ライン２８１’Ａ及び２８１’Ｂと基板３９０との間にある。
メモリデバイス２００の基板３９０は、（単結晶とも呼ばれる）モノクリスタル半導体材料を含み得る。例えば、基板３９０は、（単結晶シリコンとも呼ばれる）モノクリスタルシリコンを含み得る。基板３９０のモノクリスタル半導体材料は不純物を含み得、これにより基板３９０は特定の導電型（例えば、ｎ型またはｐ型）を有し得る。図３には示していないが、基板３９０は、例えば図３のライン２９９の直下に位置する等、メモリアレイ２０１（図２Ａ）の下に位置し得る回路を含み得る。係る回路は、センス増幅器、バッファ（例えば、ページバッファ）、デコーダ、及びメモリデバイス２００の他の回路構成要素を含み得る。
図３に示すように、ライン２７０は、ｚ次元に垂直であり、かつｙ次元に垂直であるｘ次元の方向で伸長する長さを有し得る。ライン２７０は、導体材料（例えば、導電的にドープされた多結晶シリコン（ドープされたポリシリコン）、金属、または他の導体材料）を含み得る。ライン２９９は、導体材料を含み得る。図３は、（例えば、基板３９０上に導体材料を付着することによって）ライン２９９（例えば、ソース）が基板３９０の一部分に形成され得る例を示す。代わりに、ライン２９９は、（例えば、基板３９０の一部分をドープすることによって）基板３９０の一部分の中に形成され得る、または上に形成され得る。
図３に示すように、メモリデバイス２００は、ライン２９９の導体材料領域から外向きに（例えば、メモリデバイス２００のｚ次元の方向で垂直に）伸長する長さを有するピラー３３１を含み得る。ピラー３３１は、部分３４３、３４４、３４５、及び３４６を含み得る。
ピラー３３１の部分３４３（導電性部）は、ピラー３３１の長さの（ｚ次元での）方向で伸長する長さを有し、ライン２７０に結合され得る（例えば、直接的に結合され得る）。例えば、部分３４３の材料は、導体材料領域ライン２７０（の一部分）に直接的に接触し得る。部分３４３は、ピラー３３１のプラグ（例えば、導電性プラグ）と称することができる。以下により詳細に説明するように、（トランジスタ２８６を含む）部分３４３及び回路２８５＿１を含むことにより、いくつかの従来のメモリデバイスに優るメモリデバイス２００の動作（例えば、消去動作）を改善し得る。
ピラー３３１（図３）の部分３４６（導電性部）は、ライン２９９に結合され得る（例えば、直接的に結合され得る）。例えば、部分３４６の材料は、ライン２９９の導体材料領域（の一部分）に直接的に接触し得る。
ピラー３３１の部分３４４は、ピラー３３１の長さの（ｚ次元での）方向で伸長する長さを有し、部分３４３と３４６の間であり得る（例えば、間に垂直であり得る）。部分３
４４、ならびに部分３４３及び３４６のそれぞれの少なくとも一部分は、ピラー３３１に導電チャネル（例えば、メモリセルストリング２３１の本体の部分）を形成し得る。（少なくとも部分３４４によって形成される）導電チャネルは、ピラー３３１の長さの（ｚ次元の）方向で伸長する長さを有し、メモリデバイス２００の動作（例えば、読み取り、書き込み、または消去）中に電流（例えば、ライン２７０とライン２９９（例えば、ソース）との間の電流）を伝えることができる。
ピラー３３１の部分３４５（誘電性部）は、部分３４４及び３４６によって囲まれ得る（例えば、水平に囲まれ得る）。メモリデバイス２００のピラー３３１を形成するプロセスの間、ピラー３３１は、部分３４５が形成される前に中空コア（例えば、空のコア）を有し得る。図３の部分３４５は、（図３に示すように）中空コアを占有する（例えば、充填する）誘電材料（例えば、二酸化ケイ素）を含み得、これにより部分３４４は、部分３４５の少なくとも部分を取り囲み得る。
部分３４３、３４４、及び３４６のそれぞれは、導体材料（例えば、ドープされた多結晶シリコン）を含み得る。部分３４３、３４６、及び３４４は、同じ導電型であるが、異なったドーピング濃度の材料を含み得る。例えば、部分３４３、３４６、及び３４４は、ｎ型の半導体材料（ｎ型多結晶シリコン）を含み得るが、部分３４３及び３４６のそれぞれは、部分３４４のドーピング濃度（ｎ型不純物（例えば、ヒ素またはリン））よりも高いドーピング濃度（ｎ型不純物（例えば、ヒ素またはリン））を有し得る。
代わりに、部分３４３及び３４６は、同じ導電型の材料を含み得、部分３４４は、部分３４３及び３４６の導電型とは異なる導電型を有する材料を含み得る。例えば、部分３４３及び３４６は、ｎ型の半導体材料（例えば、ｎ型多結晶シリコン）を含み得、部分３４４は、ｐ型の半導体材料（例えば、ｐ型多結晶シリコン）を含み得る。部分３４３及び３４６のそれぞれは、部分３４４のドーピング濃度（例えば、ｐ型不純物（例えば、ホウ素））よりも高いドーピング濃度（ｎ型不純物（例えば、ヒ素またはリン））を有し得る。
図３に示すように、メモリデバイス２００は、ピラー３３１に接触面３４８を含む。接触面３４８は、部分３４３（例えば、部分３４３の材料の底部）が部分３４５に接する（例えば、部分３４５の材料の上部に接する）場所である。図３は、接触面３４８（例えば、部分３４３の底部）がほぼレベル３１６に位置する（例えば、位置決めされる）例を示す。しかしながら、接触面３４８は、ピラー３３１の別の場所に（例えば、レベル３１５と３１７との間の位置に）位置し得る（例えば、位置決めされ得る）。図４を参照して以下に説明するように、メモリデバイス２００の構造は、その動作（例えば、消去動作）が、プロセス変動（メモリデバイス２００を形成するプロセス）に影響されるのを少なくし、それによってメモリデバイス２００の動作に対するプロセス変動の影響を抑制できる。これにより、メモリデバイス２００は、接触面３４８の場所が（例えば、プロセス変動のために）意図された場所から逸脱する場合にも、その動作を維持できるようになる。また、メモリデバイス２００の構造は、メモリデバイスが、メモリデバイス２００の消去動作をさらに助ける相対的により多い量の消去ＧＩＤＬ電流を生成できるようにする。
図３に示すように、メモリセルストリング２３１のメモリセル２１０、２１１、２１２、及び２１３は、ピラー３３１のセグメント（例えば、レベル３１０から３１３に伸長するピラー３３１のセグメント）に沿って位置し得る。（それぞれのメモリセル２１０、２１１、２１２、及び２１３と関連付けられた）制御ライン２２００、２２１０、２２２０、２２３０も、ピラー３３１のセグメント（例えば、レベル３１０からレベル３１３に伸長するセグメント）に沿って位置し得る。制御ライン２２００、２２１０、２２２０、２２３０の材料は、導体材料（例えば、導電的にドープされたｎ型の多結晶シリコン、金属、または他の導体材料）を含み得る。
ライン（例えば、トランジスタゲートライン）２８０＿１Ａと関連付けられたトランジスタ２８６は、ピラー３３１のセグメント（レベル３１７のセグメント）に沿ってレベル３１７に位置し得る。ライン２８０＿１Ａも、ピラー３３１のセグメント（レベル３１７のセグメント）に沿ってレベル３１７に位置し得る。
ライン（例えば、トランジスタゲートライン）２８０＿１Ｂと関連付けられたトランジスタ２８６は、ピラー３３１のセグメント（レベル３１６のセグメント）に沿ってレベル３１６に位置し得る。ライン２８０＿１Ｂも、ピラー３３１のセグメント（レベル３１６のセグメント）に沿ってレベル３１６に位置し得る。
選択ライン２８１Ａは、ピラー３１１のセグメント（レベル３１５のセグメント）に沿ってレベル３１５に位置し得る。選択ライン２８１Ｂは、ピラー３３１のセグメント（レベル３１４のセグメント）に沿ってレベル３１４に位置し得る。
選択ライン２８１’Ｂは、ピラー３３１のセグメント（レベル３０９のセグメント）に沿ってレベル３０９に位置し得る。選択ライン２８１’Ａは、ピラー３３１のセグメント（レベル３０８のセグメント）に沿ってレベル３０８に位置し得る。
ライン（例えば、トランジスタゲートライン）２８９＿１Ｂと関連付けられたトランジスタ２８８は、ピラー３３１のセグメント（レベル３０７のセグメント）に沿ってレベル３０７に位置し得る。ライン２８９＿１Ｂも、ピラー３３１のセグメント（レベル３０７のセグメント）に沿ってレベル３０７に位置し得る。
ライン２８０＿１Ａ、２８０＿１Ｂ、及び２８９＿１Ｂならびに選択ライン２８１Ａ、２８１Ｂ、２８１’Ａ、及び２８１’Ｂの材料は、導電的にドープされた多結晶シリコン、金属、または他の導体材料を含み得る。ライン２８０＿１Ａ、２８０＿１Ｂ、及び２８９＿１Ｂならびに選択ライン２８１Ａ、２８１Ｂ、２８１’Ａ、及び２８１’Ｂの材料は、制御ライン２２００、２２１０、２２２０、２２３０の導体材料と同じであり得る。
図３に示すように、メモリデバイス２００は、ピラー３３１と制御ライン２２００、２２１０、２２２０、２２３０との間に部分３０１、３０２、及び３０３を含む構造３３０を含み得る。メモリセルストリング２３１のメモリセル２１０、２１１、２１２、及び２１３のそれぞれは、構造３３０の一部（それぞれのレベル３１０、３１１、３１２、及び３１３での部分３０１、３０２、及び３０３の一部）を含み得る。例えば、メモリセル２１０、２１１、２１２、及び２１３の中の特定のメモリセルでの部分３０２の一部は、その特定のメモリセルの電荷貯蔵構造（例えば、メモリ部分）であり得、その特定のメモリセルに情報を記憶するように構成できる。
構造３３０は、ＴＡＮＯＳ（ＴａＮ、Ａｌ２Ｏ３、Ｓｉ３Ｎ４、ＳｉＯ２、Ｓｉ）構造の一部であり得る。例えば、部分３０１（例えば、インターポリ誘電体）は、電荷のトンネリングを遮断できる１つまたは複数の電荷遮断材料（例えば、ＴａＮ及びＡｌ２Ｏ３等の誘電材料）を含み得る。部分３０２は、メモリセル２１０、２１１、２１２、または２１３に記憶される情報の値を表すために電荷貯蔵機能（例えば、電荷トラップ）を提供できる電荷貯蔵素子（例えば、Ｓｉ３Ｎ４または他の誘電材料等の１つまたは複数の電荷貯蔵材料）を含み得る。したがって、この例では、情報を記憶するように構成されるメモリセル２１０、２１１、２１２、及び２１３のそれぞれの電荷貯蔵構造（部分３０２の一部）は、誘電材料（例えば、Ｓｉ３Ｎ４）を含み得る誘電体構造である。部分３０３は、電荷（例えば、電子）のトンネリングを許すことができる１つまたは複数のトンネル誘電材料（例えば、ＳｉＯ２）を含み得る。例として、部分３０３は、書き込み動作中に部分３
４４から部分３０２への電子のトンネリング、及びメモリデバイス２００の消去動作中に部分３０２から部分３４４への電子のトンネリングを可能にし得る。
メモリデバイス２００の代替構成では、構造３３０は、ＳＯＮＯＳ（Ｓｉ、ＳｉＯ２、Ｓｉ３Ｎ４、ＳｉＯ２、Ｓｉ）構造の一部であり得る。この代替構成では、メモリセル２１０、２１１、２１２、及び２１３のそれぞれで、メモリ部分（部分３０２の一部）は、誘電材料（例えば、Ｓｉ３Ｎ４）部分であり得る。
メモリデバイス２００の別の代替構成では、構造３３０は、フローティングゲート構造の一部であり得る。この代替構成では、情報を記憶するように構成されるメモリセル２１０、２１１、２１２、及び２１３のそれぞれの電荷貯蔵構造（部分３０２の一部）は、多結晶シリコン構造であり得る。
図３に示すように、選択ライン（例えば、２８１Ａ、２８１Ｂ、２８１’Ａ、または２８１’Ｂ）は、導体材料（例えば、多結晶シリコン、金属、または他の導体材料）の一片（例えば、単層）である。上述したように、選択ラインは、信号（例えば、図２Ｃの信号ＳＧＤＡ、ＳＧＤＢ、ＳＧＳＡ、またはＳＧＳＢ）を伝えることができるが、選択ラインはスイッチ（例えば、トランジスタ）のように動作しない。選択ゲート（例えば、選択ゲート２６１、２６２、２６３、及び２６４のそれぞれ）は、それぞれの選択ラインの一部分（例えば、それぞれの選択ラインを形成する導体材料の一片の一部分）、及び機能（例えば、トランジスタの機能）を実行するための追加の構造を含み得る。例えば、図３では、選択ゲート２６１は、選択ライン２８１Ａの一部分及び構造３３０の一部分を含み得、選択ゲート２６２は、選択ライン２８１Ｂの一部分及び構造３３０の一部分を含み得、選択ゲート２６３は、選択ライン２８１’Ａの一部分及び構造３３０の一部分を含み得、選択ゲート２６４は、選択ライン２８１’Ｂの一部分及び構造３３０の一部分を含み得る。
同様に、図３に示すように、トランジスタゲートライン（例えば、２８０＿１Ａ、２８０＿１Ｂ、または２８９＿１Ｂ）は、導体材料（例えば、多結晶シリコン、金属、または他の導体材料）の一片（例えば、単層）である。トランジスタゲートラインは、信号（例えば、図２Ｃの信号ＧＧＡ、ＧＧＢ、またはＧＧ’Ｂ）を伝えることができるが、トランジスタゲートラインは、スイッチ（例えば、トランジスタ）のように動作しない。トランジスタゲートライン（例えば、２８０＿１Ａ、２８０＿１Ｂ、または２８９＿１Ｂ）と関連付けられたトランジスタ（例えば、トランジスタ２８６及び２８８のそれぞれ）は、それぞれのトランジスタゲートラインの一部分（例えば、それぞれのトランジスタゲートラインを形成する導体材料の一片の一部分）及びトランジスタの機能を実行するための追加の構造を含み得る。例えば、図３では、トランジスタ２８６は、ライン２８０＿１Ａ及び２８０＿１Ｂのそれぞれの部分、ならびに構造３３０のそれぞれの部分を含み得、トランジスタ２８８は、ライン２８９＿１Ｂの一部分及び構造３３０の一部分を含み得る。
図３は、トランジスタ２８６及び２８８ならびに選択ゲート２６１、２６２、２６３、及び２６４が、メモリセル２１０、２１１、２１２、及び２１３と同じ構造（例えば、ＴＡＮＯＳ構造）を有する例を示す。代わりに、トランジスタ２８６及び２８８ならびに選択ゲート２６１、２６２、２６３、及び２６４のいくつかまたはすべては、例えばＦＥＴ構造等の異なった構造を有し得る。ＦＥＴの例は、金属酸化物半導体（ＭＯＳ）トランジスタ構造を含む。当業者に既知であるように、ＦＥＴは、通常、トランジスタゲート、トランジスタ本体チャネル、ならびにトランジスタゲート及びトランジスタ本体チャネルと直接接触し得るトランジスタゲートとトランジスタ本体チャネルとの間のゲート酸化物を含む。
図３に示すように、制御ライン２２００、２２１０、２２２０、及び２２３０の中の２
本の隣接する制御ライン（ｚ次元の方向で互いに垂直にすぐ隣に位置する２本の制御ライン）は、距離（例えば、間隔）Ｄ１だけ、互いから垂直に分離される。選択ライン２８１Ａ及び２８１Ｂは、距離（例えば、間隔）Ｄ２だけ、互いから垂直に分離される。選択ライン２８１’Ａ及び２８１’Ｂは、距離（例えば、間隔）Ｄ２’だけ、互いから垂直に分離される。距離Ｄ２及びＤ２’は、同じであり得る（例えば、実質的に等しくあり得る）。距離Ｄ２及びＤ２’のそれぞれは、距離Ｄ１と同じであり得る。
ライン２８０＿１Ａ及び２８０＿１Ｂは、距離（例えば、間隔）Ｄ３だけ、互いから垂直に分離される。ライン２８０＿１Ｂは、距離（例えば、間隔）Ｄ４だけ、選択ライン２８１Ａから垂直に分離され得る。ライン２８９＿１Ｂは、距離（例えば、間隔）Ｄ４’だけ、選択ライン２８１’Ａから垂直に分離され得る。距離Ｄ３、Ｄ４、及びＤ４’のそれぞれは、距離Ｄ１と同じであり得る。したがって、上述したように、距離（例えば、垂直距離）Ｄ１、Ｄ２、Ｄ２’、Ｄ３、Ｄ４、及びＤ４’は、同じであり得る。
図３に示すように、距離Ｄ１は、２本の垂直に隣接する制御ラインのいずれかの最も近い上縁または下縁（ｚ次元に関して互いに直接的に対向する表面）から測定される垂直距離（例えば、垂直間隔）である。上述したように、制御ライン２２００、２２１０、２２２０、及び２２３０のそれぞれは、導体材料（例えば、金属または別の導体材料）から形成され得る。したがって、距離Ｄ１は、２本の隣接する制御ラインを形成する材料の最も近い２つの端縁の間で測定できる。例えば、距離Ｄ１は、制御ライン２２００及び２２１０を形成する材料の最も近い端縁、制御ライン２２１０及び２２２０を形成する材料の最も近い端縁、または制御ライン２２２０及び２２３０を形成する材料の最も近い端縁から測定できる。
距離Ｄ２は、選択ライン２８１Ａ及び２８１Ｂの最も近い上縁または下縁（ｚ次元に関して互いに直接的に対向する表面）から測定される垂直距離（例えば、垂直間隔）である。上述したように、選択ライン２８１Ａ及び２８１Ｂは、導体材料（例えば、金属または別の導体材料）から形成され得る。したがって、距離Ｄ２は、選択ライン２８１Ａ及び２８１Ｂを形成する材料の２つの最も近い端縁間で測定できる。
距離Ｄ２’は、選択ライン２８１’Ａ及び２８１’Ｂの最も近い上縁または下縁（ｚ次元に関して互いに直接的に対向するｚ次元の側面に関する端縁）から測定される垂直距離（例えば、垂直間隔）である。上述したように、選択ライン２８１’Ａ及び２８１’Ｂは、導体材料（例えば、金属または別の導体材料）から形成され得る。したがって、距離Ｄ２’は、選択ライン２８１’Ａ及び２８１’Ｂを形成する材料の２つの最も近い端縁間で測定できる。
また、図３は、メモリデバイス２００の要素間の距離Ｄ１’及びＤ１”も示す。距離Ｄ１’は、制御ライン２２００、２２１０、２２２０、及び２２３０に最も近い選択ライン（例えば、この例では選択ライン２８１Ｂ）と、選択ライン２８１Ａ及び２８１Ｂに最も近い（この例では選択ライン２８１Ｂに最も近い）制御ライン（例えば２２３０）との間の垂直距離（例えば、垂直間隔）である。したがって、距離Ｄ１’は、選択ライン２８１Ｂ及び制御ライン２２３０を形成する材料の２つの最も近い端縁間で測定できる。距離Ｄ１”は、制御ライン２２００、２２１０、２２２０、及び２２３０に最も近い選択ライン（例えば、この例では選択ライン２８１’Ｂ）と、選択ライン２８１’Ａ、及び２８１’Ｂに最も近い（この例では選択ライン２８１’Ｂに最も近い）制御ライン（例えば、２２００）との間の垂直距離（例えば、垂直間隔）である。したがって、距離Ｄ１”は、選択ライン２８１’Ｂ及び制御ライン２２００を形成する材料の２つの最も近い端縁間で測定できる。
距離Ｄ３は、ライン２８０＿１Ａ及び２８０＿１Ｂの最も近い上縁または下縁（ｚ次元に関して互いに直接的に対向する表面）から測定される垂直距離（例えば、垂直間隔）である。上述したように、選択ライン２８０＿１Ａ及び２８０＿１Ｂは、導体材料（例えば、金属または別の導体材料）から形成され得る。したがって、距離Ｄ３は、ライン２８０＿１Ａ及び２８０＿１Ｂを形成する材料の２つの最も近い端縁間で測定できる。
距離Ｄ４は、ライン２８１Ａ及び２８０＿１Ｂの最も近い上縁または下縁（ｚ次元に関して互いに直接的に対向する表面）から測定される垂直距離（例えば、垂直間隔）である。したがって、距離Ｄ４は、ライン２８１Ａ及び２８０＿１Ｂを形成する材料の２つの最も近い端縁間で測定できる。
距離Ｄ４’は、ライン２８１’Ａ及び２８９＿１Ｂの最も近い上縁または下縁（ｚ次元に関して互いに直接的に対向する表面）から測定される垂直距離（例えば、垂直間隔）である。したがって、距離Ｄ４’は、ライン２８１’Ａ及び２８９＿１Ｂを形成する材料の２つの最も近い端縁間で測定できる。
図３に示すように、制御ライン２２００、２２１０、２２２０、及び２２３０、選択ライン２８１Ａ、２８１Ｂ、２８１’Ａ、及び２８１’Ｂ、ならびにライン２８０＿１Ａ、２８０＿１Ｂ、及び２８９＿１Ｂは、同じ距離Ｄｘ（例えば、ｘ次元に関する水平距離）だけ、ピラー３３１の部分３４４（例えば、導電チャネル）から分離される。距離Ｄｘは、ｘ次元に関して構造３３０の厚さであり得る。
図３に示すように、制御ライン２２００、２２１０、２２２０、及び２２３０のそれぞれは、ｚ次元で厚さＴ１を有する。厚さＴ１は、制御ライン２２００、２２１０、２２２０、及び２２３０の中のそれぞれの制御ラインの材料の垂直厚さである。選択ライン２８１Ａ及び２８１Ｂのそれぞれは、ｚ次元で厚さＴ２を有する。厚さＴ２は、選択ライン２８１Ａ及び２８１Ｂのそれぞれの材料の垂直厚さである。選択ライン２８１’Ａ及び２８１’Ｂのそれぞれは、ｚ次元で厚さＴ２’を有する。厚さＴ２’は、選択ライン２８１’Ａ及び２８１’Ｂのそれぞれの材料の垂直厚さである。
ライン２８０＿１Ａ及び２８０＿１Ｂのそれぞれは、ｚ次元で厚さＴ３を有する。厚さＴ３は、ライン２８０＿１Ａ及び２８０＿１Ｂのそれぞれの材料の垂直厚さである。ライン２８９＿１Ｂは、ｚ次元で厚さＴ３’を有する。厚さＴ３’は、ライン２８９＿１Ｂのそれぞれの材料の垂直厚さである。
厚さＴ１、Ｔ２、Ｔ２’、Ｔ３、及びＴ３’は、同じであり得る（例えば、実質的に等しくあり得る）。代わりに、厚さＴ２及びＴ２’は、同じであり得（例えば、実質的に等しくあり得）、厚さＴ３及びＴ３’は、同じであり得（例えば、実質的に等しくあり得）、厚さＴ２、Ｔ２’、Ｔ３、及びＴ３’のそれぞれは、厚さＴ１とは異なり得る。
図３に示すように、メモリデバイス２００は、メモリデバイス２００の要素の間に位置する誘電体（例えば、ケイ素の酸化物）３５５を含み得る。例えば、誘電体３５５は、制御ライン２２００、２２１０、２２２０、及び２２３０の中の２本の隣接する制御ラインの間に位置し得る（例えば、空間を占有し得る）。したがって、距離Ｄ１は、制御ライン２２００、２２１０、２２２０、及び２２３０の中の２本の隣接する制御ラインの間のそれぞれの誘電体（例えば、誘電体３５５）の材料（例えば、ケイ素の酸化物）の厚さであり得る。同様に、距離Ｄ１’、Ｄ１”、Ｄ２、Ｄ２’、Ｄ３、Ｄ４、及びＤ４’のそれぞれは、図３に示す２つの隣接する要素間のそれぞれの誘電体（例えば、誘電体３５５）の材料の厚さであり得る。
図３に示すメモリデバイス２００の構造（例えば、トランジスタゲートライン２８０＿１Ａ、２８０＿１Ｂ、及び２８９＿１Ｂならびに関連付けられたトランジスタ２８６及び２８８）を提供すること、及び上述した（例えば、図２Ｄ）ようにそれを操作することにより、メモリデバイス２００は、その動作を改善できる。例えば、メモリデバイス２００の消去動作中に生成されるＧＩＤＬ電流は、ライン２８０＿１Ａ及びトランジスタ２８６を含まないメモリデバイス２００と比較して、メモリデバイス２００にライン２８０＿１Ａ及びトランジスタ２８６を含めることにより改善（例えば、増加）し得る。
さらに、メモリデバイス２００の（図３に示す）構成要素の厚さＴ１、Ｔ２、Ｔ２’、Ｔ３、及びＴ３’を同じにすることによって、メモリデバイス２００を作る簡略化されたプロセスを達成できる。例えば、メモリデバイス２００は、ライン２８０＿１Ａ、２８０＿１Ｂ、及び２８９＿１Ｂ（例えば、図３のトランジスタゲートライン）の１つ以上の厚さ（例えば、Ｔ３またはＴ３’）を、制御ライン２２００、２２１０、２２２０、及び２２３０の厚さ（例えば、Ｔ１）と異なる（例えば、より大きくする）ように修正することなく、その消去動作に改善されたＧＩＤＬ電流を提供するために形成（例えば、製作）できる。メモリデバイス２００の代替構造では、ライン２８０＿１Ａ、２８０＿１Ｂ、２８９＿１Ｂの１つ以上の厚さは、制御ライン２２００、２２１０、２２２０、及び２２３０の厚さよりも大きくされ得る。しかしながら、係る代替構造では、メモリデバイス２００を形成することが、（厚さＴ１、Ｔ２、Ｔ２’、Ｔ３、及びＴ３’が同じである）図３のメモリデバイス２００の構造を形成することよりもより複雑になり得る。
さらに、当業者に既知であるように、プロセス変動が、メモリデバイスの動作に影響を及ぼし得る（例えば、悪化させ得る）。しかしながら、メモリデバイス２００（図３）の構造により、その動作（例えば、消去動作）がプロセス変動（メモリデバイス２００を形成するプロセス）に影響されるのを少なくすることができる。つまり、メモリデバイス２００は、その構成要素のいくつかがない（例えば、ライン２８０＿１Ａ及びライン２８０＿１Ａと関連付けられたトランジスタ２８６を含まない）メモリデバイス２００と比較すると、プロセス変動に対して比較的高い耐性を有し得る。さらに、ライン２８０＿１Ａ及びライン２８０＿１Ａと関連付けられたトランジスタ２８６を含めることにより、メモリデバイス２００の動作（例えば、消去動作）が部分３４３、部分３４６、または両方を形成するために使用されるドーパント（例えば、ｎ型不純物）のドーピング濃度の変動に影響されるのを少なくすることができる。
図４は、本明細書に記載するいくつかの実施形態に係る、接触面３４８の場所（例えば位置）と、図３のメモリデバイス２００の消去動作中に生成される消去ＧＩＤＬ電流との間の例となる関係性を示すグラフである。以下の説明は、図３及び図４を参照する。図４では、基準場所ＬＲＥＦは、消去ＧＩＤＬ電流が（例えば、設計シミュレーションに基づいて）メモリデバイス２００の消去動作のための意図された量（例えば、所望される量）となると予想されるメモリデバイス２００の接触面３４８の意図された（例えば、所望される）場所を表し得る。例として、接触面３４８の基準場所ＬＲＥＦは、図３に示すレベル３１６でのピラー３３１での場所であり得る。
図４では、「ライン２７０から離れる」方向を示す矢印は、メモリデバイス２００内の接触面３４８の場所が、ライン２７０から離れる方向で、基準場所ＬＲＥＦ（例えば、意図された場所）から（例えば、プロセス変動のために）逸脱し得ることを示す。つまり、（メモリデバイス２００が形成された後の）ｚ次元の部分３４３の長さは、接触面３４８がライン２７０から離れる方向で基準場所ＬＲＥＦから移動する（例えば、シフトする）場合、部分３４３の意図された長さよりも大きくなるであろう。部分３４３の長さは、部分３４３を形成する導電プラグ（例えば、ｎ型材料）の長さであり得る。部分３４３の意図された長さは、ライン２７０から、基準場所ＬＲＥＦ（例えば、意図された場所）での
接触面３４８の場所まで測定できる。
図４では、「ライン２７０に向かう」方向を示す矢印は、メモリデバイス２００内の接触面３４８の場所が、ライン２７０に向かう方向で、基準場所ＬＲＥＦ（例えば、意図された場所）から（例えば、プロセス変動のために）逸脱し得ることを示す。つまり、（メモリデバイス２００が形成された後の）ｚ次元の部分３４３の長さは、接触面３４８がライン２７０に向かう方向で基準場所ＬＲＥＦから移動する（例えば、シフトする）場合、部分３４３の意図された長さに満たないであろう。
図４では、曲線４０１及び４０２は、メモリデバイス２００内の消去ＧＩＤＬ電流の量に対する接触面３４８の場所の（例えば、プロセス変動のための）逸脱の影響を示す２つの例となる状況を表す。曲線４０１は、ライン２８０＿１Ａ及びトランジスタ２８６（図３）が、メモリデバイス２００から取り除かれる状況（例えば、ライン２８０＿１Ａ及びトランジスタ２８６のないメモリデバイス２００）を示す。曲線４０２は、ライン２８０＿１Ａ及びトランジスタ２８６が、図２Ａ〜図３に示されるメモリデバイス２００に含まれる状況を示す。
（メモリデバイス２００内にライン２８０＿１Ａ及びトランジスタ２８６がない）曲線４０１により示すように、接触面３４８の場所が変わり、基準場所ＬＲＥＦからライン２７０に向かって移動する（ライン２７０のより近くに移動する）場合に、消去ＧＩＤＬ電流の量はより少なくなる。より少ない量の消去ＧＩＤＬは、メモリデバイス２００の消去動作を悪化させ得る。
対照的に、（メモリデバイス２００内にライン２８０＿１Ａ及びトランジスタ２８６を有する）曲線４０２により示すように、接触面３４８の場所が変わり、ライン２７０から離れる（より遠くに）またはライン２７０に向かう（より近くに）かのどちらかの方向で基準場所ＬＲＥＦから移動する場合、消去ＧＩＤＬ電流の量は比較的変更されないまま（例えば、安定したまま）となる。さらに、曲線４０２は、曲線４０１よりもより多い量の消去ＧＩＤＬ電流をも示し、ライン２８０＿１Ａ及びトランジスタ２８６を有するそのメモリデバイス２００が、ライン２８０＿１Ａ及びトランジスタ２８６のないメモリデバイス２００よりも多くの消去ＧＩＤＬ電流を生成し得ることを意味する。
要するに、メモリデバイス２００内にライン２８０＿１Ａ及びトランジスタ２８６を含めることにより、ライン２８０＿１Ａ及びトランジスタ２８６がメモリデバイス２００内に含まれない状況と比較すると、比較的より多い量の消去電流をメモリデバイス２００で生成できる。したがって、メモリデバイス２００内にライン２８０＿１Ａ及びトランジスタ２８６を含めることにより、メモリデバイス２００の消去動作を改善できる。さらに、メモリデバイス２００内にライン２８０＿１Ａ及びトランジスタ２８６を含めることにより、消去ＧＩＤＬ電流の量をメモリデバイス２００で比較的変化しないままにすることができるので、メモリデバイス２００の動作（例えば、消去動作）が接触面３４８の場所の変動に影響されることが少なくなり得る。これは、メモリデバイス２００の信頼性を高めることができる。
図５Ａは、本明細書に記載するいくつかの実施形態に係る、図２Ａのメモリデバイス２００の変形であり得る、メモリデバイス５００の一部分のブロック図を示す。メモリデバイス５００は、メモリデバイス２００の要素と類似したまたは同一の要素を含む。簡略にするために、メモリデバイス５００（図５Ａ〜図６）とメモリデバイス２００（図２Ａ〜図３）との間の類似したまたは同一の要素の説明は繰り返さない。
メモリデバイス２００と５００の相違点は、デバイス２００及び５００の回路（例えば
、上部ＧＩＤＬ電流発生器回路）２８５＿１、２８５＿２、２８５＿３、及び２８５＿４ならびに回路（例えば、底部ＧＩＤＬ電流発生器回路）２８７＿１、２８７＿２、２８７＿３、及び２８７＿４に結合されたトランジスタゲートライン間の相違点を含む。図５Ａに示すように、メモリデバイス５００は、ライン（例えば、トランジスタゲートライン）２８０＿１Ａ、２８０＿２Ａ、２８０＿３Ａ、及び２８０＿４Ａならびに関連付けられたトランジスタ２８６を欠いている。しかしながら、メモリデバイス５００は、ライン（例えば、トランジスタゲートライン）２８９＿１Ａ及び２８９＿３Ａならびに関連付けられたトランジスタ２８８の追加を含む。
図５Ｂは、本明細書に記載するいくつかの実施形態に係る、図５Ａのメモリデバイス５００の概略図を示す。メモリデバイス５００は、図２Ｂのメモリデバイス２００の要素と類似したまたは同一の要素を含む。図５Ｂに示すように、回路（上部ＧＩＬＤ電流発生器回路）２８５＿１、２８５＿２、２８５＿３、及び２８５＿４のそれぞれは、トランジスタ２８６の１つを含み得る。簡略にするために、回路２８５＿１、２８５＿２、２８５＿３、及び２８５＿４のすべてより少ないものが、図５Ｂでラベルを付けられている。回路（底部ＧＩＬＤ電流発生器回路）２８７＿１、２８７＿２、２８７＿３、及び２８７＿４のそれぞれは、トランジスタ２８８の２つを含み得る。簡略にするために、回路２８７＿１、２８７＿２、２８７＿３、及び２８７＿４のすべてより少ないものが、図５Ｂでラベルを付けられている。ライン２８９＿１Ａ及び２８９＿３Ａは、トランジスタ２８８の中のそれぞれのトランジスタのゲートに結合され得る。
図５Ｃは、本明細書に記載するいくつかの実施形態に係る、ライン２７０、回路２８５＿１、２８５＿２、２８５＿３、２８５＿４、選択回路２４１、２４２、２４７、及び２４８、メモリセルストリング２３１、２３２、２３７、及び２３８、選択回路２４１’、２４２’、２４７’、及び２４８’、回路２８７＿１、２８７＿２、２８７＿３、及び２８７＿４、ならびにライン２９９を含んだ図５Ｂのメモリデバイス５００の一部分の概略図を示す。図５Ｃに示すように、選択回路２４１’、２４２’、２４７’、及び２４８’のそれぞれの選択ゲート２６３及び２６４は、ライン２９９と、メモリセルストリング２３１、２３２、２３７、及び２３８の中のそれぞれのメモリセルストリングとの間のトランジスタ２８８の中の２つのトランジスタと直列で結合できる。
図５Ｄは、本明細書に記載するいくつかの実施形態に係る、例となる消去動作、書き込み動作、及び読み取り動作中のメモリデバイス５００（図５Ａ〜図５Ｃ）の信号ＢＬ０、ＢＬ１、ＢＬ２、ＧＧＢ、ＳＧＤＡ、ＳＧＤＢ、ＳＧＳＡ、ＳＧＳＢ、ＧＧ’Ａ、及びＧＧ’Ｂ、ならびにＳＲＣの例となる波形を示す。図５Ｄは、本明細書に記載するメモリデバイスの実施形態に重点を置くのに役立つように、メモリデバイス５００の他の信号（例えば、図５Ｃに示す信号）を省略する。消去動作、書き込み動作、及び読み取り動作中、省略した信号には、当業者にとって既知の値を有する電圧を提供することができる。
図５Ｄの波形は、信号ＧＧＡの省略及び信号ＧＧ’Ａの追加を除き、図２Ｄの波形に類似している。図５Ｄに示すように、信号ＧＧ’Ａの波形は、信号ＧＧＡ（図２Ｄ）の波形と同じであり得る。メモリデバイス５００の消去動作中、それぞれの回路２８５＿１、２８５＿２、２８５＿３、２８５＿４、２８７＿１、２８７＿２、２８７＿３、及び２８７＿４のトランジスタ２８６及び２８８は、ＧＩＤＬ電流を生成して消去動作を助けるように動作できる。例えば、消去動作中にトランジスタ２８６及び２８８によって生成されるＧＩＤＬ電流は、選択したブロックのメモリセルストリングのメモリセル内の情報が消去されるのに備えて、選択したブロックでのメモリセルストリングの本体の充電を加速し得る。
図６は、本明細書に記載するいくつかの実施形態に係る、メモリデバイス５００の一部
分の構造の側面図を示す。図６のメモリデバイス５００の構造は、図５Ｃに示すメモリデバイス５００の概略図の一部に対応する。図６に示すメモリデバイス５００の部分は、図３のメモリデバイス２００の要素と類似したまたは同一の要素を含む。メモリデバイス２００（図３）とメモリデバイス５００（図６）の相違点は、回路２８５＿１Ａでのライン２８０＿１Ａ及び関連付けられたトランジスタ２８６の省略、ならびに回路２８７＿１でのライン２８９＿１Ａ及び関連付けられたトランジスタ２８８の追加を含む。図６に示すように、ライン（例えば、トランジスタゲートライン）２８９＿１Ａと関連付けられたトランジスタ２８８は、ピラー３３１のセグメント（レベル６０６のセグメント）に沿ってレベル６０６に位置し得る。また、ライン２８９＿１Ａは、ピラー３３１のセグメント（レベル６０６のセグメント）に沿ってレベル６０６に位置し得る。
図６に示すように、メモリデバイス５００は、ピラー３３１に接触面６４８を含む。接触面６４８は、部分３４６（例えば、部分３４６の材料（例えば、部分３４６を形成するｎ型ドープ領域））が部分３４４に接する（例えば、部分３４４の材料に接する）場所である。図６は、接触面６４８がほぼレベル６０６に位置する（例えば、位置決めされる）例を示す。しかしながら、接触面６４８は、ピラー３３１の別の場所に（例えば、レベル３０７と６０６との間の場所に）位置し得る（例えば、位置決めされ得る）。図７に関して後述するように、メモリデバイス５００の構造により、その動作（例えば、消去動作）が、プロセス変動（メモリデバイス５００を形成するプロセス）に影響されることが少ないようにすることができる。これにより、メモリデバイス５００は、接触面６４８の場所が（例えば、プロセス変動のために）その意図された場所から逸脱する場合にも、その動作を維持できるようになる。
図７は、本明細書に記載するいくつかの実施形態に係る、接触面６４８の場所（例えば、位置）と、図６のメモリデバイス５００の消去動作中に生成される消去ＧＩＤＬ電流との間の例となる関係性を示すグラフである。以下の説明は、図６及び図７を参照する。図７では、基準場所ＬＲＥＦは、消去ＧＩＤＬ電流が（例えば、設計シミュレーションに基づいて）メモリデバイス５００の消去動作のための意図された量（例えば、所望される量）となると予想される接触面６４８の意図された（例えば、所望された）場所を表し得る。例として、接触面６４８の基準場所ＬＲＥＦは、図６に示すレベル６０６でのピラー３３１での場所であり得る。
図７では、「ライン２９９から離れる」方向を示す矢印は、メモリデバイス５００内の接触面６４８の場所が、ライン２９９から離れる方向で、基準場所ＬＲＥＦ（例えば、意図された場所）から（例えば、プロセス変動のために）逸脱し得ることを示す。つまり、（メモリデバイス５００が形成された後の）ｚ次元の部分３４６の長さは、接触面６４８がライン２９９から離れる方向で基準場所ＬＲＥＦから移動する（例えば、シフトする）場合、部分３４６の意図された長さよりも大きくなるであろう。部分３４６の長さは、部分３４６を形成する拡散領域（例えば、ｎ型ドープ領域）の長さであり得る。部分３４６の意図された長さは、ライン２９９から、基準場所ＬＲＥＦ（例えば、意図された場所）での接触面６４８の場所まで測定できる。
図７では、「ライン２９９に向かう」方向を示す矢印は、メモリデバイス５００内の接触面６４８の場所が、ライン２９９に向かう方向で、基準場所ＬＲＥＦ（例えば、意図された場所）から（例えば、プロセス変動のために）逸脱し得ることを示す。つまり、（メモリデバイス２００が形成された後の）ｚ次元の部分３４６の長さは、接触面６４８がライン２９９に向かう方向で基準場所ＬＲＥＦから移動する（例えば、シフトする）場合、部分３４６の意図された長さに満たないであろう。
図７では、曲線７０１及び７０２は、メモリデバイス５００内の消去ＧＩＤＬ電流の量
に対する接触面６４８の場所の（例えば、プロセス変動のための）逸脱の影響を示す２つの例となる状況を表す。曲線７０１は、ライン２８９＿１Ａ及びトランジスタ２８８（図６）が、メモリデバイス５００から取り除かれた状況（例えば、ライン２８９＿１Ａ及びトランジスタ２８８のないメモリデバイス５００）を示す。曲線７０２は、ライン２８９＿１Ａ及びトランジスタ２８８が、図５Ａ〜図６に示されるメモリデバイス５００に含まれる状況を示す。
（メモリデバイス５００内にライン２８９＿１Ａ及びトランジスタ２８８がない）曲線７０１により示すように、接触面６４８の場所が変わり、基準場所ＬＲＥＦからライン２９９に向かって移動する（ライン２９９のより近くに移動する）場合に、消去ＧＩＤＬ電流の量はより少なくなる。より少ない量の消去ＧＩＤＬは、メモリデバイス５００の消去動作を悪化させ得る。
対照的に、（メモリデバイス５００内にライン２８９＿１Ａ及びトランジスタ２８８を有する）曲線７０２により示すように、接触面６４８の場所が変わり、ライン２９９から離れる（より遠くに）またはライン２９９に向かう（より近くに）かのどちらかの方向で基準場所ＬＲＥＦから移動する場合、消去ＧＩＤＬ電流の量は比較的変更されないまま（例えば、安定したまま）となる。
要するに、メモリデバイス５００にライン２８９＿１Ａ及びトランジスタ２８８を含めることより、消去ＧＩＤＬ電流の量は、メモリデバイス５００内で比較的変化しないままとなることができる。したがって、メモリデバイス５００の動作（例えば、消去動作）が、接触面６４８の場所の変動に影響されることが少なくなり得る。これは、メモリデバイス５００の信頼性を高めることができる。
図８Ａは、本明細書に記載するいくつかの実施形態に係る、図２Ａのメモリデバイス２００及び図５Ａのメモリデバイス５００の変形であり得る、メモリデバイス８００の一部分のブロック図を示す。メモリデバイス８００は、メモリデバイス２００及び５００の要素と類似したまたは同一の要素を含む。簡略にするために、メモリデバイス８００とメモリデバイス２００及び５００との間の類似したまたは同一の要素の説明は繰り返さない。
メモリデバイス８００は、メモリデバイス２００及び５００の組み合わせを含み得る。例えば、メモリデバイス８００の回路（例えば、上部ＧＩＤＬ電流発生器回路）２８５＿１、２８５＿２、２８５＿３、及び２８５＿４は、メモリデバイス２００（図２Ａ）の回路と同じであり得、メモリデバイス８００の回路（例えば、底部ＧＩＤＬ電流発生器回路）２８７＿１、２８７＿２、２８７＿３、及び２８７＿４は、メモリデバイス５００（図５Ａ）の回路と同じであり得る。
図８Ｂは、本明細書に記載するいくつかの実施形態に係る、図８Ａのメモリデバイス８００の概略図を示す。メモリデバイス８００は、図２Ｂのメモリデバイス２００及び図５Ｂのメモリデバイス５００の要素と類似したまたは同一の要素を含む。図８Ｂに示すように、回路２８５＿１、２８５＿２、２８５＿３、及び２８５＿４のそれぞれは、（図２Ｂのメモリデバイス２００のトランジスタと同じである）トランジスタ２８６の２つを含み得、回路２８７＿１、２８７＿２、２８７＿３、及び２８７＿４のそれぞれは、（図５Ｂのメモリデバイス５００のトランジスタと同じであるトランジスタ２８８の２つを含み得る。
図８Ｃは、本明細書に記載するいくつかの実施形態に係る、ライン２７０、回路２８５＿１、２８５＿２、２８５＿３、２８５＿４、選択回路２４１、２４２、２４７、及び２４８、メモリセルストリング２３１、２３２、２３７、及び２３８、選択回路２４１’、
２４２’、２４７’、及び２４８’、回路２８７＿１、２８７＿２、２８７＿３、及び２８７＿４、ならびにライン２９９を含んだ図８Ｂのメモリデバイス８００の一部分の概略図を示す。
図８Ｄは、本明細書に記載するいくつかの実施形態に係る、例となる消去動作、書き込み動作、及び読み取り動作中のメモリデバイス８００（図８Ａ〜図８Ｃ）の信号ＢＬ０、ＢＬ１、ＢＬ２、ＧＧＡ、ＧＧＢ、ＳＧＤＡ、ＳＧＤＢ、ＳＧＳＡ、ＳＧＳＢ、ＧＧ’Ａ、ＧＧ’Ｂ、及びＳＲＣの例となる波形を示す。図８Ｄは、本明細書に記載するメモリデバイスの実施形態に重点を置くのに役立つために、メモリデバイス８００の他の信号（例えば、図８Ｃに示す信号）を省略する。消去動作、書き込み動作、及び読み取り動作中、省略した信号には、当業者にとって既知の値を有する電圧を提供することができる。図８Ｄの波形は、図２Ｄ及び図５Ｄの波形部分と同じである。例えば、図８Ｄの信号ＧＧＡ及びＧＧＢの波形は、図２Ｄの信号ＧＧＡ及びＧＧＢの波形と同じである。図８Ｄの信号ＧＧ’Ａ及びＧＧ’Ｂの波形は、図５Ｄの信号ＧＧ’Ａ及びＧＧ’Ｂの波形と同じである。
図９は、本明細書に記載するいくつかの実施形態に係る、メモリデバイス８００の一部分の構造の側面図を示す。図９のメモリデバイス８００の構造は、図８Ｃに示すメモリデバイス８００の概略図の一部に対応する。図９に示すメモリデバイス８００の部分は、図３のメモリデバイス２００及び図６のメモリデバイス５００の要素と類似したまたは同一の要素を含む。例えば、図９に示すように、ライン２８０＿１Ａ及び２８０＿１Ｂならびにトランジスタ２８６は、図３のライン２８０＿１Ａ及び２８０＿１Ｂならびにトランジスタ２８６と同じであり、図９のライン２８９＿１Ａ及び２８９＿１Ｂならびにトランジスタ２８８は、図６のライン２８９＿１Ａ及び２８９＿１Ｂならびにトランジスタ２８８と同じである。メモリデバイス８００（図８Ａ〜図９）は、図２Ａ〜図７を参照して上述したメモリデバイス２００及び５００の改善に類似した改善を有し得る。
図１０、図１１、及び図１２は、本明細書に記載するいくつかの実施形態に係る、メモリデバイス１０００を形成する例となるプロセスにおける逐次段階を示す。図１０〜図１２に関して説明するプロセスは、図１〜図９を参照して上述したメモリデバイス２００（図３）、メモリデバイス５００（図６）、及びメモリデバイス８００（図９）を形成するために使用できる。メモリデバイス１０００を形成するプロセスのいくつか及びメモリデバイス１０００の要素のいくつかは、当業者が容易に知ることができ得る。したがって、本明細書に記載する実施形態に重点を置くのに役立てるために、図１０〜図１２に示すメモリデバイス１０００を形成するプロセスのいくつか、及びメモリデバイス１０００を完成するための追加のプロセスは省略される。さらに、簡略にするために、図２Ａ〜図１２のメモリデバイスの中の類似するまたは同一の要素は、同じラベルを付す。
図１０は、材料３５５’及び１００２が、ライン（例えば、ソース）２９９及び基板３９０上で形成された後のメモリデバイス１０００を示す。材料３５５’及び１００２を形成することは、ライン２９９及び基板３９０の上に交互となる誘電材料（例えば、交互になる材料３５５’の層及び材料１００２の層）を付着させることを含み得る。材料３５５’は、ケイ素の酸化物（例えば、二酸化ケイ素ＳｉＯ２）を含み得る。材料１００２は、ケイ素及び窒素の組み合わせ（例えば、窒化シリコンＳｉＮＯ４）を含み得る。材料１００２は、メモリデバイス１０００のレベル６０６及び３０７〜３１７のそれぞれで形成され得る（例えば、材料１００２の各層は、レベル６０６及び３０７〜３１７の中のそれぞれのレベルで形成され得る）。
図１０に示すように、材料３５５’は、それぞれの距離（垂直距離）Ｄ１、Ｄ１’、Ｄ１”、Ｄ２、Ｄ２’、Ｄ３、Ｄ４、及びＤ４’によって画定される（例えば、それぞれの距離に等しい）それぞれの厚さを有するように形成され得る。距離Ｄ１、Ｄ１’、Ｄ１”
、Ｄ２、Ｄ２’、Ｄ３、Ｄ４、及びＤ４’は、図３、図６、及び図９の距離と同じである。図３、図６、及び図８に関して上述したように、距離Ｄ１、Ｄ１’、Ｄ１”、Ｄ２、Ｄ２’、Ｄ３、Ｄ４、及びＤ４’は、同じであり得る（例えば、実質的に等しくあり得る）。したがって、図１０では、材料３５５’の厚さは、同じであり得る（例えば、実質的に等しくあり得る）。
材料１００２は、同じであり得る（例えば、実質的に等しくあり得る）それぞれの厚さＴ１、Ｔ２、Ｔ２’、Ｔ３、及びＴ３’を有するように形成され得る。厚さＴ１、Ｔ２、Ｔ２’、Ｔ３、及びＴ３’は、図３、図６、及び図９に示す厚さと同じである。図１０では、（２本の破線間の）場所１０３１は、材料３３５’及び１００２が（後述する）材料３３５’及び１００２に穴を形成するために取り除かれる場所を示す。
図１１は、メモリデバイス１０００のいくつかの要素が形成された後のメモリデバイス１０００を示す。係るメモリ要素は、ピラー３３１の一部分、メモリセルストリング２３１、制御ライン２２００、２２１０、２２２０、及び２２３０、ライン（例えば、トランジスタゲートライン）２８０＿１Ａ及び２８０＿１Ｂ、選択ライン２８１Ａ及び２８１Ｂ、２８１’Ａ、及び２８１’Ｂ、ならびにライン（例えば、トランジスタゲートライン）２８９＿１Ａ及び２９０＿１Ｂ、構造３３０、ならびにメモリデバイス２００（図３）、メモリデバイス５００（図６）、及びメモリデバイス８００（図９）の要素に類似し得る（図１１に示す）他の要素を含む。
図１１のメモリデバイス１０００の要素を形成することは、例えばダマシンプロセスまたは他のプロセス等のプロセスを使用することを含み得る。例えば、材料３５５’及び１００２（図１０）が形成された後、穴（図１１には示さない垂直開口部）が場所１０３１（図１０）で材料３５５’及び１００２に形成され得る。穴は、場所１０３１（図１０）で材料３５５’及び１００２の部分を（例えば、エッチングによって）取り除き、（穴が形成されなかった図１１の誘電体３５５の材料である）材料３５５’の残りの部分を残し、それぞれのレベル６０６及び３０７〜３１７で材料１００２（図１１には示さない）の残りの部分を残すことによって形成できる。穴の底部は、ライン２９９に（例えば、ライン２９９の上面に）あり得る。穴が形成された後、図１１に示すように、（構造３３０を含む）メモリセルストリング２３１が穴の場所に形成され得る。メモリデバイス１０００の他の構造（例えば、部分３４４、３４５、３４６、及びピラー３３１の部分３４３の部分）も、穴の場所に形成され得る。
ピラー３３１及び構造３３０の部分が形成された後、（穴が形成されなかった）材料１００２の残りの部分は（例えば、エッチングによって）取り除かれ得る。材料１００２を取り除くことは、材料３５５’の残りの部分に、及び材料１００２の残りの部分にスリット（例えば、図１１に示さない）を形成することを含み得る。係るスリット（例えば、垂直開口部）は、メモリデバイス１０００を形成するために使用されるダマシンプロセスの一部であり得る。スリットが形成された後、材料１００２を、その後スリットを通してエッチングで取り除き、それによって材料１００２が（その除去の前に）あったレベル６０６及び３０７〜３１７のそれぞれの場所に空孔（例えば、空間）を残すことができる。材料１００２（図１０）の厚さが（上述したように）同じであり得るので、材料１００２が取り除かれた空間も同じ厚さ（例えば、同じ垂直距離）を有し得る。
材料１００２の除去後、導体材料（例えば、タングステン等の金属、または他の導体材料）が、材料１００２が取り除かれた空孔（例えば、レベル６０６及び３０７〜３１７のそれぞれでの空間）内に形成され得る（例えば、充填され得る）。図１１に示すように、レベル６０６及び３０７〜３１７の導体材料は、メモリデバイス１０００のそれぞれのライン（例えば、トランジスタゲートライン）２８０＿１Ａ及び２８０＿１Ｂ、選択ライン
２８１Ａ及び２８１Ｂ、制御ライン２２００、２２１０、２２２０、及び２２３０、選択ライン２８１’Ａ及び２８１’Ｂ、ならびにライン（例えば、トランジスタゲートライン）２８９＿１Ａ及び２８９＿１Ｂを形成する。
したがって、上述したように、メモリデバイス１０００のライン２８０＿１Ａ及び２８０＿１Ｂ、選択ライン２８１Ａ及び２８１Ｂ、制御ライン２２００、２２１０、２２２０、及び２２３０、選択ライン２８１’Ａ及び２８１’Ｂ、ならびにライン２８９＿１Ａ及び２８９＿１Ｂは、同時に形成され得る（同じプロセスステップ（例えば、同じ付着ステップ）で形成され得る）。さらに、ライン２８０＿１Ａ及び２８０＿１Ｂ、選択ライン２８１Ａ及び２８１Ｂ、制御ライン２２００、２２１０、２２２０、及び２２３０、選択ライン２８１’Ａ及び２８１’Ｂ、ならびにライン２８９＿１Ａ及び２８９＿１Ｂも、同じ導体材料（例えば、金属または他の導体材料）から形成され得る。
図１２は、メモリデバイス１０００の他の要素が形成された後のメモリデバイス１０００を示す。係る要素は、ピラー３３１を完成するための部分３４３での追加の導体材料、及びメモリデバイス１０００の他の部分（例えば、ライン２７０）を含む。
図１２に示すように、メモリデバイス１０００は、図９のメモリデバイス８００の要素と類似したまたは同一である要素を含み得る。したがって、メモリデバイス１０００を形成するプロセスを、図９のメモリデバイス８００を形成するために使用できる。当業者は、図１０〜図１２に関して上述したメモリデバイス１０００を形成するプロセスに類似したプロセスを、メモリデバイス２００（図６）及びメモリデバイス８００（図９）を形成するためにも使用できることを容易に認識するであろう。
装置（例えば、メモリデバイス１００、２００、５００、８００、及び１０００）ならびに方法（例えば、メモリデバイス１００、２００、５００、及び８００と関連付けられた操作方法、ならびにこれらのメモリデバイスを形成する方法（例えば、プロセス）の例示説明は、多様な実施形態の構造の一般的な理解を提供することを目的とし、本明細書に記載する構造を利用する可能性がある装置のすべての要素及び特徴の完全な説明を提供することを目的としていない。本明細書の装置は、例えば、デバイス（例えば、メモリデバイス１００、２００、５００、８００、及び１０００のいずれか）またはメモリデバイス１００、２００、５００、８００、及び１０００のいずれか等のデバイスを含む、システム（例えば、コンピュータ、携帯電話、または他の電子システム）のどちらかを指す。
図１〜図１２を参照して上述した構成要素のいずれも、ソフトウェアによるシミュレーションを含んだいくつかの方法で実施され得る。したがって、上述した装置（例えば、メモリデバイス１００、２００、５００、８００、及び１０００、または例えば制御ユニット１１６（図１）等のこれらのメモリデバイスの制御ユニットを含んだこれらのメモリデバイスのそれぞれの部分）は、本明細書ですべて「複数のモジュール」（または１つの「モジュール」）として特徴付けられてよい。係るモジュールは、多様な実施形態の特定の実施態様のために所望されるように、及び／または必要に応じて、ハードウェア回路、シングルプロセッサ及び／またはマルチプロセッサ回路、メモリ回路、ソフトウェアプログラムモジュール及びオブジェクト及び／またはファームウェア、ならびにその組み合わせを含んでよい。例えば、係るモジュールは、例えばソフトウェア電気信号シミュレーションパッケージ、電力使用量及び範囲シミュレーションパッケージ、キャパシタンス−インダクタンスシミュレーションパッケージ、消費電力／放熱シミュレーションパッケージ、信号送信−受信シミュレーションパッケージ等のシステム動作シミュレーションパッケージ、及び／または多様な可能性のある実施形態を操作するまたはその動作をシミュレーションするために使用されるソフトウェアとハードウェアの組み合わせに含まれてよい。
メモリデバイス１００、２００、５００、８００、及び１０００は、例えば高速コンピュータ、通信及び信号処理回路、シングルプロセッサまたはマルチプロセッサモジュール、単一または複数の組み込みプロセッサ、マルチコアプロセッサ、メッセージ情報スイッチ、ならびに多層、マルチチップモジュールを含んだアプリケーションに特有のモジュール等の装置（例えば、電子回路）に含まれてよい。係る装置は、例えば、テレビ、携帯電話、パーソナルコンピュータ（例えば、ラップトップコンピュータ、デスクトップコンピュータ、ハンドヘルドコンピュータ、タブレットコンピュータ等）、ワークステーション、ラジオ、ビデオプレーヤ、オーディオプレーヤ（例えば、ＭＰ３（Ｍｏｔｉｏｎ Ｐｉｃｔｕｒｅ Ｅｘｐｅｒｔｓ Ｇｒｏｕｐ，Ａｕｄｉｏ Ｌａｙｅｒ ３）プレーヤ）、車両、医療機器（例えば、心臓モニタ、血圧モニタ等）、セットトップボックス、及びその他のもの等のさまざまな他の装置（例えば、電子システム）中のサブコンポーネントとしてさらに含まれてよい。
図１〜図１２を参照して上述した実施形態は、装置、ならびに係る装置を使用及び形成する方法を含む。該装置のうちの１つの装置は、装置のそれぞれの第１のレベル及び第２のレベルに位置する第１の導体材料及び第２の導体材料、第１の導体材料と第２の導体材料との間で伸長する長さを含んだピラー、ピラーに沿って位置するメモリセル及び制御ライン、第１の導体材料とメモリセルとの間でピラーに沿って位置する第１の選択ゲート及び第１の選択ライン、第１の導体材料と第１の選択ラインとの間でピラーに沿って位置する第２の選択ゲート及び第２の選択ライン、第１の導体材料と第１の選択ラインとの間でピラーに沿って位置する第１のトランジスタ及び第１のトランジスタゲートライン、ならびに第１の導体材料と第１のトランジスタとの間でピラーに沿って位置する第２のトランジスタ及び第２のトランジスタゲートラインを含む。追加の装置及び方法を含んだ他の実施形態が記載される。
上記の説明及び図面は、当業者が本発明の実施形態を実施できるようにするために本発明のいくつかの実施形態を例示説明する。他の実施形態は、構造的変更、論理的変更、電気的変更、プロセス変更、及び他の変更を組み込んでよい。例は、単に可能性のある変形を代表するものに過ぎない。いくつかの実施形態の部分及び特徴は、他の部分及び特徴に含まれてよい、または他の部分及び特徴の代わりとなってよい。多くの他の実施形態は、上述の説明を読み、理解すると当業者に明らかになるであろう。
図２Ｂ、図２Ｃ、及び図２Ｄを参照してより詳細に説明するように、回路２８５＿１、２８５＿２、２８５＿３、及び２８５＿４、ならびに回路２８７＿１、２８７＿２、２８７＿３、２８７＿４は、メモリデバイス２００の消去動作を改善するのに役立てるためにＧＩＤＬ電流を生成するために使用され得る。したがって、回路２８５＿１、２８５＿２、２８５＿３、及び２８５＿４は、電流発生器回路（例えば、上部ＧＩＤＬ電流発生器回路）と称することができ、回路２８７＿１、２８７＿２、２８７＿３、２８７＿４も電流発生器回路（例えば、底部ＧＩＤＬ電流発生器回路）称することができる。図２Ａでは、「Ｃ．Ｇ．回路」は、「電流発生器回路」を表す。
図５Ｂは、本明細書に記載するいくつかの実施形態に係る、図５Ａのメモリデバイス５００の概略図を示す。メモリデバイス５００は、図２Ｂのメモリデバイス２００の要素と類似したまたは同一の要素を含む。図５Ｂに示すように、回路（上部ＧＩＤＬ電流発生器回路）２８５＿１、２８５＿２、２８５＿３、及び２８５＿４のそれぞれは、トランジスタ２８６の１つを含み得る。簡略にするために、回路２８５＿１、２８５＿２、２８５＿３、及び２８５＿４のすべてより少ないものが、図５Ｂでラベルを付けられている。回路（底部ＧＩＤＬ電流発生器回路）２８７＿１、２８７＿２、２８７＿３、及び２８７＿４のそれぞれは、トランジスタ２８８の２つを含み得る。簡略にするために、回路２８７＿１、２８７＿２、２８７＿３、及び２８７＿４のすべてより少ないものが、図５Ｂでラベルを付けられている。ライン２８９＿１Ａ及び２８９＿３Ａは、トランジスタ２８８の中のそれぞれのトランジスタのゲートに結合され得る。
図７では、「ライン２９９に向かう」方向を示す矢印は、メモリデバイス５００内の接触面６４８の場所が、ライン２９９に向かう方向で、基準場所ＬＲＥＦ（例えば、意図された場所）から（例えば、プロセス変動のために）逸脱し得ることを示す。つまり、（メモリデバイス５００が形成された後の）ｚ次元の部分３４６の長さは、接触面６４８がライン２９９に向かう方向で基準場所ＬＲＥＦから移動する（例えば、シフトする）場合、部分３４６の意図された長さに満たないであろう。
図１０に示すように、材料３５５’は、それぞれの距離（垂直距離）Ｄ１、Ｄ１’、Ｄ１”、Ｄ２、Ｄ２’、Ｄ３、Ｄ４、及びＤ４’によって画定される（例えば、それぞれの距離に等しい）それぞれの厚さを有するように形成され得る。距離Ｄ１、Ｄ１’、Ｄ１”、Ｄ２、Ｄ２’、Ｄ３、Ｄ４、及びＤ４’は、図３、図６、及び図９の距離と同じである。図３、図６、及び図９に関して上述したように、距離Ｄ１、Ｄ１’、Ｄ１”、Ｄ２、Ｄ２’、Ｄ３、Ｄ４、及びＤ４’は、同じであり得る（例えば、実質的に等しくあり得る）。したがって、図１０では、材料３５５’の厚さは、同じであり得る（例えば、実質的に等しくあり得る）。
材料１００２は、同じであり得る（例えば、実質的に等しくあり得る）それぞれの厚さＴ１、Ｔ２、Ｔ２’、Ｔ３、及びＴ３’を有するように形成され得る。厚さＴ１、Ｔ２、Ｔ２’、Ｔ３、及びＴ３’は、図３、図６、及び図９に示す厚さと同じである。図１０では、（２本の破線間の）場所１０３１は、材料３５５’及び１００２が（後述する）材料３５５’及び１００２に穴を形成するために取り除かれる場所を示す。
図１２に示すように、メモリデバイス１０００は、図９のメモリデバイス８００の要素と類似したまたは同一である要素を含み得る。したがって、メモリデバイス１０００を形成するプロセスを、図９のメモリデバイス８００を形成するために使用できる。当業者は、図１０〜図１２に関して上述したメモリデバイス１０００を形成するプロセスに類似したプロセスを、メモリデバイス２００（図３）及びメモリデバイス５００（図６）を形成するためにも使用できることを容易に認識するであろう。

Claims (31)

  1. 装置であって、
    前記装置の第１のレベルに位置する第１の導体材料と、
    前記装置の第２のレベルに位置する第２の導体材料と、
    前記第１のレベルと前記第２のレベルとの間に伸長する長さを含み、前記第１の導体材料及び前記第２の導体材料と接触するピラーと、
    前記ピラーに沿って位置するメモリセル及び制御ラインと、
    前記第１の導体材料と前記メモリセルとの間で前記ピラーに沿って位置する第１の選択ゲート及び第１の選択ラインと、
    前記第１の導体材料と前記第１の選択ラインとの間で前記ピラーに沿って位置する第２の選択ゲート及び第２の選択ラインと、
    前記第１の導体材料と前記第１の選択ラインとの間で前記ピラーに沿って位置する第１のトランジスタ及び第１のトランジスタゲートラインと、
    前記第１の導体材料と前記第１のトランジスタとの間で前記ピラーに沿って位置する第２のトランジスタ及び第２のトランジスタゲートラインと、
    を備える、前記装置。
  2. 前記ピラーが、前記ピラーの前記長さの方向に伸長する長さを有する誘電性部、及び前記ピラーの前記長さの前記方向に伸長する長さを有する導電チャネルを含み、前記導電チャネルが、前記誘電性部の少なくとも一部を囲む、請求項１に記載の装置。
  3. 前記ピラーが、前記誘電性部と前記第１の導体材料との間に導電性部を含み、前記導電性部が、接触面で前記誘電性部に接触し、前記接触面が前記第１のトランジスタゲートラインと前記第２のトランジスタゲートラインのレベル間のレベルに位置する、請求項２に記載の装置。
  4. 前記制御ラインが、第１の制御ライン及び第２の制御ラインを含み、前記第１の制御ライン及び前記第２の制御ラインのそれぞれが第１の厚さを有し、
    前記第１の選択ライン及び前記第２の選択ラインのそれぞれが第２の厚さを有し、
    前記第１のトランジスタゲートライン及び前記第２のトランジスタゲートラインのそれぞれが、第３の厚さを有し、前記第１の厚さ、前記第２の厚さ、及び前記第３の厚さが同じである、
    請求項１に記載の装置。
  5. 前記制御ラインが、第１の制御ライン及び第２の制御ラインを含み、前記第１の制御ラインが、前記第２の制御ラインに隣接し、かつ前記ピラーの前記長さの方向で第１の距離だけ、前記第２の制御ラインから分離され、
    前記第１の選択ラインが、前記ピラーの前記長さの前記方向で第２の距離だけ、前記第２の制御ラインから分離され、
    前記第２の選択ラインが、前記ピラーの前記長さの前記方向で第３の距離だけ、前記第１の選択ラインから分離され、
    前記第１のトランジスタが、前記ピラーの前記長さの前記方向で第４の距離だけ、前記第２の選択ラインから分離され、
    前記第２のトランジスタが、前記ピラーの前記長さの前記方向で第５の距離だけ、前記第１のトランジスタから分離され、前記第１の距離、前記第２の距離、前記第３の距離、前記第４の距離、及び前記第５の距離が同じである、
    請求項１に記載の装置。
  6. 前記第１のトランジスタ及び前記第２のトランジスタが、前記装置の電流発生器回路の
    一部である、請求項１に記載の装置。
  7. 前記制御ライン、前記第１の選択ライン及び前記第２の選択ライン、ならびに第１のトランジスタゲートライン及び第２のトランジスタゲートラインが同じ材料を含む、請求項１に記載の装置。
  8. 前記制御ライン、前記第１の選択ライン及び前記第２の選択ライン、ならびに第１のトランジスタゲートライン及び第２のトランジスタゲートラインのそれぞれの材料が金属である、請求項１に記載の装置。
  9. 前記制御ライン、前記第１の選択ライン及び前記第２の選択ライン、ならびに第１のトランジスタゲートライン及び第２のトランジスタゲートラインが、同じ距離だけ、前記ピラーの導電チャネルから分離される、請求項１に記載の装置。
  10. 前記メモリセルのそれぞれが情報を記憶するように構成された構造を含み、前記構造が誘電体構造である、請求項１に記載の装置。
  11. 前記メモリセルのそれぞれが情報を記憶するように構成された構造を含み、前記構造が多結晶シリコン構造である、請求項１に記載の装置。
  12. データライン及びソースをさらに備え、前記第１の材料が、前記データラインの部分であり、前記第２の材料が、前記ソースの部分である、請求項１に記載の装置。
  13. データライン及びソースをさらに備え、前記第１の材料が前記ソースの部分であり、前記第２の材料が前記データラインの部分である、請求項１に記載の装置。
  14. 前記第２の導体材料と前記メモリセルとの間で前記ピラーに沿って位置する第３の選択ラインと、
    前記第２の導体材料と前記第３の選択ラインとの間で前記ピラーに沿って位置する第４の選択ラインと、
    前記第２の導体材料と前記第４の選択ラインとの間で前記ピラーに沿って位置する第３のトランジスタ及び第３のトランジスタゲートラインと、
    をさらに備える、請求項１に記載の装置。
  15. 前記第２の導体材料と前記第３のトランジスタとの間で前記ピラーに沿って位置する第４のトランジスタ及び第４のトランジスタゲートラインと、をさらに備える、請求項１４に記載の装置。
  16. 装置であって、
    第１の導電線と、
    前記第１の導電線と直列に結合された第１のトランジスタ及び第２のトランジスタと、前記第１のトランジスタ及び前記第２のトランジスタと直列に結合された第１の選択ゲート及び第２の選択ゲートであって、前記第１のトランジスタ及び前記第２のトランジスタが、前記第１の導電線と、前記第１の選択ゲート及び前記第２の選択ゲートとの間にある、前記第１の選択ゲート及び前記第２の選択ゲートと、
    前記第１の選択ゲート及び前記第２の選択ゲートと直列に結合されたメモリセルと、
    前記メモリセルと直列に結合された第３の選択ゲート及び第４の選択ゲートであって、前記メモリセルが、前記第１の選択ゲート及び前記第２の選択ゲートの１つと、前記第３の選択ゲート及び前記第４の選択ゲートの１つとの間にある、前記第３の選択ゲート及び前記第４の選択ゲートと、
    前記第３の選択ゲート及び前記第４の選択ゲートと直列に結合された第３のトランジスタと、
    前記第３のトランジスタと結合された第２の導電線であって、前記第３のトランジスタが、前記第２の導電線と、前記第３の選択ゲート及び前記第４の選択ゲートのうちの１つとの間にある、前記第２の導電線と、
    を備える、前記装置。
  17. 前記メモリセル、前記第１のトランジスタ、前記第２のトランジスタ、及び前記第３のトランジスタ、ならびに前記第１の選択ゲート、前記第２の選択ゲート、前記第３の選択ゲート、及び前記第４の選択ゲートが同じ構造を有する、請求項１６に記載の装置。
  18. 前記第１の導電線がデータラインを含み、前記第２の導電線がソースを含む、請求項１６に記載の装置。
  19. 前記第１の導電線がソースを含み、前記第２の導電線がデータラインを含む、請求項１６に記載の装置。
  20. 前記第３のトランジスタと前記第２の導電線との間で結合された第４のトランジスタをさらに備える、請求項１６に記載の装置。
  21. 方法であって、
    メモリデバイスの動作中に、第１の電圧を、前記メモリデバイスの第１のトランジスタに結合された第１のトランジスタゲートラインに印加することと、
    前記メモリデバイスの前記動作中に、第２の電圧を、前記メモリデバイスの第２のトランジスタに結合された第２のトランジスタゲートラインに印加することと、
    前記メモリデバイスの前記動作中に、第３の電圧を、前記メモリデバイスの第１の選択ゲートに結合された第１の選択ラインに印加することと、
    前記メモリデバイスの前記動作中に、第４の電圧を、前記メモリデバイスの第２の選択ゲートに結合された第２の選択ラインに印加することと、
    前記メモリデバイスの前記動作中に、第５の電圧を、前記メモリデバイスの第３の選択ゲートに結合された第３の選択ラインに印加することと、
    前記メモリデバイスの前記動作中に、第６の電圧を、前記メモリデバイスの第４の選択ゲートに結合された第４の選択ラインに印加することと、
    前記メモリデバイスの前記動作中に、第７の電圧を、前記メモリデバイスの第３のトランジスタに結合された第３のトランジスタゲートラインに印加することであって、前記第１のトランジスタ、前記第２のトランジスタ、及び前記第３のトランジスタ、ならびに第１の選択ゲート、第２の選択ゲート、第３の選択ゲート、及び第４の選択ゲートが、前記メモリデバイスの第１の導電線と第２の導電線との間で直列に結合される、前記印加することと、
    を含む、前記方法。
  22. 前記メモリデバイスの前記動作中に、前記第１の導電線及び前記第２の導電線の少なくとも１つに第８の電圧を印加することであって、前記第８の電圧の値が、前記第１の電圧、前記第２の電圧、前記第３の電圧、前記第４の電圧、前記第５の電圧、前記第６の電圧、及び前記第７の電圧のそれぞれの値よりも大きい、前記印加することと、をさらに含む、請求項２１に記載の方法。
  23. 前記第１の電圧、前記第２の電圧、及び前記第７の電圧のそれぞれの値が、前記第３の電圧、前記第４の電圧、前記第５の電圧、及び前記第６の電圧のそれぞれの値より小さい、請求項２１に記載の方法。
  24. 前記第３の電圧、前記第４の電圧、前記第５の電圧、及び前記第６の電圧が同じ値を有する、請求項２１に記載の方法。
  25. 前記第１の電圧、前記第２の電圧、及び前記第７の電圧が同じ値を有する、請求項２４に記載の方法。
  26. 方法であって、
    基板から外向きに伸長するピラーを形成することと、
    前記ピラーに沿ってメモリセル及び制御ラインを形成することと、
    前記ピラーに沿って、第１の選択ゲート及び第２の選択ゲート、ならびに第１の選択ライン及び第２の選択ラインを形成することと、
    前記ピラーに沿って、第１のトランジスタ及び第２のトランジスタ、ならびに第１のトランジスタゲートライン及び第２のトランジスタゲートラインを形成することであって、これにより前記第１の選択ゲート及び前記第２の選択ゲートが、前記メモリセルと、前記第１のトランジスタ及び前記第２のトラジスタとの間になる、前記形成することと、
    前記ピラーに沿って、第３の選択ゲート及び第４の選択ゲート、ならびに第３の選択ライン及び第４の選択ラインを形成することと、
    前記ピラーに沿って第３のトランジスタ及び第３のトランジスタゲートラインを形成することであって、これにより前記第３の選択ゲート及び前記第４の選択ゲートが、前記メモリセルと前記第３のトランジスタとの間になる、前記形成することと、
    を含む、方法。
  27. 前記ピラーを形成することが、前記ピラーの導電性部を形成することであって、これによって前記ピラーの前記導電性部の底部が、前記第１のトランジスタゲートラインと前記第２のトランジスタゲートラインのレベルの間のレベルにある、前記形成することとを含む、請求項２６に記載の方法。
  28. 前記第１のトランジスタゲートライン、前記第２のトランジスタゲートライン、及び前記第３のトランジスタゲートライン、ならびに前記制御ラインが同じ厚さを有する、請求項２６に記載の方法。
  29. 前記制御ライン、前記第１のトランジスタゲートライン、前記第２のトランジスタゲートライン、及び前記第３のトランジスタゲートライン、ならびに前記第１の選択ライン、前記第２の選択ライン、前記第３の選択ライン、及び前記第４の選択ラインが、同じ付着プロセスステップから形成される、請求項２６に記載の方法。
  30. 前記制御ライン、前記第１のトランジスタゲートライン、前記第２のトランジスタゲートライン、及び前記第３のトランジスタゲートライン、ならびに前記第１の選択ライン、前記第２の選択ライン、前記第３の選択ライン、及び前記第４の選択ラインを形成することが、
    誘電材料間に空間を形成することであって、これによって前記空間のそれぞれが前記誘電材料の２つの間にある、前記形成することと、
    導体材料で前記空間を充填することであって、前記誘電材料の２つの間の前記空間の１つ内の前記導体材料の一部分が、前記制御ライン、前記第１のトランジスタゲートライン、前記第２のトランジスタゲートライン、及び前記第３のトランジスタゲートライン、ならびに前記第１の選択ライン、前記第２の選択ライン、前記第３の選択ライン、及び前記第４の選択ラインの１つの部分を形成する、前記充填することと、
    を含む、請求項２６に記載の方法。
  31. 前記導体材料が金属である、請求項３０に記載の方法。
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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2022091189A1 (ja) * 2020-10-26 2022-05-05 キオクシア株式会社 半導体記憶装置および半導体記憶装置の製造方法

Families Citing this family (18)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9916901B1 (en) 2017-01-26 2018-03-13 Micron Technology, Inc. Memory device including multiple gate-induced drain leakage current generator circuits
US10170194B1 (en) * 2017-08-31 2019-01-01 Micron Technology, Inc. Asymmetrical multi-gate string driver for memory device
US10665300B1 (en) 2018-11-12 2020-05-26 Micron Technology, Inc. Apparatus and methods for discharging control gates after performing an access operation on a memory cell
KR20200078768A (ko) 2018-12-21 2020-07-02 삼성전자주식회사 3차원 반도체 메모리 소자
CN111379970B (zh) * 2018-12-29 2021-09-24 上海微电子装备（集团）股份有限公司 一种流体输送装置、系统及流体输送系统的使用方法
US10832781B2 (en) 2019-02-27 2020-11-10 Samsung Electronics Co., Ltd. Integrated circuit device
JP2020144962A (ja) 2019-03-07 2020-09-10 キオクシア株式会社 半導体記憶装置
KR102668957B1 (ko) 2019-05-09 2024-05-28 삼성전자주식회사 불휘발성 메모리 장치, 그것의 동작 방법, 및 불휘발성 메모리 장치를 포함하는 스토리지 시스템
KR102684115B1 (ko) * 2019-07-19 2024-07-12 에스케이하이닉스 주식회사 반도체 메모리 소자
WO2021041558A1 (en) * 2019-08-28 2021-03-04 Micron Technology, Inc. Memory device having 2-transistor vertical memory cell and shared channel region
US11605588B2 (en) * 2019-12-20 2023-03-14 Micron Technology, Inc. Memory device including data lines on multiple device levels
KR20210115646A (ko) 2020-03-16 2021-09-27 삼성전자주식회사 반도체 메모리 장치 및 이의 제조 방법
KR102373847B1 (ko) * 2020-06-05 2022-03-14 한양대학교 산학협력단 복합 채널 물질 기반 3차원 플래시 메모리
KR102396928B1 (ko) * 2020-06-05 2022-05-12 한양대학교 산학협력단 산화물 반도체 채널 물질 기반 3차원 플래시 메모리
KR20210157594A (ko) 2020-06-22 2021-12-29 삼성전자주식회사 반도체 장치
KR20220003753A (ko) 2020-07-02 2022-01-11 삼성전자주식회사 반도체 장치
KR20220021181A (ko) 2020-08-13 2022-02-22 삼성전자주식회사 소거 트랜지스터를 포함하는 비휘발성 메모리 장치
KR20220032288A (ko) 2020-09-07 2022-03-15 삼성전자주식회사 비휘발성 메모리 장치

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2008192708A (ja) * 2007-02-01 2008-08-21 Toshiba Corp 不揮発性半導体記憶装置
JP2011211200A (ja) * 2010-03-26 2011-10-20 Samsung Electronics Co Ltd ３次元半導体装置
JP2012023091A (ja) * 2010-07-12 2012-02-02 Toshiba Corp 不揮発性半導体記憶装置、及びその製造方法
JP2016058118A (ja) * 2014-09-10 2016-04-21 株式会社東芝 半導体メモリ

Family Cites Families (17)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7433231B2 (en) 2006-04-26 2008-10-07 Micron Technology, Inc. Multiple select gates with non-volatile memory cells
JP5259666B2 (ja) 2010-09-22 2013-08-07 株式会社東芝 不揮発性半導体記憶装置
US8860117B2 (en) * 2011-04-28 2014-10-14 Micron Technology, Inc. Semiconductor apparatus with multiple tiers of memory cells with peripheral transistors, and methods
KR101965709B1 (ko) * 2011-10-18 2019-08-14 삼성전자주식회사 3차원 반도체 메모리 장치
KR20130072076A (ko) * 2011-12-21 2013-07-01 에스케이하이닉스 주식회사 비휘발성 메모리 장치 및 그 제조 방법
US9111620B2 (en) 2012-03-30 2015-08-18 Micron Technology, Inc. Memory having memory cell string and coupling components
US20140077285A1 (en) 2012-09-19 2014-03-20 Kabushiki Kaisha Toshiba Non-volatile semiconductor memory device and method for manufacturing non-volatile semiconductor memory device
US8933516B1 (en) * 2013-06-24 2015-01-13 Sandisk 3D Llc High capacity select switches for three-dimensional structures
US20160019960A1 (en) 2014-05-20 2016-01-21 Sandisk 3D Llc Operation modes for adjustable resistance bit line structures
US9449694B2 (en) 2014-09-04 2016-09-20 Sandisk Technologies Llc Non-volatile memory with multi-word line select for defect detection operations
KR20160062498A (ko) * 2014-11-25 2016-06-02 에스케이하이닉스 주식회사 반도체 메모리 장치 및 그것의 동작 방법
CN105742286B (zh) * 2014-12-12 2019-07-09 华邦电子股份有限公司 半导体存储装置及其制造方法
US9343171B1 (en) * 2015-02-09 2016-05-17 Sandisk Technologies Inc. Reduced erase-verify voltage for first-programmed word line in a memory device
KR102415401B1 (ko) * 2015-05-21 2022-07-01 삼성전자주식회사 3차원 반도체 메모리 장치 및 그것의 동작 방법
KR102347181B1 (ko) * 2015-07-02 2022-01-04 삼성전자주식회사 메모리 장치 및 그것을 포함하는 메모리 시스템
US10042755B2 (en) * 2016-09-28 2018-08-07 Micron Technology, Inc. 3D vertical NAND memory device including multiple select lines and control lines having different vertical spacing
US9916901B1 (en) 2017-01-26 2018-03-13 Micron Technology, Inc. Memory device including multiple gate-induced drain leakage current generator circuits

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2008192708A (ja) * 2007-02-01 2008-08-21 Toshiba Corp 不揮発性半導体記憶装置
JP2011211200A (ja) * 2010-03-26 2011-10-20 Samsung Electronics Co Ltd ３次元半導体装置
JP2012023091A (ja) * 2010-07-12 2012-02-02 Toshiba Corp 不揮発性半導体記憶装置、及びその製造方法
JP2016058118A (ja) * 2014-09-10 2016-04-21 株式会社東芝 半導体メモリ

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2022091189A1 (ja) * 2020-10-26 2022-05-05 キオクシア株式会社 半導体記憶装置および半導体記憶装置の製造方法

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