TWI654611B - 包括多個閘極引發汲極漏電流產生器電路之記憶體裝置 - Google Patents

包括多個閘極引發汲極漏電流產生器電路之記憶體裝置

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Abstract

某些實施例包括設備以及使用及形成此等設備之方法。在該等設備當中，一種設備包括：第一導電材料及第二導電材料，其定位於該設備之各別第一層級及第二層級中；一柱，其包括在該第一導電材料與該第二導電材料之間延伸之一長度；記憶體單元及控制線，其沿著該柱定位；一第一選擇閘極及一第一選擇線，其沿著該柱定位於該第一導電材料與該等記憶體單元之間；一第二選擇閘極及一第二選擇線，其沿著該柱定位於該第一導電材料與該第一選擇線之間；一第一電晶體及一第一電晶體閘極線，其沿著該柱定位於該第一導電材料與該第一選擇線之間；以及一第二電晶體及一第二電晶體閘極線，其沿著該柱定位於該第一導電材料與該第一電晶體之間。

Description

包括多個閘極引發汲極漏電流產生器電路之記憶體裝置
記憶體裝置廣泛用於電腦及諸多電子產品中以儲存資訊。一記憶體裝置通常具有眾多記憶體單元。記憶體裝置執行一寫入操作以將資訊儲存於記憶體單元中，執行一讀取操作以檢索所儲存資訊，且執行一抹除操作以將資訊(例如，過時資訊)自該等記憶體單元中之某些或所有記憶體單元清除。此等操作之可靠性高度取決於記憶體裝置之結構及用於操作該記憶體裝置之技術。某些習用記憶體裝置具有對於某些應用可靠但對於其他應用不適合之結構及操作。
圖1展示根據本文中所闡述之某些實施例之呈一記憶體裝置100之形式之一設備之一方塊圖。記憶體裝置100可包括一記憶體陣列(或多個記憶體陣列) 101，記憶體陣列101含有配置成若干區塊(記憶體單元區塊) (諸如區塊1030 及1031 )之記憶體單元102。在記憶體裝置100之實體結構中，記憶體單元102可垂直配置(例如，彼此上下地堆疊)於記憶體裝置100之一基板(例如，一半導體基板)上方。圖1展示具有兩個區塊1030 及1031 之記憶體裝置100作為一實例。記憶體裝置100可具有兩個以上區塊(例如，多達數千個或更多區塊)。 如圖1中所展示，記憶體裝置100可包括存取線(其可包括字線) 150及資料線(其可包括位元線) 170。存取線150可載運信號(例如，字線信號) WL0至WLm。資料線170可載運信號(例如，位元線信號) BL0至BLn。記憶體裝置100可使用存取線150來選擇性地存取區塊1030 及1031 之記憶體單元102且使用資料線170來與區塊1030 及1031 之記憶體單元102選擇性地交換資訊(例如，資料)。 記憶體裝置100可包括一位址暫存器107以接收線(例如，位址線) 103上之位址資訊(例如，位址信號) ADDR。記憶體裝置100可包括可解碼來自位址暫存器107之位址資訊之列存取電路108及行存取電路109。基於經解碼位址資訊，記憶體裝置100可判定在一記憶體操作期間將存取區塊1030 及1031 中之哪一者之哪些記憶體單元102。記憶體裝置100可執行一讀取操作以讀取(例如，感測)區塊1030 及1031 之記憶體單元102中之資訊(例如，先前所儲存資訊)，或執行一寫入(例如，程式化)操作以將資訊儲存(例如，程式化)於區塊1030 及1031 之記憶體單元102中。記憶體裝置100可使用與信號BL0至BLn相關聯之資料線170來提供待儲存於記憶體單元102中之資訊或獲得自記憶體單元102讀取(例如，感測)之資訊。記憶體裝置100亦可執行一抹除操作以將資訊自區塊1030 及1031 之記憶體單元102中之某些或所有記憶體單元抹除。 記憶體裝置100可包括一控制單元118，控制單元118可經組態以基於線104上之控制信號而控制記憶體裝置100之記憶體操作。線104上之控制信號之實例包括一或多個時脈信號及其他信號(例如，一晶片啟用信號CE#、一寫入啟用信號WE#)以指示記憶體裝置100可執行哪一操作(例如，讀取、寫入或抹除操作)。 記憶體裝置100可包括感測與緩衝電路120，感測與緩衝電路120可包括諸如感測放大器及頁緩衝電路(例如，資料鎖存器)之組件。感測與緩衝電路120可對來自行存取電路109之信號BL_SEL0至BL_SELn做出回應。感測與緩衝電路120可經組態以判定(例如，藉由感測)自區塊1030 及1031 之記憶體單元102讀取(例如，在一讀取操作期間)之資訊之值且將資訊之值提供至線(例如，全域資料線) 175。感測與緩衝電路120亦可經組態以使用線175上之信號來基於線175上之信號之值(例如，電壓值) (例如，在一寫入操作期間)而判定待儲存(例如，程式化)於區塊1030 及1031 之記憶體單元102中(例如，在一寫入操作期間)之資訊之值。 記憶體裝置100可包括輸入/輸出(I/O)電路117以在區塊1030 及1031 之記憶體單元102與線(例如，I/O線) 105之間交換資訊。線105上之信號DQ0至DQN可表示自區塊1030 及1031 之記憶體單元102讀取或儲存於記憶體單元102中之資訊。線105可包括記憶體裝置100內之節點或記憶體裝置100可駐留於其中之一封裝上之接腳(或焊料球)。記憶體裝置100外部之其他裝置(例如，一記憶體控制器或一處理器)可透過線103、104及105與記憶體裝置100通信。 記憶體裝置100可接收一供應電壓，包括供應電壓Vcc及Vss。供應電壓Vss可在一接地電位(例如，具有大約零伏特之一值)下操作。供應電壓Vcc可包括自一外部電源(諸如一電池或交流電轉直流電(AC-DC)轉換器電路)供應至記憶體裝置100之一外部電壓。 記憶體單元102中之每一者可經程式化以儲存表示至多一個位元(例如，一單個位元)之一值或多個位元(諸如兩個、三個、四個或另一數目個位元)之一值之資訊。舉例而言，記憶體單元102中之每一者可經程式化以儲存表示一單個位元之一個二進位值「0」或「1」之資訊。每單元單個位元有時稱作一單位階單元。在另一實例中，記憶體單元102中之每一者可經程式化以儲存表示多個位元之一值(諸如兩個位元之四個可能值「00」、「01」、「10」、「11」中之一者、三個位元之八個可能值「000」、「001」、「010」、「011」、「100」、「101」、「110」及「111」中之一者或另一數目個多個位元之其他值中之一者)之資訊。具有儲存多個位元之能力之一單元有時稱作一多位階單元(或多態單元)。 記憶體裝置100可包括一非揮發性記憶體裝置，且記憶體單元102可包括非揮發性記憶體單元，使得記憶體單元102可在電力(例如，電壓Vcc、Vss或兩者)與記憶體裝置100斷開連接時保持儲存於其上之資訊。舉例而言，記憶體裝置100可係：一快閃記憶體裝置，諸如一NAND快閃(例如，3維(3-D) NAND)或一NOR快閃記憶體裝置；或另一種類之記憶體裝置，諸如一可變電阻記憶體裝置(例如，一相變記憶體裝置或一電阻式RAM (隨機存取記憶體)裝置)。 熟習此項技術者可認識到，記憶體裝置100可包括其他組件，該等組件中之數個組件未在圖1中展示以便不使本文中所闡述之實例性實施例模糊。記憶體裝置100之至少一部分可包括類似於或等同於下文參考圖2至圖12所闡述之記憶體裝置中之任何者之結構之結構，且執行類似於或等同於下文參考圖2至圖12所闡述之記憶體裝置中之任何者之操作之操作。 圖2A展示根據本文中所闡述之某些實施例之包括一記憶體陣列201之一記憶體裝置200之一部分之一方塊圖，記憶體陣列201具有電路285_1、285_2、285_3、285_4、287_1、287_2、287_3、287_4、記憶體單元串231至240、291及292、選擇電路241至252及241’至252’。記憶體裝置200可對應於圖1之記憶體裝置100。舉例而言，記憶體陣列201可形成圖1之記憶體陣列101之部分。 如參考圖2B、圖2C及圖2D更詳細地闡述，電路285_1、285_2、285_3及285_4以及電路287_1、287_2、287_3、287_4可用於產生GIDL電流以幫助改良記憶體裝置200之一抹除操作。因此，電路285_1、285_2、285_3及285_4可稱作電流產生器電路(例如，頂部GILD電流產生器電路)且電路287_1、287_2、287_3、287_4亦可稱作電流產生器電路(例如，底部GIDL電流產生器電路)。在圖2A中，「C.G.電路」代表「電流產生器電路」。 如圖2A中所展示，記憶體裝置200可包括區塊(記憶體單元區塊) 2030 及2031 。兩個區塊展示為一實例。記憶體裝置200可包括諸多區塊(例如，多達數千個或更多區塊)。區塊2030 及2031 中之每一者具有其自身之記憶體單元串及相關聯選擇電路以及GIDL電流產生器電路。舉例而言，區塊2030 具有記憶體單元串231至236、選擇電路241至246及241’至246’、電路285_1及285_2以及電路287_1及287_2。區塊2031 具有記憶體單元串237至240、291及292、選擇電路247至252及247’至252’、電路285_3及285_4以及電路287_3及287_4。 記憶體單元串231至240、291及292中之每一者具有配置成一串(例如，彼此間串聯耦合)之記憶體單元(圖2B中所展示)以儲存資訊。在記憶體裝置200之一操作(例如，寫入或讀取)期間，記憶體單元串231至240、291及292可個別地經選擇以存取選定記憶體單元串中之記憶體單元以便將資訊儲存於選定記憶體單元串中或自選定記憶體單元串檢索資訊。因此，在寫入操作中，選定記憶體單元串係經選擇以將資訊儲存於選定記憶體單元串之選定記憶體單元中之記憶體單元串(在記憶體單元串231至240、291及292當中)。在一讀取操作中，選定記憶體單元串係經選擇以自選定記憶體單元串之選定記憶體單元讀取資訊之記憶體單元串(在記憶體單元串231至240、291及292當中)。在一抹除操作期間，一特定區塊中之記憶體單元串中之某些或所有記憶體單元串可經選擇(例如，經同時選擇)以將資訊自該等記憶體單元串抹除。 記憶體單元串231至240、291及292中之每一者可與兩個選擇電路及兩個電流產生器電路相關聯(例如，耦合至兩個選擇電路及兩個電流產生器電路)。舉例而言，記憶體單元串231與選擇電路(例如，頂部選擇電路) 241、選擇電路(例如，底部選擇電路) 241’、電路285_1 (在選擇電路241正上面)及電路287_1 (在選擇電路241’正下面)相關聯。圖2A展示區塊2030 及2031 中之每一者中之六個記憶體單元串及其相關聯電路(例如，頂部及底部選擇電路以及頂部及底部GIDL電流產生器電路)之一實例。區塊2030 及2031 中之每一者中之記憶體單元串及其相關聯選擇電路以及電流產生器電路之數目可變化。 記憶體裝置200可包括分別載運信號BL0、BL1及BL2之線270、271及272。線270、271及272可對應於圖1之資料線170。在圖2A中，線270、271及272中之每一者可結構化為一導電線且可形成記憶體裝置200之一各別資料線(例如，位元線)之部分。區塊2030 及2031 之記憶體單元串可共用線270、271及272。舉例而言，記憶體單元串231、232、237及238可共用線270。記憶體單元串233、234、239及240可共用線271。記憶體單元串235、236、291及292可共用線272。圖2A展示三個線(例如，資料線) 270、271及272作為一實例。資料線之數目可變化。 記憶體裝置200可包括可載運一信號SRC (例如，源極線信號)之一線299。線299可結構化為一導電線且可形成記憶體裝置200之一源極(例如，一源極線)之部分。區塊2030 及2031 可共用線299。 記憶體裝置200可包括在區塊2030 及2031 中之單獨控制線。如圖2A中所展示，記憶體裝置200可包括可載運對應信號(例如，字線信號) WL00 、WL10 、WL20 及WL30 之控制線2200 、2210 、2220 及2230 。記憶體裝置200可包括可載運對應信號(例如，字線信號) WL01 、WL11 、WL21 及WL31 之控制線2201 、2211 、2221 及2231 。圖2A展示在區塊2030 及2031 中之每一者中之四個控制線(2200 至2230 或2201 至2231 )作為一實例。控制線之數目可變化。 控制線2200 至2230 及2201 至2231 可形成記憶體裝置200之各別存取線(例如，類似於圖1之存取線150)之部分以存取一各別區塊中之記憶體單元。舉例而言，在用以將資訊儲存於區塊2030 中之一記憶體單元(或若干記憶體單元)中或自區塊2030 中之一記憶體單元(或若干記憶體單元)檢索資訊之一讀取或寫入操作期間，可啟動控制線2200 、2210 、2220 及2230 (例如，具備正電壓)以存取區塊2030 中之一選定記憶體單元(或若干選定記憶體單元)。在記憶體裝置200中，可一次一個區塊地存取(例如，在一讀取或寫入操作期間存取)區塊2030 及2031 (其共用線270、271及272)。因此，在本文之實例中，當啟動區塊2030 之控制線2200 、2210 、2220 及2230 時，區塊2031 之控制線2201 、2211 、2221 及2231 可經撤銷啟動(例如，具備零伏特(例如，接地))。 如圖2A中所展示，記憶體裝置200可包括雙重(例如，上部及下部)汲極選擇線，包括選擇線281A 、282A 、283A 及284A (例如，上部汲極選擇線)以及選擇線281B 、282B 、283B 及284B (例如，下部汲極選擇線)。選擇線281A 、282A 、283A 及284A 中之每一者可載運一單獨(例如，不同)信號(例如，一上部選擇線信號) SGDA 。選擇線281B 、282B 、283B 及284B 中之每一者可載運一單獨信號(例如，一下部選擇線信號) SGDB 。 如圖2A中所展示，選擇電路241、243及245可共用選擇線281A 及281B 。選擇電路242、244及246可共用選擇線282A 及282B 。選擇電路247、249及251可共用選擇線283A 及283B 。選擇電路248、250及252可共用選擇線284A 及284B 。選擇電路241至252中之每一者可包括可由兩個各別選擇線(例如，281A 及281B 、282A 及282B 、283A 及283B 或284A 及284B )控制(例如，接通或關斷)之多個選擇閘極(例如，圖2B中所展示之多個電晶體)。 記憶體裝置200可包括雙重(例如，下部及上部)源極選擇線，包括選擇線281’A 及283’A (例如，下部源極選擇線)以及選擇線281’B 及283’B (例如，上部源極選擇線)。選擇線281’A 及283’A 中之每一者可載運一單獨(例如，不同)信號SGSA 。選擇線281’B 及283’B 中之每一者可載運一單獨(例如，不同)信號SGSB 。在記憶體裝置200之一替代配置中，線281’A 及283’A 可載運相同信號，且線281’B 及283’B 可載運相同信號。 選擇電路241’至246’可共用選擇線281’A 及281’B 。選擇電路247’至252’可共用選擇線283’A 及283’B 。選擇電路241’至252’中之每一者可包括可由兩個各別選擇線(例如，281’A 及281’B 或283’A 及283’B )控制(例如，接通或關斷)之多個選擇閘極(例如，圖2B中所展示之多個電晶體)。 電路(例如，頂部GIDL電流產生器電路) 285_1、285_2、285_3及285_4中之每一者可與一各別選擇電路(在選擇電路241至252當中)串聯耦合於一各別資料線(線270、271及272中之一者)與一各別記憶體串(在記憶體單元串231至240、291及292當中)之間。電路285_1、285_2、285_3及285_4中之每一者可包括多個電晶體(圖2B中所展示)。 如圖2A中所展示，記憶體裝置200可包括線280_1A 、280_2A 、280_3A 及280_4A ，該等線中之每一者可載運一單獨(例如，不同)信號GGA 。記憶體裝置200亦包括線280_1B 、280_2B 、280_3B 及280_4B ，該等線中之每一者可載運一單獨信號GGB 。線280_1A 、280_2A 、280_3A 、280_4A 、280_1B 、280_2B 、280_3B 及280_4B 可耦合至電路285_1、285_2、285_3及285_4之各別電晶體(圖2B中所展示)之閘極。因此，線280_1A 、280_2A 、280_3A 、280_4A 、280_1B 、280_2B 、280_3B 及280_4B 可稱作電晶體閘極線。 如圖2A中所展示，電路285_1可共用線280_1A 及280_1B 。電路285_2可共用線280_2A 及280_2B 。電路285_3可共用線280_3A 及280_3B 。電路285_4可共用線280_4A 及280_4B 。電路285_1、285_2、285_3及285_4中之每一者可由兩個各別電晶體閘極線(例如，280_1A 及280_1B 、280_2A 及280_2B 、280_3A 及280_3B 或280_4A 及280_4B )控制(例如，接通或關斷)。 電路(例如，底部GIDL電流產生器電路) 287_1、287_2、287_3及287_4中之每一者可與一各別選擇電路(在選擇電路241’至252’當中)串聯耦合於線299與一各別記憶體串(在記憶體單元串231至240、291及292當中)之間。電路287_1、287_2、287_3及287_4中之每一者可包括一電晶體(圖2B中所展示)。 如圖2A中所展示，記憶體裝置200可包括線289_1B 及289_3B ，該等線中之每一者可載運一單獨(例如，不同)信號GG’B 。線289_1B 及289_3B 可耦合至電路287_1、287_2、287_3及287_4之各別電晶體(圖2B中所展示)之閘極。因此，線289_1B 及289_3B 可稱作電晶體閘極線。 如圖2A中所展示，電路287_1及287_2可共用線289_1B 。電路287_3及287_4可共用線289_3B 。電路287_1、287_2、287_3及287_4中之每一者可由一各別電晶體閘極線(例如，289_1B 及289_3B )控制(例如，接通或關斷)。 在記憶體裝置200之一操作(例如，讀取或寫入操作)期間，信號GGA 及GGB 可用於啟動(例如，接通)各別電路285_1、285_2、285_3及285_4，且信號GG’B 可用於啟動(例如，接通)各別電路287_1、287_2、287_3及287_4。啟動電路285_1、285_2、285_3及285_4可包括將電壓提供(例如，施加)至信號GGA 及GGB 。啟動電路287_1、287_2、287_3及287_4可包括將電壓提供(例如，施加)至信號GG’B 。 提供至信號GGA 、GGB 及GG’B 中之每一者之電壓可針對記憶體裝置200之不同操作具有不同值。舉例而言，在一抹除操作期間提供至信號GGA 、GGB 及GG’B 之電壓之值可比在一讀取或寫入操作期間提供至信號GGA 、GGB 及GG’B 之電壓之值高得多(例如，兩倍或更高)。 在記憶體裝置200之一操作期間，可取決於記憶體裝置200對一選定記憶體單元串執行哪種操作而啟動(例如，藉由接通選擇電路中之電晶體)與該選定記憶體單元串相關聯之一個或兩個選擇電路。在記憶體裝置200之一操作期間，記憶體裝置200可選擇一特定記憶體單元串之一記憶體單元作為一選定記憶體單元以便將資訊儲存於選定記憶體單元中(例如，在一寫入操作期間)或自選定記憶體單元檢索資訊(例如，在一讀取操作期間)。在一抹除操作期間，記憶體裝置200可選擇一區塊作為一選定區塊以將資訊自選定區塊之一部分(例如，一子區塊)中之記憶體單元或自整個選定區塊之記憶體單元抹除。 在記憶體裝置200之一操作期間啟動在選擇電路247至252當中之一特定選擇電路可包括將具有特定值之電壓提供(例如，施加)至與彼特定選擇電路相關聯之信號SGDA 及SGDB 。啟動在選擇電路247’至252’當中之一特定選擇電路可包括將具有特定值之電壓提供(例如，施加)至與彼特定選擇電路相關聯之信號SGSA 及SGSB 。當在一特定操作期間啟動在選擇電路241至252當中之一特定選擇電路時，該特定選擇電路可透過在電路285_1、285_2、285_3及285_4當中之一各別電路(其亦在彼特定操作期間經啟動)將與彼特定選擇電路相關聯之一選定記憶體單元串耦合至一各別資料線(例如，線270、271或272中之一者) (例如，形成自與彼特定選擇電路相關聯之一選定記憶體單元串至一各別資料線之一電流路徑)。當啟動在選擇電路241’至252’當中之一特定選擇電路時，該特定選擇電路可透過在電路287_1、287_2、287_3及287_4當中之一各別電路(其亦在彼特定操作期間經啟動)將與彼特定選擇電路相關聯之一選定記憶體單元串耦合至一源極(例如，線299) (例如，形成自與彼特定選擇電路相關聯之一選定記憶體單元串至一源極之一電流路徑)。 圖2B展示根據本文中所闡述之某些實施例之圖2A之記憶體裝置200之一示意圖。為簡單起見，圖2B展示針對僅四個記憶體單元串231、232、237及238、八個選擇電路241、242、247、248、241’、242’、247’及248’之標記，以及針對頂部GIDL電流產生器電路(例如，285_1、285_2、285_3及285_4)中之某些頂部GIDL電流產生器電路及底部GIDL電流產生器電路(例如，287_1、287_2、287_3及287_4)中之某些底部GIDL電流產生器電路之標記。 如圖2B中所展示，記憶體裝置200可包括可相對於記憶體裝置200之結構(圖3中所展示)在三個維度(3-D) (諸如x、y及z維度)上實體地配置之記憶體單元210、211、212及213、選擇閘極(例如，汲極選擇閘極) 261及262以及選擇閘極(例如，源極選擇閘極) 263及264。 在圖2B中，記憶體裝置200之記憶體單元串(例如，串231、232、237及238)中之每一者可包括彼此間串聯耦合之記憶體單元210中之一者、記憶體單元211中之一者、記憶體單元212中之一者及記憶體單元213中之一者。圖2B展示其中記憶體裝置200具有各別記憶體單元210、211、212及213之四個層級(例如，四個層列)及記憶體單元串中之每一者中之四個記憶體單元之一實例。記憶體裝置200之記憶體單元之層級(例如，層列)數目可變化。因此，每一記憶體單元串中之記憶體單元數目亦可變化。此外，熟習此項技術者將認識到，在記憶體單元串231、232、237及238之記憶體單元210、211、212及213當中之記憶體單元中之某些記憶體單元可係虛設記憶體單元。虛設記憶體單元係不經組態以儲存資訊之記憶體單元。虛設記憶體單元可經組態以用於熟習此項技術者已知之目的。在記憶體裝置200之某些實例中，在每一記憶體單元串231、232、237及238之兩端處之記憶體單元中之一者或兩者(或更多者) (例如，緊鄰於選擇閘極262、選擇閘極264或選擇閘極262及264兩者之記憶體單元)可係虛設記憶體單元。 如圖2B中所展示，記憶體裝置200可包括電晶體286及288。電路285_1、285_2、285_3及285_4中之每一者可包括電晶體286中之兩者。電路287_1、287_2、287_3及287_4中之每一者可包括電晶體288中之一者。電晶體286及288中之每一者可在記憶體裝置200之一讀取或寫入操作期間操作為一開關。在一讀取或寫入操作期間，與一選定區塊(例如，區塊2030 或2031 )之選定記憶體單元串相關聯之特定電流產生器電路(在電路285_1、285_2、285_3、285_4、287_1、287_2、287_3及287_4當中)處之信號GGA 、GGB 及GG’B 可具備電壓，使得可接通與彼等特定電流產生器電路相關聯之電晶體286及288。在一抹除操作期間，一選定區塊之信號GGA 、GGB 及GG’B 可具備電壓以致使選定區塊之電晶體286及288處於一條件中，使得可產生GIDL電流以幫助改良記憶體裝置200之抹除操作。 如圖2B中所展示，選擇電路241、242、247及248中之每一者可包括兩個選擇閘極(例如，兩個汲極選擇閘極)：選擇閘極261中之一者及選擇閘極262中之一者。選擇電路241’、242’、247’及248’中之每一者可包括兩個選擇閘極(例如，兩個源極選擇閘極)：選擇閘極263中之一者及選擇閘極264中之一者。選擇閘極261、262、263及264中之每一者可操作為一電晶體。圖2B將選擇閘極261、262、263及264以及電晶體286及288中之每一者展示為具有與記憶體單元210、211、212及213相同之結構作為一實例。在記憶體裝置200之某些實例中，選擇閘極261、262、263及264以及電晶體286及288中之某些或所有可具有與記憶體單元210、211、212及213之結構不同之一結構(例如，一場效應電晶體(FET)之一結構)。 在記憶體裝置200中，一選擇線(例如，一汲極選擇線281A 、282A 、283A 、284A 、281B 、282B 、283B 或284B 或者一源極選擇線281’A 、281’B 、283’A 或283’B )可載運一信號(例如，信號SGDA 、SGDB 、SGSA 或SGSB )，但一選擇線不如同一開關(例如，一電晶體)一樣操作。一選擇閘極(例如，一汲極選擇閘極261或262或一源極選擇閘極263及264)可自一各別選擇線接收一信號且可如同一開關(例如，一電晶體)一樣操作。 在此說明中，一線(例如，汲極選擇線281A 、282A 、283A 、284A 、281B 、282B 、283B 及284B 中之任何者、源極選擇線281’A 、281’B 、283’A 及283’B 中之任何者、電晶體閘極線280_1A 、280_2A 、280_3A 、280_4A 、280_1B 、280_2B 、280_3B 、280_4B 、289_1A 、289_3A (圖5A)、289_1B 及289_3B 中之任何者及控制線2200 至2230 及2201 至2231 中之任何者)包括一導電材料件、一導電材料區域、一導電材料層或可載運一電信號之任何形狀之一結構。因此，在此說明中，一線包括一「線」形狀結構及任何其他結構形狀(例如，任何形狀之一區域、一層形狀及其他形狀)。 為集中於本文中所論述之實施例，下文參考圖2C及圖2D之說明集中於四個記憶體單元串231、232、237及238、選擇電路241、242、247、248、241’、242’、247’及248’、電流產生器電路(例如，電路285_1、285_2、285_3、285_4、287_1、287_2、287_3及287_4)中之某些電流產生器電路。記憶體裝置200之其他記憶體單元串、選擇電路及電流產生器電路具有類似結構及連接。 圖2C展示根據本文中所闡述之某些實施例之圖2B之記憶體裝置200之一部分之一示意圖，記憶體裝置200包括線270、電路285_1、285_2、285_3、285_4、選擇電路241、242、247及248、記憶體單元串231、232、237及238、選擇電路241’、242’、247’及248’、電路287_1、287_2、287_3及287_4以及線299。如圖2C中所展示，選擇電路241、242、247及248中之每一者之選擇閘極261及262可與電晶體286中之兩者串聯耦合於線270與在記憶體單元串231、232、237及238當中之一各別記憶體單元串之間。選擇電路241’、242’、247’及248’中之每一者之選擇閘極263及264可與在電晶體288當中之一電晶體串聯耦合於線299與在記憶體單元串231、232、237及238當中之一各別記憶體單元串之間。 選擇電路241之選擇閘極261具有可係選擇線281A 之部分(例如，由選擇線281A 之一部分形成)之一端子(例如，一電晶體閘極)。選擇電路241之選擇閘極262具有可係選擇線281B 之部分(例如，由選擇線281B 之一部分形成)之一端子(例如，一電晶體閘極)。選擇電路241之選擇閘極261及262可由分別提供至選擇線281A 及281B 之信號SGDA 及SGDB 控制(例如，接通或關斷)。 選擇電路241’之選擇閘極263具有可係選擇線281’A 之部分(例如，由選擇線281’A 之一部分形成)之一端子(例如，一電晶體閘極)。選擇電路241’之選擇閘極264具有可係選擇線281’B 之一部分(例如，由選擇線281’B 之一部分形成)之一端子(例如，一電晶體閘極)。選擇電路241’之選擇閘極263及264可由分別提供至選擇線281’A 及281’B 之信號SGSA 及SGSB 控制(例如，接通或關斷)。 類似地，如圖2C中所展示，選擇電路242、247及248中之每一者之選擇閘極261及262亦具有可係在選擇線282A 、283A 、284A 、282B 、283B 及284B 當中之各別選擇線之部分(例如，由該等各別選擇線之部分形成)之端子(電晶體閘極)。選擇電路242’、247’及248’中之每一者之選擇閘極263及264亦具有可係在選擇線281’A 、283’A 、281’B 及283’B 當中之各別選擇線之部分(例如，由該等各別選擇線之一部分形成)之端子(電晶體閘極)。 電晶體286及288中之每一者具有可係一各別電晶體閘極線之部分(例如，由一各別電晶體閘極線之一部分形成)之一端子(例如，一電晶體閘極)。舉例而言，與信號GGA 相關聯之電路285_1之電晶體286具有可係線(例如，電晶體閘極線) 280_1A 之部分之一電晶體閘極。在另一實例中，與信號GGB 相關聯之電路285_1之電晶體286具有可係線(例如，電晶體閘極線) 280_1B 之部分之一電晶體閘極。在又一實例中，電路287_1之電晶體288具有可係線(例如，電晶體閘極線) 289_1B 之部分之一電晶體閘極。 在記憶體裝置200之一操作(例如，一讀取或寫入操作)期間，可選擇性地啟動(例如，接通)與一選定記憶體單元串相關聯之特定選擇電路之選擇閘極261、262、263及264以及電晶體286及288以將選定記憶體單元串耦合至一各別資料線(例如，線270、271或272)及源極(例如，線299)。舉例而言，在圖2C中，在記憶體裝置200之一寫入操作期間，若記憶體單元串231係一選定記憶體單元串，則可啟動選擇電路241之選擇閘極261及262、電路285_1之電晶體286以及電路287_1之電晶體288以將記憶體單元串231耦合至線270；在此實例中可不啟動選擇電路241’之選擇閘極263及264。 在另一實例中，在圖2C中，在記憶體裝置200之一讀取操作期間，若記憶體單元串231係一選定記憶體單元串，則可啟動選擇電路241之選擇閘極261及262及電路285_1之電晶體286以及電路287_1之電晶體288以將記憶體單元串231耦合至線270；亦可在此實例中啟動選擇電路241’之選擇閘極263及264以將記憶體單元串231耦合至線299。在本文之此兩個實例中，當選擇記憶體單元串231時，可將記憶體單元串232、237及238取消選擇。因此，可撤銷啟動(例如，關斷) (與經取消選擇之記憶體單元串232、237及238相關聯之)選擇電路242、247、248、242’、247’及248’中之選擇閘極261、262、263及264以及電路285_2、285_3及285_4之電晶體286以將記憶體單元串232、237及238與線270及線299解耦。 在記憶體裝置200之一抹除操作中，一選定區塊(經選擇以將資訊自其抹除之一區塊)之各別汲極及源極選擇閘極上之信號SGDA 、SGDB 、SGSA 及SGSB 可具備具有比在一讀取或寫入操作期間提供至此等信號之電壓之值(圖2D中所展示之實例性值)高得多之值之電壓。如上文參考圖2A所闡述，一選定區塊之各別電晶體閘極線上之信號GGA 、GGB 及GG’B 可具備具有比在一讀取或寫入操作期間提供至此等信號之電壓之值(圖2D中所展示之實例性值)高得多之值之電壓。在記憶體裝置200之一經取消選擇區塊中在讀取、寫入及抹除操作期間，可將經解除選擇區塊中之信號撤銷啟動。 圖2D展示根據本文中所闡述之某些實施例之在實例性抹除、寫入及讀取操作期間記憶體裝置200 (圖2A至圖2C)之信號BL0、BL1、BL2、GGA 、GGB 、SGDA 、SGDB 、SGSA 、SGSB 、GG’B 及SRC之實例性波形。圖2D中所展示之信號SGDA 、SGDB 、SGSA 及SGSB 與在實例性抹除、寫入及讀取操作期間選擇之記憶體裝置200之一區塊(例如，區塊2030 或區塊2031 )相關聯。圖2D省略記憶體裝置200之其他信號(例如，圖2C中所展示之信號中之某些信號)以幫助集中於本文中所闡述之記憶體裝置之實施例。在記憶體裝置200之抹除、寫入及讀取操作期間，所省略信號可具備具有熟習此項技術者已知之值之電壓。 與在圖2D中及在本文之此說明中所展示之抹除、寫入及讀取操作相關聯之電壓之特定值係實例性值。可使用其他電壓值。 以下說明係指圖2B、圖2C及圖2D。在圖2D中，電壓VERASE 中之每一者可具有大於電壓V1至V12、VPreCh 、VBL 及V0中之每一者之值之一值。電壓V0可係0 V (例如，接地電位，諸如Vss)。電壓V1至V12中之每一者可具有一正值(例如，大於電壓V0之值之一值)。電壓VERASE 可具有大約20 V之值。電壓V1可係電壓Vcc (例如，記憶體裝置200之一供應電壓)或電壓Vpass。電壓Vcc可具有大約介於1 V與3 V之間的一值(或其他值)。電壓Vpass可具有可致使一選定記憶體單元串之非選定記憶體單元在一讀取或寫入操作期間操作為一作用導電路徑(例如，以傳導電流)之一值。電壓Vpass可具有大約3 V至5 V之一值(或其他值)。電壓VPreCh 可具有介於0.5 V與高達電壓Vcc之值之間的一值。電壓V2至V7中之每一者可具有等於電壓Vcc之值或其他值之一值以在寫入及讀取操作期間接通各別汲極選擇閘極(例如，圖2C中之261及262)及源極選擇閘極(例如，圖2C中之263及264)。電壓V8、V9及V10可具有相同值。電壓V11及V12可具有相同值。作為一實例，當電壓VERASE 具有大約20 V之一值時，電壓V8、V9及V10中之每一者可具有大約10 V之一值，且電壓V11及V12中之每一者可具有大約15 V之一值。 在寫入操作期間，電壓VBL 可具有取決於待儲存於一選定記憶體單元中之資訊之值(例如，一位元之值)之一值。在讀取操作期間，電壓VBL 可具有取決於自一選定記憶體單元感測到之資訊之值(例如，一位元之值)之一值。 如圖2D中所展示，在抹除操作期間，信號BL0、BL1及BL2以及SRC可具備一電壓VERASE 以抹除儲存於一選定區塊(例如，圖2C中之區塊2030 或區塊2031 )之記憶體串之記憶體單元210、211、212及213中之資訊。電晶體286及288 (圖2C)可操作以產生GIDL電流(例如，操作為GIDL電流產生器)以幫助抹除操作。舉例而言，在抹除操作期間由電晶體286及288產生之GIDL電流可加快對選定區塊中之記憶體單元串之主體之充電。 如圖2D中所展示，記憶體裝置200之寫入操作可具有不同階段，諸如一寫入預充電階段(在圖2D中之寫入操作期間展示為「PreCh」)及在寫入預充電階段之後的一程式化階段(在圖2D中展示為「Prgm」)。在寫入預充電階段期間，信號BL0、BL1及BL2可具備預充電電壓VPreCh 。在程式化階段期間，信號BL0、BL1及BL2可取決於待儲存於耦合至在線270、271及272(與信號BL0、BL1及BL2相關聯)當中之一各別線之一記憶體單元串之一選定記憶體單元中之資訊之值而具有電壓VBL 、V0或具有介於電壓V0與VBL 之值之間的一值之一電壓。在寫入操作期間，信號GGA 、GGB 及GG’B 可具備電壓V1，使得可啟動(例如，接通)電晶體286及288 (圖2C)；且信號SRC可具備電壓V1 (例如，Vcc)。在寫入操作期間，信號SGDA 及SGDB 可分別具備電壓V2及V3，且信號SGSA 及SGSB 可具備電壓V0。 如圖2D中所展示，記憶體裝置200之讀取操作可具有不同階段，諸如一讀取預充電階段(在圖2D中之一讀取操作期間展示為「PreCh」)及在讀取預充電階段之後的一感測階段(在圖2D中展示為「Sense」)。在讀取預充電階段期間，信號BL0、BL1及BL2可具備預充電電壓VPreCh 。在感測階段期間，信號BL0、BL1及BL2可取決於自耦合至在線270、271及272 (與信號BL0、BL1及BL2相關聯)當中之一各別線之一記憶體單元串之一選定記憶體單元感測到之資訊之值而具有電壓VBL 或V0。在讀取操作期間，信號GGA 、GGB 及GG’B 可具備電壓V1，使得可啟動(例如，接通)電晶體286及288 (圖2C)；且信號SRC可具備電壓V0。在讀取操作期間，信號SGDA 及SGDB 可分別具備電壓V4及V5；且信號SGSA 及SGSB 可分別具備電壓V6及V7。 圖3展示根據本文中所闡述之某些實施例之記憶體裝置200之一部分之一結構之一側視圖。圖3中之記憶體裝置200之結構對應於圖2C中所展示之記憶體裝置200之示意圖之部分。為簡單起見，圖3展示包括線270 (及相關聯信號BL0)、電路(例如，電流產生器電路) 285_1、選擇電路241、記憶體單元串231、控制線2200 、2210 、2220 及2230 、選擇電路241’及電路(例如，電流產生器電路) 287_1之記憶體裝置200之結構。圖2A、圖2B及圖2C中之記憶體裝置200之其他類似元件可具有諸如圖3中所展示之結構之結構。 如圖3中所展示，記憶體裝置200可包括一基板390，基板390其上方可形成(例如，相對於基板390垂直形成)有記憶體單元串231之記憶體單元210、211、212及213。記憶體裝置200關於一z維度包括不同層級307至317。層級307至317係在記憶體裝置200之基板390與線270之間的內部裝置層級。 如圖3中所展示，記憶體單元210、211、212及213可分別定位於層級310、311、312及313中。控制線2200 、2210 、2220 及2230 (分別與記憶體單元210、211、212及213相關聯)亦可分別定位於層級310、311、312及313中。 選擇線281A 及281B 可定位於不同層級(例如，分別地，層級315及314)中，使得記憶體單元串231位於選擇線281A 及281B 與基板390之間。選擇線281’A 及281’B 可定位於不同層級(例如，分別地，層級308及309)中在基板390與記憶體單元串231之間。 線(例如，電晶體閘極線) 280_1A 及280_1B 可定位於不同層級(例如，分別地，層級317及316)中，使得選擇線281A 及281B 位於線280_1A 及280_1B 與記憶體單元串231之間。線(例如，電晶體閘極線) 289_1B 可定位於層級307中，使得線289_1B 位於選擇線281’A 及281’B 與基板390之間。 記憶體裝置200之基板390可包括單晶(亦稱為單晶體)半導體材料。舉例而言，基板390可包括單晶矽(亦稱為單晶體矽)。基板390之單晶半導體材料可包括雜質，使得基板390可具有一特定導電類型(例如，n型或p型)。儘管圖3中未展示，但基板390可包括可定位於記憶體陣列201 (圖2A)下方(諸如定位於圖3中之線299正下方)之電路。此電路可包括感測放大器、緩衝器(例如，頁緩衝器)、解碼器及記憶體裝置200之其他電路組件。 如圖3中所展示，線270可具有在一x維度之方向延伸之一長度，該x維度垂直於z維度且垂直於y維度。線270可包括一導電材料(例如，經導電摻雜多晶矽(polycrystalline silicon)(經摻雜多晶矽(polysilicon))、金屬或其他導電材料)。線299可包括一導電材料。圖3展示其中線299 (例如，源極)可形成於基板390之一部分上方(例如，藉由在基板390上方沈積一導電材料)之一實例。另一選擇係，線299可形成於基板390之一部分中或形成於基板390之一部分上(例如，藉由摻雜基板390之一部分)。 如圖3中所展示，記憶體裝置200可包括一柱331，柱331具有自線299之一導電材料區域向外(例如，在記憶體裝置200之z維度之方向垂直)延伸之一長度。柱331可包括部分343、344、345及346。 柱331之部分343 (導電部分)具有在柱331之長度之方向(在z維度)延伸之長度且可耦合(例如，直接耦合)至線270。舉例而言，部分343之材料可直接接觸線270之一導電材料區域(線270之一部分)。部分343可稱作柱331之一插頭(例如，一導電插頭)。如下文更詳細地闡述，包括部分343及電路285_1 (其包括電晶體286)可相比於某些習用記憶體裝置而改良記憶體裝置200之操作(例如，抹除操作)。 柱331 (圖3)之部分346 (導電部分)可耦合(例如，直接耦合)至線299。舉例而言，部分346之材料可直接接觸線299之一導電材料區域(線299之一部分)。 柱331之部分344具有在柱331之長度之方向(在z維度)延伸之長度且可定位於(例如，垂直定位於)部分343與346之間。部分344及部分343及346中之每一者之至少部分可形成柱331中之一導電通道(例如，記憶體單元串231之主體之部分)。該導電通道(至少由部分344形成)具有在柱331之長度之方向(在z維度)延伸之長度且可在記憶體裝置200之一操作(例如，讀取、寫入或抹除)期間載運電流(例如，在線270與線299 (例如，源極)之間的電流)。 柱331之部分345 (介電質部分)可被部分344及346環繞(例如，水平環繞)。在形成記憶體裝置200之柱331之一程序期間，在形成部分345之前柱331可具有一中空心(例如，一空心)。圖3中之部分345可包括佔據(例如，填充)中空心(如圖3中所展示)之一介電材料(例如，二氧化矽)，使得部分344可環繞部分345之至少部分。 部分343、344及346中之每一者可包括導電材料(例如，經摻雜多晶矽)。部分343、346及344可包括具有相同導電類型但具有不同摻雜濃度之材料。舉例而言，部分343、346及344可包括一n型半導體材料(例如，n型多晶矽)，但部分343及346中之每一者可具有比部分344之摻雜濃度(n型雜質(例如，砷或磷))高之一摻雜濃度(n型雜質(例如，砷或磷))。 另一選擇係，部分343及346可包括具有相同導電類型之材料，且部分344可包括具有與部分343及346之導電類型不同之一導電類型之一材料。舉例而言，部分343及346可包括一n型半導體材料(例如，n型多晶矽)，且部分344可包括一p型半導體材料(例如，p型多晶矽)。部分343及346中之每一者可具有比部分344之摻雜濃度(例如，p型雜質(例如，硼))高之一摻雜濃度(n型雜質(例如，砷或磷))。 如圖3中所展示，記憶體裝置200包括柱331中之一界面348。界面348係其中部分343 (例如，部分343之材料之底部)接觸部分345 (例如，接觸部分345之材料之頂部)之位置。圖3展示其中界面348 (例如，部分343之底部)定位於(例如，定位於)大約層級316處之一實例。然而，界面348可定位於(例如，定位於)柱331中之另一位置處(例如，層級315與317之間的一位置處)。如下文參考圖4所闡述，記憶體裝置200之結構可允許其操作(例如，抹除操作)不易受程序變化(形成記憶體裝置200之程序)影響，藉此抑制程序變化對記憶體裝置200之操作之影響。此允許記憶體裝置200在即使界面348之位置可偏離其所意欲位置(例如，由於程序變化)之情況下仍維持其操作。記憶體裝置200之結構亦可允許其產生進一步幫助記憶體裝置200之抹除操作之一相對較高抹除GIDL電流量。 如圖3中所展示，記憶體單元串231之記憶體單元210、211、212及213可沿著柱331之一分段(例如，柱331之自層級310延伸至層級313之分段)定位。控制線2200 、2210 、2220 、2230 (與各別記憶體單元210、211、212及213相關聯)亦可沿著柱331之一分段(例如，自層級310延伸至層級313之分段)定位。控制線2200 、2210 、2220 、2230 之材料可包括一導電材料(例如，經導電摻雜n型多晶矽、金屬或其他導電材料)。 與線(例如，電晶體閘極線) 280_1A 相關聯之電晶體286可在層級317中沿著柱331之一分段(層級317處之分段)定位。線280_1A 亦可在層級317中沿著柱331之一分段(層級317處之分段)定位。 與線(例如，電晶體閘極線) 280_1B 相關聯之電晶體286可在層級316中沿著柱331之一分段(層級316處之分段)定位。線280_1B 亦可在層級316中沿著柱331之一分段(層級316處之分段)定位。 選擇線281A 可在層級315中沿著柱331之一分段(層級315處之分段)定位。選擇線281B 可在層級314中沿著柱331之一分段(層級314處之分段)定位。 選擇線281’B 可在層級309中沿著柱331之一分段(層級309處之分段)定位。選擇線281’A 可在層級308中沿著柱331之一分段(層級308處之分段)定位。 與線(例如，電晶體閘極線) 289_1B 相關聯之電晶體288可在層級307中沿著柱331之一分段(層級307處之分段)定位。線289_1B 亦可在層級307中沿著柱331之一分段(層級307處之分段)定位。 線280_1A 、280_1B 及289_1B 以及選擇線281A 、281B 、281’A 及281’B 之材料可包括經導電摻雜多晶矽、金屬或其他導電材料。線280_1A 、280_1B 及289_1B 以及選擇線281A 、281B 、281’A 及281’B 之材料可與控制線2200 、2210 、2220 、2230 之導電材料相同。 如圖3中所展示，記憶體裝置200可包括一結構330，結構330包括在柱331與控制線2200 、2210 、2220 、2230 之間的部分301、302及303。記憶體單元串231之記憶體單元210、211、212及213中之每一者可包括結構330之部分(在各別層級310、311、312及313處之部分301、302及303之部分)。舉例而言，在記憶體單元210、211、212及213當中之一特定記憶體單元處之部分302之部分可係彼特定記憶體單元之一電荷儲存結構(例如，一記憶體部分)且可經組態以將資訊儲存於彼特定記憶體單元中。 結構330可係一TANOS (TaN、Al2 O3 、Si3 N4 、SiO2 、Si)結構之部分。舉例而言，部分301 (例如，多晶矽間介電質)可包括能夠阻擋一電荷之一穿隧之一或多種電荷阻擋材料(例如，諸如TaN及Al2 O3 之一介電材料)。部分302可包括可提供一電荷儲存功能(例如，陷獲電荷)以表示儲存於記憶體單元210、211、212或213中之資訊之一值之一電荷儲存元件(例如，一或多種電荷儲存材料，諸如Si3 N4 或其他介電材料)。因此，在此實例中，記憶體單元210、211、212及213中之每一者中之經組態以儲存資訊之電荷儲存結構(部分302之部分)係一介電結構，該介電結構可包括一介電材料(例如，Si3 N4 )。部分303可包括能夠允許一電荷(例如，電子)之穿隧之一或多種穿隧介電材料(例如，SiO2 )。作為一實例，部分303可允許在記憶體裝置200之一寫入操作期間電子自部分344穿隧至部分302且在記憶體裝置200之一抹除操作期間電子自部分302穿隧至部分344。 在記憶體裝置200之一替代配置中，結構330可係一SONOS (Si、SiO2 、Si3 N4 、SiO2 、Si)結構之部分。在此替代配置中，在記憶體單元210、211、212及213中之每一者中，記憶體部分(部分302之部分)可係一介電材料(例如，Si3 N4 )部分。 在記憶體裝置200之另一替代配置中，結構330可係一浮動閘極結構之部分。在此替代配置中，記憶體單元210、211、212及213中之每一者中之經組態以儲存資訊之電荷儲存結構(部分302之部分)可係一多晶矽結構。 如圖3中所展示，一選擇線(例如，281A 、281B 、281’A 或281’B )係一導電材料(例如，多晶矽、金屬或其他導電材料)件(例如，一單個層)。如上文所闡述，一選擇線可載運一信號(例如，圖2C中之信號SGDA 、SGDB 、SGSA 或SGSB )，但其不如同一開關(例如，一電晶體)一樣操作。一選擇閘極(例如，選擇閘極261、262、263及264中之每一者)可包括一各別選擇線之一部分(例如，形成各別選擇線之導電材料之件之一部分)及額外結構以執行一功能(例如，一電晶體之功能)。舉例而言，在圖3中，選擇閘極261可包括選擇線281A 之一部分及結構330之一部分，選擇閘極262可包括選擇線281B 之一部分及結構330之一部分，選擇閘極263可包括選擇線281’A 之一部分及結構330之一部分，且選擇閘極264可包括選擇線281’B 之一部分及結構330之一部分。 類似地，如圖3中所展示，一電晶體閘極線(例如，280_1A 、280_1B 或289_1B )係一導電材料(例如，多晶矽、金屬或其他導電材料)件(例如，一單個層)。一電晶體閘極線可載運一信號(例如，圖2C中之信號GGA 、GGB 或GG’B )，但一電晶體閘極線不如同一開關(例如，一電晶體)一樣操作。與一電晶體閘極線(例如，280_1A 、280_1B 或289_1B )相關聯之一電晶體(例如，電晶體286及288中之每一者)可包括一各別電晶體閘極線之一部分(例如，形成各別電晶體閘極線之導電材料之件之一部分)及額外結構以執行一電晶體之一功能。舉例而言，在圖3中，電晶體286可包括線280_1A 及280_1B 之各別部分以及結構330之各別部分，且電晶體288可包括線289_1B 之一部分及結構330之一部分。 圖3展示其中電晶體286及288以及選擇閘極261、262、263及264具有與記憶體單元210、211、212及213相同之結構(例如，TANOS結構)之一實例。另一選擇係，電晶體286及288以及選擇閘極261、262、263及264中之某些或所有可具有一不同結構，諸如一FET結構。一FET之一實例包括一金屬氧化物半導體(MOS)電晶體結構。如熟習此項技術者已知，一FET通常包括一電晶體閘極、一電晶體主體通道及在電晶體閘極與電晶體主體通道之間的可與電晶體閘極及電晶體主體通道直接接觸之一閘極氧化物。 如圖3中所展示，在控制線2200 、2210 、2220 及2230 當中之兩個毗鄰控制線(在z維度之方向緊挨於彼此垂直定位之兩個控制線)彼此垂直間隔開一距離(例如，間隔) D1。選擇線281A 與281B 彼此垂直間隔開一距離(例如，間隔) D2。選擇線281’A 與281’B 彼此垂直間隔開一距離(例如，間隔) D2’。距離D2及D2’可相同(例如，實質上相等)。距離D2及D2’中之每一者可與距離D1相同。 線280_1A 與280_1B 彼此垂直間隔開一距離(例如，間隔) D3。線280_1B 可與選擇線281A 垂直間隔開一距離(例如，間隔) D4。線289_1B 可與選擇線281’A 垂直間隔開一距離(例如，間隔) D4’。距離D3、D4及D4’中之每一者可與距離D1相同。因此，如上文所闡述，距離(例如，垂直距離) D1、D2、D2’、D3、D4及D4’可相同。 如圖3中所展示，距離D1係自兩個垂直毗鄰控制線中之任何者之最近頂部或底部邊緣(關於z維度直接面向彼此之表面)量測之一垂直距離(例如，垂直間隔)。如上文所闡述，控制線2200 、2210 、2220 及2230 中之每一者可由一導電材料(例如，金屬或另一導電材料)形成。因此，距離D1可在形成兩個毗鄰控制線之材料之兩個最近邊緣之間量測。舉例而言，距離D1可自形成控制線2200 及2210 之材料之最近邊緣、形成控制線2210 及2220 之材料之最近邊緣或形成控制線2220 及2230 之材料之最近邊緣量測。 距離D2係自選擇線281A 及281B 之最近頂部或底部邊緣(關於z維度直接面向彼此之表面)量測之一垂直距離(例如，垂直間隔)。如上文所闡述，選擇線281A 及281B 可由一導電材料(例如，金屬或另一導電材料)形成。因此，距離D2可在形成選擇線281A 及281B 之材料之兩個最近邊緣之間量測。 距離D2’係自選擇線281’A 及281’B 之最近頂部或底部邊緣(關於z維度側之邊緣，其關於z維度直接面向彼此)量測之一垂直距離(例如，垂直間隔)。如上文所闡述，選擇線281’A 及281’B 可由一導電材料(例如，金屬或另一導電材料)形成。因此，距離D2’可在形成選擇線281’A 及281’B 之材料之兩個最近邊緣之間量測。 圖3亦展示記憶體裝置200中之元件之間的距離D1’及D1’’。距離D1’係距控制線2200 、2210 、2220 及2230 最近之選擇線(例如，在此實例中係選擇線281B )與距選擇線281A 及281B 最近(在此實例中距選擇線281B 最近)之控制線(例如，2230 )之間的一垂直距離(例如，垂直間隔)。因此，距離D1’可在形成選擇線281B 及控制線2230 之材料之兩個最近邊緣之間量測。距離D1’’係距控制線2200 、2210 、2220 及2230 最近之選擇線(例如，在此實例中係選擇線281’B )與距選擇線281’A 及281’B 最近(在此實例中距選擇線281’B 最近)之控制線(例如，2200 )之間的一垂直距離(例如，垂直間隔)。因此，距離D1’’可在形成選擇線281’B 及控制線2200 之材料之兩個最近邊緣之間量測。 距離D3係自線280_1A 及280_1B 之最近頂部或底部邊緣(關於z維度彼此直接面向之表面)量測之一垂直距離(例如，垂直間隔)。如上文所闡述，選擇線280_1A 及280_1B 可由一導電材料(例如，金屬或另一導電材料)形成。因此，距離D3可在形成線280_1A 及280_1B 之材料之兩個最近邊緣之間量測。 距離D4係自線281A 及280_1B 之最近頂部或底部邊緣(關於z維度直接面向彼此之表面)量測之一垂直距離(例如，垂直間隔)。因此，距離D4可在形成線281A 及280_1B 之材料之兩個最近邊緣之間量測。 距離D4’係自線281’A 及289_1B 之最近頂部或底部邊緣(關於z維度直接面向彼此之表面)量測之一垂直距離(例如，垂直間隔)。因此，距離D4’可在形成線281’A 及289_1B 之材料之兩個最近邊緣之間量測。 如圖3中所展示，控制線2200 、2210 、2220 及2230 、選擇線281A 、281B 、281’A 及281’B 以及線280_1A 、280_1B 及289_1B 與柱331之部分344 (例如，一導電通道)間隔開相同距離Dx (例如，關於x維度之一水平距離)。距離Dx可係結構330關於x維度之厚度。 如圖3中所展示，控制線2200 、2210 、2220 及2230 中之每一者在z維度具有一厚度T1。厚度T1係在控制線2200 、2210 、2220 及2230 當中之一各別控制線之材料之一垂直厚度。選擇線281A 及281B 中之每一者在z維度具有一厚度T2。厚度T2係選擇線281A 及281B 中之每一者之材料之一垂直厚度。選擇線281’A 及281’B 中之每一者在z維度具有一厚度T2’。厚度T2’係選擇線281’A 及281’B 中之每一者之材料之一垂直厚度。 線280_1A 及280_1B 中之每一者在z維度具有一厚度T3。厚度T3係線280_1A 及280_1B 中之每一者之材料之一垂直厚度。線289_1B 在z維度具有一厚度T3’。厚度T3’係線289_1B 之材料之一垂直厚度。 厚度T1、T2、T2’、T3及T3’可相同(例如，實質上相等)。另一選擇係，厚度T2及T2’可相同(例如，實質上相等)，厚度T3及T3’可相同(例如，實質上相等)，且厚度T2、T2’、T3及T3’中之每一者可與厚度T1不同。 如圖3中所展示，記憶體裝置200可包括定位於記憶體裝置200之元件之間的一介電質(例如，一矽氧化物) 355。舉例而言，介電質355可定位於在控制線2200 、2210 、2220 及2230 當中之兩個毗鄰控制線之間(例如，佔據該兩個毗鄰控制線之間的空間)。因此，距離D1可係位於在控制線2200 、2210 、2220 及2230 當中之兩個毗鄰控制線之間的一各別介電質(例如，介電質355)之材料(例如，一矽氧化物)之厚度。類似地，距離D1’、D1’’、D2、D2’、D3、D4及D4’中之每一者可係定位於如圖3中所展示之兩個毗鄰元件之間的一各別介電質(例如，介電質355)之材料之厚度。 提供如圖3中所展示之記憶體裝置200之結構(例如，電晶體閘極線280_1A 、280_1B 及289_1B 以及相關聯電晶體286及288)且以如上文所闡述之方式操作其(例如，圖2D)允許記憶體裝置200改良其操作。舉例而言，與不具有線280_1A 及電晶體286之記憶體裝置200相比，在記憶體裝置200中包括線280_1A 及電晶體286之情況下，在記憶體裝置200之一抹除操作期間產生之GIDL電流可改良(例如，增加)。 此外，藉由使記憶體裝置200之組件(圖3中所展示)之厚度T1、T2、T2’、T3及T3’相同，可達成製成記憶體裝置200之一簡化程序。舉例而言，可形成(例如，製作)記憶體裝置200以在不將線280_1A 、280_1B 及289_1B (例如，圖3中之電晶體閘極線)中之一或多者之厚度(例如，T3或T3’)修改為與控制線2200 、2210 、2220 及2230 之厚度(例如，T1)不同(例如，大於控制線2200 、2210 、2220 及2230 之厚度)之情況下為其抹除操作提供經改良GIDL電流。在記憶體裝置200之一替代結構中，可使線280_1A 、280_1B 及289_1B 中之一或多者之厚度大於控制線2200 、2210 、2220 及2230 之厚度。然而，此一替代結構可致使形成記憶體裝置200比形成圖3之記憶體裝置200之結構更複雜(其中厚度T1、T2、T2’、T3及T3’相同)。 此外，如熟習此項技術者已知，程序變化可影響一記憶體裝置之操作(例如，使記憶體裝置之操作降級)。然而，記憶體裝置200之結構(圖3)可允許其操作(例如，抹除操作)不易受程序變化(形成記憶體裝置200之程序)影響。此意指與不具其組件中之某些組件(例如，不包括線280_1A 及與線280_1A 相關聯之電晶體286)之記憶體裝置200相比，記憶體裝置200可具有一相對較高之程序變化容差。另外，包括線280_1A 及與線280_1A 相關聯之電晶體286允許記憶體裝置200之操作(例如，抹除操作)不易受用於形成部分343、部分346或兩者之摻雜劑(例如，n型雜質)之摻雜濃度變化影響。 圖4係展示根據本文中所闡述之某些實施例之界面348之位置(例如，位置)與在圖3之記憶體裝置200之一抹除操作期間產生之抹除GIDL電流之間的一實例性關係之一圖表。以下說明係指圖3及圖4。在圖4中，一參考位置LREF 可表示界面348在記憶體裝置200中之一所意欲(例如，所要)位置，在該位置處期望(例如，基於設計模擬)抹除GIDL電流處於一所意欲量(例如，一所要量)以用於記憶體裝置200之一抹除操作。作為一實例，界面348之參考位置LREF 可係柱331中在層級316處之位置，如圖3中所展示。 在圖4中，展示一方向「遠離線270」之箭頭指示界面348在記憶體裝置200中之位置可在遠離線270之一方向偏離(例如，由於程序變化)參考位置LREF (例如，一所意欲位置)。此意指若界面348在遠離線270之一方向自參考位置LREF 移動(例如，移位)，則部分343在z維度之長度(在形成記憶體裝置200之後)將大於部分343之所意欲長度。部分343之長度可係形成部分343之一導電插頭(例如，一n型材料)之長度。部分343之所意欲長度可自線270至在參考位置LREF (例如，一所意欲位置)處之界面348之位置量測。 在圖4中，展示一方向「朝向線270」之箭頭指示界面348在記憶體裝置200中之位置可在朝向線270之一方向偏離(例如，由於程序變化)參考位置LREF (例如，一所意欲位置)。此意指若界面348在朝向線270之一方向自參考位置LREF 移動(例如，移位)，則部分343在z維度之長度(在形成記憶體裝置200之後)將小於部分343之所意欲長度。 在圖4中，曲線401及402表示展示界面348之位置之偏離(例如，由於程序變化)對記憶體裝置200中之抹除GIDL電流之量之影響之兩個實例性情況。曲線401展示其中線280_1A 及電晶體286 (圖3)自記憶體裝置200移除(例如，記憶體裝置200不具有線280_1A 及電晶體286)之一情況。曲線402展示其中線280_1A 及電晶體286包括於如圖2A至圖3中所展示之記憶體裝置200中之一情況。 如由曲線401 (記憶體裝置200中不具有線280_1A 及電晶體286)所展示，若界面348之位置變化且自參考位置LREF 朝向線270移動(移動得更靠近於線270)，則抹除GIDL電流量較低。一較低抹除GIDL量可使記憶體裝置200之抹除操作降級。 相比之下，如由曲線402 (記憶體裝置200中具有線280_1A 及電晶體286)所展示，若界面348之位置變化且在遠離(更遠離)線270或朝向(更靠近於)線270之一方向自參考位置LREF 移動，則抹除GIDL電流量可保持相對不變(例如，保持穩定)。此外，曲線402亦展示比曲線401高之一抹除GIDL電流量，此意指具有線280_1A 及電晶體286之記憶體裝置200可產生比不具有線280_1A 及電晶體286之記憶體裝置200多之抹除GIDL電流。 總而言之，在記憶體裝置200中包括線280_1A 及電晶體286之情況下，與其中線280_1A 及電晶體286不包括於記憶體裝置200中之一情形相比，可在記憶體裝置200中產生一相對較高之抹除電流量。因此，記憶體裝置200中包括線280_1A 及電晶體286可改良記憶體裝置200之抹除操作。此外，由於記憶體裝置200中包括線280_1A 及電晶體286允許抹除GIDL電流量在記憶體裝置200中保持相對不變，因此記憶體裝置200之操作(例如，抹除操作)可不易受界面348之位置變化影響。此可改良記憶體裝置200之可靠性。 圖5A展示根據本文中所闡述之某些實施例之可係圖2A之記憶體裝置200之一變化形式之一記憶體裝置500之一部分之一方塊圖。記憶體裝置500包括類似於或等同於記憶體裝置200之彼等元件之元件。為簡單起見，不重複對記憶體裝置500 (圖5A至圖6)與記憶體裝置200 (圖2A至圖3)之間的類似或等同元件之說明。 記憶體裝置200與500之間的差異包括耦合至裝置200及500之電路(例如，頂部GIDL電流產生器電路) 285_1、285_2、285_3及285_4以及電路(例如，底部GIDL電流產生器電路) 287_1、287_2、287_3及287_4之電晶體閘極線之間的差異。如圖5A中所展示，記憶體裝置500缺乏線(例如，電晶體閘極線) 280_1A 、280_2A 、280_3A 及280_4A 以及相關聯電晶體286。然而，記憶體裝置500包括線(例如，電晶體閘極線) 289_1A 及289_3A 以及相關聯電晶體288之添加。 圖5B展示根據本文中所闡述之某些實施例之圖5A之記憶體裝置500之示意圖。記憶體裝置500包括類似於或等同於圖2B之記憶體裝置200之彼等元件之元件。如圖5B中所展示，電路(頂部GILD電流產生器電路) 285_1、285_2、285_3及285_4中之每一者可包括電晶體286中之一者。為簡單起見，圖5B中並未標記電路285_1、285_2、285_3、285_4中之所有電路。電路(底部GILD電流產生器電路) 287_1、287_2、287_3及287_4中之每一者可包括電晶體288中之兩者。為簡單起見，圖5B中並未標記電路287_1、287_2、287_3及287_4中之所有電路。線289_1A 及289_3A 可耦合至電晶體288當中之各別電晶體之閘極。 圖5C展示根據本文中所闡述之某些實施例之圖5B之記憶體裝置500之一部分之一示意圖，記憶體裝置500包括線270、電路285_1、285_2、285_3、285_4、選擇電路241、242、247及248、記憶體單元串231、232、237及238、選擇電路241’、242’、247’及248’、電路287_1、287_2、287_3及287_4以及線299。如圖5C中所展示，選擇電路241’、242’、247’及248’中之每一者之選擇閘極263及264可與電晶體288當中之兩個電晶體串聯耦合於線299與記憶體單元串231、232、237及238當中之一各別記憶體單元串之間。 圖5D展示根據本文中所闡述之某些實施例之在實例性抹除、寫入及讀取操作期間記憶體裝置500 (圖5A至圖5C)之信號BL0、BL1、BL2、GGB 、SGDA 、SGDB 、SGSA 、SGSB 、GG’A 及GG’B 以及SRC之實例性波形。圖5D省略記憶體裝置500之其他信號(例如，圖5C中所展示之信號)以幫助集中於本文中所闡述之記憶體裝置之實施例。在抹除、寫入及讀取操作期間，所省略信號可具備具有熟習此項技術者已知之值之電壓。 圖5D之波形類似於圖2D之波形，惟省略信號GGA 及添加信號GG’A 除外。如圖5D中所展示，信號GG’A 之波形可與信號GGA 之波形(圖2D)相同。在記憶體裝置500之抹除操作期間，各別電路285_1、285_2、285_3、285_4、287_1、287_2、287_3及287_4中之電晶體286及288可操作以產生GIDL電流以幫助抹除操作。舉例而言，在抹除操作期間由電晶體286及288產生之GIDL電流可加快對選定區塊中之記憶體單元串之主體之充電以準備抹除選定區塊之記憶體單元串之記憶體單元中之資訊。 圖6展示根據本文中所闡述之某些實施例之記憶體裝置500之一部分之一結構之一側視圖。圖6中之記憶體裝置500之結構對應於圖5C中所展示之記憶體裝置500之示意圖之部分。圖6中所展示之記憶體裝置500之部分包括類似於或等同於圖3之記憶體裝置200之彼等元件之元件。記憶體裝置200 (圖3)與記憶體裝置500 (圖6)之間的差異包括在電路285_1A 中省略線280_1A 及一相關聯電晶體286且在電路287_1中添加線289_1A 及一相關聯電晶體288。如圖6中所展示，與線(例如，電晶體閘極線) 289_1A 相關聯之電晶體288可在層級606中沿著柱331之一分段(層級606處之分段)定位。線289_1A 亦可在層級606中沿著柱331之一分段(層級606處之分段)定位。 如圖6中所展示，記憶體裝置500包括柱331中之一界面648。界面648係其中部分346 (例如，部分346之材料(例如，形成部分346之一n型摻雜區域))接觸部分344 (例如，接觸部分344之材料)之位置。圖6展示其中界面648定位於(例如，定位於)大約層級606處之一實例。然而，界面648可定位於(例如，定位於)柱331中之另一位置處(例如，層級307與606之間的一位置處)。如下文參考圖7所闡述，記憶體裝置500之結構可允許其操作(例如，抹除操作)不易受程序變化(形成記憶體裝置500之程序)影響。此允許記憶體裝置500在即使界面648之位置可偏離其所意欲位置(例如，由於程序變化)之情況下仍維持其操作。 圖7係展示根據本文中所闡述之某些實施例之界面648之位置(例如，位置(position))與在圖6之記憶體裝置500之以抹除操作期間產生之抹除GIDL電流之間的一實例性關係之一圖表。以下說明係指圖6及圖7。在圖7中，一參考位置LREF 可表示界面648之一所意欲(例如，所要)位置，在該位置處期望(例如，基於設計模擬)抹除GIDL電流處於一所意欲量(例如，一所要量)以用於記憶體裝置500之一抹除操作。作為一實例，界面648之參考位置LREF 可係柱331中在層級606處之位置，如圖6中所展示。 在圖7中，展示一方向「遠離線299」之箭頭指示界面648在記憶體裝置500中之位置可在遠離線299之一方向偏離(例如，由於程序變化)參考位置LREF (例如，一所意欲位置)。此意指若界面648在遠離線299之方向自參考位置LREF 移動(例如，移位)，則部分346在z維度之長度(在形成記憶體裝置500之後)將大於部分346之所意欲長度。部分346之長度可係形成部分346之一擴散區域(例如，一n型摻雜區域)之長度。部分346之所意欲長度可自線299至參考位置LREF 處之界面648之位置(例如，一所意欲位置)量測。 在圖7中，展示一方向「朝向線299」之箭頭指示界面648在記憶體裝置500中之位置可在朝向線299之一方向偏離(例如，由於程序變化)參考位置LREF (例如，一所意欲位置)。此意指若界面648在朝向線299之一方向自參考位置LREF 移動(例如，移位)，則部分346在z維度之長度(在形成記憶體裝置200之後)將小於部分346之所意欲長度。 在圖7中，曲線701及702表示展示界面648之位置之偏離(例如，由於程序變化)對記憶體裝置500中之抹除GIDL電流之影響之兩個實例性情況。曲線701展示其中線289_1A 及電晶體288 (圖6)自記憶體裝置500移除(例如，記憶體裝置500不具有線289_1A 及電晶體288)之一情況。曲線702展示其中線289_1A 及電晶體288包括於如圖5A至圖6中所展示之記憶體裝置500中之一情況。 如由曲線701 (記憶體裝置500中不具有線289_1A 及電晶體288)所展示，若界面648之位置變化且自參考位置LREF 朝向線299移動(移動得更靠近於線299)，則抹除GIDL電流量較低。一較低抹除GIDL量可使記憶體裝置500之抹除操作降級。 相比之下，如由曲線702 (記憶體裝置500中具有線289_1A 及電晶體288)所展示，若界面648之位置變化且在遠離(更遠離)線299或朝向(更靠近於)線299之方向自參考位置LREF 移動，則抹除GIDL電流量可保持相對不變(例如，保持穩定)。 總而言之，記憶體裝置500中包括線289_1A 及電晶體288允許抹除GIDL電流量在記憶體裝置500中保持相對不變。因此，記憶體裝置500之操作(例如，抹除操作)可不易受界面648之位置之變化影響。此可改良記憶體裝置500之可靠性。 圖8A展示根據本文中所闡述之某些實施例之可係圖2A之記憶體裝置200及圖5A之記憶體裝置500之一變化形式之一記憶體裝置800之一部分之一方塊圖。記憶體裝置800包括類似於或等同於記憶體裝置200及500之彼等元件之元件。為簡單起見，不重複對記憶體裝置800與記憶體裝置200與500之間的類似或等同元件之說明。 記憶體裝置800可包括記憶體裝置200與500之一組合。舉例而言，記憶體裝置800之電路(例如，頂部GIDL電流產生器電路) 285_1、285_2、285_3及285_4可與記憶體裝置200 (圖2A)之彼等電路相同，且記憶體裝置800之電路(例如，底部GIDL電流產生器電路) 287_1、287_2、287_3及287_4可與記憶體裝置500 (圖5A)之彼等電路相同。 圖8B展示根據本文中所闡述之某些實施例之圖8A之記憶體裝置800之一示意圖。記憶體裝置800包括類似於或等同於圖2B之記憶體裝置200及圖5B之記憶體裝置500之彼等元件之元件。如圖8B中所展示，電路285_1、285_2、285_3及285_4中之每一者可包括電晶體286中之兩者(其與圖2B之記憶體裝置200之彼等電路及電晶體相同)，且電路287_1、287_2、287_3及287_4中之每一者可包括電晶體288中之兩者(其與圖5B之記憶體裝置500之彼等電路及電晶體相同)。 圖8C展示根據本文中所闡述之某些實施例之圖8B之記憶體裝置800之一部分之一示意圖，記憶體裝置800包括線270、電路285_1、285_2、285_3、285_4、選擇電路241、242、247及248、記憶體單元串231、232、237及238、選擇電路241’、242’、247’及248’、電路287_1、287_2、287_3及287_4以及線299。 圖8D展示根據本文中所闡述之某些實施例之在實例性抹除、寫入及讀取操作期間記憶體裝置800 (圖8A至圖8C)之信號BL0、BL1、BL2、GGA 、GGB 、SGDA 、SGDB 、SGSA 、SGSB 、GG’A 、GG’B 及SRC之實例性波形。圖8D省略記憶體裝置800之其他信號(例如，圖8C中所展示之信號)以幫助集中於本文中所闡述之記憶體裝置之實施例。在抹除、寫入及讀取操作期間，所省略信號可具備具有熟習此項技術者已知之值之電壓。圖8D之波形與圖2D及圖5D之部分之波形相同。舉例而言，圖8D中之信號GGA 及GGB 之波形與圖2D之信號GGA 及GGB 之波形相同。圖8D中之信號GG’A 及GG’B 之波形與圖5D之信號GG’A 及GG’B 之波形相同。 圖9展示根據本文中所闡述之某些實施例之一記憶體裝置800之一部分之結構之一側視圖。圖9中之記憶體裝置800之結構對應於圖8C中所展示之記憶體裝置800之示意圖之部分。圖9中所展示之記憶體裝置800之部分包括類似於或等同於圖3之記憶體裝置200及圖6之記憶體裝置500之彼等元件之元件。舉例而言，如圖9中所展示，線280_1A 及280_1B 以及電晶體286與圖3之線280_1A 及280_1B 以及電晶體286相同，且圖9中之線289_1A 及289_1B 以及電晶體288與圖6之線289_1A 及289_1B 以及電晶體288相同。記憶體裝置800 (圖8A至圖9)可具有類似於上文參考圖2A至圖7所闡述之記憶體裝置200及500之彼等改良之改良。 圖10、圖11及圖12展示根據本文中所闡述之某些實施例之形成一記憶體裝置1000之實例性程序中之順序階段。參考圖10至圖12所闡述之程序可用於形成上文參考圖1至圖9所闡述之記憶體裝置200 (圖3)、記憶體裝置500 (圖6)及記憶體裝置800 (圖9)。熟習此項技術者可容易地已知形成記憶體裝置1000及記憶體裝置1000之元件中之某些元件之程序中之某些程序。因此，為幫助集中於本文中所闡述之實施例，省略圖10至圖12中所展示之形成記憶體裝置1000之程序中之某些程序及用以完成記憶體裝置1000之額外程序。此外，為簡單起見，給予圖2A至圖12中之記憶體裝置當中類似或等同元件相同標記。 圖10展示在材料355’及1002形成於線(例如，源極) 299及基板390上方之後之記憶體裝置1000。形成材料355’及1002可包括在線299及基板390上方沈積交替介電材料(例如，交替材料355’之層及材料1002之層)。材料355’可包括一種矽氧化物(例如，二氧化矽SiO2 )。材料1002可包括矽與氮之一組合(例如，氮化矽SiNO4 )。材料1002可形成於記憶體裝置1000之層級606及307至317中之每一者中(例如，材料1002之每一層可形成於層級606及307至317當中之一各別層級中)。 如圖10中所展示，材料355’可經形成以具有由各別距離(垂直距離) D1、D1’、D1’’、D2、D2’、D3、D4及D4’界定(例如，等於各別距離)之各別厚度。距離D1、D1’、D1’’、D2、D2’、D3、D4及D4’與圖3、圖6及圖9之彼等距離相同。如上文參考圖3、圖6及圖8所闡述，距離D1、D1’、D1’’、D2、D2’、D3、D4及D4’可相同(例如，實質上相等)。因此，在圖10中，材料355’之厚度可相同(例如，實質上相等)。 材料1002可經形成以具有可相同(例如，實質上相等)之各別厚度T1、T2、T2’、T3及T3’。厚度T1、T2、T2’、T3及T3’與圖3、圖6及圖9中所展示之彼等厚度相同。在圖10中，一位置1031 (在兩個虛線之間)指示將移除材料335’及1002之部分以在材料335’及1002中形成一孔(下文所闡述)之一位置。 圖11展示在形成記憶體裝置1000之某些元件之後之記憶體裝置1000。此等記憶體元件包括柱331之一部分、記憶體單元串231、控制線2200 、2210 、2220 及2230 、線(例如，電晶體閘極線) 280_1A 及280_1B 、選擇線281A 及281B 、281’A 及281’B 以及線(例如，電晶體閘極線) 289_1A 及289_1B 、結構330以及可類似於記憶體裝置200 (圖3)、記憶體裝置500 (圖6)及記憶體裝置800 (圖9)之彼等元件之其他元件(如圖11中所展示)。 形成圖11中之記憶體裝置1000之元件可包括使用諸如一鑲嵌程序或其他程序之一程序。舉例而言，在形成材料355’及1002 (圖10)之後，可在材料355’及1002中於位置1031 (圖10)處形成孔(一垂直開口，圖11中未展示)。可藉由以下操作形成該孔：在位置1031 (圖10)處移除(例如，藉由蝕刻)材料355’及1002之部分且留下材料355’之一剩餘部分(其係圖11中之未在其處形成孔之介電質355之材料)且在各別層級606及307至317處留下材料1002之一剩餘部分(圖11中未展示)。孔之底部可定位於線299處(例如，定位於線299之一頂部表面處)。在形成孔之後，如圖11中所展示，可在該孔之位置處形成記憶體單元串231 (包括結構330)。亦可在該孔之位置處形成記憶體裝置1000之其他結構(例如，柱331之部分344、345、346以及部分343之部分)。 在形成柱331及結構330之部分之後，可移除(例如，藉由蝕刻)材料1002之剩餘部分(未在其處形成孔)。移除材料1002可包括在材料355’之一剩餘部分中且在材料1002之一剩餘部分中形成狹縫(例如，圖11中未展示)。此等狹縫(例如，垂直開口)可係用於形成記憶體裝置1000之一鑲嵌程序之部分。在形成狹縫之後，可隨後透過狹縫蝕除材料1002，藉此在層級606及307至317中之每一者上之位置處留下材料1002在其中之(在其移除之前)空隙(例如，空間)。由於材料1002 (圖10)之厚度可相同(如上文所論述)，因此在其中移除材料1002之空間亦可具有相同厚度(例如，相同垂直距離)。 在移除材料1002之後，導電材料(例如，金屬(諸如鎢)或其他導電材料)可形成(例如，填充)於在其中移除材料1002之空隙(例如，層級606及307至317中之每一者上之空間)中。如圖11中所展示，層級606及307至317上之導電材料形成記憶體裝置1000之各別線(例如，電晶體閘極線) 280_1A 及280_1B 、選擇線281A 及281B 、控制線2200 、2210 、2220 及2230 、選擇線281’A 及281’B 以及線(例如，電晶體閘極線) 289_1A 及289_1B 。 因此，如上文所闡述，記憶體裝置1000之線280_1A 及280_1B 、選擇線281A 及281B 、控制線2200 、2210 、2220 及2230 、選擇線281’A 及281’B 以及線289_1A 及289_1B 可同時形成(藉由相同程序步驟(例如，相同沈積步驟)形成)。此外，線280_1A 及280_1B 、選擇線281A 及281B 、控制線2200 、2210 、2220 及2230 、選擇線281’A 及281’B 以及線289_1A 及289_1B 亦可由相同導電材料(例如，金屬或其他導電材料)形成。 圖12展示在形成記憶體裝置1000之其他元件之後之記憶體裝置1000。此等元件包括在部分343處之額外導電材料以完成柱331及記憶體裝置1000之其他部分(例如，線270)。 如圖12中所展示，記憶體裝置1000可包括類似於或等同於圖9之記憶體裝置800之元件之元件。因此，形成一記憶體裝置1000之程序可用於形成圖9之記憶體裝置800。熟習此項技術者將容易地認識到，類似於上文參考圖10至圖12所闡述之形成一記憶體裝置1000之程序之程序亦可用於形成記憶體裝置200 (圖6)及記憶體裝置800 (圖9)。 對設備(例如，記憶體裝置100、200、500、800及1000)及方法(例如，與記憶體裝置100、200、500及800相關聯之操作方法以及形成此等記憶體裝置之方法(例如，程序))之圖解說明意欲提供對各種實施例之結構之一大體理解且不意欲提供對可利用本文中所闡述之結構之設備之所有元件及特徵之一完全說明。舉例而言，本文中之一設備係指一裝置(例如，記憶體裝置100、200、500、800及1000中之任何者)或包括諸如記憶體裝置100、200、500、800及1000中之任何者之一裝置之一系統(例如，一電腦、一蜂巢式電話或其他電子系統)。 上文參考圖1至圖12所闡述之組件中之任何者可以若干種方式(包括經由軟體進行模擬)來實施。因此，上文所闡述之設備(例如，記憶體裝置100、200、500、800及1000或此等記憶體裝置中之每一者之部分，包括此等記憶體裝置中之一控制單元，諸如控制單元116 (圖1))可在本文中全部表徵為「模組(modules)」(或「模組(module)」)。此等模組可包括硬體電路、單處理器及/或多處理器電路、記憶體電路、軟體程序模組及物件及/或韌件及其組合，如由各種實施例之特定實施方案所期望且如適合用於各種實施例之特定實施方案。舉例而言，此等模組可包括於一系統操作模擬封裝中，諸如一軟體電信號模擬封裝、一功率使用及範圍模擬封裝、一電容-電感模擬封裝、一功率/熱耗散模擬封裝、一信號發射-接收模擬封裝及/或用於操作各種潛在實施例或模擬其操作之軟體與硬體之組合。 記憶體裝置100、200、500、800及1000可包括於諸如以下各項之設備(例如，電子電路)中：高速電腦、通信與信號處理電路、單處理器或多處理器模組、單個或多個嵌入式處理器、多核心處理器、訊息資訊交換機及包括多層、多晶片模組之特殊應用模組。此等設備可進一步作為子組件包括於各種其他設備(例如，電子系統)內，諸如電視機、蜂巢式電話、個人電腦(例如，膝上型電腦、桌上型電腦、手持式電腦、平板電腦等)、工作站、無線電、視訊播放器、音訊播放器(例如，MP3 (動畫專家群組，音訊層3)播放器)、運載工具、醫療裝置(例如，心臟監測器、血壓監測器等)、機上盒及其他。 上文參考圖1至圖12所闡述之實施例包括設備及使用且形成此等設備之方法。在該等設備當中，一種設備包括：第一導電材料及第二導電材料，其定位於該設備之各別第一層級及第二層級中；一柱，其包括在該第一導電材料與該第二導電材料之間延伸之一長度；記憶體單元及控制線，其沿著該柱定位；一第一選擇閘極及一第一選擇線，其沿著該柱定位於該第一導電材料與該等記憶體單元之間；一第二選擇閘極及一第二選擇線，其沿著該柱定位於該第一導電材料與該第一選擇線之間；一第一電晶體及一第一電晶體閘極線，其沿著該柱定位於該第一導電材料與該第一選擇線之間；以及一第二電晶體及一第二電晶體閘極線，其沿著該柱定位於該第一導電材料與該第一電晶體之間。闡述包括額外設備及方法之其他實施例。 以上說明及圖式圖解說明本發明之某些實施例以使熟習此項技術者能夠實踐本發明之實施例。其他實施例可併入結構、邏輯、電、程序及其他改變。實例僅表示可能之變化。某些實施例之部分及特徵可包括於其他實施例之部分及特徵中或替代其他實施例之部分及特徵。在閱讀並理解以上說明後，熟習此項技術者將明瞭諸多其他實施例。
100‧‧‧記憶體裝置
101‧‧‧記憶體陣列
102‧‧‧記憶體單元
103‧‧‧線/位址線
1030‧‧‧區塊
1031‧‧‧區塊
104‧‧‧線
105‧‧‧線/輸入/輸出線
107‧‧‧位址暫存器
108‧‧‧列存取電路
109‧‧‧行存取電路
117‧‧‧輸入/輸出電路
118‧‧‧控制單元
120‧‧‧感測與緩衝電路
150‧‧‧存取線
170‧‧‧資料線
175‧‧‧線/全域資料線
200‧‧‧記憶體裝置
201‧‧‧記憶體陣列
2030‧‧‧區塊/記憶體單元區塊
2031‧‧‧區塊/記憶體單元區塊
210‧‧‧記憶體單元
211‧‧‧記憶體單元
212‧‧‧記憶體單元
213‧‧‧記憶體單元
2200‧‧‧控制線
2210‧‧‧控制線
2220‧‧‧控制線
2230‧‧‧控制線
2201‧‧‧控制線
2211‧‧‧控制線
2221‧‧‧控制線
2231‧‧‧控制線
231‧‧‧記憶體單元串/串
232‧‧‧記憶體單元串/串
233‧‧‧記憶體單元串
234‧‧‧記憶體單元串
235‧‧‧記憶體單元串
236‧‧‧記憶體單元串
237‧‧‧記憶體單元串/串
238‧‧‧記憶體單元串/串
239‧‧‧記憶體單元串
240‧‧‧記憶體單元串
241‧‧‧選擇電路
241’‧‧‧選擇電路
242‧‧‧選擇電路
242’‧‧‧選擇電路
243‧‧‧選擇電路
243’‧‧‧選擇電路
244‧‧‧選擇電路
244’‧‧‧選擇電路
245‧‧‧選擇電路
245’‧‧‧選擇電路
246‧‧‧選擇電路
246’‧‧‧選擇電路
247‧‧‧選擇電路
247’‧‧‧選擇電路
248‧‧‧選擇電路
248’‧‧‧選擇電路
249‧‧‧選擇電路
249’‧‧‧選擇電路
250‧‧‧選擇電路
250’‧‧‧選擇電路
251‧‧‧選擇電路
251’‧‧‧選擇電路
252‧‧‧選擇電路
252’‧‧‧選擇電路
261‧‧‧選擇閘極/汲極選擇閘極
262‧‧‧選擇閘極/汲極選擇閘極
263‧‧‧選擇閘極/源極選擇閘極
264‧‧‧選擇閘極/源極選擇閘極
270‧‧‧線/資料線
271‧‧‧線/資料線
272‧‧‧線/資料線
280_1A‧‧‧線/電晶體閘極線/選擇線
280_1B‧‧‧線/電晶體閘極線/選擇線
280_2A‧‧‧線/電晶體閘極線
280_2B‧‧‧線/電晶體閘極線
280_3A‧‧‧線/電晶體閘極線
280_3B‧‧‧線/電晶體閘極線
280_4A‧‧‧線/電晶體閘極線
280_4B‧‧‧線/電晶體閘極線
281A‧‧‧上部汲極選擇線/選擇線/汲極選擇線/線
281’A‧‧‧下部源極選擇線/選擇線/源極選擇線/線
281B‧‧‧下部汲極選擇線/選擇線/汲極選擇線/線
281’B‧‧‧上部源極選擇線/選擇線/線/源極選擇線
282A‧‧‧上部汲極選擇線/選擇線/汲極選擇線/線
282B‧‧‧下部汲極選擇線/選擇線/汲極選擇線/線
283A‧‧‧上部汲極選擇線/選擇線/汲極選擇線/線
283’A‧‧‧下部源極選擇線/選擇線/源極選擇線/線
283B‧‧‧下部汲極選擇線/選擇線/汲極選擇線/線
283’B‧‧‧上部源極選擇線/選擇線/源極選擇線/線
284A‧‧‧上部汲極選擇線/選擇線/汲極選擇線/線
284B‧‧‧下部汲極選擇線/選擇線/汲極選擇線/線
285_1‧‧‧電路/頂部閘極引發汲極漏電流產生器電路/電流產生器電路
285_2‧‧‧電路/頂部閘極引發汲極漏電流產生器電路/電流產生器電路
285_3‧‧‧電路/頂部閘極引發汲極漏電流產生器電路/電流產生器電路
285_4‧‧‧電路/頂部閘極引發汲極漏電流產生器電路/電流產生器電路
286‧‧‧電晶體
287_1‧‧‧電路/電流產生器電路/底部閘極引發汲極漏電流產生器電路
287_2‧‧‧電路/電流產生器電路/底部閘極引發汲極漏電流產生器電路
287_3‧‧‧電路/電流產生器電路/底部閘極引發汲極漏電流產生器電路
287_4‧‧‧電路/電流產生器電路/底部閘極引發汲極漏電流產生器電路
288‧‧‧電晶體
289_1A‧‧‧電晶體閘極線/線
289_1B‧‧‧電晶體閘極線/線
289_3A‧‧‧電晶體閘極線/線
289_3B‧‧‧電晶體閘極線/線
291‧‧‧記憶體單元串
292‧‧‧記憶體單元串
299‧‧‧線/源極
301‧‧‧部分
302‧‧‧部分
303‧‧‧部分
307‧‧‧層級
308‧‧‧層級
309‧‧‧層級
310‧‧‧層級
311‧‧‧層級
312‧‧‧層級
313‧‧‧層級
314‧‧‧層級
315‧‧‧層級
316‧‧‧層級
317‧‧‧層級
330‧‧‧結構
331‧‧‧柱
343‧‧‧部分
344‧‧‧部分
345‧‧‧部分
346‧‧‧部分
348‧‧‧界面
355‧‧‧介電質
355’‧‧‧材料
390‧‧‧基板
401‧‧‧曲線
402‧‧‧曲線
500‧‧‧記憶體裝置
606‧‧‧層級
648‧‧‧界面
701‧‧‧曲線
702‧‧‧曲線
800‧‧‧記憶體裝置
1000‧‧‧記憶體裝置
1002‧‧‧材料
1031‧‧‧位置
ADDR‧‧‧位址資訊/位址信號
BL0‧‧‧信號/位元線信號
BL1 BL1 BL2‧‧‧信號
BLn‧‧‧信號/位元線信號
BL_SEL0-BL_SELn‧‧‧信號
CE#‧‧‧晶片啟用信號
D1‧‧‧距離
D1’‧‧‧距離
D1’’‧‧‧距離
D2‧‧‧距離
D2’‧‧‧距離
D3‧‧‧距離
D4‧‧‧距離
D4’‧‧‧距離
DQ0-DQN‧‧‧信號
Dx‧‧‧距離
GGA‧‧‧信號
GG’A‧‧‧添加信號/信號
GGB‧‧‧信號
GG’B‧‧‧信號
LREF‧‧‧參考位置/所意欲位置
PreCh‧‧‧寫入預充電階段
Prgm‧‧‧程式化階段
Sense‧‧‧感測階段
SGDA‧‧‧信號/上部選擇線信號
SGDB‧‧‧信號/下部選擇線信號
SGSA‧‧‧信號
SGSB‧‧‧信號
SRC‧‧‧信號/源極線信號
T1‧‧‧厚度
T2‧‧‧厚度
T2’‧‧‧厚度
T3‧‧‧厚度
T3’‧‧‧厚度
V0‧‧‧電壓
V1‧‧‧電壓
V2‧‧‧電壓
V3‧‧‧電壓
V4‧‧‧電壓
V5‧‧‧電壓
V6‧‧‧電壓
V7‧‧‧電壓
V8‧‧‧電壓
V9‧‧‧電壓
V10‧‧‧電壓
V11‧‧‧電壓
V12‧‧‧電壓
VBL‧‧‧電壓
Vcc‧‧‧供應電壓/電壓
VERASE‧‧‧電壓
Vpass‧‧‧電壓
VPreCh‧‧‧預充電電壓/電壓
Vss‧‧‧供應電壓/電壓/接地電位
WE#‧‧‧寫入啟用信號
WL0‧‧‧字線信號/信號
WL00‧‧‧字線信號/信號
WL10‧‧‧字線信號/信號
WL20‧‧‧字線信號/信號
WL30‧‧‧字線信號/信號
WL01‧‧‧字線信號/信號
WL11‧‧‧字線信號/信號
WL21‧‧‧字線信號/信號
WL31‧‧‧字線信號/信號
WLm‧‧‧字線信號/信號
圖1展示根據本文中所闡述之某些實施例之呈一記憶體裝置之形式之一設備之一方塊圖。 圖2A展示根據本文中所闡述之某些實施例之包括一記憶體陣列之一記憶體裝置之一部分之一方塊圖，該記憶體陣列具有頂部及底部閘極引發汲極漏(GIDL)電流產生器電路。 圖2B展示根據本文中所闡述之某些實施例之圖2A之記憶體裝置之一示意圖。 圖2C展示根據本文中所闡述之某些實施例之圖2B之記憶體裝置之一部分之一示意圖。 圖2D展示根據本文中所闡述之某些實施例之在實例性抹除、寫入及讀取操作期間圖2A至圖2C之記憶體裝置之信號中之某些信號之實例性波形。 圖3展示根據本文中所闡述之某些實施例之圖2A至圖2C之記憶體裝置之一部分之一結構之一側視圖。 圖4係展示根據本文中所闡述之某些實施例之一界面在圖3之記憶體裝置之一柱中之位置與在該記憶體裝置之一抹除操作期間產生之一抹除GIDL電流之間的一實例性關係之一圖表。 圖5A展示根據本文中所闡述之某些實施例之可係圖2A之記憶體裝置之一變化形式之一記憶體裝置之一部分之一方塊圖。 圖5B展示根據本文中所闡述之某些實施例之圖5A之記憶體裝置之一示意圖。 圖5C展示根據本文中所闡述之某些實施例之圖5B之記憶體裝置之一部分之一示意圖。 圖5D展示根據本文中所闡述之某些實施例之在實例性抹除、寫入及讀取操作期間圖5A至圖5C之記憶體裝置之信號中之某些信號之實例性波形。 圖6展示根據本文中所闡述之某些實施例之圖5A至圖5C之記憶體裝置之一部分之一結構之一側視圖。 圖7係展示根據本文中所闡述之某些實施例之一界面在圖6之記憶體裝置之一柱中之位置與在該記憶體裝置之一抹除操作期間產生之抹除GIDL電流之間的一實例性關係之一圖表。 圖8A展示根據本文中所闡述之某些實施例之可係圖2A之記憶體裝置及圖5A之記憶體裝置之一變化形式之一記憶體裝置之一部分之一方塊圖。 圖8B展示根據本文中所闡述之某些實施例之圖8A之記憶體裝置之一示意圖。 圖8C展示根據本文中所闡述之某些實施例之圖8B之記憶體裝置之一部分之一示意圖。 圖8D展示根據本文中所闡述之某些實施例之在實例性抹除、寫入及讀取操作期間圖8A至圖8C之記憶體裝置之信號中之某些信號之實例性波形。 圖9展示根據本文中所闡述之某些實施例之圖8A至圖8C之記憶體裝置之一部分之一結構之一側視圖。 圖10、圖11及圖12展示根據本文中所闡述之某些實施例之形成一記憶體裝置之實例性程序中之順序階段。

Claims (30)

  1. 一種設備，其包含：一第一導電材料，其定位於該設備之一第一層級中；一第二導電材料，其定位於該設備之一第二層級中；一柱(pillar)，其包括在該第一層級與該第二層級之間延伸之一長度且接觸該第一導電材料及該第二導電材料；記憶體單元及控制線，其沿著該柱定位；一第一選擇閘極及一第一選擇線，其沿著該柱定位於該第一導電材料與該等記憶體單元之間；一第二選擇閘極及一第二選擇線，其沿著該柱定位於該第一導電材料與該第一選擇線之間；一第一電晶體及一第一電晶體閘極線，其沿著該柱定位於該第一導電材料與該第一選擇線之間；及一第二電晶體及一第二電晶體閘極線，其沿著該柱定位於該第一導電材料與該第一電晶體之間，該第一電晶體、該第二電晶體、該第一電晶體閘極線及該第二電晶體閘極線經包括以改良在該設備之一操作期間產生之閘極引發汲極漏(gate-induced drain leakage(GIDL))電流。
  2. 如請求項1之設備，其中該柱包括具有在該柱之該長度之一方向延伸之一長度之一介電質部分及具有在該柱之該長度之該方向延伸之一長度之一導電通道，且該導電通道環繞該介電質部分之至少部分。
  3. 如請求項2之設備，其中該柱包括位於該介電質部分與該第一導電材料之間的一導電部分，該導電部分在一界面處接觸該介電質部分，且該界面定位於該第一電晶體閘極線之層級與該第二電晶體閘極線之層級之間的一層級處。
  4. 如請求項1之設備，其中：該等控制線包括一第一控制線及一第二控制線，該第一控制線及該第二控制線中之每一者具有一第一厚度；該第一選擇線及該第二選擇線中之每一者具有一第二厚度；且該第一電晶體閘極線及該第二電晶體閘極線中之每一者具有一第三厚度，其中該第一厚度、該第二厚度及該第三厚度相同。
  5. 如請求項1之設備，其中：該等控制線包括一第一控制線及一第二控制線，該第一控制線毗鄰該第二控制線且在該柱之該長度之一方向與該第二控制線間隔開一第一距離；該第一選擇線在該柱之該長度之該方向與該第二控制線間隔開一第二距離；該第二選擇線在該柱之該長度之該方向與該第一選擇線間隔開一第三距離；該第一電晶體在該柱之該長度之該方向與該第二選擇線間隔開一第四距離；且該第二電晶體在該柱之該長度之該方向與該第一電晶體間隔開一第五距離，其中該第一距離、該第二距離、該第三距離、該第四距離及該第五距離相同。
  6. 如請求項1之設備，其中該第一電晶體及該第二電晶體係該設備之一電流產生器電路之部分。
  7. 如請求項1之設備，其中該等控制線、該第一選擇線及該第二選擇線以及第一電晶體閘極線及第二電晶體閘極線包括一相同材料。
  8. 如請求項1之設備，其中該等控制線、該第一選擇線及該第二選擇線以及第一電晶體閘極線及第二電晶體閘極線中之每一者之一材料係金屬。
  9. 如請求項1之設備，其中該等控制線、該第一選擇線及該第二選擇線以及第一電晶體閘極線及第二電晶體閘極線與該柱之一導電通道間隔開一相同距離。
  10. 如請求項1之設備，其中該等記憶體單元中之每一者包括經組態以儲存資訊之一結構，且該結構係一介電結構。
  11. 如請求項1之設備，其中該等記憶體單元中之每一者包括經組態以儲存資訊之一結構，且該結構係多晶矽結構。
  12. 如請求項1之設備，其進一步包含一資料線及一源極，其中該第一導電材料係該資料線之部分，且該第二導電材料係該源極之部分。
  13. 如請求項1之設備，其進一步包含一資料線及一源極，其中該第一導電材料係該源極之部分，且該第二導電材料係該資料線之部分。
  14. 如請求項1之設備，其進一步包含：一第三選擇線，其沿著該柱定位於該第二導電材料與該等記憶體單元之間；一第四選擇線，其沿著該柱定位於該第二導電材料與該第三選擇線之間；及一第三電晶體及一第三電晶體閘極線，其沿著該柱定位於該第二導電材料與該第四選擇線之間。
  15. 如請求項14之設備，其進一步包含沿著該柱定位於該第二導電材料與該第三電晶體之間的一第四電晶體及一第四電晶體閘極線。
  16. 一種設備，其包含：一第一導電線；第一電晶體及第二電晶體，其與該第一導電線串聯耦合；第一電晶體閘極線及第二電晶體閘極線，其分別與該第一電晶體及該第二電晶體耦合，該第一電晶體、該第二電晶體、該第一電晶體閘極線及該第二電晶體閘極線經包括以改良在該設備之一操作期間產生之閘極引發汲極漏(GIDL)電流；第一選擇閘極及第二選擇閘極，其與該第一電晶體及該第二電晶體串聯耦合，該第一電晶體及該第二電晶體位於該第一導電線與該第一選擇閘極及該第二選擇閘極之間；記憶體單元，其與該第一選擇閘極及該第二選擇閘極串聯耦合；第三選擇閘極及第四選擇閘極，其與該等記憶體單元串聯耦合，該等記憶體單元位於該第一選擇閘極及該第二選擇閘極中之一者與該第三選擇閘極及該第四選擇閘極中之一者之間；一第三電晶體，其與該第三選擇閘極及該第四選擇閘極串聯耦合；及一第二導電線，其耦合至該第三電晶體，該第三電晶體位於該第二導電線與該第三選擇閘極及該第四選擇閘極中之一者之間。
  17. 如請求項16之設備，其中該等記憶體單元、該第一電晶體、該第二電晶體及該第三電晶體以及該第一選擇閘極、該第二選擇閘極、該第三選擇閘極及該第四選擇閘極具有一相同結構。
  18. 如請求項16之設備，其中該第一導電線包括一資料線，且該第二導電線包括一源極。
  19. 如請求項16之設備，其中該第一導電線包括一源極，且該第二導電線包括一資料線。
  20. 如請求項16之設備，其進一步包含耦合於該第三電晶體與該第二導電線之間的一第四電晶體。
  21. 一種方法，其包含：在一記憶體裝置之一操作期間將一第一電壓施加至耦合至該記憶體裝置之一第一電晶體之一第一電晶體閘極線；在該記憶體裝置之該操作期間將一第二電壓施加至耦合至該記憶體裝置之一第二電晶體之一第二電晶體閘極線，該第一電晶體、該第二電晶體、該第一電晶體閘極線及該第二電晶體閘極線經包括以改良在該設備之一操作期間產生之閘極引發汲極漏(GIDL)電流；在該記憶體裝置之該操作期間將一第三電壓施加至耦合至該記憶體裝置之一第一選擇閘極之一第一選擇線；在該記憶體裝置之該操作期間將一第四電壓施加至耦合至該記憶體裝置之一第二選擇閘極之一第二選擇線；在該記憶體裝置之該操作期間將一第五電壓施加至耦合至該記憶體裝置之一第三選擇閘極之一第三選擇線；在該記憶體裝置之該操作期間將一第六電壓施加至耦合至該記憶體裝置之一第四選擇閘極之第四選擇線；及在該記憶體裝置之該操作期間將一第七電壓施加至耦合至該記憶體裝置之一第三電晶體之一第三電晶體閘極線，其中該第一電晶體、該第二電晶體及該第三電晶體以及第一選擇閘極、第二選擇閘極、第三選擇閘極及第四選擇閘極串聯耦合於該記憶體裝置之第一導電線與第二導電線之間。
  22. 如請求項21之方法，其進一步包含：在該記憶體裝置之該操作期間將一第八電壓施加至該第一導電線及該第二導電線中之至少一者，其中該第八電壓之一值大於該第一電壓、該第二電壓、該第三電壓、該第四電壓、該第五電壓、該第六電壓及該第七電壓中之每一者之一值。
  23. 如請求項21之方法，其中該第一電壓、該第二電壓及該第七電壓中之每一者之一值小於該第三電壓、該第四電壓、該第五電壓及該第六電壓中之每一者之一值。
  24. 如請求項21之方法，其中該第三電壓、該第四電壓、該第五電壓及該第六電壓具有一相同值。
  25. 如請求項24之方法，其中該第一電壓、該第二電壓及該第七電壓具有一相同值。
  26. 一種方法，其包含：形成自一基板向外延伸之一柱；沿著該柱形成記憶體單元及控制線；沿著該柱形成第一選擇閘極及第二選擇閘極以及第一選擇線及第二選擇線；沿著該柱形成第一電晶體及第二電晶體以及第一電晶體閘極線及第二電晶體閘極線，使得該第一選擇閘極及該第二選擇閘極位於該等記憶體單元與該第一電晶體及該第二電晶體之間；沿著該柱形成第三選擇閘極及第四選擇閘極以及第三選擇線及第四選擇線；及沿著該柱形成一第三電晶體及一第三電晶體閘極線，使得該第三選擇閘極及該第四選擇閘極位於該等記憶體單元與該第三電晶體之間，其中形成該柱包括：形成該柱之一導電部分，使得該柱之該導電部分之一底部處於該第一電晶體閘極線之層級與該第二電晶體閘極線之層級之間的一層級處。
  27. 如請求項26之方法，其中該第一電晶體閘極線、該第二電晶體閘極線及該第三電晶體閘極線以及該等控制線具有一相同厚度。
  28. 如請求項26之方法，其中該等控制線、該第一電晶體閘極線、該第二電晶體閘極線及該第三電晶體閘極線以及該第一選擇線、該第二選擇線、該第三選擇線及該第四選擇線係由一相同沈積程序步驟形成。
  29. 如請求項26之方法，其中形成該等控制線、該第一電晶體閘極線、該第二電晶體閘極線及該第三電晶體閘極線以及該第一選擇線、該第二選擇線、該第三選擇線及該第四選擇線包括：在介電材料之間形成空間，使得該等空間中之每一者介於該等介電材料中之兩者之間；及用一導電材料填充該等空間，其中該等介電材料中之兩者之間的該等空間中之一者中之該導電材料之一部分形成該等控制線、該第一電晶體閘極線、該第二電晶體閘極線及該第三電晶體閘極線以及該第一選擇線、該第二選擇線、該第三選擇線及該第四選擇線中之一者之部分。
  30. 如請求項29之方法，其中該導電材料係金屬。
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