JP2020047350A - 半導体記憶装置 - Google Patents

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政信 白川
拓也 二山
Takuya Futayama
拓也 二山
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Abstract

【課題】動作信頼性を向上出来る半導体記憶装置を提供する。【解決手段】実施形態の半導体記憶装置は、第１及び第２メモリセルと、第１及び第２ワード線と、第１ビット線とを備える。第１及び第２メモリセルは互いにウェル領域を共有し、且つ該ウェル領域を挟んで対向する。データの書き込み動作は、第１乃至第３動作を含む。第１動作(pre-verify)では第１及び第２ワード線に第１電圧Vcut1が印加される。第２動作(pre-program)では第１及び第２ワード線に、第１電圧Vcut1より大きい第２電圧VPGM_Lが印加される。第３動作(data-program)では第１ワード線に第２電圧VPGM_Lより大きい第３電圧VPGMが印加され、第２ワード線に第３電圧VPGMより小さい第４電圧VPASSが印加される。【選択図】図１１

Description

実施形態は、半導体記憶装置に関する。
メモリセルが三次元に配列された半導体メモリが知られている。
米国特許第８，２５０，４３７号明細書
動作信頼性を向上出来る半導体記憶装置を提供する。
本実施形態の半導体記憶装置は、データを保持可能な第１メモリセルと第２メモリセルと、第１メモリセルに接続された第１ワード線と、第２メモリセルに接続された第２ワード線と、第１メモリセルと前記第２メモリセルの両方に電気的に接続可能な第１ビット線とを備える。第１メモリセルと第２メモリセルは、互いにウェル領域を共有し、且つ該ウェル領域を挟んで対向して設けられる。データの書き込み動作は、第１乃至第３動作を含む。第１動作においては、第１ワード線と第２ワード線とに第１電圧が印加される。第２動作は第１動作後に行われ、第１ワード線と第２ワード線とに、第１電圧より大きい第２電圧が印加される。第３動作は第２動作後に行われ、第１ワード線に第２電圧より大きい第３電圧が印加され、第２ワード線に第３電圧より小さい第４電圧が印加される。
図１は、第１実施形態に係るメモリシステムのブロック図。 図２は、第１実施形態に係るメモリセルアレイの回路図。 図３は、第１実施形態に係るセレクトゲート線の平面レイアウト。 図４は、第１実施形態に係るワード線の平面レイアウト。 図５は、第１実施形態に係るブロックの断面図。 図６は、第１実施形態に係るメモリセルトランジスタの断面図。 図７は、第１実施形態に係るメモリセルトランジスタの断面図。 図８は、第１実施形態に係るメモリピラーの等価回路図。 図９は、第１実施形態に係るメモリセルのデータと閾値分布を示す概念図。 図１０は、第１実施形態に係るデータの書き込み順序を示すダイアグラム。 図１１は、第１実施形態に係る書き込み動作のフローチャート。 図１２は、第１実施形態に係る書き込み動作時における各種配線の電圧変化を示すタイミングチャート。 図１３は、第１実施形態に係る書き込み動作時においてpre-verify及びpre-program対象となるストリングユニットを示すダイアグラム。 図１４は、第１実施形態に係るデータの書き込み動作時におけるメモリセルの閾値変動を示すダイアグラム。 図１５は、第２実施形態に係る書き込み動作時における各種配線の電圧変化を示すタイミングチャート。 図１６は、第３実施形態に係る書き込み動作のフローチャート。 図１７は、第３実施形態に係る書き込み動作時における各種配線の電圧変化を示すタイミングチャート。 図１８は、第４実施形態に係るデータの書き込み順序を示すダイアグラム。 図１９は、第４実施形態に係る書き込み動作のフローチャート。 図２０は、第４実施形態に係る書き込み動作時においてpre-verify及びpre-program対象となるストリングユニットを示すダイアグラム。 図２１は、第４実施形態に係る書き込み動作実行時のコマンドシーケンス。 図２２は、第４実施形態の変形例に係るデータの書き込み順序を示すダイアグラム。 図２３は、第５実施形態に係るデータの書き込み動作時におけるメモリセルの閾値変動を示すダイアグラム。 図２４は、第５実施形態に係るデータの書き込み動作時におけるメモリセルの閾値変動を示すダイアグラム。 図２５は、第５実施形態に係るデータの書き込み順序を示すダイアグラム。 図２６は、第５実施形態に係る書き込み動作のフローチャート。 図２７は、第５実施形態に係る書き込み動作時においてpre-verify及びpre-program対象となるストリングユニットを示すダイアグラム。 図２８は、第６実施形態に係るデータの書き込み順序の第１例を示すダイアグラム。 図２９は、第６実施形態に係るデータの書き込み順序の第２例を示すダイアグラム。 図３０は、第６実施形態に係るデータの書き込み順序の第３例を示すダイアグラム。 図３１は、第６実施形態に係るデータの書き込み順序の第４例を示すダイアグラム。 図３２は、第６実施形態に係るデータの書き込み順序の第５例を示すダイアグラム。 図３３は、第６実施形態に係るデータの書き込み順序の第６例を示すダイアグラム。 図３４は、第６実施形態に係るデータの書き込み順序の第７例を示すダイアグラム。 図３５は、第６実施形態に係るデータの書き込み順序の第８例を示すダイアグラム。 図３６は、第７実施形態に係るデータの書き込み順序を示すダイアグラム。 図３７は、第７実施形態の第１変形例に係るデータの書き込み順序を示すダイアグラム。 図３８は、第７実施形態の第１変形例に係るデータの書き込み順序を示すダイアグラム。
以下、図面を参照して実施形態について説明する。なお、以下の説明において、同一の機能及び構成を有する構成要素については、共通する参照符号を付す。
１．第１実施形態
第１実施形態に係る半導体記憶装置について説明する。以下では、半導体記憶装置としてＮＡＮＤ型フラッシュメモリを備えたメモリシステムを例に挙げて説明する。
１．１ 構成について
まず、本実施形態に係るメモリシステムの構成について説明する。
１．１．１ 全体構成について
はじめに、本実施形態に係るメモリシステムの大まかな全体構成について、図１を用いて説明する。
図示するようにメモリシステム１は、ＮＡＮＤ型フラッシュメモリ１００とコントローラ２００とを備えている。ＮＡＮＤ型フラッシュメモリ１００とコントローラ２００とは、例えばそれらの組み合わせにより一つの半導体装置を構成しても良く、その例としてはＳＤＴＭカードのようなメモリカードや、ＳＳＤ（solid state drive）等が挙げられる。また、コントローラ２００は例えばＳｏＣ（system on chip）等であっても良い。
ＮＡＮＤ型フラッシュメモリ１００は複数のメモリセルを備え、データを不揮発に記憶する。コントローラ２００は、ＮＡＮＤバスによってＮＡＮＤ型フラッシュメモリ１００に接続され、ホストバスによってホスト機器３００に接続される。そしてコントローラ２００は、ＮＡＮＤ型フラッシュメモリ１００を制御し、またホスト機器３００から受信した命令に応答して、ＮＡＮＤ型フラッシュメモリ１００にアクセスする。ホスト機器３００は、例えばデジタルカメラやパーソナルコンピュータ等であり、ホストバスは、例えばＳＤＴＭインターフェースに従ったバスである。ＮＡＮＤバスは、ＮＡＮＤインターフェースに従った信号の送受信を行う。
１．１．２ コントローラ２００の構成について
引き続き図１を用いて、コントローラ２００の構成の詳細について説明する。図１に示すようにコントローラ２００は、ホストインターフェース回路２１０、内蔵メモリ（ＲＡＭ）２２０、プロセッサ（ＣＰＵ）２３０、バッファメモリ２４０、ＮＡＮＤインターフェース回路２５０、及びＥＣＣ（Error Checking and Correcting）回路２６０を備えている。
ホストインターフェース回路２１０は、ホストバスを介してホスト機器３００と接続され、ホスト機器３００から受信した命令及びデータを、それぞれプロセッサ２３０及びバッファメモリ２４０に転送する。またプロセッサ２３０の命令に応答して、バッファメモリ２４０内のデータをホスト機器３００へ転送する。
プロセッサ２３０は、コントローラ２００全体の動作を制御する。例えばプロセッサ２３０は、ホスト機器３００から書き込み命令を受信した際には、それに応答して、ＮＡＮＤインターフェース回路２５０に対して書き込み命令を発行する。読み出し及び消去の際も同様である。またプロセッサ２３０は、ウェアレベリング等、ＮＡＮＤ型フラッシュメモリ１００を管理するための様々な処理を実行する。なお、以下で説明するコントローラ２００の動作はプロセッサがソフトウェア（ファームウェア）を実行することによって実現されても良いし、またはハードウェアで実現されても良い。
ＮＡＮＤインターフェース回路２５０は、ＮＡＮＤバスを介してＮＡＮＤ型フラッシュメモリ１００と接続され、ＮＡＮＤ型フラッシュメモリ１００との通信を司る。そしてＮＡＮＤインターフェース回路２５０は、プロセッサ２３０から受信した命令に基づき、種々の信号をＮＡＮＤ型フラッシュメモリ１００へ送信し、またＮＡＮＤ型フラッシュメモリ１００から受信する。
バッファメモリ２４０は、書き込みデータや読み出しデータを一時的に保持する。
内蔵メモリ２２０は、例えばＤＲＡＭやＳＲＡＭ等の半導体メモリであり、プロセッサ２３０の作業領域として使用される。そして内蔵メモリ２２０は、ＮＡＮＤ型フラッシュメモリ１００を管理するためのファームウェアや、各種の管理テーブル等を保持する。
ＥＣＣ回路２６０は、ＮＡＮＤ型フラッシュメモリ１００に記憶されるデータに関する誤り検出及び誤り訂正処理を行う。すなわちＥＣＣ回路２６０は、データの書き込み時には誤り訂正符号を生成して、これを書き込みデータに付与し、データの読み出し時にはこれを復号する。
１．１．３ ＮＡＮＤ型フラッシュメモリ１００の構成について
１．１．３．１ ＮＡＮＤ型フラッシュメモリ１００の全体構成について
次に、ＮＡＮＤ型フラッシュメモリ１００の構成について説明する。図１に示すようにＮＡＮＤ型フラッシュメモリ１００は、メモリセルアレイ１１０、ロウデコーダ１２０、ドライバ回路１３０、センスアンプ１４０、アドレスレジスタ１５０、コマンドレジスタ１６０、及びシーケンサ１７０を備える。
メモリセルアレイ１１０は、ロウ及びカラムに対応付けられた複数の不揮発性のメモリセルを含む複数のブロックＢＬＫを備えている。そしてメモリセルアレイ１１０は、コントローラ２００から与えられたデータを記憶する。
ロウデコーダ１２０は、ブロックＢＬＫのいずれかを選択し、更に選択したブロックＢＬＫにおけるロウ方向を選択する。
ドライバ回路１３０は、選択されたブロックＢＬＫに対して、ロウデコーダ１２０を介して電圧を供給する。
センスアンプ１４０は、データの読み出し時やベリファイ時には、メモリセルアレイ１１０から読み出されたデータをセンスし、必要な演算を行う。そして、このデータＤＡＴをコントローラ２００に出力する。データの書き込み時には、コントローラ２００から受信した書き込みデータＤＡＴを、メモリセルアレイ１１０に転送する。
アドレスレジスタ１５０は、コントローラ２００から受信したアドレスＡＤＤを保持する。コマンドレジスタ１６０は、コントローラ２００から受信したコマンドＣＭＤを保持する。
シーケンサ１７０は、レジスタ１５０及び１６０に保持された種々の情報に基づき、ＮＡＮＤ型フラッシュメモリ１００全体の動作を制御する。
１．１．３．２ メモリセルアレイ１１０の構成について
次に、本実施形態に係るメモリセルアレイ１１０の構成について説明する。
＜回路構成について＞
まず、メモリセルアレイ１１０の回路構成について、図２を用いて説明する。図２は、ブロックＢＬＫの等価回路図である。図示するように、ブロックＢＬＫは複数のストリングユニットＳＵ（ＳＵ０、ＳＵ１、ＳＵ２、…）を含む。また各々のストリングユニットＳＵは、複数のＮＡＮＤストリング５０を含む。以下では、偶数番目のストリングユニットＳＵｅ（ＳＵ０、ＳＵ２、ＳＵ４、…）のＮＡＮＤストリングと奇数番目のストリングユニットＳＵｏ（ＳＵ１、ＳＵ３、ＳＵ５、…）のＮＡＮＤストリングとを区別する場合に、それぞれをＮＡＮＤストリング５０ｅ及び５０ｏと呼ぶ。
ＮＡＮＤストリング５０の各々は、例えば８個のメモリセルトランジスタＭＴ（ＭＴ０〜ＭＴ７）及び選択トランジスタＳＴ１、ＳＴ２を含んでいる。メモリセルトランジスタＭＴは、制御ゲートと電荷蓄積層とを備え、データを不揮発に保持する。そしてメモリセルトランジスタＭＴは、選択トランジスタＳＴ１のソースと選択トランジスタＳＴ２のドレインとの間に直列接続されている。
ストリングユニットＳＵの各々における選択トランジスタＳＴ１のゲートは、それぞれセレクトゲート線ＳＧＤ（ＳＧＤ０、ＳＧＤ１、…）に接続される。セレクトゲート線ＳＧＤは、ロウデコーダ１２０によって独立に制御される。また、偶数番目のストリングユニットＳＵｅ（ＳＵ０、ＳＵ２、…）の各々における選択トランジスタＳＴ２のゲートは、例えばセレクトゲート線ＳＧＳｅに共通接続され、奇数番目のストリングユニットＳＵｏ（ＳＵ１、ＳＵ３、…）の各々における選択トランジスタＳＴ２のゲートは、例えばセレクトゲート線ＳＧＳｏに共通接続される。セレクトゲート線ＳＧＳｅ及びＳＧＳｏは、例えば共通に接続されても良いし、独立に制御可能であっても良い。
また、同一のブロックＢＬＫ内のストリングユニットＳＵｅに含まれるメモリセルトランジスタＭＴ（ＭＴ０〜ＭＴ７）の制御ゲートは、それぞれワード線ＷＬｅ（ＷＬｅ０〜ＷＬｅ７）に共通接続される。他方で、ストリングユニットＳＵｏに含まれるメモリセルトランジスタＭＴ（ＭＴ０〜ＭＴ７）の制御ゲートは、それぞれワード線ＷＬｏ（ＷＬｏ０〜ＷＬｏ７）に共通接続される。ワード線ＷＬｅ及びＷＬｏは、ロウデコーダ１２０によって独立に制御される。
ブロックＢＬＫは、例えばデータの消去単位である。すなわち、同一ブロックＢＬＫ内に含まれるメモリセルトランジスタＭＴの保持するデータは、一括して消去される。しかし、データはストリングユニットＳＵ単位で消去されてもよいし、またはストリングユニットＳＵ未満の単位で消去されてもよい。
更に、メモリセルアレイ１１０内において同一列にあるＮＡＮＤストリング５０の選択トランジスタＳＴ１のドレインは、ビット線ＢＬ（ＢＬ０〜ＢＬ（Ｌ−１）、但し（Ｌ−１）は２以上の自然数）に共通接続される。すなわちビット線ＢＬは、複数のストリングユニットＳＵ間でＮＡＮＤストリング５０を共通に接続する。更に、複数の選択トランジスタＳＴ２のソースは、ソース線ＳＬに共通に接続されている。
つまりストリングユニットＳＵは、異なるビット線ＢＬに接続され、且つ同一のセレクトゲート線ＳＧＤに接続されたＮＡＮＤストリング５０を複数含む。またブロックＢＬＫは、ワード線ＷＬを共通にする複数のストリングユニットＳＵを複数含む。更にメモリセルアレイ１１０は、ビット線ＢＬを共通にする複数のブロックＢＬＫを含む。そしてメモリセルアレイ１１０内において、上記セレクトゲート線ＳＧＳ、ワード線ＷＬ、及びセレクトゲート線ＳＧＤが半導体基板上方に順次積層されることで、メモリセルトランジスタＭＴ並びに選択トランジスタＳＴ１及びＳＴ２が三次元に積層されている。
＜メモリセルアレイの平面レイアウトについて＞
次に、メモリセルアレイ１１０の平面構成について説明する。図３は、あるブロックＢＬＫの、半導体基板面内（これをＸＹ平面と呼ぶ）における、セレクトゲート線ＳＧＤの平面レイアウトを示している。本例では、１つのブロックＢＬＫ内にセレクトゲート線ＳＧＤが８本含まれる場合について説明する。
図示するように、Ｘ方向に延びる１７個の導電層１０（１０−０ａ〜１０−７ａ、１０−０ｂ〜１０−７ｂ、及び１０−０ｃ）が、Ｘ方向に直交するＹ方向に沿って配列されている。各導電層１０は、セレクトゲート線ＳＧＤとして機能する。図３の例であると、導電層１０−０ａ、１０−１ａ、１０−２ａ、１０−１ｂ、１０−２ｂ、１０−３ａ、１０−４ａ、１０−３ｂ、１０−４ｂ、１０−５ａ、１０−６ａ、１０−５ｂ、１０−６ｂ、１０−７ａ、１０−０ｂ、１０−７ｂ、及び１０−０ｃがＹ方向に沿って順次配列されている。そして、ブロックＢＬＫ内においてＹ方向に沿った両端に位置する２つの配線層１０−０ａ及び１０−０ｃと、配線層１０−７ａと１０−７ｂに挟まれた配線層１０−０ｂとが互いに電気的に接続され、セレクトゲート線ＳＧＤ０として機能する。また、配線層１０−１ａと１０−１ｂとが互いに電気的に接続され、セレクトゲート線ＳＧＤ１として機能する。同様に、配線層１０−２ａと１０−２ｂとが互いに電気的に接続され、セレクトゲート線ＳＧＤ２として機能し、配線層１０−３ａと１０−３ｂとが互いに電気的に接続され、セレクトゲート線ＳＧＤ３として機能する。その他の配線層も同様であり、配線層１０−４ａと１０−４ｂとが互いに電気的に接続され、セレクトゲート線ＳＧＤ４として機能し、配線層１０−５ａと１０−５ｂとが互いに電気的に接続され、セレクトゲート線ＳＧＤ５として機能し、配線層１０−６ａと１０−６ｂとが互いに電気的に接続され、セレクトゲート線ＳＧＤ６として機能し、配線層１０−７ａと１０−７ｂとが互いに電気的に接続され、セレクトゲート線ＳＧＤ７として機能する。
ブロックＢＬＫ内においてＹ方向で隣り合う配線層１０は、図示せぬ絶縁膜によって離隔されている。この絶縁膜が設けられている領域を、スリットＳＬＴ２と呼ぶ。スリットＳＬＴ２では、例えば半導体基板面から、少なくとも配線層１０が設けられるレイヤまでの領域を絶縁膜が埋め込んでいる。また、メモリセルアレイ１１０内には、例えばＹ方向に、図３に示すブロックＢＬＫが複数配列されている。そして、Ｙ方向で隣り合うブロックＢＬＫ間も、図示せぬ絶縁膜によって離隔されている。この絶縁膜が設けられている領域をスリットＳＬＴ１と呼ぶ。
更に、Ｙ方向で隣り合う配線層１０間には、各々がＺ方向に沿った複数のメモリピラーＭＰ（ＭＰ０〜ＭＰ３１）が設けられる。Ｚ方向は、ＸＹ方向に直交する方向であり、すなわち半導体基板面に垂直な方向である。
具体的には、配線層１０−０ａと１０−１ａとの間にはメモリピラーＭＰ０及びＭＰ１６が設けられ、配線層１０−１ａと１０−２ａとの間にはメモリピラーＭＰ８及びＭＰ２４が設けられ、配線層１０−２ａと１０−１ｂとの間にはメモリピラーＭＰ１及びＭＰ１７が設けられ、配線層１０−１ｂと１０−２ｂとの間にはメモリピラーＭＰ９及びＭＰ２５が設けられる。また、配線層１０−２ｂと１０−３ａとの間にはメモリピラーＭＰ２及びＭＰ１８が設けられ、配線層１０−３ａと１０−４ａとの間にはメモリピラーＭＰ１０及びＭＰ２６が設けられ、配線層１０−４ａと１０−３ｂとの間にはメモリピラーＭＰ３及びＭＰ１９が設けられ、配線層１０−３ｂと１０−４ｂとの間にはメモリピラーＭＰ１１及びＭＰ２７が設けられる。更に、配線層１０−４ｂと１０−５ａとの間にはメモリピラーＭＰ４及びＭＰ２０が設けられ、配線層１０−５ａと１０−６ａとの間にはメモリピラーＭＰ１２及びＭＰ２８が設けられ、配線層１０−６ａと１０−５ｂとの間にはメモリピラーＭＰ５及びＭＰ２１が設けられ、配線層１０−５ｂと１０−６ｂとの間にはメモリピラーＭＰ１３及びＭＰ２９が設けられる。そして、配線層１０−６ｂと１０−７ａとの間にはメモリピラーＭＰ６及びＭＰ２２が設けられ、配線層１０−７ａと１０−０ｂとの間にはメモリピラーＭＰ１４及びＭＰ３０が設けられ、配線層１０−０ｂと１０−７ｂとの間にはメモリピラーＭＰ７及びＭＰ２３が設けられ、配線層１０−７ｂと１０−０ｃとの間にはメモリピラーＭＰ１５及びＭＰ３１が設けられる。メモリピラーＭＰは、選択トランジスタＳＴ１及びＳＴ２並びにメモリセルトランジスタＭＴを形成する構造体であり、その詳細は後述する。
メモリピラーＭＰ０〜ＭＰ７は、Ｙ方向に沿って配列されている。またメモリピラーＭＰ１６〜ＭＰ２３は、メモリピラーＭＰ０〜ＭＰ７にＸ方向で隣り合うようにして、Ｙ方向に沿って配列されている。つまり、メモリピラーＭＰ０〜ＭＰ７の列と、メモリピラーＭＰ１６〜ＭＰ２３の列とは、互いに並行に配列されている。
更にメモリピラーＭＰ８〜ＭＰ１５はＹ方向に沿って配列され、メモリピラーＭＰ２４〜ＭＰ３１もまたＹ方向に沿って配列される。そして、メモリピラーＭＰ８〜ＭＰ１５の列は、Ｘ方向においてメモリピラーＭＰ０〜ＭＰ７の列とメモリピラーＭＰ１６〜ＭＰ２３の列との間に位置する。またメモリピラーＭＰ２４〜ＭＰ３１の列は、Ｘ方向においてメモリピラーＭＰ８〜ＭＰ１５の列と共にメモリピラーＭＰ１６〜ＭＰ２３の列を挟むようにして位置する。そして、メモリピラーＭＰ８〜ＭＰ１５の列と、メモリピラーＭＰ２４〜ＭＰ３１の列とが並行に配列されている。
なお、メモリピラーＭＰ０〜ＭＰ７の列及びメモリピラーＭＰ１６〜ＭＰ２３の列と、メモリピラーＭＰ８〜ＭＰ１５の列及びメモリピラーＭＰ２４〜ＭＰ３１の列とは、staggeredな配置とされる。より具体的には、両者は、Ｙ方向において１つのスリットＳＬＴ１分だけずれて配置される。言い換えれば、メモリピラーＭＰは、Ｙ方向では２つの配線層１０を跨ぎ、且ついずれかのスリットＳＬＴ２の一部に埋め込まれるようにして設けられ、且つＹ方向で隣り合うメモリピラーＭＰ間には１つのスリットＳＬＴ２が存在する。なお、スリットＳＬＴ１を挟んで隣り合う配線層１０−０ａと１０−０ｃとの間には、メモリピラーＭＰは設けられない。
そして、１つのメモリピラーＭＰの上方には、２本のビット線ＢＬが設けられる。但し、この２本のビット線ＢＬのうち、メモリピラーＭＰに接続されるのはいずれか一方のみである。
すなわち、メモリピラーＭＰ０〜ＭＰ７の上方には、２本のビット線ＢＬ０及びＢＬ１が設けられる。ビット線ＢＬ０はメモリピラーＭＰ０、ＭＰ２、ＭＰ４、及びＭＰ６に共通に接続され、ビット線ＢＬ１はメモリピラーＭＰ１、ＭＰ３、ＭＰ５、及びＭＰ７に共通に接続される。メモリピラーＭＰ８〜ＭＰ１５の上方には、２本のビット線ＢＬ２及びＢＬ３が設けられる。ビット線ＢＬ２はメモリピラーＭＰ８、ＭＰ１０、ＭＰ１２、及びＭＰ１４に共通に接続され、ビット線ＢＬ３はメモリピラーＭＰ９、ＭＰ１１、ＭＰ１３、及びＭＰ１５に共通に接続される。メモリピラーＭＰ１６〜ＭＰ２３の上方には、２本のビット線ＢＬ４及びＢＬ５が設けられる。ビット線ＢＬ４はメモリピラーＭＰ１６、ＭＰ１８、ＭＰ２０、及びＭＰ２２に共通に接続され、ビット線ＢＬ５はメモリピラーＭＰ１７、ＭＰ１９、ＭＰ２１、及びＭＰ２３に共通に接続される。そして、メモリピラーＭＰ２４〜ＭＰ３１の上方には、２本のビット線ＢＬ６及びＢＬ７が設けられる。ビット線ＢＬ６はメモリピラーＭＰ２４、ＭＰ２６、ＭＰ２８、及びＭＰ３０に共通に接続され、ビット線ＢＬ７はメモリピラーＭＰ２５、ＭＰ２７、ＭＰ２９、及びＭＰ３１に共通に接続される。
図４は、図３と同様に、ＸＹ平面におけるワード線ＷＬの平面レイアウトを示している。図４は図３の１ブロック分の領域に対応しており、図３で説明した配線層１０よりも下層に設けられる配線層１１のレイアウトである。
図示するように、Ｘ方向に延びる１７個の導電層１１（１１−０〜１１−１６）が、Ｙ方向に沿って順次配列されている。各配線層１１−０〜１１−１６はそれぞれ、配線層１０−０ａ、１０−１ａ、１０−２ａ、１０−１ｂ、１０−２ｂ、１０−３ａ、１０−４ａ、１０−３ｂ、１０−４ｂ、１０−５ａ、１０−６ａ、１０−５ｂ、１０−６ｂ、１０−７ａ、１０−０ｂ、１０−７ｂ、及び１０−０ｃの直下に、絶縁膜を介在して設けられる。各導電層１０は、ワード線ＷＬ７として機能する。その他のワード線ＷＬ０〜ＷＬ６も同様の構成を有している。
図４の例であると、配線層１１−０、１１−２、１１−４、１１−６、１１−８、１１−１０、１１−１２、１１−１４、及び１１−１６が、Ｘ方向に沿った端部（これを第１接続部と呼ぶ）まで引き出される。そして、配線層１１−０、１１−１４、及び１１−１６が共通に接続され、配線層１１−２と１１−４とが共通に接続され、配線層１１−６と１１−８とが共通に接続され、配線層１１−１０と１１−１２とが共通に接続され、これらはワード線ＷＬｅ７として機能する。
また、配線層１１−１、１１−３、１１−５、１１−７、１１−９、１１−１１、１１−１３、及び１１−１５は、Ｘ方向において第１接続部とは反対側に位置する第２接続部まで引き出される。そして第２接続部において、配線層１１−１と１１−３とが共通に接続され、配線層１１−５と１１−７とが共通に接続され、配線層１１−９と１１−１１とが共通に接続され、配線層１１−１３と１１−１５とが共通に接続され、これらはワード線ＷＬｏ７として機能する。
そして、第１接続部と第２接続部の間にメモリセル部が設けられる。メモリセル部においては、Ｙ方向で隣り合う配線層１１は、図３で説明したスリットＳＬＴ２によって離隔されている。また、Ｙ方向で隣り合うブロックＢＬＫ間の配線層１１も、同様にスリットＳＬＴ１によって離隔されている。またメモリセル部においては、図３と同様にしてメモリピラーＭＰ０〜ＭＰ３１が設けられている。
上記構成は、その他のワード線ＷＬ及びセレクトゲート線ＳＧＳが形成されるレイヤにおいても同様である。
＜メモリセルアレイの断面構造について＞
次に、メモリセルアレイ１１０の断面構造について説明する。図５は、Ｙ方向に沿ったブロックＢＬＫの断面図であり、一例として図３におけるビット線ＢＬ０に沿った領域の断面構造を示している。
図示するように、半導体基板（例えばｐ型ウェル領域）１３の上方には、セレクトゲート線ＳＧＳとして機能する配線層１２が設けられる。配線層１２の上方には、ワード線ＷＬ０〜ＷＬ７として機能する８層の配線層１１が、Ｚ方向に沿って積層される。これらの配線層１１及び１２の平面レイアウトが図４である。そして配線層１１の上方には、セレクトゲート線ＳＧＤとして機能する配線層１０が設けられる。配線層１０の平面レイアウトは図３で説明した通りである。
そして、配線層１０から半導体基板１３に達するようにして、スリットＳＬＴ２とメモリピラーＭＰとがＹ方向に沿って交互に設けられる。前述の通り、スリットＳＬＴ２の実体は絶縁膜である。しかし、半導体基板１３内に設けられた領域に電圧を印加するためのコンタクトプラグ等がスリットＳＬＴ２内に設けられても良い。例えば、選択トランジスタＳＴ２のソースを図示せぬソース線に接続するためのコンタクトプラグが設けられても良い。
そして配線層１２は、スリットＳＬＴ２またはメモリピラーＭＰを挟んで、交互にセレクトゲート線ＳＧＳｏまたはＳＧＳｅとして機能する。同様に配線層１１は、スリットＳＬＴ２またはメモリピラーＭＰを挟んで交互に、ワード線ＷＬｏまたはＷＬｅとして機能する。
また、Ｙ方向で隣り合うブロックＢＬＫ間にはスリットＳＬＴ１が設けられる。前述の通り、スリットＳＬＴ１の実体も絶縁膜である。しかし、半導体基板１３内に設けられた領域に電圧を印加するためのコンタクトプラグ等がスリットＳＬＴ１内に設けられても良い。例えば、選択トランジスタＳＴ２のソースをソース線に接続するためのコンタクトプラグが設けられても良い。なお、スリットＳＬＴ１のＹ方向に沿った幅は、スリットＳＬＴ２のＹ方向に沿った幅よりも大きい。
メモリピラーＭＰ上にはコンタクトプラグ１６が設けられ、これらのコンタクトプラグ１６に共通に接続されるようにして、ビット線ＢＬとして機能する配線層１５がＹ方向に沿って設けられる。
＜メモリピラー及びメモリセルトランジスタの構造について＞
次に、メモリピラーＭＰ及びメモリセルトランジスタＭＴの構造について説明する。図６はメモリピラーＭＰのＸＹ平面における断面図であり、図７はＹＺ平面における断面図であり、特に２つのメモリセルトランジスタＭＴが設けられる領域について示している。
図示するようにメモリピラーＭＰは、Ｚ方向に沿って設けられた絶縁層３０、半導体層３１、及び絶縁層３２乃至３４を含む。絶縁層３０は、例えばシリコン酸化膜である。半導体層３１は、絶縁層３０の周囲を取り囲むようにして設けられ、メモリセルトランジスタＭＴのチャネルが形成される領域として機能する。半導体層３１は、例えば多結晶シリコン層である。絶縁層３２は、半導体層３１の周囲を取り囲むようにして設けられ、メモリセルトランジスタＭＴのゲート絶縁膜として機能する。絶縁層３２は、例えばシリコン酸化膜とシリコン窒化膜の積層構造を有している。絶縁層３３は、半導体層３１の周囲を取り囲むようにして設けられ、メモリセルトランジスタＭＴの電荷蓄積層として機能する。絶縁層３３は、例えばシリコン窒化膜である。絶縁層３４は、絶縁層３３の周囲を取り囲むようにして設けられ、メモリセルトランジスタＭＴのブロック絶縁膜として機能する。絶縁層３４は、例えばシリコン酸化膜である。メモリピラーＭＰ部を除くスリットＳＬＴ２内には、絶縁層３７が埋め込まれている。絶縁層３７は、例えばシリコン酸化膜である。
そして、上記構成のメモリピラーＭＰの周囲には、例えばＡｌＯ層３５が設けられる。ＡｌＯ層３５の周囲に、例えばバリアメタル層（ＴｉＮ膜等）３６が形成される。バリアメタル層３６の周囲に、ワード線ＷＬとして機能する導電層１１が設けられる。導電層１１は例えばタングステンを材料に設けられる。
上記構成により、１つのメモリピラーＭＰ内には、Ｙ方向に沿って２つのメモリセルトランジスタＭＴが設けられている。選択トランジスタＳＴ１及びＳＴ２も同様の構成を有している。
図８は、上記構成のメモリピラーＭＰの等価回路図である。図示するように、１本のメモリピラーＭＰに、２つのＮＡＮＤストリング５０ｏ及び５０ｅが形成されている。すなわち、同一のメモリピラーＭＰに２つずつ設けられた選択トランジスタＳＴ１は互いに異なるセレクトゲート線ＳＧＤに接続され、メモリセルトランジスタＭＴ０〜ＭＴ７は、互いに異なるワード線ＷＬｏ及びＷＬｅに接続され、選択トランジスタＳＴ２も、互いに異なるセレクトゲート線ＳＧＳｏ及びＳＧＳｅに接続されている。そして、同一のメモリピラーＭＰ内の２つのＮＡＮＤストリング５０ｏ及び５０ｅは、同一のビット線ＢＬに接続され、また同一のソース線ＳＬに接続される。そして、同一のメモリピラーＭＰに設けられる２つのＮＡＮＤストリング５０は、バックゲート（半導体層３１）を共通にする。
＜メモリセルトランジスタの閾値分布について＞
本例では、１つのメモリセルトランジスタＭＴが例えば３ビットデータを保持可能である。この３ビットデータを、下位ビットからそれぞれlowerビット、middleビット、及びupperビットと呼ぶことにする。そして、同一のワード線に接続されたメモリセルの保持するlowerビットの集合をlowerページと呼び、middleビットの集合をmiddleページと呼び、upperビットの集合をupperページと呼ぶ。つまり、１本のワード線ＷＬには３ページが割り当てられ、８本のワード線ＷＬを含むストリングユニットＳＵは２４ページ分の容量を有する。あるいは言い換えるならば、「ページ」とは、同一ワード線に接続されたメモリセルによって形成されるメモリ空間の一部、と定義することも出来る。データの書き込み及び読み出しは、このページ毎に行っても良い。
図９は、各メモリセルトランジスタＭＴの取り得るデータ、閾値分布、及び読み出し時に用いる電圧について示したダイアグラムである。
図示するようにメモリセルトランジスタＭＴは、閾値電圧に応じて８個の状態を取ることが出来る。この８個の状態を、閾値電圧の低いものから順に、“Ｅｒ”状態、“Ａ”状態、“Ｂ”状態、“Ｃ”状態、…及び“Ｇ”状態と呼ぶことにする。
“Ｅｒ”状態のメモリセルトランジスタＭＴの閾値電圧は電圧Ｖcut１（例えば負電圧）より大きく、且つ電圧ＶＡ未満であり、データの消去状態に相当する。電圧ＶＡは例えば０Ｖであり、“Ｅｒ”状態のメモリセルトランジスタＭＴの閾値は負の値である。“Ａ”状態のメモリセルトランジスタＭＴの閾値電圧は、電圧ＶＡ以上であり且つＶＢ（＞ＶＡ）未満である。“Ｂ”状態のメモリセルトランジスタＭＴの閾値電圧は、電圧ＶＢ以上であり且つＶＣ（＞ＶＢ）未満である。“Ｃ”状態のメモリセルトランジスタＭＴの閾値電圧は、電圧ＶＣ以上であり且つＶＤ（＞ＶＣ）未満である。“Ｄ”状態のメモリセルトランジスタＭＴの閾値電圧は、電圧ＶＤ以上であり且つＶＥ（＞ＶＤ）未満である。“Ｅ”状態のメモリセルトランジスタＭＴの閾値電圧は、電圧ＶＥ以上であり且つＶＦ（＞ＶＥ）未満である。“Ｆ”状態のメモリセルトランジスタＭＴの閾値電圧は、電圧ＶＦ以上であり且つＶＧ（＞ＶＦ）未満である。“Ｇ”状態のメモリセルトランジスタＭＴの閾値電圧は、電圧ＶＧ以上であり且つＶＲＥＡＤ未満である。このように分布する８個の状態のうちで、“Ｇ”状態が、閾値電圧の最も高い状態である。なおＶＲＥＡＤは、読み出し動作時において非選択ワード線に印加される電圧であり、保持データにかかわらずメモリセルトランジスタＭＴをオンさせる電圧である。
また上記閾値分布は、前述のlowerビット、middleビット、及びupperビットを含む３ビット（３ページ）データを書き込むことで実現される。すなわち、上記８つの状態と、lowerビット、middleビット、及びupperビットとの関係は、次の通りである。
“Ｅｒ”状態：“１１１”（“upper/middle/lower”の順で表記）
“Ａ”状態：“１１０”
“Ｂ”状態：“１００”
“Ｃ”状態：“０００”
“Ｄ”状態：“０１０”
“Ｅ”状態：“０１１”
“Ｆ”状態：“００１”
“Ｇ”状態：“１０１”
このように、閾値分布において隣り合う２つの状態に対応するデータ間では、３ビットのうちの１ビットのみが変化する。
従って、lowerビットを読み出す際には、lowerビットの値（“０” or “１”）が変化する境界に相当する電圧を用いれば良く、このことはmiddleビット及びupperビットでも同様である。
１．２ 書き込み動作について
次に、上記構成のＮＡＮＤ型フラッシュメモリにおけるデータの書き込み方法について説明する。なお、本実施形態に係るデータのプログラム方法は、図９で説明した３ページ分のデータを受信し、このデータに基づいてプログラムを行うことにより、メモリセルトランジスタＭＴの閾値を“Ｅｒ”状態から目標とする閾値へ直接に変動させるものである。本方法を、以下ではFull sequence方式と呼ぶ。
１．２．１ 書き込み順序について
はじめに、あるブロックＢＬＫにデータを書き込む際の、ストリングユニットＳＵ０〜ＳＵ７とワード線ＷＬ０〜ＷＬ７の選択順序について、図１０を用いて説明する。図１０は、この選択順序を示すダイアグラムであり、横軸のストリングユニットＳＵ０〜ＳＵ７とワード線ＷＬ０〜ＷＬ７との交点に記載した“０”〜“６３”の数字が選択順序を示している。
図示するように本例では、ストリングユニットＳＵよりもワード線ＷＬが優先して選択される。すなわち、まずストリングユニットＳＵ０のワード線ＷＬ０が選択され、次にストリングユニットＳＵ１のワード線ＷＬ０が選択され、引き続き同様にしてストリングユニットＳＵ２〜ＳＵ７のワード線ＷＬ０が選択される。最終ストリングユニットＳＵ７のワード線ＷＬ０が選択された後は、次にワード線ＷＬ１が選択される。そして、ストリングユニットＳＵ０〜ＳＵ７のワード線ＷＬ１が順次選択される。以後、ワード線ＷＬ２〜ＷＬ７まで順次選択され、最後にストリングユニットＳＵ７のワード線ＷＬ７が選択される。
１．２．２ 書き込み動作の詳細について
次に、書き込み動作の詳細について図１１を用いて説明する。図１１は、書き込み動作のフローチャートである。
まず、ＮＡＮＤ型フラッシュメモリ１００はコントローラ２００から書き込みコマンドを受信する（ステップＳ１０）。書き込みコマンドはコマンドレジスタ１６０に格納される。また書き込みコマンドと共にコントローラ２００から送信されたアドレスがアドレスレジスタ１５０に格納され、書き込みデータはセンスアンプ１４０に転送される。前述のように、センスアンプ１４０には、３ページ分のデータが保持される。
コマンドレジスタ１６０に書き込みコマンドが保持されたことにより、シーケンサ１７０は書き込み動作を開始する。書き込み動作は、大まかにはプリベリファイ（Pre-verify）動作、プリプログラム（Pre-program）動作、及びデータプログラム動作の３つの動作を含む。以下では、図１２の各種配線の電圧変化を示すタイミングチャートと共に説明する。図１２は、コントローラ２００によってストリングユニットＳＵ０のワード線ＷＬｉ（ｉは変数であり、０〜７のいずれか）が指定された場合の例を示している。
まず、シーケンサ１７０はプリベリファイ動作を実行する。
＜プリベリファイ動作について＞
まずシーケンサ１７０は、コントローラ２００から受信したアドレスで指定されたストリングユニットＳＵを選択する（ステップＳ１１）。引き続きシーケンサ１７０は、ステップＳ１１で選択されたストリングユニットＳＵからデータを読み出す。この際、コントローラ２００により指定されたワード線ＷＬが選択され、且つ読み出し電圧として電圧Ｖcut１が用いられる（ステップＳ１２）。
引き続きシーケンサ１７０は、コントローラ２００から受信したアドレスで指定されたストリングユニットＳＵとメモリピラーＭＰを共有するストリングユニットＳＵを選択する（ステップＳ１１）。そしてシーケンサ１７０は、ステップＳ１３で選択されたストリングユニットＳＵからデータを読み出す。この際も、コントローラ２００により指定されたワード線ＷＬが選択され、且つ読み出し電圧として電圧Ｖcut１が用いられる（ステップＳ１４）。なお、アドレスで指定されたストリングユニットＳＵとメモリピラーＭＰを共有するストリングユニットＳＵが複数ある場合には、それぞれにつきステップＳ１３及びＳ１４が実行される。
上記ステップＳ１１及びＳ１２の様子を、図１２の時刻ｔ０〜ｔ１に示す。本例では、コントローラ２００によってストリングユニットＳＵ０のワード線ＷＬｉが指定される。従ってロウデコーダ１２０は、ストリングユニットＳＵ０に対応するセレクトゲート線ＳＧＤ０（及びＳＧＳｅ）に電圧ＶＳＧを印加する。電圧ＶＳＧは、選択トランジスタＳＴ１及びＳＴ２をオン状態にする電圧である。更にロウデコーダ１２０は、ワード線ＷＬｉを選択し（本例ではＷＬｅｉ）、ワード線ＷＬｉに電圧Ｖcut１を印加する。またロウデコーダ１２０は、ワード線ＷＬｉに隣接するワード線ＷＬ（ｉ±１）に電圧Ｖcut２を印加し、その他の非選択ワード線ＷＬに電圧ＶＲＥＡＤを印加する。電圧Ｖcut２は、例えば負電圧であり、｜Ｖcut１｜≧｜Ｖcut２｜である。また電圧ＶＲＥＡＤは保持データにかかわらずメモリセルトランジスタＭＴをオンさせる電圧である。そして、センスアンプ１４０はビット線ＢＬ（ＢＬ０〜ＢＬ（Ｌ−１））をプリチャージする。この結果、ストリングユニットＳＵ０のメモリセルトランジスタＭＴｉがオンすれば、ビット線ＢＬからソース線ＳＬにセル電流が流れる。セル電流は、センスアンプ１４０によって検知できる。そしてセル電流が流れるということは、ストリングユニットＳＵ０においてワード線ＷＬｉに接続されたいずれかのメモリセルトランジスタＭＴの閾値がＶcut１以下ということを意味する。このようなメモリセルトランジスタＭＴを、以下では「過消去セル」と呼ぶことがある。
引き続き、ステップＳ１３及びＳ１４の様子を、図１２の時刻ｔ１〜ｔ２に示す。図示するように、上記時刻ｔ０〜ｔ１で行われた動作は、ストリングユニットＳＵ１及びＳＵ７に対しても実行される。例えば、まずロウデコーダ１２０は、ストリングユニットＳＵ１に対応するセレクトゲート線ＳＧＤ１（及びＳＧＳｏ）に電圧ＶＳＧを印加し、選択ワード線ＷＬｉ（本例ではＷＬｏｉ）に電圧Ｖcut１を印加し、非選択ワード線ＷＬ（ｉ±１）に電圧Ｖcut２を印加し、その他のワード線ＷＬには電圧ＶＲＥＡＤを印加する。なお、ストリングユニットＳＵ１はメモリピラーＭＰ０及びＭＰ１６をストリングユニットＳＵ０と共有する（図４参照）。そしてメモリピラーＭＰ０及びＭＰ１６はビット線ＢＬ０及びＢＬ４に接続される。つまり、ストリングユニットＳＵ０は、ビット線ＢＬ（４ｊ）に接続されるメモリピラーＭＰを共有する。なおｊはゼロ以上の整数である。従ってセンスアンプ１４０は、ストリングユニットＳＵ１に関するプリベリファイ時には、ビット線ＢＬ（４ｊ）をプリチャージして、ビット線ＢＬ（４ｊ）に流れる電圧または電圧をセンスすればよく、その他のビット線ＢＬ（４ｊ＋１）、ＢＬ（４ｊ＋２）、及びＢＬ（４ｊ＋３）は例えば電圧ＶＳＳ等に固定されてもよい。そして、ビット線ＢＬからソース線ＳＬにセル電流が流れれば、ストリングユニットＳＵ１においてワード線ＷＬｉ（配線層１０−１ａ）に接続されたいずれかのメモリセルトランジスタＭＴの閾値がＶcut１以下ということを意味する。
更に、同様の動作がストリングユニットＳＵ７についても実行される。ストリングユニットＳＵ１の場合と異なる点は、ストリングユニットＳＵ７は、ビット線ＢＬ（４ｊ）ではなくビット線ＢＬ（４ｊ＋１）、ＢＬ（４ｊ＋２）、及びＢＬ（４ｊ＋３）に接続されるメモリピラーＭＰを共有する点である。従って、これらのビット線ＢＬがプリチャージされる。その他はストリングユニットＳＵ１の場合と同様である。
次にシーケンサ１７０は、プリプログラム動作を実行する。
＜プリプログラム動作について＞
まずシーケンサ１７０は、ステップＳ１１及びＳ１３で選択されたストリングユニットＳＵのうち、過消去セルの存在するストリングユニットを選択する（ステップＳ１５）。引き続きシーケンサ１７０は、ステップＳ１５で選択されたストリングユニットＳＵに対してプログラム動作を実行する。この際、コントローラ２００により指定されたワード線ＷＬが選択され、且つプログラム電圧として電圧ＶＰＧＭ＿Ｌが用いられる（ステップＳ１６）。
上記ステップＳ１５及びＳ１６の様子を図１２の時刻ｔ２〜ｔ３に示す。本例では、ストリングユニットＳＵ０、ＳＵ１、及びＳＵ７に過消去セルが存在する場合を示す。従ってロウデコーダ１２０は、ストリングユニットＳＵ０、ＳＵ１、及びＳＵ７に対応するセレクトゲート線ＳＧＤ０、ＳＧＤ１、及びＳＧＤ７に電圧ＶＳＧを印加し、その後電圧ＶＳＧＤを印加する。電圧ＶＳＧＤは、電圧ＶＳＧより小さい電圧であり、例えばビット線ＢＬに０Ｖが印加された際には選択トランジスタＳＴ１をオンさせるが、電圧ＶＳＧが印加された際には選択トランジスタＳＴ１をカットオフさせる電圧である。またロウデコーダ１２０は、セレクトゲート線ＳＧＳに電圧ＶＳＳを印加して、選択トランジスタＳＴ２をオフさせる。更にロウデコーダ１２０は、ワード線ＷＬｉを選択し（本例ではＷＬｅｉ及びＷＬｏｉ）、ワード線ＷＬｉに電圧ＶＤＤを印加し、引き続き電圧ＶＰＧＭ＿Ｌを印加し、その他の非選択ワード線ＷＬに電圧ＶＰＡＳＳを印加する。電圧ＶＰＧＭ＿Ｌは、データプログラム時に用いられるプログラム電圧ＶＰＧＭよりは小さい電圧であり、ＶＰＧＭ＞ＶＰＧＭ＿Ｌ＞ＶＰＡＳＳ＞ＶＳＧ＞ＶＤＤなる関係がある。またセンスアンプ１４０は、ステップＳ１１〜Ｓ１５のプリベリファイ動作においてセル電流が流れた（すなわち過消去セルが接続されている）ビット線ＢＬに０Ｖを印加する。他方で、セル電流が流れなかったビット線ＢＬには電圧ＶＳＧを印加する。この結果、ストリングユニットＳＵ０、ＳＵ１、ＳＵ７において、０Ｖが印加されたビット線ＢＬに対応するＮＡＮＤストリング５０のメモリセルトランジスタＭＴｉの電荷蓄積層に電荷が注入され、閾値が上昇する。但し、通常のデータプログラム時に使用されるＶＰＧＭより小さいＶＰＧＭ＿Ｌを用いることで、閾値の変動幅は通常のデータプログラム時より小さい。このプログラムを弱プログラム（weak program）と呼ぶ。他方で、電圧ＶＳＧが印加されたビット線ＢＬに対応するＮＡＮＤストリング５０では選択トランジスタＳＴ１がカットオフ状態となる。よって、このビット線ＢＬに対応するストリングユニットＳＵ０、ＳＵ１、及びＳＵ７のメモリセルトランジスタＭＴｉに弱プログラムは行われない。
次にシーケンサ１７０は、データプログラム動作を実行する。
＜データプログラム動作について＞
まずシーケンサ１７０は、コントローラ２００から受信したアドレスで指定されたストリングユニットＳＵを選択する（ステップＳ１７）。その他のストリングユニットＳＵは非選択とされる。引き続きシーケンサ１７０は、ステップＳ１７で選択されたストリングユニットＳＵに対してプログラム動作を実行する。この際、コントローラ２００により指定されたワード線ＷＬが選択され、且つプログラム電圧として電圧ＶＰＧＭが用いられる（ステップＳ１８）。引き続きシーケンサ１７０は、プログラムベリファイ動作を実行する（ステップＳ１９）。そしてプログラムベリファイにフェイルした際には（ステップＳ２０、ＮＯ）、プログラム電圧ＶＰＧＭを上昇させてステップＳ１８に戻る。
上記ステップＳ１８及びＳ１９の様子を図１２の時刻ｔ３〜ｔ５に示す。時刻ｔ３〜ｔ４がプログラム動作実行時、時刻ｔ４〜ｔ５がプログラムベリファイ実行時の様子を示す。
図示するようにロウデコーダ１２０は、ストリングユニットＳＵ０に対応するセレクトゲート線ＳＧＤ０に電圧ＶＳＧを印加し、その後電圧ＶＳＧＤを印加する。またロウデコーダ１２０は、セレクトゲート線ＳＧＳに電圧ＶＳＳを印加して、選択トランジスタＳＴ２をオフさせる。更にロウデコーダ１２０は、ワード線ＷＬｉを選択し（本例ではＷＬｅｉ）、ワード線ＷＬｉに電圧ＶＤＤを印加し、引き続き電圧ＶＰＧＭ（＝ＶＰＧＭ＿Ｌ＋ΔＶ１）を印加し、その他の非選択ワード線ＷＬに電圧ＶＰＡＳＳ（＝ＶＰＧＭ＿Ｌ−ΔＶ２）を印加する。またセンスアンプ１４０は、ビット線ＢＬ０に０Ｖを印加する。この結果、ストリングユニットＳＵ０では、メモリセルトランジスタＭＴｉの電荷蓄積層に電荷が注入され、閾値が上昇する。
更にロウデコーダ１２０は、ストリングユニットＳＵ１及びＳＵ７を含む非選択のセレクトゲート線ＳＧＤ１〜ＳＧＤ７に電圧ＶＳＳを印加し、選択トランジスタＳＴ１をオフ状態とする。またロウデコーダ１２０は、ストリングユニットＳＵ１及びＳＵ７のワード線ＷＬｉ（すなわちＷＬｏｉ）に電圧ＶＰＡＳＳを印加し、その他の非選択ワード線ＷＬにも電圧ＶＰＡＳＳを印加する。
次に、プログラムベリファイ動作が実行される。図１２の時刻ｔ４〜ｔ５に示すように、ロウデコーダ１２０は、セレクトゲート線ＳＧＤ０及びＳＧＳｅに電圧ＶＳＧを印加して、選択トランジスタＳＴ１及びＳＴ２をオンさせる。更にロウデコーダ１２０は、ワード線ＷＬｉを選択し（本例ではＷＬｅｉ）、ワード線ＷＬｉにプログラムベリファイ電圧Ｖvfyを印加し、非選択ワード線ＷＬ（ｉ±１）に電圧ＶＲＥＡＤＫを印加し、その他の非選択ワード線ＷＬに電圧ＶＲＥＡＤを印加する。例えば、Ｖvfy＜ＶＲＥＡＤ≦ＶＲＥＡＤＫである。またロウデコーダ１２０は、ストリングユニットＳＵ１及びＳＵ７を含む非選択のセレクトゲート線ＳＧＤ１〜ＳＧＤ７に電圧ＶＳＳを印加し、選択トランジスタＳＴ１をオフ状態とする。またロウデコーダ１２０は、ストリングユニットＳＵ１及びＳＵ７のワード線ＷＬｉ（すなわちＷＬｏｉ）に対して電圧Ｖcut１を印加し、ワード線ＷＬ（ｉ±１）（すなわちＷＬｏ（ｉ±１））に電圧Ｖcut２を印加し、その他の非選択ワード線ＷＬｏに電圧ＶＲＥＡＤを印加する。そして、センスアンプ１４０はビット線ＢＬをプリチャージする。その結果、ビット線ＢＬからソース線ＳＬにセル電流が流れなければ、プログラムベリファイにパスする。
以上のようにして、データの書き込み動作が行われる。なお、図１２の例ではストリングユニットＳＵ０が選択されたため、ストリングユニットＳＵ１及びＳＵ７の２つのストリングユニットＳＵがプリベリファイ動作及びプリプログラム動作の対象とされた。しかし、これは選択されたストリングユニットＳＵによって異なる。この様子を図１３に示す。図１３は、ストリングユニットＳＵ０〜ＳＵ７にデータを書き込む際に、プリベリファイ及びプリプログラム対象となるストリングユニットＳＵを示す表である。そして表中の※１はビット線ＢＬ（４ｊ）がプリベリファイ対象であることを示し、※２はビット線ＢＬ（４ｊ＋１）、ＢＬ（４ｊ＋２）、及びＢＬ（４ｊ＋３）がプリベリファイ対象であることを示す。無印は、ビット線ＢＬ（４ｊ）、ＢＬ（４ｊ＋１）、ＢＬ（４ｊ＋２）、及びＢＬ（４ｊ＋３）がプリベリファイ対象である。
図１２の例で説明したように、ストリングユニットＳＵ０にデータを書き込む際には、ストリングユニットＳＵ０、ＳＵ１、及びＳＵ７がプリベリファイの対象となる。そしてストリングユニットＳＵ０に関しては全ビット線ＢＬがプリベリファイ対象となり、ストリングユニットＳＵ１に関してはビット線ＢＬ（４ｊ）がプリベリファイ対象となり、ストリングユニットＳＵ７に関してはビット線ＢＬ（４ｊ＋１）、ＢＬ（４ｊ＋２）、及びＢＬ（４ｊ＋３）がプリベリファイ対象となる。
同様の理由により、ストリングユニットＳＵ１にデータを書き込む際には、ストリングユニットＳＵ１及びＳＵ２がプリベリファイの対象となる。そしてストリングユニットＳＵ１に関しては全ビット線ＢＬがプリベリファイ対象となり、ストリングユニットＳＵ２に関してはビット線ＢＬ（４ｊ＋１）、ＢＬ（４ｊ＋２）、及びＢＬ（４ｊ＋３）がプリベリファイ対象となる。
またストリングユニットＳＵ２にデータを書き込む際には、ストリングユニットＳＵ２及びＳＵ３がプリベリファイの対象となる。そしてストリングユニットＳＵ２に関しては全ビット線ＢＬがプリベリファイ対象となり、ストリングユニットＳＵ３に関してはビット線ＢＬ（４ｊ）がプリベリファイ対象となる。
以下ストリングユニットＳＵ３〜ＳＵ６についても同様である。なおストリングユニットＳＵ７にデータを書き込む際には、これに隣接するストリングユニットＳＵ６及びＳＵ０に対するプリベリファイ及びプリプログラムは完了している。従って、ストリングユニットＳＵ７のみがプリベリファイ対象となる。
そして、プリベリファイの結果、過消去セルに対応するビット線ＢＬが選択されて、プリプログラムが実行される。
１．３ 本実施形態に係る効果
本実施形態によれば、半導体記憶装置の動作信頼性を向上できる。本効果につき、以下詳細に説明する。
本実施形態に係るデータの書き込み方法であると、データのプログラム前にプリベリファイ動作を行っている。より具体的には、データを書き込むべきメモリセルトランジスタ（これを選択セルと呼ぶ）と同一のメモリピラーＭＰの同一レイヤに設けられた非選択のメモリセルトランジスタ（これを背面セルと呼ぶ）につきベリファイ動作を実行する。これにより、背面セルの閾値が電圧Ｖcut１以下であるか否かを確認する。そして、背面セルの閾値が電圧Ｖcut１以下であった場合には、プリプログラム動作を実行することで、背面セルの閾値を電圧Ｖcut１より大きくする。
この結果、プログラムベリファイ動作時において、非選択ストリングユニットＳＵ内のメモリセルトランジスタＭＴ０〜ＭＴ７をオフ状態とすることができる。その結果、プログラムベリファイ動作時において、制御ゲートに電圧Ｖvfyが印加されるメモリセルトランジスタＭＴのオン／オフによるベリファイ結果の信頼性を向上できる。
すなわち、図６及び図７に示すメモリピラーＭＰの構成であると、メモリピラーＭＰを挟んでＹ方向で対向する２つのメモリセルトランジスタＭＴ（選択セルと背面セル）はウェル領域（半導体層３１）を共通にしている。従って、対向するこの２つのメモリセルトランジスタＭＴのいずれかがオン状態となるとセル電流が流れる。選択セルに対するプログラムベリファイ動作を行うために、プログラムベリファイ動作の間、背面セルの制御ゲートには電圧Ｖcut1が印加されている。しかしながら、背面セルの閾値がＶcut１以下であると、選択セルの閾値が十分に上昇した後でも背面セルを介してセル電流が流れ、プログラムベリファイ動作がフェイルする。
この点、本実施形態によれば、背面セルをオフさせることができ、この背面セルを介してセル電流が流れることを抑制できる。その結果、セル電流が流れるか否かは、選択セルがオン状態になるかオフ状態になるか、すなわち、選択セルの閾値が電圧Ｖvfy以下であるか、Ｖvfyより大きいかによって決定される。このように、背面セルの影響を最大限に排除することができる。
なお、図１１の例ではプリベリファイ動作の後にプリプログラム動作を行う場合を示しているが、ステップＳ１２及びＳ１４の結果、過消去セルが存在しなければ、ステップＳ１５及びＳ１６のプリプログラム動作は省略してもよい。
２．第２実施形態
次に、第２実施形態に係る半導体記憶装置について説明する。本実施形態は、上記第１実施形態と異なるデータ書き込み方法に関する。より具体的には、上記第１実施形態におけるプリプログラム動作の結果、過消去セルが無くなったことを確認して、ステップＳ１７以降のデータプログラム動作を行うものである。以下では第１実施形態と異なる点についてのみ説明する。
２．１ データ書き込み方法について
図１４は、本実施形態に係る書き込み動作のフローチャートである。図示するように、第１実施形態で説明した図１１と異なる点は、ステップＳ１１〜Ｓ１４においてプリベリファイを行った後、過消去セルの存在するストリングユニットが存在する場合にステップＳ１５〜Ｓ１６でプリプログラムを行う点である。すなわち、メモリセルトランジスタＭＴｉの閾値がＶcut１より高いか否かをステップＳ１１〜Ｓ１４で確認し、過消去状態である場合（ステップＳ３０、ＹＥＳ）には、ステップＳ１５〜Ｓ１６においてプリプログラムを行う。そして、メモリセルトランジスタＭＴｉの閾値がＶcut１より高くなったか否かをステップＳ１１〜Ｓ１４で確認し、依然として、過消去状態である場合（ステップＳ３０、ＹＥＳ）、再度ステップＳ１１〜Ｓ１４が行われる。そして、過消去セルが存在しなくなった際に（あるいは過消去セル数が一定数未満になった際に）、ステップＳ１７〜Ｓ２１のデータプログラム動作が実行される。
図１５は、本実施形態に係る書き込み動作時における各種配線の電圧変化を示すタイミングチャートであり、第１実施形態で説明した図１２に対応する。図１２は、最初のステップＳ３０において過消去セルが存在する場合に対応する。図示するように、時刻ｔ２〜ｔ３’の期間にプリプログラムを行った後、ｔ３’〜ｔ３”の期間でストリングユニットＳＵ０についてのプリベリファイを行う。この動作は時刻ｔ０〜ｔ１と同様である。引き続き、ｔ３”〜ｔ３の期間で、ストリングユニットＳＵ０及びＳＵ７についてのプリベリファイがそれぞれ行われる。この動作は時刻ｔ１〜ｔ２と同様であり、前述の通りストリングユニットＳＵ１とＳＵ７につきそれぞれ独立して行われる。より具体的には、まずセレクトゲート線ＳＧＤ１が選択され、その他のセレクトゲート線ＳＧＤが非選択とされてプリベリファイが行われ、次にセレクトゲート線ＳＧＤ７が選択され、その他のセレクトゲート線ＳＧＤが非選択とされてプリベリファイが行われる。
なお、ステップＳ１５及びＳ１６のプリプログラムによりプリベリファイにパスしたメモリセルトランジスタＭＴは、次回のプリプログラムの対象とされず、例えば対応するビット線ＢＬに電圧ＶＳＧが印加される。
２．２ 本実施形態に係る効果
本実施形態によれば、プリプログラムの後にプリベリファイを行うことで、消去状態のメモリセルトランジスタＭＴｉの閾値が電圧Ｖcut１より高いことを確認する。そして確認できた後にデータプログラム動作を行う。従って、書き込み動作信頼性をより向上できる。
３．第３実施形態
次に、第３実施形態に係る半導体記憶装置について説明する。本実施形態は、上記第１及び第２実施形態と異なるデータ書き込み方法に関する。より具体的には、上記第１及び第２実施形態において、プリベリファイ動作を行う前に、データの書き込み対象メモリセルに対してプログラム動作を行うものである。以下では第１及び第２実施形態と異なる点についてのみ説明する。
３．１ データ書き込み方法について
図１６は、本実施形態に係る書き込み動作のフローチャートである。図示するように、第１実施形態で説明した図１１と異なる点は、ステップＳ１０で書き込みコマンドを受信した後、ステップＳ１１〜Ｓ１４でプリベリファイ動作を行う前に、コントローラ２００から受信したアドレス指定されたストリングユニットＳＵにプログラム動作を行う点にある。すなわちシーケンサ１７０は、コントローラ２００から受信したアドレスで指定されたストリングユニットＳＵを選択する（ステップＳ４０）。引き続きシーケンサ１７０は、ステップＳ４０で選択されたストリングユニットＳＵに対してプログラム動作を実行する。この際、コントローラ２００により指定されたワード線ＷＬが選択され、且つプログラム電圧として電圧ＶＰＧＭが用いられる（ステップＳ４１）。その後、第１実施形態で説明したステップＳ１１以降の処理が行われる。
なお図１６は第１実施形態で説明した図１１に本実施形態を適用した場合について示しているが、第２実施形態に適用する場合にも同様であり、図１４においてステップＳ１０の後で且つステップＳ１１の前にステップＳ４０及びＳ４１が実行される。なお、ステップＳ１６の次にはステップＳ１１が実行される。
図１７は、本実施形態に係る書き込み動作時における各種配線の電圧変化を示すタイミングチャートであり、第１実施形態で説明した図１２に対応する。図示するように、時刻ｔ０より前の時刻ｔ０’〜ｔ０の期間にプログラム動作が行われる。この動作は時刻ｔ３〜ｔ４と同様である。但し、全ビット線ＢＬが書き込み対象とされ、センスアンプ１４０は全ビット線ＢＬに例えば０Ｖを転送する。
３．２ 本実施形態に係る効果
本実施形態によれば、プリベリファイを行う前に、選択セルにプログラム動作を行っている。これにより、選択セルの閾値を電圧Ｖcut１より高くすることができる。なお図１７の例では、時刻ｔ０’〜ｔ０の期間におけるプログラムパルスの印加回数が１回であったが、２回以上であってもよい。
４．第４実施形態
次に、第４実施形態に係る半導体記憶装置について説明する。本実施形態は、上記第１実施形態と異なる書き込み順序を用いることにより、プリベリファイ動作及びプリプログラム動作回数を削減するものである。以下では第１実施形態と異なる点についてのみ説明する。
４．１ 書き込み順序について
図１８は、あるブロックＢＬＫにデータを書き込む際の、ストリングユニットＳＵ０〜ＳＵ７とワード線ＷＬ０〜ＷＬ７の選択順序を示すダイアグラムである。
図示するように本例は第１実施形態で説明した図１０と同様に、ストリングユニットＳＵよりもワード線ＷＬが優先して選択される。但し図１０と異なるのは、奇数ストリングユニットＳＵよりも偶数ストリングユニットが優先される点である。
すなわち、まずストリングユニットＳＵ０のワード線ＷＬ０が選択され、次にストリングユニットＳＵ２のワード線ＷＬ０が選択され、引き続き同様にしてストリングユニットＳＵ４及びＳＵ６のワード線ＷＬ０が選択される。次に奇数ストリングユニットＳＵが選択される。すなわち、ストリングユニットＳＵ１のワード線ＷＬ０が選択され、次にストリングユニットＳＵ３のワード線ＷＬ０が選択され、引き続き同様にしてストリングユニットＳＵ５及びＳＵ７のワード線ＷＬ０が選択される。次に、ワード線ＷＬ１が選択される。ワード線ＷＬ１についても、ストリングユニットＳＵ０、ＳＵ２、ＳＵ４、ＳＵ６、ＳＵ１、ＳＵ３、ＳＵ５、ＳＵ７の順に選択され、最後にストリングユニットＳＵ７のワード線ＷＬ７が選択される。
４．２ データ書き込み方法について
図１９は、本実施形態に係る書き込み動作のフローチャートである。図示するように、第１実施形態で説明した図１１と異なる点は、ステップＳ１０の後、例えばシーケンサ１７０が、アドレスで指定されたストリングユニットＳＵが偶数ストリングユニットであるか奇数ストリングユニットであるかを確認する点である。そして偶数ストリングユニットであれば（ステップＳ５１、ＹＥＳ）、シーケンサ１７０は、第１実施形態で説明したステップＳ１１以降の処理を行う。他方で奇数ストリングユニットであれば（ステップＳ５１、ＮＯ）、シーケンサ１７０はステップＳ１１〜Ｓ１６を省略して、ステップＳ１７〜Ｓ２１のデータプログラム動作を実行する。
図２０は、本実施形態において偶数ストリングユニットＳＵ０、ＳＵ２、ＳＵ４、及びＳＵ６にデータを書き込む際に、プリベリファイ及びプリプログラム対象となるストリングユニットＳＵを示している。なお第１実施形態で説明した図１３と同様に、表中の※１は、ビット線ＢＬ（４ｊ）がプリベリファイ対象であることを示し、※２はビット線ＢＬ（４ｊ＋１）、ＢＬ（４ｊ＋２）、及びＢＬ（４ｊ＋３）がプリベリファイ対象であることを示す。無印は、ビット線ＢＬ（４ｊ）、ＢＬ（４ｊ＋１）、ＢＬ（４ｊ＋２）、及びＢＬ（４ｊ＋３）がプリベリファイ対象である。
ストリングユニットＳＵ０にデータを書き込む際には、ストリングユニットＳＵ０、ＳＵ１、及びＳＵ７がプリベリファイの対象となる。そしてストリングユニットＳＵ０に関しては全ビット線ＢＬがプリベリファイ対象となり、ストリングユニットＳＵ１に関してはビット線ＢＬ（４ｊ）がプリベリファイ対象となり、ストリングユニットＳＵ７に関してはビット線ＢＬ（４ｊ＋１）、ＢＬ（４ｊ＋２）、及びＢＬ（４ｊ＋３）がプリベリファイ対象となる。これは第１実施形態と同様である。
これに対してストリングユニットＳＵ２にデータを書き込む際には、ストリングユニットＳＵ２及びＳＵ３に加えて、ストリングユニットＳＵ１もプリベリファイの対象となる。そしてストリングユニットＳＵ１に関してはビット線ＢＬ（４ｊ＋１）、ＢＬ（４ｊ＋２）、及びＢＬ（４ｊ＋３）がプリベリファイ対象となる。ストリングユニットＳＵ１がプリベリファイ対象となる理由は、ストリングユニットＳＵ２がストリングユニットＳＵ１と隣接しており、且つストリングユニットＳＵ２への書き込み時には、ストリングユニットＳＵ１への書き込みが行われていないからである。そして図３及び図４の例であると、ストリングユニットＳＵ１とストリングユニットＳＵ２とで共有するメモリピラーはＭＰ１、ＭＰ８、ＭＰ９、ＭＰ１７、ＭＰ２４、及びＭＰ２５であり、これらに接続されているビット線ＢＬは、ＢＬ１〜ＢＬ３及びＢＬ５〜ＢＬ７である。
同様の理由により、ストリングユニットＳＵ４にデータを書き込む際には、ストリングユニットＳＵ３、ＳＵ４、及びＳＵ５がプリベリファイの対象となる。そしてストリングユニットＳＵ３に関してはビット線ＢＬ（４ｊ＋１）、ＢＬ（４ｊ＋２）、及びＢＬ（４ｊ＋３）がプリベリファイ対象となる。またストリングユニットＳＵ６にデータを書き込む際には、ストリングユニットＳＵ５、ＳＵ６、及びＳＵ７がプリベリファイの対象となる。そしてストリングユニットＳＵ５に関してはビット線ＢＬ（４ｊ＋１）、ＢＬ（４ｊ＋２）、及びＢＬ（４ｊ＋３）がプリベリファイ対象となる。
奇数ストリングユニットＳＵ１、ＳＵ３、ＳＵ５、及びＳＵ７にデータを書き込む際には、偶数ストリングユニットＳＵ０、ＳＵ２、ＳＵ４、及びＳＵ６へのデータの書き込みは完了している。このため、前述のように、奇数ストリングユニットＳＵ１、ＳＵ３、ＳＵ５、及びＳＵ７にデータを書き込む際には、プリベリファイもプリプログラムも不要である。
図１８の書き込み順に限らず、奇数ストリングユニットＳＵ１、ＳＵ３、ＳＵ５、及びＳＵ７にデータを書き込んだ後に、偶数ストリングユニットＳＵ０、ＳＵ２、ＳＵ４、及びＳＵ６にデータを書き込んでもよい。
４．３ 本実施形態に係る効果
本実施形態によれば、書き込み順序を変更することにより、プリベリファイ動作及びプリプログラム動作を、偶数ストリングユニットと奇数ストリングユニットのいずれか一方だけに行えばよい。従って、書き込み動作を高速化できる。
なお、図１９におけるステップＳ５０及びＳ５１の判断は、ＮＡＮＤ型フラッシュメモリ１００において行われてもよいし、またはコントローラ２００からのコマンドによって指定されてもよい。図２１は、コマンドにより指定する場合の、コントローラ２００からＮＡＮＤ型フラッシュメモリ１００へ送信されるコマンドシーケンスを示す。
図示するように、コントローラ２００はまずlowerページデータをＮＡＮＤ型フラッシュメモリ１００へ送信する。その際のコマンドシーケンスが下記である。
<XXh><01h><80h><CA1><CA2><PA1><PA2><PA3><DATA><1Xh>
“ＸＸｈ”はprefixコマンドであり、例えば偶数ストリングユニットが書き込み対象であり、プリベリファイ動作とプリプログラム動作の実行命令である。また“０１ｈ”はlowerページデータであることを示し、“８０ｈ”はコマンド入力を宣言する。そして、５サイクルにわたってカラムアドレス及びロウアドレスが送信された後、lowerページデータが送信され、最後に“１Ｘｈ”コマンドが送信される。“１Ｘｈ”は、データを内部に取り込むよう命令するコマンドである。これによりＮＡＮＤ型フラッシュメモリ１００はbusy状態となり、lowerページデータはセンスアンプ１４０に転送される。その後、ＮＡＮＤ型フラッシュメモリ１００がready状態に復帰すると、コントローラ２００はmiddleページデータをＮＡＮＤ型フラッシュメモリ１００へ送信する。その際のコマンドシーケンスが下記である。
<02h><80h><CA1><CA2><PA1><PA2><PA3><DATA><1Xh>
“０２ｈ”はmiddleページデータであることを示す。そして“１Ｘｈ”コマンドが送信されると、ＮＡＮＤ型フラッシュメモリ１００はbusy状態となり、middleページデータはセンスアンプ１４０に転送される。その後、ＮＡＮＤ型フラッシュメモリ１００がready状態に復帰すると、コントローラ２００はupperページデータをＮＡＮＤ型フラッシュメモリ１００へ送信する。その際のコマンドシーケンスが下記である。
<03h><80h><CA1><CA2><PA1><PA2><PA3><DATA><10h>
“０３ｈ”はupperページデータであることを示す。そして“１０ｈ”コマンドが送信されると、ＮＡＮＤ型フラッシュメモリ１００はbusy状態となり、upperページデータはセンスアンプ１４０に転送される。そしてＮＡＮＤ型フラッシュメモリ１００では、転送された３ページ分のデータがメモリセルアレイ１１０内に書き込まれる。
このように、コントローラ２００の命令に従ってプリベリファイ動作及びプリプログラム動作の有無が決定されてもよい。
また、書き込み順序は図１８の場合に限定されず、例えば図２２のような書き込み順序であってもよい。図示するように、まず偶数ストリングユニットＳＵ０、ＳＵ２、ＳＵ４、及びＳＵ６につき、ワード線ＷＬ０〜ＷＬ７までデータを書き込み、その後、奇数ストリングユニットＳＵ１、ＳＵ３、ＳＵ５、及びＳＵ７につき、ワード線ＷＬ０〜ＷＬ７までデータを書き込んでもよい。この場合であっても同様の効果が得られる。
５．第５実施形態
次に、第５実施形態に係る半導体記憶装置について説明する。本実施形態は、上記第１乃至第４実施形態を、２段階に分けてデータを書き込む方式に適用したものである。本方式を以下では2-stage programと呼ぶ。以下では、第１乃至第４実施形態と異なる点についてのみ説明する。
５．１ 2-stage programについて
まず、本実施形態に係る2-stage programについて、２つの例を挙げて説明する。
＜第１の例＞
図２３は、第１の例に係る2-stage programにおけるワード線ＷＬｉ及びＷＬ（ｉ＋１）に接続されたメモリセルトランジスタＭＴの閾値分布を示すグラフであり、ワード線ＷＬｉ及びＷＬ（ｉ＋１）にデータを書き込む際に実行される処理ステップを順次示している。
図示するように、まず第１ステップでは、ワード線ＷＬｉ及びＷＬ（ｉ＋１）も“Ｅｒ”レベルである。この状態で、ワード線ＷＬｉが選択されて、“Ｄ”〜“Ｇ”状態に書き込まれるべきメモリセルトランジスタＭＴに対してプログラム動作が実行される。この際に使用されるベリファイレベルは、最終的な目標となる閾値よりも低い、中間レベルの値Ｖfy_LMである。この結果、第２ステップに示すように、ある中間レベルの分布が生成される。これを“ＬＭ”状態と呼ぶことにする。“ＬＭ”状態は、例えば“Ｂ”状態から“Ｅ”状態にかけて分布する。また、“ＬＭ”へのプログラム動作を1st stage programと呼ぶ。
次に第３ステップに示すように、ワード線ＷＬｉにドレイン側で隣接するワード線ＷＬ（ｉ＋１）が選択されて、同じく1st stage programが実行される。このワード線ＷＬ（ｉ＋１）に対する1st stage programにより、ワード線ＷＬｉはセル間干渉効果を強く受けて、閾値分布は正電圧側にシフトする。
その後、第４ステップに示すように、ワード線ＷＬｉが選択されて、データが書き込まれる。この際に使用されるベリファイレベルは、最終的な目標となるベリファイレベルである。すなわち、“Ａ”状態、“Ｂ”状態、及び“Ｃ”状態へは、“Ｅｒ”状態からプログラム動作が実行される。また“Ｄ”状態、“Ｅ”状態、“Ｆ”状態、及び“Ｇ”状態へは、“ＬＭ”状態からプログラム動作が実行される。このプログラム動作を2nd stage programと呼ぶ。2nd stage programでは、閾値変動量がFull sequenceの場合に比べて小さいため、第４ステップでの閾値のシフト量は僅かで済む。
次に第５ステップに示すように、ワード線ＷＬ（ｉ＋１）が選択されて、同じく2nd stage programが実行される。なお、ワード線ＷＬ（ｉ＋１）に対する2nd stage program実行時には、ワード線ＷＬ（ｉ＋２）に対する1st stage programが既に完了している。
その結果、第６ステップに示すように、セル間干渉効果をほぼ無視出来る書き込みが実行出来る。
＜第２の例＞
次に、2-stage programの第２の例について説明する。図２４は、第２の例に係る2-stage programにおけるワード線ＷＬｉ及びＷＬ（ｉ＋１）に接続されたメモリセルトランジスタＭＴの閾値分布を示すグラフであり、ワード線ＷＬｉ及びＷＬ（ｉ＋１）にデータを書き込む際に実行される処理ステップを順次示している。
図示するように、まず第１ステップでは、ワード線ＷＬｉ及びＷＬ（ｉ＋１）も“Ｅｒ”レベルである。この状態で、ワード線ＷＬｉが選択されて、データが書き込まれる。この際に使用されるベリファイ電圧は、最終的な目標となるベリファイレベルＶｆｙＡ、ＶｆｙＢ、及びＶｆｙＣ、…よりも低い、ＶｆｙＡ’、ＶｆｙＢ’、及びＶｆｙＣ’、…である。この結果、第２ステップに示すように、“Ａ”状態、“Ｂ”状態、及び“Ｃ”状態がワード線ＷＬｉにつき大まかに書き込まれる。これを、第２の例の1st stage programと呼ぶ。
次に第３ステップに示すようにワード線ＷＬ（ｉ＋１）が選択されて、同じく1st stage programが実行される。このワード線ＷＬ（ｉ＋１）に対する1st stage programにより、ワード線ＷＬｉはセル間干渉効果を強く受けて、閾値分布は正電圧側にシフトする。
その後、第４ステップに示すように、ワード線ＷＬｉが選択されて、データが書き込まれる。この際に使用されるベリファイ電圧は、最終的な目標となるベリファイレベルＶｆｙＡ、ＶｆｙＢ、及びＶｆｙＣ、…である。この時点で、既に“Ａ”状態、“Ｂ”状態、及び“Ｃ”状態、…は大まかに書き込まれているので、第４ステップでの閾値電圧のシフト量は僅かである。これを第２の例の2nd stage program、と呼ぶ。
次に第５ステップに示すように、ワード線ＷＬ（ｉ＋１）が選択されて、同じく2nd stage programが実行される。第２の例であっても、ワード線ＷＬ（ｉ＋１）に対する2nd stage program実行時には、ワード線ＷＬ（ｉ＋２）に対する1st stage programが既に完了している。
その結果、第６ステップに示すように、セル間干渉効果をほぼ無視出来る書き込みが実行出来る。
５．２ 書き込み順序について
図２５は、あるブロックＢＬＫにデータを書き込む際の、ストリングユニットＳＵ０〜ＳＵ７とワード線ＷＬ０〜ＷＬ７の選択順序を示すダイアグラムである。図中の“１ｓｔ”及び“２ｎｄ”はそれぞれ1st stage program及び2nd stage programが行われる順番を示す。
図示するように本例は第１実施形態で説明した図１０と同様に、ストリングユニットＳＵよりもワード線ＷＬが優先して選択される。但し図１０と異なるのは、まず1st stage programがストリングユニットＳＵ０〜ＳＵ７のワード線ＷＬ０に対して実行された後、次に同じく1st stage programがストリングユニットＳＵ０〜ＳＵ７のワード線ＷＬ１に対して実行され、その後に2nd stage programがストリングユニットＳＵ０〜ＳＵ７のワード線ＷＬ０に行われるという点である。
すなわち、あるワード線ＷＬが選択され、その状態でストリングユニットＳＵ０〜ＳＵ７が順次選択される。但し、あるストリングユニットＳＵのワード線ＷＬｉについて2nd stage programが実行されるのは、当該ストリングユニットＳＵのワード線ＷＬ（ｉ＋１）についての1st stage programの完了後である。このことは、後述する種々の書き込み順序を含めて、2-stage programにつき共通である。
５．３ データ書き込み方法について
図２６は、本実施形態に係る書き込み動作のフローチャートである。図示するように、第１実施形態で説明した図１１と同様に、ステップＳ１０〜Ｓ１７が実行される。その後、1st stage programが実行される（ステップＳ６０）。そして、同じストリングユニットＳＵのワード線ＷＬ（ｉ＋１）についての1st stage programが完了すると、2nd stage programが実行される（ステップＳ６１）。なお、1st stage programも2nd stage programも、その詳細は第１実施形態で説明した図１２の時刻ｔ３〜ｔ５と同様であり、異なるのは使用するベリファイ電圧だけである。
以上のようにして、データの書き込み動作が行われる。すなわち、プリベリファイ動作及びプリプログラム動作は、1st stage program時に行われ、2nd stage program時には行われない。この様子を図２７に示す。図２７は、ストリングユニットＳＵ０〜ＳＵ７にデータを書き込む際に、1st stage program及び2nd stage program実行時にプリベリファイ及びプリプログラム対象となるストリングユニットＳＵを示す表である。そして第１実施形態の図１３と同様に、表中の※１はビット線ＢＬ（４ｊ）がプリベリファイ対象であることを示し、※２はビット線ＢＬ（４ｊ＋１）、ＢＬ（４ｊ＋２）、及びＢＬ（４ｊ＋３）がプリベリファイ対象であることを示す。無印は、ビット線ＢＬ（４ｊ）、ＢＬ（４ｊ＋１）、ＢＬ（４ｊ＋２）、及びＢＬ（４ｊ＋３）がプリベリファイ対象である。
図示するように、1st stage program実行時にプリベリファイ動作及びプリプログラム動作の対象となるストリングユニットＳＵは、第１実施形態で説明した図１３と全く同様である。その理由も第１実施形態と同様である。これに対して2nd stage program実行時には、プリベリファイ動作及びプリプログラム動作も実行されない。なぜなら、2nd stage program実行時には、既に隣接するストリングユニットＳＵに対する1st stage programが完了しており、背面セルが過消去セルである可能性が極めて低いからである。
５．４ 本実施形態に係る効果
上記のように、第１実施形態で説明した書き込み方法は、2-stage programにも適用できる。もちろん、第２乃至第４実施形態を適用してもよい。
６．第６実施形態
次に、第６実施形態に係る半導体記憶装置について説明する。本実施形態は、上記第５実施形態で説明した書き込み順序の変形例に関するものである。以下では、第５実施形態と異なる点についてのみ説明する。
６．１ 第１の例
図２８は、第１例に係るストリングユニットＳＵ０〜ＳＵ７とワード線ＷＬ０〜ＷＬ７の選択順序を示すダイアグラムである。
本例の順序であると、第５実施形態と同様にワード線ＷＬが優先して選択されるが、ストリングユニットＳＵは偶数ストリングユニットＳＵが奇数ストリングユニットＳＵよりも優先される。
すなわち、まずワード線ＷＬ０につきストリングユニットＳＵ０、ＳＵ２、ＳＵ４、及びＳＵ６が選択されて1st stage programが実行され、次にストリングユニットＳＵ１、ＳＵ３、ＳＵ５、及びＳＵ７が選択されて1st stage programが実行される。次に、ワード線ＷＬ１につきストリングユニットＳＵ０、ＳＵ２、ＳＵ４、及びＳＵ６が選択されて2nd stage programが実行され、次にストリングユニットＳＵ１、ＳＵ３、ＳＵ５、及びＳＵ７が選択されて2nd stage programが実行される。その後、ワード線ＷＬ０につきストリングユニットＳＵ０、ＳＵ２、ＳＵ４、及びＳＵ６が選択されて2nd stage programが実行され、次にストリングユニットＳＵ１、ＳＵ３、ＳＵ５、及びＳＵ７が選択されて2nd stage programが実行される。以後、同様である。
本例の順序であると、1st stage programにおけるプリベリファイ動作とプリプログラム動作は、第４実施形態で説明した図２０のように実行される。
６．２ 第２の例
図２９は、第２例に係るストリングユニットＳＵ０〜ＳＵ７とワード線ＷＬ０〜ＷＬ７の選択順序を示すダイアグラムである。
本例の順序であると、偶数ストリングユニットＳＵにつき1st stage program及び2nd stage programが終了したのち、奇数ストリングユニットＳＵにつき1st stage program及び2nd stage programが実行される。
すなわち、まずワード線ＷＬ０につきストリングユニットＳＵ０、ＳＵ２、ＳＵ４、及びＳＵ６が選択されて1st stage programが実行され、次に、ワード線ＷＬ１につきストリングユニットＳＵ０、ＳＵ２、ＳＵ４、及びＳＵ６が選択されて1st stage programが実行される。次に、ワード線ＷＬ０につきストリングユニットＳＵ０、ＳＵ２、ＳＵ４、及びＳＵ６が選択されて2nd stage programが実行され、その後、ワード線ＷＬ２につきストリングユニットＳＵ０、ＳＵ２、ＳＵ４、及びＳＵ６が選択されて1st stage programが実行される。そして、ストリングユニットＳＵ６のワード線ＷＬ７についての2nd programが完了すると、同様にして奇数ストリングユニットＳＵへのプログラムが開始される。
本例の順序であっても、1st stage programにおけるプリベリファイ動作とプリプログラム動作は、第４実施形態で説明した図２０のように実行される。
６．３ 第３の例
図３０は、第３例に係るストリングユニットＳＵ０〜ＳＵ７とワード線ＷＬ０〜ＷＬ７の選択順序を示すダイアグラムである。
本例の順序であると、まずストリングユニットＳＵ０のワード線ＷＬ０及びＷＬ１につき順次1st stage programが実行され、次にストリングユニットＳＵ１のワード線ＷＬ０及びＷＬ１につき順次1st stage programが実行される。以後、同様にしてストリングユニットＳＵ２〜ＳＵ７のワード線ＷＬ０及びＷＬ１につき順次1st stage programが実行される。
その後、ストリングユニットＳＵ０のワード線ＷＬ０につき2nd stage programが実行され、次にストリングユニットＳＵ０のワード線ＷＬ２につき1st stage programが実行される。引き続き、ストリングユニットＳＵ１のワード線ＷＬ０につき2nd stage programが実行され、次にストリングユニットＳＵ１のワード線ＷＬ２につき1st stage programが実行される。以後、同様である。
本例の順序の場合には、1st stage programにおけるプリベリファイ動作とプリプログラム動作は、第１実施形態で説明した図１３のように実行される。
６．４ 第４の例
図３１は、第４例に係るストリングユニットＳＵ０〜ＳＵ７とワード線ＷＬ０〜ＷＬ７の選択順序を示すダイアグラムである。
本例は、図３０を用いて説明した第３の例において、奇数ストリングユニットよりも偶数ストリングユニットに対して優先的にプログラムを行うものである。
すなわち、まずストリングユニットＳＵ０のワード線ＷＬ０及びＷＬ１につき順次1st stage programが実行され、次にストリングユニットＳＵ２のワード線ＷＬ０及びＷＬ１につき順次1st stage programが実行される。以後、同様にしてストリングユニットＳＵ４及びＳＵ６のワード線ＷＬ０及びＷＬ１につき順次1st stage programが実行される。
その後、奇数ストリングユニットＳＵ１、ＳＵ３、ＳＵ５、及びＳＵ７のワード線ＷＬ０及びＷＬ１につき、同様にして1st stage programが実行される。
その後、ストリングユニットＳＵ０のワード線ＷＬ０につき2nd stage programが実行され、次にストリングユニットＳＵ０のワード線ＷＬ２につき1st stage programが実行される。引き続き、ストリングユニットＳＵ２のワード線ＷＬ０につき2nd stage programが実行され、次にストリングユニットＳＵ２のワード線ＷＬ２につき1st stage programが実行される。以後、偶数ストリングユニットＳＵ４及びＳＵ６につき同様の動作が行われ、その後、同様の動作が奇数ストリングユニットＳＵ１、ＳＵ３、ＳＵ５、及びＳＵ７のワード線ＷＬ０及びＷＬ２に対して行われる。以後、同様にして偶数ストリングユニットと奇数ストリングユニットに対して交互にプログラムが行われる。
本例の順序の場合には、1st stage programにおけるプリベリファイ動作とプリプログラム動作は、第４実施形態で説明した図２０のように実行される。
６．５ 第５の例
図３２は、第５例に係るストリングユニットＳＵ０〜ＳＵ７とワード線ＷＬ０〜ＷＬ７の選択順序を示すダイアグラムである。
本例は、図３１を用いて説明した第４の例と同様に、奇数ストリングユニットよりも偶数ストリングユニットに対して優先的にプログラムを行うものである。
すなわち、まずストリングユニットＳＵ０のワード線ＷＬ０及びＷＬ１につき順次1st stage programが実行され、次にストリングユニットＳＵ２のワード線ＷＬ０及びＷＬ１につき順次1st stage programが実行される。以後、同様にしてストリングユニットＳＵ４及びＳＵ６のワード線ＷＬ０及びＷＬ１につき順次1st stage programが実行される。
その後、ストリングユニットＳＵ０のワード線ＷＬ０につき2nd stage programが実行され、次にストリングユニットＳＵ０のワード線ＷＬ２につき1st stage programが実行される。引き続き、ストリングユニットＳＵ２のワード線ＷＬ０につき2nd stage programが実行され、次にストリングユニットＳＵ２のワード線ＷＬ２につき1st stage programが実行される。以後、偶数ストリングユニットＳＵ４及びＳＵ６につき同様の動作が行われ、その後、同様の動作が偶数ストリングユニットＳＵ０、ＳＵ２、ＳＵ４、及びＳＵ６のワード線ＷＬ２〜ＷＬ７に対して行われ、偶数ストリングユニットＳＵ０、ＳＵ２、ＳＵ４、及びＳＵ６に対する書き込みが終了した後、奇数ストリングユニットＳＵ１、ＳＵ３、ＳＵ５、及びＳＵ７に対して1st stage program及び2nd stage programが実行される。
本例の順序の場合にも、1st stage programにおけるプリベリファイ動作とプリプログラム動作は、第４実施形態で説明した図２０のように実行される。
６．６ 第６の例
図３３は、第６例に係るストリングユニットＳＵ０〜ＳＵ７とワード線ＷＬ０〜ＷＬ７の選択順序を示すダイアグラムである。
本例は、基本的にまずストリングユニットＳＵ０につきワード線ＷＬｋ（ｋは２〜７の自然数）の1st stage programを行い、次に同じストリングユニットＳＵ０のワード線ＷＬ（ｋ−１）の2nd stage programを行い、これをストリングユニットＳＵ１〜ＳＵ７につき順次繰り返すものである。
６．７ 第７の例
図３４は、第７例に係るストリングユニットＳＵ０〜ＳＵ７とワード線ＷＬ０〜ＷＬ７の選択順序を示すダイアグラムである。
本例は、図３３で説明した第６の例において、まずストリングユニットＳＵ０につきワード線ＷＬｋ（ｋは２〜７の自然数）の1st stage programを行い、次に同じストリングユニットＳＵ０のワード線ＷＬ（ｋ−１）の2nd stage programを行い、これをまず偶数ストリングユニットＳＵ２、ＳＵ４、及びＳＵ６につき繰り返す。そして同様の動作を奇数ストリングユニットＳＵ１、ＳＵ３、ＳＵ５、及びＳＵ７につき繰り返すものである。
６．８ 第８の例
図３５は、第８例に係るストリングユニットＳＵ０〜ＳＵ７とワード線ＷＬ０〜ＷＬ７の選択順序を示すダイアグラムである。
本例は、図３４で説明した第７の例で説明した規則性に従って、まず偶数ストリングユニットＳＵ０、ＳＵ２、ＳＵ４、及びＳＵ６につきデータを書き込む。そして偶数ストリングユニットＳＵ０、ＳＵ２、ＳＵ４、及びＳＵ６へのデータの書き込みが終了した後、同様の規則性に従って奇数ストリングユニットＳＵ１、ＳＵ３、ＳＵ５、及びＳＵ７につきデータを書き込むものである。
６．９ 本実施形態に係る効果
以上のように、2-stage programの場合には、種々の書き込み順序が可能である。
７．第７実施形態
次に、第７実施形態に係る半導体記憶装置について説明する。本実施形態は、第６実施形態と同様に、上記第５実施形態で説明した書き込み順序の変形例に関するものであり、特に第５実施形態において図２４を用いて説明した第２の例に係る書き込み方法に適用可能なものである。以下では、第５及び第６実施形態と異なる点についてのみ説明する。
７．１ 第１の例
図３６は、本実施形態の第１例に係るストリングユニットＳＵ０〜ＳＵ７とワード線ＷＬ０〜ＷＬ７の選択順序を示すダイアグラムである。
本例の書き込み順序は、ワード線ＷＬ２〜ＷＬ７については第６実施形態で説明した図３３と同様である。すなわち本例であると、ストリングユニットＳＵ０〜ＳＵ７の順でワード線ＷＬ０の1st stage programが実行される。その後、各ストリングユニットＳＵ０〜ＳＵの７各々においてワード線ＷＬ１の1st stage programとワード線ＷＬ０の2nd stage programが実行される。その他は図３３と同様である。
７．２ 第２の例
図３７は、本実施形態の第２例に係るストリングユニットＳＵ０〜ＳＵ７とワード線ＷＬ０〜ＷＬ７の選択順序を示すダイアグラムである。
本例の書き込み順序は、ワード線ＷＬ２〜ＷＬ７については第６実施形態で説明した図３４と同様である。そしてワード線ＷＬ０及びＷＬ１については、まず偶数ストリングユニットＳＵ０、ＳＵ２、ＳＵ４、及びＳＵ６のワード線ＷＬ０に対して1st stage programが実行され、次に奇数ストリングユニットＳＵ１、ＳＵ３、ＳＵ５、及びＳＵ７のワード線ＷＬ０に対して1st stage programが実行される。その後、偶数ストリングユニットＳＵ０、ＳＵ２、ＳＵ４、及びＳＵ６の各々においてワード線ＷＬ１の1st stage programとワード線ＷＬ０の2nd stage programが実行される。その後、奇数ストリングユニットＳＵ１、ＳＵ３、ＳＵ５、及びＳＵ７の各々につき同様の動作が行われる。その他は図３４と同様である。
７．３ 第３の例
図３８は、本実施形態の第３例に係るストリングユニットＳＵ０〜ＳＵ７とワード線ＷＬ０〜ＷＬ７の選択順序を示すダイアグラムである。
本例の書き込み順序は、ワード線ＷＬ２〜ＷＬ７については第６実施形態で説明した図３５と同様である。そしてワード線ＷＬ０及びＷＬ１については、まず偶数ストリングユニットＳＵ０、ＳＵ２、ＳＵ４、及びＳＵ６のワード線ＷＬ０に対して1st stage programが実行され、次に偶数ストリングユニットＳＵ０、ＳＵ２、ＳＵ４、及びＳＵ６の各々においてワード線ＷＬ１の1st stage programとワード線ＷＬ０の2nd stage programが実行される。奇数ストリングユニットＳＵ１、ＳＵ３、ＳＵ５、及びＳＵ７についても同様の動作が行われる。その他は図３５と同様である。
７．４ 本実施形態に係る効果
以上のように、第２の例に係る書き込み方法には、種々の書き込み順序が可能である。また本実施形態に係る書き込み順序であると、例えば単純にストリングユニットＳＵ順にデータを書き込む図２５のような場合に比べて、2nd stage programを速やかに実行できる。従って、コントローラ２００が書き込みデータを保持している期間を短くでき、コントローラのバッファメモリ容量を削減できる。
８．変形例等
以上のように、上記実施形態に係る半導体記憶装置は、データを保持可能な第１メモリセル(SU0)と第２メモリセル(SU1,7)と、第１メモリセルに接続された第１ワード線と、第２メモリセルに接続された第２ワード線と、第１メモリセルと第２メモリセルの両方に電気的に接続可能な第１ビット線とを具備する。第１メモリセルと第２メモリセルは、互いにウェル領域を共有し、且つ該ウェル領域を挟んで対向して設けられる。データの書き込み動作は第１乃至第３動作を含む。第１動作(pre-verify)においては、第１ワード線と第２ワード線とに第１電圧(Vcut1)が印加される。第２動作(pre-program)は第１動作後に行われ、第１ワード線と第２ワード線とに、第１電圧より大きい第２電圧(VPGM_L)が印加される。第３動作(data-program)は第２動作後に行われ、第１ワード線に第２電圧(VPGM_L)より大きい第３電圧(VPGM)が印加され、第２ワード線に第３電圧より小さい第４電圧(VPASS)が印加される。
本構成により、半導体記憶装置の動作信頼性を向上出来る。なお、上記で説明した実施形態は一例に過ぎず、種々の変形が可能である。例えば上記実施形態では、メモリセルトランジスタＭＴの各々が３ビットのデータを保持する場合を例に説明した。しかし、２ビットデータや、４ビット以上のデータを保持する場合であってもよい。また、書き込み順序として種々のケースを記載したが、必ずしも上記実施形態の順序に限らず、可能な限り順序を入れ替えることができる。また、ＮＡＮＤストリング５０においては、選択トランジスタＳＴ１、ＳＴ２とメモリセルトランジスタＭＴとの間にはダミートランジスタが設けられてもよい。ダミートランジスタは電流経路として機能する。従って、対応するストリングユニットＳＵが選択された際には、ダミートランジスタはオンされる。更に、種々のフローチャートにおける各処理は、可能な限り入れ替えることができる。
なお、本発明に関する各実施形態において、
（１）例えばメモリセルトランジスタＭＴが２ビットデータを保持可能であって、その閾値電圧が低いものから順に“Ｅｒ”、“Ａ”、“Ｂ”、“Ｃ”レベルであって、“Ｅｒ”レベルが消去状態であった場合に、“Ａ”レベルの読み出し動作に選択されたワード線に印加される電圧は、例えば0V〜0.55Vの間である。これに限定されることなく、0.1V〜0.24V, 0.21V〜0.31V, 0.31V〜0.4V, 0.4V〜0.5V, 0.5V〜0.55Vいずれかの間にしてもよい。
“Ｂ”レベルの読み出し動作に選択されたワード線に印加される電圧は、例えば1.5V〜2.3Vの間である。これに限定されることなく、1.65V〜1.8V, 1.8V〜1.95V, 1.95V〜2.1V, 2.1V〜2.3Vいずれかの間にしてもよい。
“Ｃ”レベルの読み出し動作に選択されたワード線に印加される電圧は、例えば3.0V〜4.0Vの間である。これに限定されることなく、3.0V〜3.2V, 3.2V〜3.4V, 3.4V〜3.5V, 3.5V〜3.6V, 3.6V〜4.0Vいずれかの間にしてもよい。
読み出し動作の時間（tR）としては、例えば25μs〜38μs, 38μs〜70μs, 70μs〜80μsの間にしてもよい。
（２）書き込み動作は、プログラム動作とベリファイ動作を含む。書き込み動作では、
プログラム動作時に選択されたワード線に最初に印加される電圧は、例えば13.7V〜14.3Vの間である。これに限定されることなく、例えば13.7V〜14.0V, 14.0V〜14.6Vいずれかの間としてもよい。
奇数番目のワード線を書き込む際の、選択されたワード線に最初に印加される電圧と、偶数番目のワード線を書き込む際の、選択されたワード線に最初に印加される電圧を変えてもよい。
プログラム動作をＩＳＰＰ方式（Incremental Step Pulse Program）としたとき、ステップアップの電圧として、例えば0.5V程度が挙げられる。
非選択のワード線に印加される電圧としては、例えば6.0V〜7.3Vの間としてもよい。この場合に限定されることなく、例えば7.3V〜8.4Vの間としてもよく、6.0V以下としてもよい。
非選択のワード線が奇数番目のワード線であるか、偶数番目のワード線であるかで、印加するパス電圧を変えてもよい。
書き込み動作の時間（tProg）としては、例えば1700μs〜1800μs, 1800μs〜1900μs, 1900μs〜2000μsの間にしてもよい。
（３）消去動作では、
半導体基板上部に形成され、かつ、上記メモリセルが上方に配置されたウェルに最初に印加する電圧は、例えば12V〜13.6Vの間である。この場合に限定されることなく、例えば13.6V〜14.8V, 14.8V〜19.0V, 19.0〜19.8V, 19.8V〜21Vの間であってもよい。
消去動作の時間（tErase）としては、例えば3000μs〜4000μs, 4000μs〜5000μs, 4000μs〜9000μsの間にしてもよい。
（４）メモリセルの構造は、
半導体基板（シリコン基板）上に膜厚が４〜１０ｎｍのトンネル絶縁膜を介して配置された電荷蓄積層を有している。この電荷蓄積層は膜厚が２〜３ｎｍのＳｉＮ、またはＳｉＯＮなどの絶縁膜と膜厚が３〜８ｎｍのポリシリコンとの積層構造にすることができる。また、ポリシリコンにはＲｕなどの金属が添加されていても良い。電荷蓄積層の上には絶縁膜を有している。この絶縁膜は、例えば、膜厚が３〜１０ｎｍの下層Ｈｉｇｈ−ｋ膜と膜厚が３〜１０ｎｍの上層Ｈｉｇｈ−ｋ膜に挟まれた膜厚が４〜１０ｎｍのシリコン酸化膜を有している。Ｈｉｇｈ−ｋ膜はＨｆＯなどが挙げられる。また、シリコン酸化膜の膜厚はＨｉｇｈ−ｋ膜の膜厚よりも厚くすることができる。絶縁膜上には膜厚が３〜１０ｎｍの仕事関数調整用の材料を介して膜厚が３０ｎｍ〜７０ｎｍの制御電極が形成されている。ここで仕事関数調整用の材料はＴａＯなどの金属酸化膜、ＴａＮなどの金属窒化膜である。制御電極にはＷなどを用いることができる。
また、メモリセル間にはエアギャップを形成することができる。
更に、上記実施形態では半導体記憶装置としてＮＡＮＤ型フラッシュメモリを例に説明したが、ＮＡＮＤ型フラッシュメモリに限らず、その他の半導体メモリ全般に適用出来、更には半導体メモリ以外の種々の記憶装置に適用出来る。
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれると同様に、特許請求の範囲に記載された発明とその均等の範囲に含まれるものである。
１…メモリシステム、５０…ＮＡＮＤストリング、１００…ＮＡＮＤ型フラッシュメモリ、１１０…メモリセルアレイ、１２０…ロウデコーダ、１３０…ドライバ回路、１４０…センスアンプ、１５０、１６０…レジスタ、１７０…シーケンサ、２００…コントローラ、２１０、２５０…インターフェース、２２０、２４０…メモリ、２３０…プロセッサ、２６０…ＥＣＣ回路、３００…ホスト機器

Claims (11)

  1. データを保持可能な第１メモリセルと第２メモリセルと、
    前記第１メモリセルに接続された第１ワード線と、
    前記第２メモリセルに接続された第２ワード線と、
    前記第１メモリセルと前記第２メモリセルの両方に電気的に接続可能な第１ビット線と
    を具備し、前記第１メモリセルと前記第２メモリセルは、互いにウェル領域を共有し、且つ該ウェル領域を挟んで対向して設けられ、
    前記データの書き込み動作は、第１乃至第３動作を含み、
    前記第１動作においては、前記第１ワード線と前記第２ワード線とに第１電圧が印加され、
    前記第２動作は前記第１動作後に行われ、前記第１ワード線と前記第２ワード線とに、前記第１電圧より大きい第２電圧が印加され、
    前記第３動作は前記第２動作後に行われ、前記第１ワード線に前記第２電圧より大きい第３電圧が印加され、前記第２ワード線に前記第３電圧より小さい第４電圧が印加される、半導体記憶装置。
  2. 前記第１動作は、前記第１メモリセル及び前記第２メモリセルに対するベリファイ動作であり、
    前記第２動作は、前記第１動作の結果に基づいて前記第１メモリセル及び前記第２メモリセルの閾値を上昇させるに対する第１プログラム動作であり、
    前記第３動作は、前記半導体記憶装置を制御するコントローラから受信されたデータを前記第１メモリセルに書き込む第２プログラム動作である、請求項１記載の半導体記憶装置。
  3. 前記データの書き込み動作は、更に第４動作を含み、
    前記第４動作は前記第２動作後に行われ、前記第１ワード線と前記第２ワード線とに前記第１電圧が印加され、
    前記第３動作は前記第４動作後に行われる、請求項１記載の半導体記憶装置。
  4. 前記第１動作は、前記第１メモリセル及び前記第２メモリセルに対するベリファイ動作であり、
    前記第２動作は、前記第１動作の結果に基づいて前記第１メモリセル及び前記第２メモリセルの閾値を上昇させるに対する第１プログラム動作であり、
    前記第４動作は、前記第２動作の結果を確認するための前記第１メモリセル及び前記第２メモリセルに対するベリファイ動作であり、
    前記第３動作は、前記半導体記憶装置を制御するコントローラから受信されたデータを前記第１メモリセルに書き込む第２プログラム動作である、請求項３記載の半導体記憶装置。
  5. 前記データの書き込み動作は、更に第４動作を含み、
    前記第４動作は前記第１動作前に行われ、前記第１ワード線と前記第２ワード線とに前記第３電圧が印加される、請求項１記載の半導体記憶装置。
  6. 前記第４動作は、前記第１メモリセル及び前記第２メモリセルの閾値を上昇させるに対する第３プログラム動作であり、
    前記第１動作は、前記第１メモリセル及び前記第２メモリセルに対するベリファイ動作であり、
    前記第２動作は、前記第１動作の結果に基づいて前記第１メモリセル及び前記第２メモリセルの閾値を上昇させるに対する第１プログラム動作であり、
    前記第３動作は、前記半導体記憶装置を制御するコントローラから受信されたデータを前記第１メモリセルに書き込む第２プログラム動作である、請求項５記載の半導体記憶装置。
  7. データを保持可能な第１メモリセルと第２メモリセルと、
    前記第１メモリセルに接続された第１ワード線と、
    前記第２メモリセルに接続された第２ワード線と、
    前記第１メモリセルと前記第２メモリセルの両方に電気的に接続可能な第１ビット線と
    を具備し、前記第１メモリセルと前記第２メモリセルは、互いにウェル領域を共有し、且つ該ウェル領域を挟んで対向して設けられ、
    前記データの書き込み動作は、第１乃至第３動作を含み、
    前記第１メモリセルに対しては前記第１乃至第３動作が実行され、
    前記第２メモリセルに対しては前記第１及び第２動作が実行されることなく前記第３動作が実行され、
    前記第１動作においては、前記第１ワード線に第１電圧が印加され、
    前記第２動作は前記第１動作後に行われ、前記第１ワード線に、前記第１電圧より大きい第２電圧が印加され、
    前記第３動作は前記第２動作後に行われ、前記第１ワード線に前記第２電圧より大きい第３電圧が印加され、前記第２ワード線に前記第３電圧より小さい第４電圧が印加される、半導体記憶装置。
  8. 前記第１動作は、前記第１メモリセルに対するベリファイ動作であり、
    前記第２動作は、前記第１動作の結果に基づいて前記第１メモリセルの閾値を上昇させるに対する第１プログラム動作であり、
    前記第３動作は、前記半導体記憶装置を制御するコントローラから受信されたデータを前記第１メモリセルに書き込む第２プログラム動作である、請求項７記載の半導体記憶装置。
  9. 前記第２プログラム動作は、
    第１プログラムベリファイ電圧を用いた第１書き込み動作と、
    前記第１書き込み動作後に行われ、前記第１プログラムベリファイ電圧より大きい第２プログラムベリファイ電圧を用いた第２書き込み動作と
    を含み、前記第１動作及び第２動作は、前記第２書き込み動作時には行われずに、前記第１書き込み動作時に行われる、請求項２、４、６、及び８いずれか１項記載の半導体記憶装置。
  10. 前記第２動作では、前記第１動作において閾値が前記第１電圧以下のメモリセルに対してプログラム動作が実行される、請求項２、４、及び６、及び８いずれか１項記載の半導体記憶装置。
  11. 前記第１電圧は負電圧である、請求項１乃至１０いずれか１項記載の半導体記憶装置。
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