KR102067115B1 - Ots의 오작동을 방지하기 위한 상변화 메모리 소자 및 상기 상변화 메모리 소자의 매핑 동작 방법 - Google Patents

Ots의 오작동을 방지하기 위한 상변화 메모리 소자 및 상기 상변화 메모리 소자의 매핑 동작 방법 Download PDF

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송윤흡
권준영
최준태
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한양대학교 산학협력단
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Abstract

OTS(Ovonic Threshold Switch)의 오작동을 방지하기 위한 상변화 메모리 소자 및 상기 상변화 메모리 소자의 매핑 동작 방법이 개시된다. 일 실시예에 따르면, 상기 상변화 메모리 소자는, 복수의 비트라인들; 상기 복수의 비트라인들과 교차하도록 배치되는 복수의 소스라인들; 각각의 상변화층 및 OTS를 포함하도록 구성된 채 상기 복수의 비트라인들 및 상기 복수의 소스라인들의 교차점들에 각각 배치되는 복수의 메모리 셀들; 및 상기 복수의 비트라인들 중 선택된 비트라인 및 상기 복수의 소스라인들 중 선택된 소스라인을 제외한 비선택된 소스라인들의 교차점들 각각에 배치되는 하프 선택된 메모리 셀에 포함되는 OTS의 오작동(False Turn-on)을 방지하기 위해, 상기 복수의 메모리 셀들의 전체 저항 산포에 기초하여 상기 비선택된 소스라인들에 인가할 미드 전압(Mid bias)을 결정하는 매핑 동작을 수행하는 제어부를 포함한다.

Description

OTS의 오작동을 방지하기 위한 상변화 메모리 소자 및 상기 상변화 메모리 소자의 매핑 동작 방법{PHASE CHANGE RANDOM ACCESS MEMORY ELEMENT FOR PREVENTING FALSE TURN-ON OF OVONIC THRESHOLD SWITCH AND MAPPING OPERATION METHOD OF THE SAME}
아래의 실시예들은 상변화 메모리 소자에 관한 것으로, 보다 상세하게 비선택된 메모리 셀에 포함되는 OTS(Ovonic Threshold Switch)의 오작동(False Turn-on)을 방지하기 위한 기술이다.
상변화 메모리 소자(100)는 도 1에 도시된 바와 같이 복수의 비트라인들(110) 및 복수의 소스라인들(120)이 교차되는 교차점들에 복수의 메모리 셀들(130)이 배치되는 구조를 갖는다.
이러한 구조의 상변화 메모리 소자(100)는 복수의 비트라인들 중 하나의 비트라인(111)을 선택하고 복수의 소스라인들 중 하나의 소스라인(121)을 선택하여 선택된 비트라인(111) 및 선택된 소스라인(121)에 전압을 인가함으로써, 선택된 비트라인(111) 및 선택된 소스라인(121)의 교차점에 배치된 메모리 셀(선택된 메모리 셀)(131)에 포함되는 OTS를 작동시켜(Turn-on), 선택된 메모리 셀(131)에 포함되는 상변화층에 대해 기록 동작 또는 판독 동작을 수행할 수 있다.
이 때, 판독 동작 중 선택된 비트라인(111) 및 선택된 소스라인(121)에 전압이 아래 표 1과 같이 인가됨에 따라, 선택된 메모리 셀(131)에 포함되는 OTS의 전압인
Figure 112018110801206-pat00001
은 고 저항 상태로 설정될 수 있다. 그러나 비선택된 소스라인들의 전압 역시 낮은 값을 갖게 되기 때문에, 선택된 비트라인 및 비선택된 소스라인들의 교차점들에 배치된 셀인 하프 선택된(Half-selected) 셀(132)에 포함되는 OTS의 전압인
Figure 112018110801206-pat00002
또한 고 저항 상태로 설정될 수 있으며(
Figure 112018110801206-pat00003
가
Figure 112018110801206-pat00004
보다 높아질 수도 있음), 이로 인해 하프 선택된 셀(132)에 포함되는 OTS가 턴 온(Turn-on)되는 오작동(False Turn-on)이 발생될 수 있다.
Figure 112018110801206-pat00005
Figure 112018110801206-pat00006
Figure 112018110801206-pat00007
Figure 112018110801206-pat00008
Figure 112018110801206-pat00009
High Low Low High < High
이에, 아래 표 2와 같이 비선택된 소스라인들에 작동 전압의 절반(
Figure 112018110801206-pat00010
까지의 값으로 설정되는 미드 전압(Mid bias)를 인가하여 하프 선택된 셀(132)의 오작동을 방지하는 기술이 제안되었다.
Figure 112018110801206-pat00011
Figure 112018110801206-pat00012
Figure 112018110801206-pat00013
Figure 112018110801206-pat00014
Figure 112018110801206-pat00015
High Low Mid(~
Figure 112018110801206-pat00016
)		 High < Low
상기 기술은, 도 2에 도시된 바와 같이 복수의 비트라인들(110)(또는 복수의 소스라인들(120))을 플로팅(Floating)하고 복수의 소스라인들(120)(또는 복수의 비트라인들(110))에 작동 전압(
Figure 112018110801206-pat00017
) 및 그라운드 전압(GND)을 엇갈려 인가하여 미드 전압의 값(보다 정확하게는 작동 전압의 값)을 설정하는 매핑 동작을 수행한다. 그러나 상기와 같은 방식으로 설정되는 미드 전압으로 매핑 동작이 수행되는 경우, 복수의 메모리 셀들(130)이 전체적으로 동일한 개수의 저항들로 구성되더라도(복수의 메모리 셀들(130)에서 고 저항 상태의 메모리 셀 및 저 저항 상태의 메모리 셀의 비율이 동일하더라도), 제1 경우(210) 및 제2 경우(220)처럼 저항의 배치에 따라 전체 저항의 값이 변하게 되어 분산 매핑(Distribution Mapping) 동작에 에러가 발생되게 된다.
따라서 상기 에러를 해결할 수 있는 기술이 요구되고 있다.
일 실시예들은 복수의 메모리 셀들 복수의 메모리 셀들의 전체 저항 산포에 기초하여 상기 비선택된 소스라인들에 인가할 미드 전압(Mid bias)을 결정하는 매핑 동작을 수행함으로써, 비선택된 메모리 셀에 포함되는 OTS의 오작동을 방지하는 동시에, 분산 매핑 동작에서 발생되는 에러를 방지하는 상변화 메모리 소자 및 그 매핑 동작 방법을 제안한다.
이 때, 일 실시예들은 복수의 메모리 셀들이 블록 단위로 분할된 블록 별로 비선택된 소스라인들에 인가할 미드 전압을 결정하는 상변화 메모리 소자 및 그 매핑 동작 방법을 제안한다.
일 실시예에 따르면, OTS(Ovonic Threshold Switch)의 오작동을 방지하기 위한 상변화 메모리 소자는, 복수의 비트라인들; 상기 복수의 비트라인들과 교차하도록 배치되는 복수의 소스라인들; 각각의 상변화층 및 OTS를 포함하도록 구성된 채 상기 복수의 비트라인들 및 상기 복수의 소스라인들의 교차점들에 각각 배치되는 복수의 메모리 셀들; 및 상기 복수의 비트라인들 중 선택된 비트라인 및 상기 복수의 소스라인들 중 선택된 소스라인을 제외한 비선택된 소스라인들의 교차점들 각각에 배치되는 하프 선택된 메모리 셀에 포함되는 OTS의 오작동(False Turn-on)을 방지하기 위해, 상기 복수의 메모리 셀들의 전체 저항 산포에 기초하여 상기 비선택된 소스라인들에 인가할 미드 전압(Mid bias)을 결정하는 매핑 동작을 수행하는 제어부를 포함한다.
일 측면에 따르면, 상기 제어부는, 상기 복수의 비트라인들 각각에 매핑 전압을 인가하고 복수의 소스라인들 각각에 그라운드 전압을 인가하여, 상기 매핑 전압 및 상기 그라운드 전압에 의한 상기 복수의 메모리 셀들에서 고 저항 상태의 메모리 셀 및 저 저항 상태의 메모리 셀의 비율에 따라 상기 복수의 메모리 셀들에 흐르는 전류의 세기를 감지하며, 상기 감지된 전류의 세기에 따라 상기 복수의 메모리 셀들의 전체 저항 산포를 추정하고, 추정된 전체 저항 산포에 기초하여 상기 미드 전압을 결정할 수 있다.
다른 일 측면에 따르면, 상기 제어부는, 상기 복수의 메모리 셀들을 블록 단위로 분할하여 블록 별 비선택된 소스라인들에 인가할 미드 전압을 결정할 수 있다.
또 다른 일 측면에 따르면, 상기 제어부는, 상기 복수의 메모리 셀들에 대한 판독 동작이 수행되는 과정에서 이용되는, 상기 복수의 메모리 셀들 각각의 저항 상태가 고 저항 상태인지 또는 저 저항 상태인지를 판단하는 기준인 센싱 기준값을 결정할 수 있다.
일 실시예에 따르면, 복수의 비트라인들, 상기 복수의 비트라인들과 교차하도록 배치되는 복수의 소스라인들, 각각의 상변화층 및 OTS(Ovonic Threshold Switch)를 포함하도록 구성된 채 상기 복수의 비트라인들 및 상기 복수의 소스라인들의 교차점들에 각각 배치되는 복수의 메모리 셀들을 포함하는 상변화 메모리 소자의 매핑 동작 방법은, 상기 복수의 비트라인들 각각에 매핑 전압을 인가하고 복수의 소스라인들 각각에 그라운드 전압을 인가하는 단계; 상기 매핑 전압 및 상기 그라운드 전압에 의한 상기 복수의 메모리 셀들에서 고 저항 상태의 메모리 셀 및 저 저항 상태의 메모리 셀의 비율에 따라 상기 복수의 메모리 셀들에 흐르는 전류의 세기를 감지하는 단계; 및 상기 감지된 전류의 세기에 의한 상기 복수의 메모리 셀들의 전체 저항 산포에 기초하여 미드 전압(Mid bias)-상기 미드 전압은 상기 복수의 비트라인들 중 선택된 비트라인 및 상기 복수의 소스라인들 중 선택된 소스라인을 제외한 비선택된 소스라인들의 교차점들 각각에 배치되는 하프 선택된 메모리 셀에 포함되는 OTS의 오작동(False Turn-on)을 방지하기 위해, 상기 비선택된 소스라인들에 인가됨-을 결정하는 단계를 포함한다.
일 측면에 따르면, 상기 상변화 메모리 소자의 매핑 동작 방법은, 상기 복수의 메모리 셀들을 블록 단위로 분할하는 단계를 더 포함하고, 상기 미드 전압을 결정하는 단계는, 블록 별 비선택된 소스라인들에 인가할 미드 전압을 결정하는 단계일 수 있다.
다른 일 측면에 따르면, 상기 상변화 메모리 소자의 매핑 동작 방법은, 상기 복수의 메모리 셀들에 대한 판독 동작이 수행되는 과정에서 이용되는, 상기 복수의 메모리 셀들 각각의 저항 상태가 고 저항 상태인지 또는 저 저항 상태인지를 판단하는 기준인 센싱 기준값을 결정하는 단계를 더 포함할 수 있다.
또 다른 일 측면에 따르면, 상기 상변화 메모리 소자의 매핑 동작 방법은, 상기 상변화 메모리 소자의 판독 동작이 수행되는 과정에서, 상기 결정된 미드 전압을 상기 비선택된 소스라인들에 인가하여 상기 하프 선택된 메모리 셀에 포함되는 OTS의 오작동을 방지하는 단계를 더 포함할 수 있다.
일 실시예에 따르면, 복수의 비트라인들, 상기 복수의 비트라인들과 교차하도록 배치되는 복수의 소스라인들, 각각의 상변화층 및 OTS(Ovonic Threshold Switch)를 포함하도록 구성된 채 상기 복수의 비트라인들 및 상기 복수의 소스라인들의 교차점들에 각각 배치되는 복수의 메모리 셀들을 포함하는 상변화 메모리 소자에서 이용되는 제어부에 있어서, 상기 제어부는, 상기 복수의 비트라인들 중 선택된 비트라인 및 상기 복수의 소스라인들 중 선택된 소스라인을 제외한 비선택된 소스라인들의 교차점들 각각에 배치되는 하프 선택된 메모리 셀에 포함되는 OTS의 오작동(False Turn-on)을 방지하기 위해, 상기 복수의 메모리 셀들에서 고 저항 상태의 메모리 셀 및 저 저항 상태의 메모리 셀의 비율에 따라 상기 복수의 메모리 셀들에 흐르는 전류의 세기에 의한 상기 복수의 메모리 셀들의 전체 저항 산포에 기초하여 상기 비선택된 소스라인들에 인가할 미드 전압(Mid bias)을 결정하는 매핑 동작을 수행하는 것을 특징으로 한다.
일 측면에 따르면, 상기 제어부는, 상기 복수의 메모리 셀들에 대한 판독 동작이 수행되는 과정에서 이용되는, 상기 복수의 메모리 셀들 각각의 저항 상태가 고 저항 상태인지 또는 저 저항 상태인지를 판단하는 기준인 센싱 기준값을 결정할 수 있다.
일 실시예들은 복수의 메모리 셀들 복수의 메모리 셀들의 전체 저항 산포에 기초하여 상기 비선택된 소스라인들에 인가할 미드 전압(Mid bias)을 결정하는 매핑 동작을 수행함으로써, 비선택된 메모리 셀에 포함되는 OTS의 오작동을 방지하는 동시에, 분산 매핑 동작에서 발생되는 에러를 방지하는 상변화 메모리 소자 및 그 매핑 동작 방법을 제안할 수 있다.
이 때, 일 실시예들은 복수의 메모리 셀들이 블록 단위로 분할된 블록 별로 비선택된 소스라인들에 인가할 미드 전압을 결정하는 상변화 메모리 소자 및 그 매핑 동작 방법을 제안할 수 있다.
도 1은 기존의 상변화 메모리 소자를 설명하기 위한 도면이다.
도 2는 기존의 매핑 동작을 설명하기 위한 도면이다.
도 3은 일 실시예에 따른 상변화 메모리 소자를 나타낸 도면이다.
도 4는 일 실시예에 따른 상변화 메모리 소자의 매핑 동작을 설명하기 위한 도면이다.
도 5는 블록 별 미드 전압을 결정하는 것을 설명하기 위한 도면이다.
도 6은 일 실시예에 따른 상변화 메모리 소자의 매핑 동작을 나타낸 플로우 차트이다.
이하, 실시예들을 첨부된 도면을 참조하여 상세하게 설명한다. 그러나 본 발명이 실시예들에 의해 제한되거나 한정되는 것은 아니다. 또한, 각 도면에 제시된 동일한 참조 부호는 동일한 부재를 나타낸다.
또한, 본 명세서에서 사용되는 용어(terminology)들은 본 발명의 바람직한 실시예를 적절히 표현하기 위해 사용된 용어들로서, 이는 사용자, 운용자의 의도 또는 본 발명이 속하는 분야의 관례 등에 따라 달라질 수 있다. 따라서, 본 용어들에 대한 정의는 본 명세서 전반에 걸친 내용을 토대로 내려져야 할 것이다.
도 3은 일 실시예에 따른 상변화 메모리 소자를 나타낸 도면이고, 도 4는 일 실시예에 따른 상변화 메모리 소자의 매핑 동작을 설명하기 위한 도면이다.
도 3 내지 4를 참조하면, 상변화 메모리 소자(300)는 복수의 비트라인들(310), 복수의 비트라인들(310)과 교차하도록 배치되는 복수의 소스라인들(320), 각각의 상변화층 및 OTS를 포함하도록 구성된 채 복수의 비트라인들(310) 및 복수의 소스라인들(320)의 교차점들에 배치되는 복수의 메모리 셀들(330), 제어부(미도시)를 포함한다.
복수의 메모리 셀들(330) 각각은 메모리 셀의 데이터 저장 구성부인 상변화층과 상변화층에 대한 선택 소자의 기능을 하는 OTS를 포함할 수 있다. 상변화층은 복수의 비트라인들(310) 및 복수의 소스라인들(320) 사이에 인가되는 전압에 의해 결정 상태가 결정질(낮은 저항성을 갖는 셋 상태) 및 비정질(높은 저항성을 갖는 리셋 상태) 사이에서 변화되며 셋 상태 및 리셋 상태에 따라 이진값 [1] 및 [0]의 메모리 상태를 나타낼 수 있다. 이러한 상변화층 및 OTS는 종래의 상변화층 및 OTS와 동일하게 구성되므로 상세한 설명을 생략하기로 한다.
제어부는 상변화 메모리 소자(300)에서 복수의 비트라인들(310) 및 복수의 소스라인들(320) 각각에 전압을 인가하고, 인가할 전압을 설정하는 주체로서, 상변화 메모리 소자(300)에 탑재되는 프로세서의 형태로 구현될 수 있다. 그러나 제어부는 이에 제한되거나 한정되지 않고, 상변화 메모리 소자(300)가 연결되는 별도의 장치에 탑재된 프로세서로 구현될 수도 있다.
일례로, 제어부는 복수의 비트라인들(310) 중 선택된 비트라인(311) 및 복수의 소스라인들(320) 중 선택된 소스라인(321)에 전압을 인가함으로써, 선택된 비트라인(311) 및 선택된 소스라인(321)의 교차점에 배치된 선택된 메모리 셀(331)을 선택적으로 구동시켜, 선택된 메모리 셀(331)에 대한 판독 동작을 수행할 수 있다.
이와 같은 제어부는, 선택된 비트라인(311) 및 복수의 소스라인들(320) 중 선택된 소스라인(321)을 제외한 비선택된 소스라인들(322)의 교차점들 각각에 배치되는 하프 선택된 메모리 셀(332)에 포함되는 OTS의 오작동(False Turn-on)을 방지하기 위해, 복수의 메모리 셀들(330)의 전체 저항 산포에 기초하여 비선택된 소스라인들(322)에 인가할 미드 전압(Mid bias)을 결정하는 매핑 동작을 수행한다.
보다 상세하게, 제어부는 도 4에 도시된 바와 같이 복수의 비트라인들(310) 각각에 매핑 전압(
Figure 112018110801206-pat00018
)을 인가하고 복수의 소스라인들(320) 각각에 그라운드 전압(GND)을 인가할 수 있다. 이에, 복수의 메모리 셀들(330)에 흐르는 전류는, 인가되는 매핑 전압 및 그라운드 전압에 의해 복수의 메모리 셀들(330)에서 고 저항 상태의 메모리 셀 및 저 저항 상태의 메모리 셀의 비율에 따라 변화하게 되며, 제어부는 이와 같은 전류의 세기를 감지하고 감지된 전류의 세기에 따라 복수의 메모리 셀들(330)의 전체 저항 산포를 추정한 뒤, 추정된 전체 저항 산포에 기초하여 미드 전압(하프 선택된 메모리 셀(332)에 포함되는 OTS의 오작동을 방지하고자 비선택된 소스라인들(322)에 인가할 전압)을 결정하는 매핑 동작을 수행할 수 있다.
이처럼 복수의 비트라인들(310) 각각에 매핑 전압(
Figure 112018110801206-pat00019
)이 인가되고 복수의 소스라인들(320) 각각에 그라운드 전압(GND)이 인가됨에 따라, 복수의 메모리 셀들(330)의 저항 상태는 도 4에 도시된 바와 같은 등가의 회로로 표현될 수 있다.
따라서, 제어부는 분산 매핑 동작의 에러를 발생시키지 않은 채, 선택된 메모리 셀(331)에 대한 판독 동작을 수행하는 과정에서, 상술한 바와 같이 결정된 미드 전압을 비선택된 소스라인들(322)에 인가하여 하프 선택된 메모리 셀(332)에 포함되는 OTS의 오작동을 방지할 수 있다.
또한, 제어부는, 매핑 동작 중 복수의 메모리 셀들(330)에 대한 판독 동작이 수행되는 과정에서 이용되는 센싱 기준값(복수의 메모리 셀들(330) 각각의 저항 상태가 고 저항 상태인지 또는 저 저항 상태인지를 판단하는 기준)을 결정할 수도 있다. 이에, 제어부는 상변화 메모리 소자(300)의 센싱 정확도를 향상시킬 수 있다.
또한, 도면에는 도시되지 않았으나, 상변화 메모리 소자(300)는, 상기 매핑 동작을 위한 매핑 회로 및 매핑 동작에 의해 결정된 미드 전압 등의 매핑 데이터를 저장하기 위한 저장 회로 등을 더 포함할 수 있다. 매핑 회로는 앰프, 디지털-to-아날로그 컨버터, 아날로그-to-디지털 컨버터 등의 회로로 구성되어 전류의 세기를 일정 구간 구분 지을 수 있어, 제어부에서 전류의 세기를 감지하는 과정에서 활용될 수 있으며, 저장 회로는 메모리, 멤리스터, MUX 등의 회로로 구성되어 구간으로 구분된 데이터를 저장하고 그에 따라 지정된 출력값을 공급할 수 있다. 뿐만 아니라, 상변화 메모리 소자(300)는 판독 동작을 위한 센싱 회로도 구비할 수 있다.
이상, 도 3 내지 4를 참조하여 상술된 상변화 메모리 소자(300)는, 구조적인 변경 없이 제어부가 비선택된 소스라인들(322)에 인가할 미드 전압을 조절하는 특징을 포함함으로써, 별도의 구성부를 포함하지 않아 고집적의 3차원 아키텍처의 상변화 메모리에도 적용 가능하다.
이처럼 비선택된 소스라인들(322)에 인가할 미드 전압을 결정하는 제어부의 동작은, 복수의 메모리 셀들(330)을 블록 단위로 분할함으로써 블록 별로 수행될 수 있다. 이에 대한 상세한 설명은 도 5를 참조하여 기재하기로 한다.
도 5를 참조하면, 일 실시예에 따른 상변화 메모리 소자(500)는 복수의 메모리 셀들이 블록 단위로 분할된 블록 별로 각각의 미드 전압을 결정할 수 있다. 예를 들어, 상변화 메모리 소자(500)는 상변화 메모리 소자(500)에 포함되는 복수의 메모리 셀들을 블록 단위로 분할된 제1 어레이(510), 제2 어레이(520), 제3 어레이(530) 및 제4 어레이(540)로 구성함으로써, 각각의 어레이에 대해 전술된 매핑 동작을 별도로 수행할 수 있다. 더 구체적인 예를 들면, 상변화 메모리 소자(500)의 제어부(미도시)는 제1 어레이(510)에 포함되는 복수의 메모리 셀들 중 하프 선택된 메모리 셀의 OTS 오작동을 방지하고자, 제1 어레이(510)에 포함되는 복수의 소스라인들 중 비선택된 소스라인들에 인가할 미드 전압을 도 3 내지 4를 참조하여 기재된 방식을 통해 결정할 수 있다. 마찬가지로, 제어부는 제2 어레이(520)에 포함되는 복수의 메모리 셀들 중 하프 선택된 메모리 셀의 OTS 오작동을 방지하고자, 제2 어레이(520)에 포함되는 복수의 소스라인들 중 비선택된 소스라인들에 인가할 미드 전압을 도 3 내지 4를 참조하여 기재된 방식을 통해 결정할 수 있다.
따라서, 상변화 메모리 소자(500)는 복수의 메모리 셀들이 분할된 블록 별로 OTS의 오작동을 방지하기 위해 판독 동작에서 비선택된 소스라인들에 인가될 미드 전압을 서로 다르게 결정할 수도 있다.
도 6은 일 실시예에 따른 상변화 메모리 소자의 매핑 동작을 나타낸 플로우 차트이다.
도 6을 참조하면, 일 실시예에 따른 동작 방법은, 도 3 내지 4를 참조하여 상술된 상변화 메모리 소자(300)에서 수행됨을 전제로 한다(특히, 그 주체는 상변화 메모리 소자(300)에 포함되는 제어부일 수 있다).
상변화 메모리 소자는 단계(S610)에서, 복수의 비트라인들 각각에 매핑 전압을 인가하고 복수의 소스라인들 각각에 그라운드 전압을 인가한다.
이어서, 상변화 메모리 소자는 단계(S620)에서, 매핑 전압 및 그라운드 전압에 의한 복수의 메모리 셀들에서 고 저항 상태의 메모리 셀 및 저 저항 상태의 메모리 셀의 비율에 따라 복수의 메모리 셀들에 흐르는 전류의 세기를 감지한다.
그 후, 상변화 메모리 소자는 단계(S630)에서, 감지된 전류의 세기에 의한 복수의 메모리 셀들의 전체 저항 산포에 기초하여 미드 전압(Mid bias)(미드 전압은 복수의 비트라인들 중 선택된 비트라인 및 복수의 소스라인들 중 선택된 소스라인을 제외한 비선택된 소스라인의 교차점들 각각에 배치되는 하프 선택된 메모리 셀에 포함되는 OTS의 오작동을 방지하기 위해, 비선택된 소스라인들에 인가되는 전압을 의미함)을 결정한다.
이 때, 도면에는 도시되지 않았지만, 단계들(S610 내지 S630)에서 상변화 메모리 소자는 복수의 메모리 셀들에 대한 판독 동작이 수행되는 과정에서 이용되는, 복수의 메모리 셀들 각각의 저항 상태가 고 저항 상태인지 또는 저 저항 상태인지를 판단하는 기준인 센싱 기준값을 결정할 수도 있다.
또한, 상변화 메모리 소자는, 단계들(S610 내지 S630)을 복수의 메모리 셀들이 분할된 블록 별로 수행할 수도 있다. 이러한 경우, 상변화 메모리 소자는, 복수의 메모리 셀들을 블록 단위로 분할한 뒤, 블록 별 비선택된 소스라인들에 인가할 미드 전압을 단계들(S610 내지 S630)을 통해 결정할 수 있다.
이와 같은 단계들(S610 내지 S630)를 통해 수행되는 매핑 동작을 통해, 상변화 메모리 소자는 판독 동작이 수행되는 과정에서, 결정된 미드 전압을 비선택된 소스라인들에 인가하여 하프 선택된 메모리 셀에 포함되는 OTS의 오작동을 방지할 수 있다.
이상과 같이 실시예들이 비록 한정된 실시예와 도면에 의해 설명되었으나, 해당 기술분야에서 통상의 지식을 가진 자라면 상기의 기재로부터 다양한 수정 및 변형이 가능하다. 예를 들어, 설명된 기술들이 설명된 방법과 다른 순서로 수행되거나, 및/또는 설명된 시스템, 구조, 장치, 회로 등의 구성요소들이 설명된 방법과 다른 형태로 결합 또는 조합되거나, 다른 구성요소 또는 균등물에 의하여 대치되거나 치환되더라도 적절한 결과가 달성될 수 있다.
그러므로, 다른 구현들, 다른 실시예들 및 특허청구범위와 균등한 것들도 후술하는 특허청구범위의 범위에 속한다.

Claims (10)

  1. OTS(Ovonic Threshold Switch)의 오작동을 방지하기 위한 상변화 메모리 소자에 있어서,
    복수의 비트라인들;
    상기 복수의 비트라인들과 교차하도록 배치되는 복수의 소스라인들;
    각각의 상변화층 및 OTS를 포함하도록 구성된 채 상기 복수의 비트라인들 및 상기 복수의 소스라인들의 교차점들에 각각 배치되는 복수의 메모리 셀들; 및
    상기 복수의 비트라인들 중 선택된 비트라인 및 상기 복수의 소스라인들 중 선택된 소스라인을 제외한 비선택된 소스라인들의 교차점들 각각에 배치되는 하프 선택된 메모리 셀에 포함되는 OTS의 오작동(False Turn-on)을 방지하기 위해, 상기 복수의 메모리 셀들의 전체 저항 산포에 기초하여 상기 비선택된 소스라인들에 인가할 미드 전압(Mid bias)을 결정하는 매핑 동작을 수행하는 제어부
    를 포함하는 상변화 메모리 소자.
  2. 제1항에 있어서,
    상기 제어부는,
    상기 복수의 비트라인들 각각에 매핑 전압을 인가하고 복수의 소스라인들 각각에 그라운드 전압을 인가하여, 상기 매핑 전압 및 상기 그라운드 전압에 의한 상기 복수의 메모리 셀들에서 고 저항 상태의 메모리 셀 및 저 저항 상태의 메모리 셀의 비율에 따라 상기 복수의 메모리 셀들에 흐르는 전류의 세기를 감지하며, 상기 감지된 전류의 세기에 따라 상기 복수의 메모리 셀들의 전체 저항 산포를 추정하고, 추정된 전체 저항 산포에 기초하여 상기 미드 전압을 결정하는, 상변화 메모리 소자.
  3. 제2항에 있어서,
    상기 제어부는,
    상기 복수의 메모리 셀들을 블록 단위로 분할하여 블록 별 비선택된 소스라인들에 인가할 미드 전압을 결정하는, 상변화 메모리 소자.
  4. 제1항에 있어서,
    상기 제어부는,
    상기 복수의 메모리 셀들에 대한 판독 동작이 수행되는 과정에서 이용되는, 상기 복수의 메모리 셀들 각각의 저항 상태가 고 저항 상태인지 또는 저 저항 상태인지를 판단하는 기준인 센싱 기준값을 결정하는, 상변화 메모리 소자.
  5. 복수의 비트라인들, 상기 복수의 비트라인들과 교차하도록 배치되는 복수의 소스라인들, 각각의 상변화층 및 OTS(Ovonic Threshold Switch)를 포함하도록 구성된 채 상기 복수의 비트라인들 및 상기 복수의 소스라인들의 교차점들에 각각 배치되는 복수의 메모리 셀들을 포함하는 상변화 메모리 소자의 매핑 동작 방법에 있어서,
    상기 복수의 비트라인들 각각에 매핑 전압을 인가하고 복수의 소스라인들 각각에 그라운드 전압을 인가하는 단계;
    상기 매핑 전압 및 상기 그라운드 전압에 의한 상기 복수의 메모리 셀들에서 고 저항 상태의 메모리 셀 및 저 저항 상태의 메모리 셀의 비율에 따라 상기 복수의 메모리 셀들에 흐르는 전류의 세기를 감지하는 단계; 및
    상기 감지된 전류의 세기에 의한 상기 복수의 메모리 셀들의 전체 저항 산포에 기초하여 미드 전압(Mid bias)-상기 미드 전압은 상기 복수의 비트라인들 중 선택된 비트라인 및 상기 복수의 소스라인들 중 선택된 소스라인을 제외한 비선택된 소스라인들의 교차점들 각각에 배치되는 하프 선택된 메모리 셀에 포함되는 OTS의 오작동(False Turn-on)을 방지하기 위해, 상기 비선택된 소스라인들에 인가됨-을 결정하는 단계
    를 포함하는 상변화 메모리 소자의 매핑 동작 방법.
  6. 제5항에 있어서,
    상기 복수의 메모리 셀들을 블록 단위로 분할하는 단계
    를 더 포함하고,
    상기 미드 전압을 결정하는 단계는,
    블록 별 비선택된 소스라인들에 인가할 미드 전압을 결정하는 단계인, 상변화 메모리 소자의 매핑 동작 방법.
  7. 제5항에 있어서,
    상기 복수의 메모리 셀들에 대한 판독 동작이 수행되는 과정에서 이용되는, 상기 복수의 메모리 셀들 각각의 저항 상태가 고 저항 상태인지 또는 저 저항 상태인지를 판단하는 기준인 센싱 기준값을 결정하는 단계
    를 더 포함하는 상변화 메모리 소자의 매핑 동작 방법.
  8. 제5항에 있어서,
    상기 상변화 메모리 소자의 판독 동작이 수행되는 과정에서, 상기 결정된 미드 전압을 상기 비선택된 소스라인들에 인가하여 상기 하프 선택된 메모리 셀에 포함되는 OTS의 오작동을 방지하는 단계
    를 더 포함하는 상변화 메모리 소자의 매핑 동작 방법.
  9. 복수의 비트라인들, 상기 복수의 비트라인들과 교차하도록 배치되는 복수의 소스라인들, 각각의 상변화층 및 OTS(Ovonic Threshold Switch)를 포함하도록 구성된 채 상기 복수의 비트라인들 및 상기 복수의 소스라인들의 교차점들에 각각 배치되는 복수의 메모리 셀들을 포함하는 상변화 메모리 소자에서 이용되는 제어부에 있어서,
    상기 제어부는,
    상기 복수의 비트라인들 중 선택된 비트라인 및 상기 복수의 소스라인들 중 선택된 소스라인을 제외한 비선택된 소스라인들의 교차점들 각각에 배치되는 하프 선택된 메모리 셀에 포함되는 OTS의 오작동(False Turn-on)을 방지하기 위해, 상기 복수의 메모리 셀들에서 고 저항 상태의 메모리 셀 및 저 저항 상태의 메모리 셀의 비율에 따라 상기 복수의 메모리 셀들에 흐르는 전류의 세기에 의한 상기 복수의 메모리 셀들의 전체 저항 산포에 기초하여 상기 비선택된 소스라인들에 인가할 미드 전압(Mid bias)을 결정하는 매핑 동작을 수행하는 것을 특징으로 하는, 제어부.
  10. 제9항에 있어서,
    상기 제어부는,
    상기 복수의 메모리 셀들에 대한 판독 동작이 수행되는 과정에서 이용되는, 상기 복수의 메모리 셀들 각각의 저항 상태가 고 저항 상태인지 또는 저 저항 상태인지를 판단하는 기준인 센싱 기준값을 결정하는, 제어부.
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