CN110036445B - 生成用于感测的参考电流 - Google Patents

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Abstract

广义地说，本技术的实施例提供了用于为存储器阵列感测方案生成参考电流，以及用于使用所生成的参考电流来感测存储器阵列内的存储器单元的状态的装置和方法。所生成的参考电流特别适合于区分高电阻状态与低电阻状态。

Description

生成用于感测的参考电流
本技术一般而言涉及用于为存储器阵列感测方案生成参考电流的装置和方法。
非易失性存储器设备允许在断开电源之后存储和保留信息。非易失性存储器设备通常包括存储器单元的阵列。一般而言，阵列包括多个列和行，并且沿着阵列的行延伸的线称为字线，而沿着阵列的列延伸的线称为位线。存储器单元位于字线和位线的交叉点处，这使得存储器单元能够被寻址。可以通过向存储器单元施加电压、测量流过单元的感测电流、将测得的感测电流与参考电流进行比较以及基于比较确定存储器单元的电阻状态来感测存储器单元的逻辑状态。(例如，如果测得的感测电流低于参考电流，那么存储器单元可以处于高电阻状态或逻辑状态0，而如果测得的感测电流高于参考电流，那么存储器单元可以处于低电阻状态或逻辑状态1)。可替代地，可以通过向存储器单元施加电流来感测存储器单元的逻辑状态。在这种情况下，代替测量通过存储器单元的感测电流，(通过在一段时间内对感测电流进行积分)将电流转换成电压，然后测量电压以确定存储器单元的电阻状态。
但是，由于阵列结构，使用电流感测操作或电压感测操作来感测存储器单元的逻辑状态会是困难的。例如，如果阵列不包括用于每个存储器单元的存取晶体管，那么每个存储器单元始终保持连接到字线和位线。当(使用电流感测操作或电压感测操作)感测特定存储器单元的状态时，存储器阵列内存在显著的泄漏电流路径。如果处于高电阻状态的存储器单元与处于低电阻状态的存储器单元之间的差异小，那么泄漏路径会使得难以准确地确定存储器单元的状态。
本文描述了用于为存储器阵列感测方案生成参考电流的技术。参考电流可以使得更容易区分存储器单元的高电阻状态与低电阻状态。
根据本技术的第一方面，提供了一种存储器设备，包括：存储器阵列，其包括多个相关电子开关(CES)元件；以及至少一个跟踪电路，其用于生成用于读取存储器阵列中的多个CES元件中的每一个CES元件的参考电流。
根据本技术的第二方面，提供了一种存储器设备，包括：存储器阵列，其包括多个相关电子开关(CES)元件；至少一个跟踪电路，其用于生成用于读取存储器阵列中的多个CES元件中的每一个CES元件的参考电流；以及感测电路，其用于使用参考电流读取存储器阵列的相关电子开关元件中的一个或多个。
根据本技术的第三方面，提供了一种用于读取存储器设备的方法，该方法包括：将读电压施加到跟踪电路，该跟踪电路用于生成用于读取存储器阵列的参考电流，该存储器阵列包括多个相关电子开关(CES)元件；生成参考电流；以及将参考电流提供给一个或多个读电路以用于读取存储器阵列的多个CES元件。
根据本技术的第四方面，提供了一种用于读取存储器设备的方法，该方法包括：通过向跟踪电路施加读电压来对跟踪电路进行预充电，该跟踪电路用于生成用于读取存储器阵列的参考电流，该存储器阵列包括多个相关电子开关(CES)元件；选择多个CES元件中的一个进行读取；对所选择的CES元件的位线进行预充电；从跟踪电路和所选择的CES元件的位线同时中断读电压；监视跟踪电路和所选择的CES元件的位线的放电；以及基于监视确定所选择的CES元件的状态。
在附图中通过示例的方式概略地示出了所述技术，其中：
图1是具有用以生成用于感测存储器单元的状态的参考电流的跟踪电路的存储器设备的框图；
图2是生成参考电流并将生成的电流用于电流感测操作模式的示例步骤的流程图；
图3是生成参考电流并将生成的电流用于电压感测操作模式的示例步骤的流程图；
图4是用于生成参考电流的跟踪位单元的电路图；
图5a是图4的跟踪位单元的等效电路表示；
图5b是由多个跟踪位单元形成的跟踪电路的示意图，所述多个跟踪位单元以梯状布置堆叠；
图6是图5b的跟踪电路的示意图；
图7是示出随着梯状布置中的跟踪位单元的数量增加，图5b的跟踪电路中的电阻如何接近理想电阻值的表；
图8是跟踪电路的示意图，该跟踪电路包括以梯状布置堆叠的多个跟踪位单元以及提供泄漏电流偏移的多个位单元；
图9a是示出在-40℃的慢-慢(SS)工艺角处的跟踪电路的仿真结果的表；
图9b是示出在25℃的典型-典型(TT)工艺角处的跟踪电路的仿真结果的表；以及
图9c是示出在125℃的快-块工艺角处的跟踪电路的仿真结果的表。
一般而言，本技术的实施例提供用于为存储器阵列感测方案生成参考电流以及使用所生成的参考电流来感测存储器阵列内的存储器单元的状态的装置和方法。所生成的参考电流特别适合于区分高电阻状态与低电阻状态。
术语“高电阻状态”在本文中可与术语“高阻抗状态”互换使用，而术语“低电阻状态”在本文中可与术语“低阻抗状态”互换使用。
在典型的存储器阵列中，诸如由电阻随机存取存储器(RRAM/ReRAM)存储器单元形成的存储器阵列中，常常使用电流感测方案来确定存储器单元的状态。电流感测方案用于确定存储器单元是处于高电阻状态(“HRS”，与逻辑电平“0”对应)还是处于低电阻状态(“LRS”，与逻辑电平“1”对应)。但是，确定存储器单元是处于高电阻状态还是低电阻状态可能受到泄漏电流量的影响。例如，如果正在被感测的存储器单元处于高电阻状态，那么最坏情况的场景发生在所有未被访问的存储器单元(即，所有没有正在被感测的存储器单元)具有最高泄漏电流时，因为这造成高于预期的读电流。观察到这发生于在125℃的电路的快-快(FF)工艺角处。(工艺角表示已经蚀刻到半导体晶片中的电路必须在其中正确工作的参数变化的极端情况。在这些工艺角处制造的在设备上运行的电路可能比预期更慢或更快地并且在更低或更高的温度和电压下运行)。在另一个示例中，如果正在被感测的存储器单元处于低电阻状态，那么最坏情况的场景发生在所有未被访问的存储器单元具有最低泄漏电流时，因为这造成低于预期的读电流。观察到这发生于在-40℃的电路的慢-慢(SS)工艺角处。
在示例中，存储器单元的HRS电阻可以是10MΩ，而存储器单元的LRS电阻可以是100kΩ。如果在感测存储器单元时将0.3V的电压施加到位线，那么在读取存储器单元时的最坏情况电流处于：
·低电阻状态是I＝V/R，即，0.3V/100kQ＝3μA。这是低于预期的读电流。
·高电阻状态是I＝V/R+寄生泄漏电流，即，0.3V/10MΩ+170nA＝200nA。这是高于预期的读电流–在没有泄漏的情况下的预期读电流为30nA。
(170nA的寄生泄漏电流值是从由256个位单元形成的列的仿真确定的，每个位单元具有泄漏的高阈值电压晶体管(0.15μm宽且0.66μm长))。
因此，理想地，用于感测存储器单元的状态的参考电流可以基本上位于高于预期的读电流与低于预期的读电流的中间。即，参考电流(Iref)可以由高于预期的读电流(当读取处于HRS的存储器单元时发生，因此在本文中表示为“IHRS”)和低于预期的读电流(当读取处于LRS的存储器单元时发生，因此在本文中表示为“ILRS”)的几何平均值给出，因为存储器单元的两个状态的余量将相等：
即
对于上面的示例，参考电流Iref将由下式给出：
本技术提供了用于生成这个参考电流(其是高电阻状态电流和低电阻状态电流的几何平均值)的跟踪电路，该跟踪电路可以由一个或多个跟踪位单元形成。使用跟踪电路生成的参考电流可以被提供给用于感测来自位线的低功率信号的所有感测放大器，来自位线的低功率信号表示存储在存储器单元中的数据。附加地或可替代地，跟踪电路可以耦合到存储器阵列的每一列，以便感测耦合到该列的存储器单元-这可以提供更大的感测准确度，但是也需要更多电路系统(这意味着每单位面积更少的存储器单元)。
转到图1，这个图示出了包括用以生成参考电流的跟踪电路16的存储器设备10的框图。存储器设备10可以是任何非易失性存储器设备，其可以被电擦除和重新编程，并且用于存储数据。存储器设备10包括存储器阵列12。存储器阵列12包括多个存储器单元14。在实施例中，存储器阵列12的每个存储器单元14可以是相关电子开关(CES)元件。CES元件由于其“非丝状(non-filamentary)”性质而与忆阻器和ReRAM独特地区别开来，这允许在制造之后存在(至少)两个不同且固定的阻抗状态。处于高阻抗状态(或高电阻状态)的CES元件的阻抗可以比处于低阻抗状态(或低电阻状态)的CES元件的阻抗大多于100倍。可以至少部分地基于在“读操作”中在CES元件的一个或多个端子上检测到的信号的值来检测CES元件的存储器状态。术语“相关电子开关元件”在本文中可与术语“相关电子随机存取存储器”、“CeRAM”、“存储器单元”、“存储器元件”、“非易失性存储器元件”和“非易失性存储器单元”互换使用。存储器阵列12可以是包括字线和位线的二维阵列，并且存储器单元14可以位于字线和位线之间的一些或所有交叉点处。
因而，在实施例中，存储器设备10包括：存储器阵列12，该存储器阵列12包括多个相关电子开关(CES)元件14；以及至少一个跟踪电路16，所述至少一个跟踪电路16用于生成用于读取存储器阵列中的多个CES元件中的每一个CES元件的参考电流。
存储器设备10包括跟踪电路16，跟踪电路16被布置为生成用于感测每个存储器单元14的状态的参考电流Iref。存储器设备10包括至少一个用于感测位线上的低功率信号的感测放大器20，位线上的低功率信号表示存储在存储器单元中的数据位(即，“1”或“0”)，然后将电压放大到可检测/可识别的水平。跟踪电路16可以用于生成Iref，然后Iref被提供给该感测放大器20或每个感测放大器20(例如，通过将Iref镜像到每个感测放大器20)。在实施例中，存储器设备10可以包括多于一个的跟踪电路16。例如，存储器设备10可以包括耦合到存储器阵列12的每一列(位线)的一个跟踪电路16。这可以提供更高准确度的存储器单元感测。但是，在实施例中，更高的准确度可能影响存储器设备密度(或芯片密度)并且可能减少每个存储器设备的存储器单元的数量。
跟踪电路16包括至少一个跟踪位单元18。跟踪位单元18的示例在图4中示出并在下面描述。在实施例中，跟踪电路16由多个跟踪位单元18形成，这些跟踪位单元18可以以梯状布置堆叠，如图5b和6中所示并在下面描述的。每个跟踪位单元18由与存储器阵列12中的相同类型的多个电阻元件形成。即，每个跟踪位单元18包括与存储器阵列12中的相同类型的多个存储器单元14。这是因为跟踪位单元18用于通过将读电压施加到包含电阻元件(即存储器单元)的电路来生成参考电流，使得输出电流近似等于用于读取存储器阵列12的存储器单元14的参考电流(如上面的等式1所给出的)。即，使用将用于读取存储器单元14的相同读电压并使用将存在于存储器阵列12中的相同电阻值来生成参考电流。因此，在实施例中，并且如下面更详细解释的，跟踪位单元18可以包括多个CES元件，其中一些CES元件处于低电阻状态，并且其中一些CES元件处于高电阻状态。增加以梯状布置堆叠的跟踪位单元18的数量可以意味着输出的电流接近参考电流Iref。但是，在实践当中，在梯状布置中堆叠多于十六个跟踪位单元18不会导致参考电流准确度的显著提高。这是因为在堆叠了多于十六个跟踪位单元之后，由于将跟踪位单元添加到堆叠而导致的准确度的增量提高会减小/相对小。
图2是生成参考电流并将所生成的电流用于电流感测操作模式的示例步骤的流程图。一般而言，在电流感测模式下将电压施加到存储器单元14，并且测量流过存储器单元的感测电流。感测放大器或感测电路将测得的感测电流与参考电流进行比较，并基于该比较确定存储器单元的状态。(例如，如果测得的感测电流低于参考电流，那么存储器单元可以处于高电阻状态或逻辑状态0，而如果测得的感测电流高于参考电流，那么存储器单元可以处于低电阻状态或逻辑状态1)。
在本技术的实施例中，生成参考电流并在电流感测操作中使用它的处理开始于通过将读电压施加到跟踪电路(图2，步骤S20)。施加到跟踪电路的读电压是在读取/感测操作期间将施加到存储器单元的相同读电压，从而参考电流基于相同的输入(即，读电压)生成。出于同样的原因，跟踪电路本身由与存储器阵列相同类型的电阻元件形成。将读电压施加到跟踪电路使得电流流过跟踪电路(步骤S22)，即，流过跟踪电路的与存储器阵列12的存储器单元14具有相同的电阻值的电阻元件。如上面所讨论的，在读取存储器单元时常常观察到泄漏电流，特别是如果正被读取的存储器单元处于高电阻状态的话。(这个泄漏电流可能是由于存储器阵列12中相同位线上的未被访问的存储器单元。如果位线非常短(比如说每个位线32行)，那么这个泄漏电流可能小到可忽略不计。但是，在大多数存储器阵列中，高/长位线被用于增加存储器阵列密度，因此，泄漏电流可能是不可忽略的。)因此，由跟踪电路16生成的参考电流可以考虑当读取存储单元时观察到的泄漏电流。因此，可选地，可以通过将一个或多个位单元结合到跟踪电路16中来解决泄漏电流(步骤S24)-这将在下面参考图8更详细地解释。(应该理解的是，(一个或多个)位单元可以临时耦合到跟踪电路16中，或者在存储器设备10的制造点处永久地耦合到跟踪电路16中。还将理解的是，这种耦合可以在步骤S20处的将读电压施加到跟踪电路之前发生，特别是如果耦合是永久的话)。从跟踪电路输出参考电流Iref或其近似值(步骤S26)。
输出的参考电流Iref可以被用于感测(即，读取)存储器单元14的状态。将读电压施加到要被读取的存储器单元14(步骤S28)。测量流过存储器单元14的感测电流(步骤S30)。将测得的感测电流与参考电流Iref进行比较(步骤S32)，并且基于测得的感测电流是高于还是低于参考电流来确定存储器单元的状态(步骤S34)。例如，如果测得的感测电流小于参考电流Iref，那么存储器单元可以处于高电阻状态或逻辑状态0，而如果测得的感测电流大于参考电流，那么存储器单元可以处于低电阻状态或逻辑状态1。
因而，在实施例中，用于读取存储器设备10的方法包括：将读电压施加到跟踪电路16，该跟踪电路用于生成用于读取存储器阵列12的参考电流，存储器阵列12包括多个相关电子开关(CES)元件14；输出参考电流；以及向一个或多个读电路(或感测放大器，或感测电路)提供用于读取存储器阵列的多个CES元件的参考电流。
该方法还可以包括：选择多个CES元件中的一个进行读取；将读电压施加到所选择的CES元件；测量通过所选择的CES元件的感测电流；将测得的感测电流与生成的参考电流进行比较；以及基于该比较确定所选择的CES元件的状态。
图3是生成参考电流并将生成的电流用于电压感测操作模式的示例步骤的流程图。在这个实施例中，用于读取存储器阵列12的存储器单元14的方案是基于电压的感测方案。一般而言，在电压感测模式下，通过向要读取的存储器单元14的位线施加电压(例如，读电压)来对该位线进行预充电。跟踪电路16也以相同的读电压进行预充电。在某个时间，终止/中断预充电，并且监视存储器单元14和跟踪电路16两端的电压的改变(减小)。换句话说，监视存储器单元14和跟踪电路16的放电。如果被感测的存储器单元处于低电阻状态，那么电压快速下降(即，位线快速放电)，而如果被感测的存储器单元处于高电阻状态，那么电压缓慢下降(即，位线缓慢放电)。将存储器单元14的位线放电的速率与跟踪电路16放电的速率进行比较，以便确定存储器单元14是处于高电阻状态还是低电阻状态。跟踪电路16以低电阻状态存储器单元的速率和高电阻状态存储器单元的速率之间的速率放电，因为跟踪电路16的放电电流在IHRS和ILRS之间。即，当读电压被中断/移除时流过跟踪电路16的电流是参考电流Iref。因此，将存储器单元14放电的速率与跟踪电路16放电的速率(即，参考放电速率)进行比较使得能够确定存储器单元14的状态。具体而言，如果当跟踪电路16已完全放电时存储器单元14仍然在放电，那么确定存储器单元14处于高电阻状态(因为它比参考(即，跟踪电路16)更慢地放电)。类似地，如果当跟踪电路16已完全放电时存储器单元14也已经完全放电，那么确定存储器单元14处于低电阻状态(因为它比参考(即，跟踪电路16)更快地放电)。
在本技术的实施例中，生成参考电流并在电压感测操作中使用参考电流的处理开始于用特定电压对要感测的存储器单元14的参考列线进行预充电(图3，步骤S42)，并且对跟踪电路16进行预充电(步骤S44)。在这个预充电阶段期间施加到跟踪电路16的电压是在预充电阶段期间施加到存储器单元14的相同的(读)电压，使得相同的预充电被施加到跟踪电路16和存储器单元14两者，以使得能够比较它们的放电速率。
如前面所讨论的，在读取存储器单元时常常观察到泄漏电流，特别是如果正被读取的存储器单元处于高电阻状态的话。(这个泄漏电流可能是由于存储器阵列12中相同位线上的未被访问的存储器单元。如果位线非常短(比如说每个位线32行)，那么这个泄漏电流可能小到可忽略不计。但是，在大多数存储器阵列中，高/长位线被用于增加存储器阵列密度，因此泄漏电流可能是不可忽略的。)因此，由跟踪电路16生成的参考电流可以考虑当读取存储器单元时观察到的泄漏电流。因此，可选地，可以通过将一个或多个位单元结合到跟踪电路16中来解决泄漏电流(步骤S40)-这在下面参考图8更详细地解释。(应该理解的是，(一个或多个)位单元可以临时地耦合到跟踪电路16中，或者在存储器设备10的制造点处永久地耦合到跟踪电路16中)。
在预充电阶段完成之后，施加到被感测的存储器单元14的位线和跟踪电路16的电压基本上同时被移除(步骤S46)。重要的是存储器单元14和跟踪电路16两者的预充电同时被中断，因为电压感测操作测量/监视存储器单元相对于跟踪电路多快地放电并使用它来确定存储器单元的状态。移除读电压使得电流流过存储器单元14的位线并流过跟踪电路16，该电流可以或者直接被测量或者通过跟踪存储器单元14和跟踪电路16两端的电压的改变(减小)(其指示电流)来测量。因此，在步骤S48处，监视存储器单元14和跟踪电路16的放电(或两端电压的改变)。比较存储器单元14与跟踪电路16的放电速率使得能够确定存储器单元14的状态(步骤S50)。具体而言，如果当跟踪电路16已完全放电时存储器单元14仍然在放电，那么确定存储器单元14处于高电阻状态(因为它比参考(即，跟踪电路16)更慢地放电)。类似地，如果当跟踪电路16已完全放电时存储器单元14也已经完全放电，那么确定存储器单元14处于低电阻状态(因为它比参考(即，跟踪电路16)更快地放电)。
在实施例中，提供了用于读取存储器设备的方法，该方法包括：通过向跟踪电路施加读电压来对跟踪电路进行预充电，该跟踪电路用于生成用于读取存储器阵列的参考电流，存储器阵列包括多个相关电子开关(CES)元件；选择多个CES元件中的一个进行读取；对所选择的CES元件的位线进行预充电；从跟踪电路和所选择的CES元件的位线同时中断读电压；监视跟踪电路和所选择的CES元件的位线的放电；以及基于监视来确定所选择的CES元件的状态。
确定所选择的CES元件的状态的步骤可以包括确定当跟踪电路已经放电时所选择的CES元件的位线是否已经放电。在实施例中，如果所选择的CES元件的位线已经放电，那么所选择的CES元件的状态被确定为低阻抗状态。类似地，如果在跟踪电路已放电时所选择的CES元件的位线还未放电，那么所选择的CES元件的状态被确定为高阻抗状态。
因此，本文描述的跟踪电路可以用于生成参考电流，该参考电流可以用于在电流感测模式和电压感测模式两者下都确定存储器单元的状态。现在描述跟踪电路本身的实施例。
图4是用于生成(或近似)参考电流的示例跟踪位单元60的电路图。跟踪位单元60是图1中所示的跟踪电路16的基本单元。跟踪电路16可以包括单个跟踪位单元60，或者可以由多个跟踪位单元60形成。多个跟踪位单元60可以以梯状布置堆叠，并且跟踪电路16中存在的跟踪位单元60越多，参考电流的近似越好。跟踪位单元60包括参考列线70和与参考列线串联耦合的第一存储器单元62。跟踪位单元60包括地列线72和与地列线串联耦合的第二存储器单元64。跟踪位单元60包括第三存储器单元66和第四存储器单元68，它们在参考列线70和地列线72之间并联布置。第一存储器单元62、第二存储器单元64、第三存储器单元66和第四存储器单元68都是与存储器设备10的存储器阵列12中使用的相同类型的存储器单元。在实施例中，存储器单元62至68是相关电子开关(CES)元件。
因此，在实施例中，跟踪电路包括至少一个跟踪位单元，并且其中该跟踪位单元包括：参考列线，以及与参考列线串联设置的第一CES元件；地列线，以及与地列线串联设置的第二CES元件；以及在参考列线和地列线之间以并联布置设置的第三CES元件和第四CES元件。
跟踪位单元60包括晶体管N0、N1、N2和N4，它们可以用于将CES元件66和68编程为高电阻状态。如上面所解释的，可以通过计算IHRS和ILRS的几何平均值来确定参考电流(参见等式1)。因此，跟踪位单元60由处于高电阻状态的CES元件和处于低电阻状态的CES元件形成，使得跟踪位单元60的输出是IHRS和ILRS的几何平均值的近似。(堆叠以形成跟踪电路16的跟踪位单元60越多，近似与几何平均值和参考电流Iref越接近)。一般而言，CES元件是被“诞生(born on)”的，使得当制造CES元件时，CES元件处于低阻抗/电阻状态。因而，在实施例中，晶体管N0和N1在制造存储器设备10(或至少跟踪电路16)的点处被编程为高电阻/阻抗状态一次(例如，作为初始化过程的一部分)。可以通过断言PROG信号(低)来执行编程。在替代实施例中，每次存储器设备10上电时(例如，每个上电周期一次)，晶体管N0和N1被编程为高电阻/阻抗状态。一旦CES元件66和68被编程为高电阻状态，晶体管N0和N1就被关断(例如，通过去断言PROG信号(高))。因此，在编程完成之后，CES元件62和64处于低电阻状态，并且CES元件66和68处于高电阻状态。
在实施例中，第一CES元件、第二CES元件、第三CES元件和第四CES元件以低阻抗状态制造，即，“诞生”。在实施例中，该跟踪位单元或每个跟踪位单元的第三CES元件和第四CES元件都被编程为高阻抗状态。在实施例中，该跟踪位单元或每个跟踪位单元的第三CES元件和第四CES元件在初始化处理期间被编程为高阻抗状态一次。附加地或可替代地，每次当跟踪电路被用于生成参考电流时，该跟踪位单元或每个跟踪位单元的第三CES元件和第四CES元件被编程为高阻抗状态。
图5a是当READ信号被断言(高)时图4的跟踪位单元60的等效电路表示。断言READ信号使晶体管N2和N3接通，这使得跟踪位单元电路减小到图5a中所示的等效电路80。(应该理解的是，等效电路表示假设晶体管N2和N3的导通状态电阻相对于处于高电阻状态的CES元件66和68可忽略不计)。
如上面所提到的，以梯状布置堆叠多个跟踪位单元60使得能够生成与参考电流更接近的近似。图5b是由多个跟踪位单元80形成的跟踪电路82的示意图，所述多个跟踪位单元80以梯状布置堆叠。跟踪电路82包括多个跟踪位单元80，它们堆叠在彼此的顶部上以实现跟踪列或梯。标记为“a”的每个电阻器表示处于低电阻状态的CES元件，而标记为“b”的每个电阻器表示处于高电阻状态并且并联布置的两个CES元件。跟踪电路82包括另一个CES元件84(在图5b中标记为R0_0)，其与参考列线串联。
假定无限的梯长，跟踪电路82的电阻由下式给出：
其中a＝RLRS并且因此，由无限数量的跟踪位单元80形成的跟踪电路82的有效电阻由下式给出：
图6是图5b的跟踪电路的示意图。基于上面的等式3，跟踪电路82可以由等效电路86近似。
在实施例中，跟踪电路包括以梯状布置堆叠的多个跟踪位单元。例如，跟踪电路可以包括以梯状布置堆叠的16或32个跟踪位单元。
图7是示出随着梯状布置中的跟踪位单元的数量增加，图5b的跟踪电路86中的电阻如何接近电阻值(以及因此参考电流)的表。图7的表中的数据是从仿真中获得的。由无限数量的跟踪位单元形成的跟踪电路是不可能构造的，但是通过堆叠有限数量的跟踪位单元可以获得电阻值(和参考电流)的良好近似。表中的数据基于将图4中所示类型的跟踪位单元递增地堆叠成图5b中所示类型的梯状布置。即，梯状布置是分级构建的，从单个跟踪位单元开始并添加跟踪位单元，直到形成包含32个跟踪位单元的梯。在每个级，将0.3V的电压施加到梯的参考线，并测量通过参考节点的电流。每个级的梯电阻使用欧姆定律确定。
如表中所示，由单个跟踪位单元形成的跟踪电路的电阻不是电阻的良好近似，因此，不生成参考电流的良好近似。但是，当十六个跟踪位单元以梯状布置堆叠时，通过跟踪电路的电阻接近电阻值，并且由32个跟踪位单元形成的跟踪电路使得电阻是电阻值的良好近似。因此，以梯状布置设置的十六个跟踪位单元可以提供对参考电流的合理近似，而以梯状布置设置的32个跟踪位单元可以提供对参考电流的良好近似。
在图4、5a、5b和6中的每一个当中，将读电压(即，用于读取存储器单元14的电压)施加到参考列线(或REF节点)使得由跟踪电路/跟踪位单元生成参考电流。
在实施例中，由跟踪电路生成的参考电流是通过处于高阻抗状态的CES元件的电流和通过处于低阻抗状态的CES元件的电流的几何平均值。
在实施例中，跟踪电路可以包括参考节点，并且其中向参考节点施加读电压生成参考电流。
在实施例中，存储器设备10还包括感测装置，例如感测电路或耦合到存储器阵列的多个CES元件的多个感测放大器。由跟踪电路生成的参考电流可以被镜像到多个感测放大器/感测装置中的每一个。附加地或可替代地，存储器设备10包括多个感测放大器，其中多个感测放大器中的一个耦合到存储器阵列的每一列；并且其中由跟踪电路生成的参考电流被镜像到多个感测放大器中的每一个。附加地或可替代地，存储器设备包括：多个感测放大器，其中多个感测放大器中的一个耦合到存储器阵列的每一列；多个跟踪电路，其中一个跟踪电路耦合到耦合到存储器阵列的每一列的感测放大器；并且其中每个跟踪电路生成用于跟踪电路耦合到的感测放大器的参考电流。
如上面所提到的，如果被感测的存储器单元处于高电阻状态，那么观察到最高泄漏电流。如前面所解释的，泄漏电流可能是由于存储器阵列12中与正在被感测的存储器单元在同一位线上的未被访问的存储器单元。更具体而言，泄漏电流可能是由于与正在被感测/读取的存储器单元在同一位线上的每个未被访问的存储器单元中的关断的晶体管。此外，当被感测的存储器单元处于高电阻状态时，泄漏电流可以形成观察到的电流的最大分量。例如，如果预期电流为30nA但观察到的电流为200nA，那么这是由于泄漏电流为170nA。在这种情况下，泄漏电流形成观察到的电流的大部分/是其最大分量。因而，虽然图5b和6中所示的跟踪电路可以能够生成有效电阻的良好近似/估计(如等式3中所示)，但跟踪电路将不能提供参考电流的良好近似，因为跟踪电路没有解决泄漏电流。因此，本技术的实施例提供了解决泄漏电流并且从而为泄漏电路提供对参考电流的更好近似的跟踪电路。
图8是跟踪电路90的示意图，跟踪电路90包括以梯状布置堆叠的多个跟踪位单元82以及提供泄漏电流偏移的多个位单元92。假设低电阻状态电流是ILRS，高电阻状态电流是IHRS(即，没有泄漏电流存在)，并且高电阻状态下的泄漏电流为Ileak(由当正在感测另一个存储器单元时保持连接到字线和位线的未被访问的存储器单元造成)，于是参考电流由下式提供：
如上面所解释的，由堆叠的跟踪位单元形成的跟踪电路能够生成提供与几何平均值的良好近似的电流(等式1中所示)，因此可以被修改以解决泄漏电流。可以通过修改跟踪电路以生成附加电流x来解决这个泄漏电流。为了获得参考电流/几何平均值，必须满足以下条件：
在示例中，ILRS＝3μA，IHRS＝300nA并且Ileak＝170nA，使得附加电流x＝475nA。(这些值基于在125℃的快-快工艺角的仿真)。这个附加电流x是从256个存储器单元的阵列获得的泄漏电流的大致三倍(即，170nA的三倍)。
典型的存储器阵列可以由多个256个堆叠的存储器单元的列形成，如图8中所示。如上面所解释的，由32个跟踪位单元形成的跟踪电路82提供了对参考电流的良好近似(在不解决泄漏电流的情况下)。每个跟踪位单元的高度基本上等于两个存储器单元(以及八个存储器单元的宽度)。因此，由32个跟踪位单元形成的跟踪电路82的高度等于64个存储器单元的高度。因此，存在等同于跟踪位单元的堆叠82上方的可用的192个存储器单元的高度的空间，如图8中所示。本技术的实施例用不用于存储数据而是用于在跟踪电路中提供附加电流以解决泄漏电流的存储器单元的阵列92填充这个空间。如图8中所示，存储器单元的阵列92包括八个190个存储器单元(在图中被称为“常规位单元”)的列。八个列中的一列在图8中标记为94。这个阵列92中的字线(行)绑定到0V(例如，通过耦合到地)，使得阵列92中的存储器单元可以用于生成所需的附加的泄漏电流。可用的192行中的两行98用作“填充行”。(这是布局约束。与跟踪位单元相比，常规位单元具有不同的物理布局/结构(就从每个位单元向下的垂直金属而言)，因此在未使用的位线(BL3-BL7)可以被终止的地方可以需要一个或多个填充行，并且可以将BL0-BL1-BL2短接在一起。)
在实施例中，阵列92中的三个位线(列)可以绑定在一起(如图8中的附图标记96所示)，使得由阵列92输出的泄漏电流等于每列中的190个存储器单元的泄漏的三倍。因而，包括32个跟踪位单元的梯和生成泄漏电流的存储器单元的阵列92的跟踪电路的输出是考虑泄漏的参考电流的近似：
因此，在实施例中，跟踪电路还可以包括：多个位单元，其以梯状布置堆叠并且耦合到多个跟踪位单元；并且其中多个位单元一起提供用于生成参考电流的泄漏电流偏移。
在实施例中，多个位单元可以包括多个列线，所述多个列线各自耦合到地。
在实施例中，多个列线中的两个或更多个可以绑定在一起以提供泄漏电流偏移的倍数。
在实施例中，由跟踪电路生成的参考电流可以等于泄漏电流偏移的倍数与通过处于高阻抗状态的CES元件的电流和通过处于低阻抗状态的CES元件的电流的几何平均值之和。
在实施例中，泄漏电流偏移的倍数可通过改变绑定在一起的列线的数量来修改。
在实施例中，跟踪电路可以耦合到至少一个感测放大器(或其它合适的感测装置)，用于读取存储器阵列的CES元件中的一个或多个。
仿真表明，由图8中所示类型的跟踪电路生成的参考电流可以在理论参考电流的5％之内。仿真基于其高度等同于256个存储器单元的跟踪电路(即，32个跟踪位单元的堆叠以近似以及190个存储器单元的阵列以提供3Ileak。190个存储器单元的阵列的一列被置于低电阻状态，并且存储器单元的阵列的另一列被置于高电阻状态，实例化32个跟踪位单元的堆叠中的一个跟踪位单元。图9a是示出在-40℃的慢-慢(SS)工艺角处的跟踪电路的仿真结果的表，图9b是示出在25℃的典型-典型(TT)工艺角处的跟踪电路的仿真结果的表，并且图9c是示出在125℃的快-块工艺角处的跟踪电路的仿真结果的表。
在图9a至9c的每个表中，前两列示出了实例化的跟踪位单元的标称低电阻状态电阻值和高电阻状态电阻值。(即，返回去参考图4，第一列示出了用于CES元件62和64的设定值，而第二列示出了用于CES元件66和68的设定值)。第三列和第四列示出了在考虑通过256列位片的泄漏电流时用于CES元件的有效电阻值。具体而言，第三列示出了当被访问的存储器单元处于低电阻状态并且所有泄漏的存储器单元处于高电阻状态时实例化的跟踪位单元的有效电阻，而第四列示出了当被访问的存储器单元处于高电阻状态并且所有泄漏的存储器单元处于低电阻状态时实例化的跟踪位单元的有效电阻。
图9a至9c的表中的每一个中的第五列示出了理论电阻值(即，第三列和第四列中的有效低电阻状态电阻值和有效高电阻状态电阻值的几何平均值)。第六列示出了从仿真获得的跟踪位单元的测得的有效电阻，而第七列示出了测得的有效电阻与理论电阻值之间的差，以百分比表示。
从图9a至9c的表中可以看出，当低电阻状态设定值与高电阻状态设定值之比增加时，理论电阻值与测得的有效电阻之间的差(即，“％误差”或准确度)受到影响。但是，在这种情况下，感测方案本身可以更稳健，使得不一定需要对参考电流的近似。类似地，当低电阻状态设定值与高电阻状态设定值之比减小时，感测方案可以是最不稳健的，使得参考电流是期望的。
如前面所提到的，本技术的实施例提供了生成对理论参考电流的紧密近似的方法和电路系统，其可以用于任何电流感测方案或电压感测方案。在一些情况下，理论参考电流与生成的参考电流之间的差小于5％。
由本技术生成的参考电流是存储器单元电阻(即，正被读取的存储器阵列的存储器单元的高电阻和低电阻)本身的函数。因此，本技术不受电阻的整体变化的影响。换句话说，无论低电阻状态是100kΩ并且高电阻状态是10MΩ还是低电阻状态是20kΩ并且高电阻状态是是2MΩ，本技术都可以能够生成与理论参考电流的紧密近似。
当低电阻状态与高电阻状态之比变小时(这是当感测方案最不稳健时)，本技术的准确度(即，％误差)增加。因而，本技术在较低的低电阻状态与高电阻状态的比率下提高了整体感测方案的稳健性。
本技术的另一个优点是跟踪电路内的跟踪位单元的堆叠采用多于50个CES元件来生成参考电流近似，由于平均效应而使得局部变化的影响减小。(每个跟踪位单元包括四个CES元件，并且即使跟踪电路包括十六个跟踪位单元的堆叠，该电路也包括多于50个CES元件)。即，如果制造误差意味着CES元件的实际电阻值略有变化，那么跟踪电路中使用的CES元件的数量意味着对该变化存在一定的容差。
本领域技术人员将认识到的是，虽然前述内容已经描述了被认为是最佳模式以及在适当的情况下执行本技术的其它模式，但是本技术不应当限于优选实施例的本描述中所公开的具体配置和方法。本领域技术人员将认识到的是，本技术具有广泛的应用，并且实施例可以进行广泛的修改而不脱离所附权利要求中限定的任何发明性构思。

Claims (18)

1.一种存储器设备，包括：
存储器阵列，包括多个相关电子开关元件；以及
至少一个跟踪电路，用于生成参考电流以读取存储器阵列中的所述多个相关电子开关元件中的每一个相关电子开关元件，
其中跟踪电路包括以梯状布置堆叠的多个跟踪位单元以生成所述参考电流，每个跟踪位单元由处于高电阻状态的相关电子开关元件和处于低电阻状态的相关电子开关元件形成。
2.如权利要求1所述的存储器设备，其中跟踪电路包括至少一个跟踪位单元，并且其中跟踪位单元包括：
参考列线，以及与参考列线串联设置的第一相关电子开关元件；
地列线，以及与地列线串联设置的第二相关电子开关元件；以及
第三相关电子开关元件和第四相关电子开关元件，其在参考列线和地列线之间以并联布置设置。
3.如权利要求1所述的存储器设备，
其中跟踪电路包括以梯状布置堆叠的16个跟踪位单元，或者
其中跟踪电路包括以梯状布置堆叠的32个跟踪位单元。
4.如权利要求2所述的存储器设备，其中第一相关电子开关元件、第二相关电子开关元件、第三相关电子开关元件和第四相关电子开关元件以低电阻状态制造。
5.如权利要求4所述的存储器设备，其中：
所述跟踪位单元或每个跟踪位单元的第三相关电子开关元件和第四相关电子开关元件都被编程为高电阻状态。
6.如权利要求5所述的存储器设备，
其中所述跟踪位单元或每个跟踪位单元的第三相关电子开关元件和第四相关电子开关元件在初始化处理期间被编程为高电阻状态一次，或者
其中每次使用跟踪电路生成参考电流时，所述跟踪位单元或每个跟踪位单元的第三相关电子开关元件和第四相关电子开关元件被编程为高电阻状态。
7.如权利要求1所述的存储器设备，其中由跟踪电路生成的参考电流是通过处于高电阻状态的相关电子开关元件的电流和通过处于低电阻状态的相关电子开关元件的电流的几何平均值。
8.如权利要求1所述的存储器设备，其中跟踪电路包括参考节点，并且其中向参考节点施加读电压生成参考电流。
9.如权利要求1所述的存储器设备，还包括耦合到存储器阵列的所述多个相关电子开关元件的多个感测放大器，并且其中由跟踪电路生成的参考电流被镜像到所述多个感测放大器中的每一个感测放大器。
10.如权利要求1所述的存储器设备，还包括：
多个感测放大器，其中所述多个感测放大器中的一个感测放大器耦合到存储器阵列的每一列；以及
其中由跟踪电路生成的参考电流被镜像到所述多个感测放大器中的每一个感测放大器。
11.如权利要求1所述的存储器设备，还包括：
多个感测放大器，其中所述多个感测放大器中的一个感测放大器耦合到存储器阵列的每一列；
多个跟踪电路，其中一个跟踪电路耦合到与存储器阵列的每一列耦合的感测放大器；以及
其中每个跟踪电路生成用于跟踪电路所耦合到的感测放大器的参考电流。
12.如权利要求2所述的存储器设备，其中跟踪电路还包括：
多个位单元，所述多个位单元以梯状布置堆叠并且耦合到所述多个跟踪位单元；以及
其中所述多个位单元一起提供用于生成参考电流的泄漏电流偏移。
13.如权利要求12所述的存储器设备，其中所述多个位单元包括多个列线，所述多个列线各自耦合到地。
14.如权利要求13所述的存储器设备，其中所述多个列线中的两个或更多个列线绑定在一起，以提供泄漏电流偏移的倍数。
15.如权利要求14所述的存储器设备，其中由跟踪电路生成的参考电流等于泄漏电流偏移的倍数与通过处于高电阻状态的相关电子开关元件的电流和通过处于低电阻状态的相关电子开关元件的电流的几何平均值之和。
16.如权利要求15所述的存储器设备，其中泄漏电流偏移的倍数能够通过改变绑定在一起的列线的数量来修改。
17.一种存储器设备，包括：
存储器阵列，包括多个相关电子开关元件；
至少一个跟踪电路，用于生成用于读取存储器阵列中的所述多个相关电子开关元件中的每一个相关电子开关元件的参考电流，其中跟踪电路包括以梯状布置堆叠的多个跟踪位单元以生成所述参考电流，每个跟踪位单元由处于高电阻状态的相关电子开关元件和处于低电阻状态的相关电子开关元件形成；以及
感测电路，用于使用参考电流读取存储器阵列的相关电子开关元件中的一个或多个相关电子开关元件。
18.一种用于读取存储器设备的方法，该方法包括：
将读电压施加到跟踪电路，所述跟踪电路用于生成用于读取存储器阵列的参考电流，所述存储器阵列包括多个相关电子开关元件，并且其中跟踪电路包括以梯状布置堆叠的多个跟踪位单元以生成所述参考电流，每个跟踪位单元由处于高电阻状态的相关电子开关元件和处于低电阻状态的相关电子开关元件形成；
生成所述参考电流；以及
将所述参考电流提供给一个或多个读电路以用于读取存储器阵列的多个相关电子开关元件。
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Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US11373705B2 (en) * 2020-11-23 2022-06-28 Micron Technology, Inc. Dynamically boosting read voltage for a memory device

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN102446550A (zh) * 2010-09-30 2012-05-09 北京兆易创新科技有限公司 一种异步存储器跟踪计时的方法和装置
CN102687203A (zh) * 2009-10-19 2012-09-19 国际商业机器公司 跟踪位单元特性的sram延迟电路
CN102870160A (zh) * 2010-04-09 2013-01-09 高通股份有限公司 用于跟踪半导体存储器读取电流的可编程跟踪电路
WO2015131775A1 (zh) * 2014-03-03 2015-09-11 山东华芯半导体有限公司 一种2-1t1r rram存储单元和存储阵列

Family Cites Families (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
AU2003241719A1 (en) * 2002-06-05 2003-12-22 Matsushita Electric Industrial Co., Ltd. Non-volatile memory circuit, drive method thereof, semiconductor device using the memory circuit
US7778063B2 (en) * 2006-11-08 2010-08-17 Symetrix Corporation Non-volatile resistance switching memories and methods of making same
WO2009140299A2 (en) * 2008-05-12 2009-11-19 Symetrix Corporation Self-stabilizing sensor circuit for resistive memories
JP5100530B2 (ja) * 2008-06-23 2012-12-19 株式会社東芝 抵抗変化型メモリ
US9589633B2 (en) * 2011-05-25 2017-03-07 Peter K. Nagey Memory devices and related methods
US8773887B1 (en) * 2011-05-25 2014-07-08 Peter K. Naji Resistive memory devices and related methods
WO2013080499A1 (ja) * 2011-12-02 2013-06-06 パナソニック株式会社 抵抗変化型不揮発性記憶素子の書き込み方法および抵抗変化型不揮発性記憶装置
US8687412B2 (en) * 2012-04-03 2014-04-01 Taiwan Semiconductor Manufacturing Co., Ltd. Reference cell configuration for sensing resistance states of MRAM bit cells
US9460785B2 (en) * 2014-03-06 2016-10-04 Kabushiki Kaisha Toshiba Semiconductor storage device
US9851738B2 (en) * 2015-08-13 2017-12-26 Arm Ltd. Programmable voltage reference
US9953697B2 (en) * 2016-04-25 2018-04-24 Sandisk Technologies Llc Volatile memory device employing a resistive memory element
US9806256B1 (en) * 2016-10-21 2017-10-31 Sandisk Technologies Llc Resistive memory device having sidewall spacer electrode and method of making thereof

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN102687203A (zh) * 2009-10-19 2012-09-19 国际商业机器公司 跟踪位单元特性的sram延迟电路
CN102870160A (zh) * 2010-04-09 2013-01-09 高通股份有限公司 用于跟踪半导体存储器读取电流的可编程跟踪电路
CN102446550A (zh) * 2010-09-30 2012-05-09 北京兆易创新科技有限公司 一种异步存储器跟踪计时的方法和装置
WO2015131775A1 (zh) * 2014-03-03 2015-09-11 山东华芯半导体有限公司 一种2-1t1r rram存储单元和存储阵列

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