CN103117293A - 三维非易失性存储器件及其制造方法 - Google Patents

三维非易失性存储器件及其制造方法 Download PDF

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Abstract

本发明公开了一种三维非易失性存储器件及其制造方法，所述三维非易失性存储器件包括：沟道层，所述沟道层从衬底突出；多个存储器单元，所述多个存储器单元沿着沟道层层叠；源极线，所述源极线与沟道层的一侧的端部耦接；位线，所述位线与沟道层的另一侧的端部耦接；第一结，所述第一结插入在沟道层的一侧的端部与源极线之间，并被配置成其中掺杂有P型杂质；以及第二结，所述第二结插入在沟道层的另一侧的端部与位线之间，并被配置成其中掺杂有N型杂质。

Description

三维非易失性存储器件及其制造方法
相关申请的交叉引用
本申请要求2011年10月26日提交的申请号为10-2011-0109947的韩国专利申请的优先权，其全部内容通过引用合并于此。
技术领域
本公开的实施例涉及一种半导体器件及其制造方法，更具体而言，涉及一种具有三维（3D）结构的非易失性存储器件及其制造方法。
背景技术
非易失性存储器件即使在电源被切断的情况下也能保留储存在其中的数据。由于近来对2D存储器件（存储器单元可以以单层形成在硅衬底之上）的集成度的改善达到极限，提出了将存储器单元从硅衬底垂直地层叠成多层的3D非易失性存储器件。
以下详细地描述已知的3D非易失性存储器件的结构及其问题。
图1是示出已知的3D非易失性存储器件的结构的截面图。
如图1所示，已知的3D非易失性存储器件包括从设置有源极区“源极”的衬底10垂直突出的沟道层CH，以及沿着沟道层CH层叠的下选择栅LSG、多个存储器单元MC、以及上选择栅USG。多个存储器单元MC串联耦接在下选择栅LSG和上选择栅USG之间，因而形成一个存储串（string）。存储串从衬底10垂直地布置。
在图1中，附图标记“11”表示层间电介质层，附图标记“12”表示字线，附图标记“13”表示下选择线，附图标记“14”表示上选择线。此外，附图标记“15”表示栅绝缘层，附图标记“16”统一地表示隧道绝缘层、存储器层以及电荷阻挡层。
在如上所构造的已知3D非易失性存储器件，N型杂质掺杂到沟道层CH和源极区“源极”中。因此，当执行擦除操作时，源极区“源极”产生栅致漏极泄漏（GIDL）电流，并且由GIDL电流所产生的空穴注入到存储器层中。
已知的3D非易失性存储器件的问题在于：因为由GIDL电流所产生的空穴的数目不足够，所以擦除速度慢，并且因为足够的空穴未被供应到一些存储器单元，所以擦除速度低。具体地，在已知的3D非易失性存储器件中，由于存储串从衬底10垂直地布置，所以空穴的供应随着沟道层CH的长度增加而变得更加困难。结果，擦除操作的速度进一步减小，因而存储器件的性能不佳。
发明内容
本公开的实施例提供了一种在执行擦除操作时通过产生足够数目的空穴来保证擦除特性的3D非易失性存储器件及其制造方法。
在一个方面中，一种3D非易失性存储器件包括：沟道层，所述沟道层从衬底突出，多个存储器单元，所述多个存储器单元沿着沟道层层叠；源极线，所述源极线与沟道层的一侧的端部耦接；位线，所述位线与沟道层的另一侧的端部耦接；第一结，所述第一结插入在沟道层的一侧的端部与源极线之间，并且被配置成其中掺杂有P型杂质；以及第二结，所述第二结插入在沟道层的另一侧的端部与位线之间，并被配置成其中掺杂有N型杂质。
在另一个方面中，一种制造3D非易失性存储器件的方法包括以下步骤：形成多个存储器单元，所述多个存储器单元沿着从衬底突出的沟道层层叠；形成第一结，所述第一结与沟道层的一侧的端部耦接，并被配置成其中掺杂有P型杂质；形成第二结，所述第二结与沟道层的另一侧的端部耦接，并被配置成其中掺杂有N型杂质；形成与第一结耦接的源极线；以及形成与第二结耦接的位线。
附图说明
图1是示出已知的3D非易失性存储器件的结构的截面图；
图2是示出根据本公开的第一实施例的3D非易失性存储器件的结构的截面图；
图3A和图3B是说明根据本公开的第一实施例的3D非易失性存储器件的擦除操作的截面图和电路图；
图4A和图4B是说明根据本公开的第一实施例的3D非易失性存储器件的编程操作的截面图和电路图；
图5A和图5B是说明根据本公开的第一实施例的3D非易失性存储器件的读取操作的截面图和电路图；
图6是示出根据本公开的第二实施例的3D非易失性存储器件的结构的截面图；
图7是示出根据本公开的第三实施例的3D非易失性存储器件的结构的截面图；
图8是示出根据本公开的第四实施例的3D非易失性存储器件的结构的截面图；
图9是示出根据本公开的第五实施例的3D非易失性存储器件的结构的截面图；
图10是示出根据本公开的第一实施例和第二实施例的非易失性存储器件的擦除特性的曲线图；
图11A至图11C是说明根据本公开的第六实施例的制造3D非易失性存储器件的方法的截面图；
图12A和图12C是说明根据本公开的第七实施例的制造3D非易失性存储器件的方法的截面图；
图13A和图13B是说明根据本公开的第八实施例的制造3D非易失性存储器件的方法的截面图；
图14示出根据本公开的一个实施例的存储系统的结构；以及
图15示出根据本公开的一个实施例的计算系统的结构。
具体实施方式
在下文中，将参照附图详细地描述本公开的不同实施例。提供附图以允许本领域的技术人员理解本公开的实施例的范围。
图2是示出根据本公开的第一实施例的3D非易失性存储器件的结构的截面图。在此附图中，为了便于描述，仅主要地说明了多个字线、第一选择线和第二选择线、位线以及源极线，未示出插入在这些线之间的层间绝缘层。
如图2所示，根据本公开的第一实施例的3D非易失性存储器件100可以包括从衬底突出的沟道层（P_CH、S_CH以及D_CH），以及沿着沟道层（P_CH、S_CH以及D_CH）层叠的多个存储器单元。每个存储串可以大体形成为U形。
沟道层（P_CH、S_CH以及D_CH）可以包括：管道沟道层P_CH，所述管道沟道层P_CH掩埋在管道栅PG中；以及一对源侧沟道层S_CH和漏侧沟道层D_CH，所述一对源侧沟道层S_CH和漏侧沟道层D_CH与管道沟道层P_CH耦接，并从管道栅PG突出。管道栅PG可以仅包括形成有管道沟道层P_CH的第一管道栅PG1，或可以包括第一管道栅PG1以及形成在第一管道栅PG1上的第二管道栅PG2，使得第二管道栅PG2大体覆盖管道沟道层P_CH。如果还形成有第二管道栅PG2，则因为单元电流增加的缘故可以改善3D非易失性存储器件的性能。
3D非易失性存储器件100还可以包括：多个字线WL，所述多个字线WL层叠在管道栅PG之上；源极线SL，所述源极线SL与沟道层（P_CH、S_CH以及D_CH）的一侧的端部耦接，以及位线BL，所述位线BL与沟道层（P_CH、S_CH以及D_CH）的另一侧的端部耦接。
3D非易失性存储器件100还可以包括：第一结JN1，所述第一结JN1插入在沟道层（P_CH、S_CH以及D_CH）的一侧的端部与源极线SL之间，并且被配置成其中掺杂有P型杂质；以及第二结JN2，所述第二结JN2插入在沟道层（P_CH、S_CH以及D_CH）的另一侧的端部与位线BL之间，并且被配置成其中掺杂有N型杂质。
3D非易失性存储器件100还可以包括可形成在多个字线之上的至少一个第一选择线SL1和至少一个第二选择线SL2。这里，第一选择栅可以设置在第一结JN1与形成在沟道层（P_CH、S_CH以及D_CH）的一侧的端部处的存储器单元之间，第二选择栅可以设置在第二结JN2与形成在沟道层（P_CH、S_CH以及D_CH）的另一侧的端部处的存储器单元之间。图2说明一个存储串可以包括一个第一选择栅和一个第二选择栅（未示出）的实例。
第一结JN1可以与第一选择栅部分地重叠，或可以形成在与第一选择栅间隔开的位置处。此外，第二结JN2可以与第二选择栅部分地重叠，或可以形成在与第二选择栅间隔开的位置处。
图3A和图3B是说明根据本公开的第一实施例的3D非易失性存储器件的擦除操作的截面图和电路图。
如图3A和图3B所示，当执行擦除操作时，可以将0V施加到选中的存储块的多个字线WL，并且可以将擦除电压Vers施加到源极线SL，使得空穴从第一结JN1供应到沟道层（P_CH、S_CH以及D_CH）。因此，足够数目的空穴可以从第一结JN1稳定地供应到沟道层（P_CH、S_CH以及D_CH）。供应的空穴可以沿着沟道层（P_CH、S_CH以及D_CH）移动，并且可以注入到相应的存储器单元的存储器层中，由此完成擦除操作。
这里，第一选择线SL1、第二选择线SL2、管道栅PG以及位线BL处于浮置状态。即，第一选择栅、第二选择栅以及管道栅可以浮置。
图4A和图4B是说明根据本公开的第一实施例的3D非易失性存储器件的编程操作的截面图和电路图。
如图4A和图4B所示，当执行编程操作时，可以将编程电压Vpgm施加到选中的字线Sel WL，并且可以将通过电压Vpass施加到未选中的字线Unsel WL和管道栅PG。这里，可以将0V施加到与要编程的存储器单元（数据“0”）耦接的位线BL。相反地，可以将操作电压Vcc施加到与不要被编程的存储器单元（数据“1”）耦接的位线BL，使得防止因为将沟道层升压而将所述存储器单元（数据“1”）编程（即，PGM禁止）。
此外，可以将0V施加到第一选择线SL1，并且可以将操作电压Vcc施加到第二选择线SL2。即，使第一选择栅关断，以便可以将沟道层（P_CH、S_CH以及D_CH）与第一结JN1分开。可以将操作电压Vcc施加到第二选择栅。即，使第二选择栅导通，以便将电子从第二结JN2供应到沟道层（P_CH、S_CH以及D_CH）。
图5A和图5B是说明根据本公开的第一实施例的3D非易失性存储器件的截面图和电路图。
如图5A和图5B所示，当执行读取操作时，可以将读取电压Vread施加到选中的页的选中的字线Sel WL。这里，读取电压Vread根据存储器单元是否已经被编程而具有使存储器单元导通或关断的电平。如果存储器单元已经被编程（数据“0”），则读取电压Vread具有使存储器单元关断的电平。如果存储器单元已经被擦除（数据“1”），则读取电压Vread具有使存储器单元导通的电平。此外，可以将通过电压Vpass施加到未选中的字线Usel WL和管道栅PG。这里，通过电压Vpass具有使所有存储器单元导通的电平，而与存储器单元是否已经被编程无关。
此外，位线BL可以被施加预充电电压然后浮置。源极线SL可以被施加比预充电电压更高的电压以感测位线BL的电压电平是否变得比预充电电压更高。例如，在位线BL被预充电到0V然后浮置的状态下，可以将1V施加到源极线SL以感测位线BL的电压电平是否高于0V。如果位线BL的电压电平高于0V，则相对应的存储器单元处于擦除状态（数据“1”）。如果位线BL的电压电平未高于0V，则相对应的存储器单元处于编程状态（数据“0”）。
图6是示出根据本公开的第二实施例的3D非易失性存储器件的结构的截面图。在此附图中，为了便于描述，仅主要说明了多个字线、第一选择线和第二选择线、位线以及源极线，未示出插入在这些线之间的层间绝缘层。
如图6所示，在根据本公开的第二实施例的3D非易失性存储器件200中，每个存储串可以大体地形成为U形，串联耦接在两个第一选择晶体管与两个第二选择栅之间的多个存储器单元形成每个存储串。根据第二实施例的3D非易失性存储器件200的其余的元件与根据第一实施例的3D非易失性存储器件100相同。
如果如本实施例这样形成两个第一选择线SL1-1和SL1-2以及两个第二选择线SL2-1和SL2-2，则可以将读取操作中的错误最小化。
例如，如果形成一个第一选择线和一个第二选择线，当在读取操作中将操作电压Vcc施加到选择栅时，可能在源极线和选择线之间的沟道层中形成PN二极管。这里，因为可能将1V施加到源极线，所以正向偏压可以施加在PN二极管上，由此使得难以将第一选择线关断。
根据第二实施例，可以形成第一选择线SL1-1和SL1-2以及第二选择线SL2-1和SL2-2，并且可以利用上选择线SL1-1和SL2-1作为虚设线而在读取操作中施加导通电压（例如，5V）。这里，导通电压是指可以使栅极导通的电压。在这种情况下，可以容易地使第一选择线SL1-2关断，因为反向偏压可以施加在PN二极管上。
根据第二实施例的3D非易失性存储器件的擦除操作和编程操作的条件与第一实施例相同。上选择线和下选择线以相同的方式操作。即，可以将相同的偏压施加到两个第一选择线SL1-1和SL1-2。并且可以将相同的偏压施加到两个第二选择线SL2-1和SL2-2。
此外，在读取操作中，可以将导通电压施加到上选择线SL1-1和SL2-1，其余的条件与第一实施例相同。
图7是示出根据本公开的第三实施例的3D非易失性存储器件的结构的截面图。在此附图中，为了便于描述，仅主要说明了多个字线、第一选择线和第二选择线、位线以及源极线，并且未示出插入在这些线之间的层间绝缘层。
如图7所示，根据本公开的第三实施例的3D非易失性存储器件300可以包括：存储串，每个存储串被形成为U形；以及第三结JN3，所述第三结JN3插入在形成为U形的沟道层（P_CH、S_CH以及D_CH）的一侧的端部与第一结JN1之间，并且被配置成其中掺杂有N型杂质。第三实施例的其余元件具有与根据第二实施例的3D非易失性存储器件200相同的结构。
可以在与第二实施例相同的条件下来驱动根据第三实施例的3D非易失性存储器件。
图8是示出根据本公开的第四实施例的3D非易失性存储器件的结构的截面图。在此附图中，为了便于描述，仅主要说明了多个字线、第一选择线和第二选择线、位线以及源极线，未示出插入在这些线之间的层间绝缘层。
如图8所示，根据本公开的第四实施例的3D非易失性存储器件400可以包括：存储串，所述存储串大体从衬底SUB垂直地布置。可以在衬底SUB之上顺序地提供源极线SL、至少一个第一选择线SL1、多个字线WL、至少一个第二选择线SL2以及位线BL。此外，可以将掺入P型杂质的第一结JN1设置在源极线SL与从衬底SUB突出的沟道层CH的一侧（即，底侧）的端部之间。可以将掺入N型杂质的第二结JN2设置在位线BL与沟道层CH的另一侧（即，顶侧）的端部之间。
第一结JN1可以与第一选择线SL1的栅极分开或重叠，第二结JN2可以与第二选择线SL2的栅极分开或重叠。
图9是示出根据本公开的第五实施例的3D非易失性存储器件的结构的截面图。在此附图中，为了便于描述，仅主要说明了多个字线、第一选择线和第二选择线、位线以及源极线，未示出插入在这些线之间的层间绝缘层。
如图9所示，根据本公开的第五实施例的3D非易失性存储器件500可以包括：存储串，所述存储串大体从衬底SUB垂直地布置；以及第三结JN3，所述第三结JN3设置在沟道层CH的一侧（即，底侧）的端部与第一结JN1之间，并且被配置成其中掺杂有N型杂质。3D非易失性存储器件的其余元件具有与根据第四实施例的3D非易失性存储器件400相同的结构。
另外，在根据第一至第五实施例的附图中，未示出隧道绝缘层、存储器层以及电荷阻挡层。隧道绝缘层、存储器层以及电荷阻挡层插入在沟道层与字线之间。例如，隧道绝缘层、存储器层以及电荷阻挡层可以形成为大体包围沟道层。
此外，在根据第一至第五实施例的附图中，描述了沟道层完全地掩埋到沟槽的中央区域的一个实例。在不同的实施例中，在形成沟道层使得沟槽的中央区域开放之后，可以在开放的中央区域中填充绝缘层，或者可以通过结合开放型和掩埋型来形成沟道层。例如，存储器单元的沟道层可以被形成为使得沟道层的中央区域开放，选择晶体管的沟道层可以在中央区域上完全地开放。
图10是示出根据本公开的第一实施例和第二实施例的非易失性存储器件的擦除特性的曲线图。在此附图中，X轴表示擦除电压Verase，Y轴表示阈值电压的移动（Vth移动）。
在曲线图中，（a）表示已知的3D非易失性存储器件的擦除特性，并示出N型杂质掺入到沟道层中。（b）和（c）分别表示根据本公开的第一实施例和第二实施例的3D非易失性存储器件的擦除特性。
从曲线图中可以看出，当执行擦除操作时，在已知的非易失性存储器件中存储器单元的阈值电压移动得不充分。这是因为没有因GIDL电流足够地供应空穴。相反地，可以看出，在本公开的第一实施例和第二实施例中，当执行擦除操作时存储器单元的阈值电压可以充分地移动。这说明在执行擦除操作时从第一结供应了足够数目的空穴。
图11A至图11C是说明根据本公开的第六实施例的制造3D非易失性存储器件的方法的截面图。
如图11A所示，可以形成：沟道层CH，所述沟道层CH被配置成包括掩埋在管道栅20中的管道沟道层P_CH，以及与管道沟道层P_CH耦接的一对漏侧沟道层D_CH和源侧沟道层S_CH；多个存储器单元，所述多个存储器单元沿着沟道层CH层叠；以及选择晶体管，所述选择晶体管设置在多个存储器单元之上。
尽管未示出，但是可以利用各种方法来形成多个存储器单元和选择晶体管。以下描述形成多个存储器单元以及形成选择晶体管的工艺。
在通过刻蚀管道栅20形成第一沟槽之后，可以用牺牲层来填充第一沟槽。尽管未示出，但是可以在填充有牺牲层的管道栅上形成额外的管道栅。在这种情况下，可以增加单元电流。
可以在填充有牺牲层的管道栅之上交替地形成多个第一材料层21和多个第二材料层22。第一材料层21用于形成多个字线以及一个或更多个选择线，第二材料层22可以用于将多个字线以及一个或更多个选择线中的每个彼此分开。第一材料层21和第二材料层22可以由具有高刻蚀选择性的材料制成。例如，第一材料层21可以由用于字线的导电层或牺牲层形成，第二材料层22可以由层间绝缘层或牺牲层形成。
在一个实施例中，第一材料层21可以由用于字线的导电层、诸如多晶硅层来形成，并且第二材料层22可以由层间绝缘层、诸如氧化物层来形成。
在一个实施例中，第一材料层21可以由用于字线的掺杂多晶硅层形成，并且第二材料层22可以由未掺杂多晶硅层或非晶硅层，即牺牲层形成。掺杂多晶硅层可以是掺入诸如硼（B）的掺杂剂的多晶硅层。在这种情况下，可以在形成缝隙之后将第二材料层22凹陷，并且可以将诸如氧化物层的层间绝缘层填充在凹陷区中，由此将层叠的字线彼此分开。
在另一个实施例中，第一材料层21可以由诸如氮化物层的牺牲层形成，并且第二材料层22可以由诸如氧化物层的层间绝缘层形成。在这种情况下，可以在形成缝隙之后将第一材料层21凹陷，并且可以将诸如多晶硅层、钨层或金属层的导电层填充在凹陷区中，由此形成字线。
接着，可以通过刻蚀多个第一材料层21和多个第二材料层22来形成与第一沟槽耦接的一对第二沟槽。在第一沟槽和第二沟槽的内壁上顺序地形成电荷阻挡层、存储器层以及隧道绝缘层（由23统一地标记）。隧道绝缘层起到用于福勒-诺德海姆（FN）隧穿效应的能量势垒层的作用，并且可以由氧化物层形成。存储器层起到通过注入电荷或将电荷放电来储存数据的作用，并且可以由氮化物层或纳米点来形成。此外，电荷阻挡层起到防止储存在存储器层中的电荷使字线移动的作用。电荷阻挡层可以具有氧化物层、氮化物层以及氧化物层的层叠结构，或可以由具有高介电常数的材料制成。
可以在隧道绝缘层上形成沟道层24。沟道层24可以由未掺入杂质的多晶硅层形成。图11A示出一个例子，其中可以将沟道层24形成为使得将第一沟槽和一对第二沟槽完全填充到沟道层24的中央区域。结果，可以形成填充到第一沟槽中的管道沟道层P_CH，以及填充到一对第二沟槽中的源侧沟道层S_CH和漏侧沟道层D_CH。
接着，可以通过刻蚀第二沟槽之间的多个第一材料层21和多个第二材料层22来形成缝隙。
在第一实施例的情况下，将暴露于缝隙的多个第一材料层21硅化。例如，当在缝隙内形成金属层之后，可以利用热处理工艺通过金属层与由多晶硅层形成的第一材料层21的反应来形成硅化层。接着，在去除剩余的金属层之后，可以将绝缘层24填充在缝隙内。
在第二实施例的情况下，可以将暴露于缝隙的多个第二材料层22凹陷。可以将层间绝缘层填充在第二材料层22的凹陷区内。
在第三实施例的情况下，可以将暴露于缝隙的多个第一材料层21凹陷。可以将诸如钨层的导电层填充在第一材料层21的凹陷区内。
结果，在衬底之上层叠了多个存储器单元和选择晶体管。另外，结合第六实施例描述了可以同时形成多个存储器单元和选择晶体管的一个实例。在不同的实施例中，可以在形成多个存储器单元之后通过额外的工艺来形成选择晶体管。
如图11B所示，形成第一掩模图案26，所述第一掩模图案26被配置成大体覆盖源侧沟道层S_CH，但是暴露出漏侧沟道层D_CH。通过利用第一掩模图案26作为阻挡层来执行初次离子注入工艺，可以将N型杂质注入到漏侧沟道层D_CH的顶部，由此形成第二结JN2。通过经由对初次离子注入工艺的控制来控制注入到漏侧沟道层D_CH的离子的浓度和深度，可以将第二结JN2形成为使得第二结JN2与第二选择线SL2的栅极重叠或与第二选择线SL2分开。
如图11C所示，在去除第一掩模图案26之后，可以形成第二掩模图案27，所述第二掩模图案27被配置成大体覆盖形成有第二结JN2的漏侧沟道层D_CH，但是暴露出源侧沟道层S_CH。通过利用第二掩模图案27作为阻挡层来执行二次离子注入工艺，可以将P型杂质注入到源侧沟道层S_CH的顶部，由此形成第一结JN1。通过经由对二次离子注入工艺的控制来控制注入到源侧沟道层S_CH的离子的浓度和深度，可以将第一结JN1形成为使得第一结JN1与第一选择线SL1的栅极重叠或与第一选择线SL1分开。
在不同的实施例中，可以在利用第二掩模图案27形成第二结JN2之后利用第一掩模图案26来形成第一结JN1。
尽管未示出，但是顺序地执行形成源极线SL和位线BL的工艺。
图12A至图12C是说明根据本公开的第七实施例的制造3D非易失性存储器件的方法的截面图。
如图12A所示，可以形成：沟道层CH 30，所述沟道层CH 30被配置成包括掩埋在管道栅20中的管道沟道层P_CH以及与管道沟道层P_CH耦接的一对漏侧沟道层D_CH和源侧沟道层S_CH；多个存储器单元，所述多个存储器单元沿着沟道层CH层叠；以及选择晶体管，所述选择晶体管设置在多个存储器单元之上。
第七实施例例示出可以将沟道层30形成为使得第一沟槽和一对第二沟槽的中央区域开放。沟道层30可以由未掺入杂质的多晶硅层形成。例如，在形成沟道层30之后，可以将绝缘层31填充在开放的中央区域中。可以将绝缘层31凹陷到特定的深度，并且可以将导电插塞32填充在绝缘层31的凹陷区中，由此形成沟道层CH。其余的工艺可以与第六实施例的工艺相似地执行，因而省略其描述。
如图12B所示，执行用于注入N型杂质的初次离子注入工艺。这里，可以将N型杂质注入到导电插塞32和沟道层30中，由此形成N型的第一结JN1和第二结JN2。
在本实施例中描述了在没有利用掩模图案的情况下执行初次离子注入工艺的一个实例。在不同的实施例中，在形成暴露出导电插塞32以及大体包围导电插塞32的源侧沟道层S_CH和漏侧沟道层D_CH的掩模图案之后，可以利用掩模图案作为阻挡层来执行初次离子注入工艺。
如图12C所示，形成掩模图案33，所述掩模图案33被配置成大体覆盖第二结JN2，但是暴露出第一结JN1。利用掩模图案33作为阻挡层来执行用于注入P型杂质的二次离子注入工艺。这里，将P型杂质充分地注入到第一结JN1中，使得第一结JN1具有P型。
在不同的实施例中，当在初次离子注入工艺中注入P型杂质之后，可以在二次离子注入工艺中利用被配置成大体覆盖第一结JN1但是暴露出第二结JN2的另一掩模图案来注入N型杂质。
尽管未示出，但是可以顺序地执行形成源极线SL和位线BL的工艺。
图13A和图13B是说明根据本公开的第八实施例的制造3D非易失性存储器件的方法的截面图。
如图13A所示，可以在形成有源极区41的衬底40之上形成第一结JN1和下选择晶体管。第一结JN1插入在源极区41和下选择晶体管之间。第一结JN1可以与下选择晶体管的栅极重叠或分开。
例如，当在衬底40之上交替地形成多个层间绝缘层44和至少一个导电层43之后，可以通过刻蚀多个层间绝缘层44和至少一个导电层43来形成沟槽。可以在沟槽的内壁上形成栅绝缘层42。可以在形成有栅绝缘层42的沟槽内形成诸如多晶硅层的导电层。接着，可以通过执行初次离子注入工艺将P型杂质注入到导电层内。可以通过将导电层凹陷来形成第一结JN1。这里，第一结JN1可以根据导电层的凹陷深度而与下选择晶体管的栅极重叠或分开。接着，可以在形成有第一结JN1的沟槽内填充沟道层CH。
以上描述了在没有利用掩模图案的情况下执行初次离子注入工艺的一个实例。在不同的实施例中，可以利用暴露出导电层的掩模图案作为阻挡层来执行初次离子注入工艺。
如图13B所示，在可以形成有第一结JN1和下选择晶体管的所得结构上交替地形成多个层间绝缘层46和多个导电层45。可以通过刻蚀多个层间绝缘层46和多个导电层45来形成沟槽。可以在沟槽的内壁上形成电荷阻挡层、存储器层以及隧道绝缘层（由50统一地标记）。可以在隧道绝缘层上形成沟道层CH。结果，可以形成多个存储器单元。
可以在已经形成有多个存储器单元的所得结构上形成多个层间绝缘层48和至少一个导电层47。可以通过刻蚀多个层间绝缘层48和至少一个导电层47来形成沟槽。可以在沟槽的内壁上形成栅绝缘层49。可以在栅绝缘层49上形成沟道层CH。结果，可以形成上选择晶体管。
可以通过执行二次离子注入工艺将N型杂质注入到上选择晶体管的沟道层CH的顶部，由此形成N型的第二结JN2。以上描述了在没有利用掩模图案的情况下执行二次离子注入工艺的一个实例。在不同的实施例中，可以利用暴露出沟道层CH的掩模图案作为阻挡层来执行二次离子注入工艺。
尽管未示出，但是顺序地执行形成源极线SL和位线BL的工艺。
另外，在第八实施例中描述了可以形成第一结JN1同时形成下选择晶体管的一个实例。在不同的实施例中，可以在形成第一结JN1之后形成下选择晶体管。
图14示出根据本公开的一个实施例的存储系统的结构。
如图14所示，根据本公开的示例性实施例的存储系统100可以包括非易失性存储器件120和存储器控制器110。
非易失性存储器件120可以形成为具有根据上述布局的结构。在不同的实施例中，非易失性存储器件120可以是包括多个快闪存储芯片的多芯片封装。
存储器控制器110可以被配置成控制非易失性存储器件120，并且可以包括SRAM111、中央处理单元（CPU）112、主机接口（I/F）113、纠错码（ECC）电路114以及存储器接口（I/F）115。SRAM 111可以用作CPU 112的操作存储器。CPU 112执行用于存储器控制器110的数据交换的整体控制操作。主机I/F 113配设有对存储系统100进行访问的主机的数据交换协议。此外，ECC电路114检测并校正从非易失性存储器件120中读取的数据的错误。存储器I/F 115执行与非易失性存储器件120的接口。存储器控制器110还可以包括用于储存与主机接口的码数据的ROM。
如上述配置的存储系统100可以是结合非易失性存储器件120和控制器110的存储卡或固态盘（SSD）。例如，如果存储系统100是SSD，则存储器控制器110可以经由诸如USB、MMC、PCI-E、SATA、PATA、SCSI、ESDI以及IDE的各种接口协议中的一种与外部（例如，主机）通信。
图15示出根据本公开的一个实施例的计算系统的结构。
如图15所示，根据本公开的一个实施例的计算系统200可以包括CPU 220、RAM230、用户接口240、调制解调器250以及存储系统210，它们全部与系统总线260电耦接。如果计算系统200是移动设备，则计算系统200还可以包括用于将操作电压供应给计算系统200的电池。计算系统200还可以包括应用芯片组，照相机图像处理器（CIS）、移动DRAM等。
存储系统210可以包括如以上参照图14示出所描述的非易失性存储器件212和存储器控制器211。
根据本公开，当执行擦除操作时，可以将足够数目的空穴从结供应到沟道层。此外，可以通过容易地感测位线的电平的升高来执行读取操作。

Claims (18)

1.一种三维非易失性存储器件，包括：
沟道层，所述沟道层从衬底突出；
多个存储器单元，所述多个存储器单元沿着所述沟道层层叠；
源极线，所述源极线与所述沟道层的一侧的端部耦接；
位线，所述位线与所述沟道层的另一侧的端部耦接；
第一结，所述第一结插入在所述沟道层的一侧的端部与所述源极线之间，并且被配置成其中掺杂有P型杂质；以及
第二结，所述第二结插入在所述沟道层的另一侧的端部与所述位线之间，并且被配置成其中掺杂有N型杂质。
2.如权利要求1所述的三维非易失性存储器件，还包括：第三结，所述第三结插入在所述沟道层的一侧的端部与所述第一结之间，并且被配置成其中掺杂有N型杂质。
3.如权利要求1所述的三维非易失性存储器件，还包括：
至少一个第一选择晶体管，所述至少一个第一选择晶体管插入在所述第一结与所述多个存储器单元之中的形成在所述沟道层的一侧的端部处的存储器单元之间；
至少一个第二选择晶体管，所述至少一个第二选择晶体管插入在所述第二结与所述多个存储器单元之中的形成在所述沟道层的另一侧的端部处的存储器单元之间。
4.如权利要求3所述的三维非易失性存储器件，其中，当执行读取操作时，通过将预充电电压施加到所述位线、将所述位线浮置、以及将比所述预充电电压更高的电压施加到所述源极线，来感测所述位线的电压电平是否比所述预充电电压更高。
5.如权利要求3所述的三维非易失性存储器件，其中，当执行编程操作时，通过将操作电压施加到所述第二选择晶体管来将所述第一选择晶体管关断并且将所述第二选择晶体管导通。
6.如权利要求3所述的三维非易失性存储器件，其中，当执行擦除操作时，将所述第一选择晶体管的栅极和所述第二选择晶体管的栅极浮置并且将擦除电压施加到所述源极线，使得空穴从所述第一结供应到所述沟道层。
7.如权利要求1所述的三维非易失性存储器件，其中，所述沟道层由未掺杂多晶硅层形成。
8.如权利要求1所述的三维非易失性存储器件，其中，所述沟道层包括：
管道沟道层，所述管道沟道层形成在管道栅中；以及
一对源侧沟道层和漏侧沟道层，所述一对源侧沟道层和漏侧沟道层与所述管道沟道层耦接并从所述管道栅突出。
9.如权利要求8所述的三维非易失性存储器件，其中，所述沟道层大体形成为U形。
10.一种制造三维非易失性存储器件的方法，所述方法包括以下步骤：
形成多个存储器单元，所述多个存储器单元沿着从衬底突出的沟道层层叠；
形成第一结，所述第一结与所述沟道层的一侧的端部耦接，并被配置成其中掺杂有P型杂质；
形成第二结，所述第二结与所述沟道层的另一侧的端部耦接，并被配置成其中掺杂有N型杂质；
形成与所述第一结耦接的源极线；以及
形成与所述第二结耦接的位线。
11.如权利要求10所述的方法，其中，所述沟道层包括：
管道沟道层，所述管道沟道层形成在管道栅中；以及
一对源侧沟道层和漏侧沟道层，所述一对源侧沟道层和漏侧沟道层与所述管道沟道层耦接并从所述管道栅突出。
12.如权利要求11所述的方法，其中，所述沟道层大体形成为U形。
13.如权利要求11所述的方法，其中，形成所述第一结的步骤包括以下步骤：
在形成有所述多个存储器单元的所得结构之上形成暴露出所述漏侧沟道层的第一掩模图案；以及
利用所述第一掩模图案作为阻挡层将N型杂质注入到所述漏侧沟道层中。
14.如权利要求11所述的方法，其中，形成所述第二结的步骤包括以下步骤：
在形成有所述多个存储器单元的所得结构之上形成暴露出所述源侧沟道层的第二掩模图案；以及
利用所述第二掩模图案作为阻挡层将P型杂质注入到所述源侧沟道层中。
15.如权利要求11所述的方法，其中，形成所述第一结和形成所述第二结的步骤包括以下步骤：
通过执行初次离子注入工艺将第一类型杂质注入到所述漏侧沟道层和所述源侧沟道层；
形成暴露出所述漏侧沟道层或所述源侧沟道层的掩模图案；以及
通过利用所述掩模图案作为阻挡层执行二次离子注入工艺而将第二类型杂质注入到所述漏侧沟道层或所述源侧沟道层。
16.如权利要求10所述的方法，其中，形成所述多个存储器单元的步骤包括以下步骤：
交替地形成第一材料层和第二材料层；
通过刻蚀所述第一材料层和所述第二材料层来形成第一沟槽；以及
在一对第一沟槽中形成所述沟道层。
17.如权利要求16所述的方法，还包括以下步骤：
在交替地形成所述第一材料层和所述第二材料层之前，通过刻蚀管道栅而在所述一对第一沟槽耦接的位置处形成第二沟槽；以及
用牺牲层填充所述第二沟槽；
18.如权利要求16所述的方法，还包括以下步骤：
在形成所述沟道层之后，通过刻蚀所述第一材料层和所述第二材料层而在所述第一沟槽之间形成缝隙；
将暴露于所述缝隙的所述第二材料层凹陷；以及
在所述第二材料层的凹陷区中形成导电层或层间绝缘层。
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