CN110190060B - 编程效率增强的一次性可编程存储器件及其制造方法 - Google Patents

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Abstract

本申请公开了编程效率增强的一次性可编程存储器件及其制造方法。所述一次性可编程(OTP)存储器件包括多个单位单元，所述多个单位单元分别位于字线和位线的交叉点处。每个单位单元包括串联耦接的选择晶体管和存储晶体管。所述选择晶体管包括通过第一沟道区而分开的漏极区和公共结区，并且包括设置在所述第一沟道区上的选择栅极结构。所述存储晶体管包括通过第二沟道区而分开的源极区和公共结区，并且包括设置在所述第二沟道区上的浮置栅极结构。所述源极区和所述浮置栅极结构之间的重叠区域在所述存储晶体管的沟道长度方向上的长度小于所述公共结区和所述浮置栅极结构之间的重叠区域在沟道长度方向上的长度。

Description

编程效率增强的一次性可编程存储器件及其制造方法
相关申请的交叉引用
本申请要求于2018年2月23日提交的申请号为10-2018-0022199的韩国专利申请的优先权，其全部内容通过引用合并于此。
技术领域
本公开的各种实施例总体上涉及一次性可编程存储器件，并且更具体地，涉及具有增强的编程效率的一次性可编程存储器件以及用于制造其的方法。
背景技术
非易失性存储器件即使在电源中断时也保留其存储的数据。非易失性存储器件可以包括只读存储器(ROM)器件、磁盘、光盘、以及闪存器件等。特别地，ROM器件可以包括不能够重新写入数据的一次性可编程(OTP)存储器件。可以通过使用例如电荷存储型存储单元或反熔丝型存储单元来实现OTP存储器件的存储单元。电荷存储型OTP存储单元可以被配置为具有层叠栅极结构，该层叠栅极结构包括设置在衬底的沟道区之上的浮置栅极。通过将电荷注入浮置栅极，可以将逻辑信息存储在OTP存储单元中。由于浮置栅极被电隔离，所以即使在施加到OTP存储单元的电源电压中断之后，存储在浮置栅极中的电荷仍可保留。存储在浮置栅极中的电荷可影响OTP存储单元的源极区和漏极区之间的沟道区的导电性。因此，可以通过感测流过沟道区的单元电流来读出OTP存储单元的信息。
发明内容
根据一个实施例，一种一次性可编程(OTP)存储器件包括多个单位单元，所述多个单位单元分别位于分别设置在多个行中的字线与分别设置在多个列中的位线的交叉点处。所述多个单位单元中的每一个包括串联耦接的选择晶体管和存储晶体管。选择晶体管包括通过第一沟道区将彼此分开的漏极区和公共结区，并且还包括设置在第一沟道区之上的选择栅极结构。所述存储晶体管包括通过第二沟道区将彼此分开的源极区和公共结区，以及设置在第二沟道区之上的浮置栅极结构。所述漏极区耦接到位线中的任何一个位线。所述源极区耦接到公共源极线。所述源极区和浮置栅极结构之间的重叠区域在存储晶体管的沟道长度方向上的长度小于公共结区和浮置栅极结构之间的重叠区域在存储晶体管的沟道长度方向上的长度。
根据实施例，一种一次性可编程(OTP)存储器件包括：多个有源区，所述多个有源区沿第一方向延伸并且在与第一方向相交的第二方向上彼此间隔开地设置在阱区中；多个选择栅极电极，其沿第二方向延伸而与所述多个有源区交叉并在第一方向上彼此间隔开；以及多个浮置栅极，其以矩阵形式排列而与所述多个有源区交叉并且包括多组浮置栅极。如果“i”是奇数，则所述多个选择栅极电极之中的第i选择栅极电极和第i+1选择栅极电极被设置成在多组浮置栅极之中的第i组浮置栅极与多组浮置栅极之中的第i+1组浮置栅极之间彼此相邻，其中，第i组浮置栅极在第二方向上排列，第i+1组浮置栅极在第二方向上排列。漏极区被分别设置在第i选择栅极电极和第i+1选择栅极电极之间的有源区中。公共结区被分别设置在多个选择栅极电极中的每一个和与其相邻的浮置栅极之间的有源区中。源极区被分别设置在多组浮置栅极之中的第i组浮置栅极和第i-1组浮置栅极之间的有源区中。所述源极区和浮置栅极之间的重叠区域在第一方向上的长度小于所述公共结区和浮置栅极之间的重叠区域在第一方向上的长度。
根据一个实施例，一种一次性可编程(OTP)存储器件包括多个单位单元。所述多个单位单元中的每一个包括：选择晶体管，其包括通过第一沟道区而与公共结区分开的漏极区；以及存储晶体管，其包括通过第二沟道区而与公共结区分开的源极区和设置在该第二沟道区之上的浮置栅极结构。在存储晶体管的沟道长度方向上，存储晶体管的源极区和浮置栅极结构之间的重叠区域小于公共结区和浮置栅极结构之间的重叠区域的长度。
根据一个实施例，提供了一种制造一次性可编程OTP存储器件的方法。该方法包括在衬底的上部中形成阱区以及在阱区之上形成选择栅极结构和浮置栅极结构。所述选择栅极结构中的每一个被形成为包括顺序层叠的第一栅极绝缘层和选择栅极电极，并且浮置栅极结构中的每一个被形成为包括顺序层叠的第二栅极绝缘层和浮置栅极。使用倾斜离子注入技术来将第一导电类型的杂质离子注入到彼此相邻的浮置栅极结构之间的阱区中。使用垂直离子注入技术来将第二导电类型的杂质离子注入到彼此相邻的浮置栅极结构之间的阱区中。将第二导电类型的杂质离子注入到彼此相邻的浮置栅极结构和选择栅极结构之间以及彼此相邻的选择栅极结构之间的阱区中。使杂质离子扩散，以在彼此相邻的浮置栅极结构之间的阱区中形成源极区、在彼此相邻的选择栅极结构之间的阱区中形成漏极区以及在彼此相邻的浮置栅极结构和选择栅极结构之间的阱区中形成公共结区。
附图说明
鉴于附图和随附的详细描述，本发明构思的各种实施例将变得更加明显，其中：
图1是示出根据实施例的一次性可编程存储器件的布局图；
图2是沿图1的线I-II截取的横截面图；
图3是示出根据实施例的从一次性可编程存储器件中包括的多个单位单元中选择的任何一个的编程操作的截面图；
图4是示出包括具有不同沟道长度的存储晶体管的各个OTP存储单元的单元耦接特性的图表；
图5是示出根据实施例的从一次性可编程存储器件中包括的多个单位单元中选择的任何一个的读取操作的截面图；以及
图6至图9是示出根据实施例的制造一次性可编程存储器件的方法的截面图。
具体实施方式
在以下对实施例的描述中，将理解，术语“第一”和“第二”旨在标识元件，但不用于仅限定元件本身或用于意指特定顺序。另外，当一个元件被称为位于另一个元件“上”、“之上”、“上面”、“之下”或“下方”时，其旨在意指相对位置关系，但不用于限制该元件直接接触其他元件、或者在它们之间存在至少一个居间元件的特定情况。因此，本文中使用的诸如“上”、“之上”、“上面”、“之下”、“下方”、“下面”等术语仅用于描述特定实施例的目的，并非旨在限制本公开的范围。此外，当一个元件被称为“连接”或“耦接”到另一个元件时，该元件可以直接电或机械地连接或耦接到其他元件，或者可以通过替换它们之间的其他元件来形成连接关系或耦接关系。
各种实施例针对具有增强的编程效率的一次性可编程(OTP)存储器件以及制造其的方法。
图1是示出根据实施例的一次性可编程(OTP)存储器件100的布局图，并且图2是沿图1的线I-II截取的横截面图。在图1和2中，相同的附图标记或相同的附图字符表示相同的元件。参照图1和图2，OTP存储器件100可以被配置为包括多个单位单元。该多个单位单元可以分别位于与行对应的多个字线和与列对应的多个位线的交叉点处以提供单元阵列。图1示出了单位单元沿第一至第四行R0、R1、R2和R3以及第一至第六列C0、C1、C2、C3、C4和C5排列的示例。行的数量和列的数量可以被设置成不同。在本实施例中，第一方向意指图1中的横向方向，并且第二方向意指图1中的垂直方向。OTP存储器件100可以包括多个有源区，例如，第一至第六有源区121至126。第一至第六有源区121至126沿第一方向排列并且彼此间隔开。第一至第六有源区121至126可以各自在第二方向上延伸。第一至第六有源区121至126中的每一个可以由排列在第一至第六列C0、......和C5中的任何一个中的单位单元来共享。虽然未在附图中示出，但是第一至第六有源区121至126可以通过隔离层来限定。第一至第六有源区121至126可以被设置在形成在衬底101中的阱区110中。因此，第一至第六有源区121至126可以被限定为阱区110的部分，其表面通过隔离层而暴露出。阱区110可以由沿着行R0、......和R3以及列C0、......和C5排列的所有单位单元来共享。在一个实施例中，阱区110可以是N型阱区。
单位单元中的每一个可以被配置为包括具有浮置栅极结构的存储晶体管201和具有选择栅极结构的选择晶体管202(图3)。如果阱区110是N型阱区，则存储晶体管201和选择晶体管202中的每一个可以被实现为具有P沟道MOS晶体管结构。浮置栅极结构可以被配置为包括栅极绝缘层150和浮置栅极，它们被顺序地层叠在存储晶体管201的沟道区之上。选择栅极结构可以被配置为包括栅极绝缘层150和选择栅极电极，它们被顺序地层叠在选择晶体管202的沟道区之上。单位单元的浮置栅极可以沿第一方向和第二方向二维地设置成彼此间隔开。可以将浮置栅极分别分配给单位单元的存储晶体管。浮置栅极可以被设置成电隔离的。也就是说，浮置栅极都不可以耦接到信号线。在图1所示的实施例中，第一浮置栅极131-0、131-1、......和131-5被设置在第一行R0中并沿第一方向排列，以提供第一行R0中的单位单元的存储晶体管201，并且第二浮置栅极132-0、132-1、......和132-5被设置在第二行R1中并沿第一方向排列，以提供第二行R1中的单位单元的存储晶体管201。类似地，第三浮置栅极133-0、133-1、......和133-5被设置在第三行R2中并沿第一方向排列，以提供第三行R2中的单位单元的存储晶体管201，并且第四浮置栅极134-0、134-1、......和134-5被设置在第四行R3中并沿第一方向排列，以提供第四行R3中的单位单元的存储晶体管201。
第一至第四浮置栅极131-0、132-0、133-0和134-0沿第二方向排列，以提供排列在第一列C0中的单位单元的存储晶体管201。第一至第四浮置栅极131-1、132-1、133-1和134-1沿第二方向排列，以提供排列在第二列C1中的单位单元的存储晶体管201。第一至第四浮置栅极131-2、132-2、133-2和134-2沿第二方向排列，以提供排列在第三列C2中的单位单元的存储晶体管201。第一至第四浮置栅极131-3、132-3、133-3和134-3沿第二方向排列，以提供排列在第四列C3中的单位单元的存储晶体管201。第一至第四浮置栅极131-4、132-4、133-4和134-4沿第二方向排列，以提供排列在第五列C4中的单位单元的存储晶体管201。第一至第四浮置栅极131-5、132-5、133-5和134-5沿第二方向排列，以提供排列在第六列C5中的单位单元的存储晶体管201。因此，第一至第四浮置栅极中的一个(例如第一浮置栅极131-0)可以被包括在位于第一行R0和第一列C0的交叉点处的单位单元的存储晶体管201中。
第一至第四选择栅极电极141至144可以在第二方向上排列成彼此间隔开。第一至第四选择栅极电极141至144可以被设置成沿第一方向延伸。因此，在平面图中，第一至第四选择栅极电极141至144可以与第一至第六有源区121至126交叉。如果“i”是奇数，则第i行中的选择栅极电极和第(i+1)行中的选择栅极电极可以被设置成彼此相邻而在它们之间没有任何浮置栅极，以便使OTP存储器件100的布局面积最小化。也就是说，第一和第二选择栅极电极141和142可以被设置成在排列在第一行R0中的第一组浮置栅极131-0、131-1、......和131-5与排列在第二行R1中的第二组浮置栅极132-0、132-1、......和132-5之间彼此相邻。类似地，第三和第四选择栅极电极143和144可以被设置成在排列在第三行R2中的第三组浮置栅极133-0、133-1、......和133-5与排列在第四行R3中的第四组浮置栅极134-0、134-1、......和134-5之间彼此相邻。因此，第一至第四选择栅极电极141至144之中的任何一个的两个侧表面可以分别面向一些浮置栅极和第一至第四选择栅极电极141至144中的另一个。
如果“m”是自然数，则多个选择栅极电极之中的设置在第m行中的选择栅极电极可以耦接到第m字线。例如，第一选择栅极电极141可以由排列在第一行R0中的所有单位单元来共享，并且可以耦接到第一字线WL0。第二选择栅极电极142可以由排列在第二行R1中的所有单位单元来共享，并且可以耦接到第二字线WL1。第三选择栅极电极143可以由排列在第三行R2中的所有单位单元来共享，并且可以耦接到第三字线WL2，并且第四选择栅极电极144可以由排列在第四行R3中的所有单位单元来共享，并且可以耦接到第四字线WL3。照此，虽然排列成一行的所有单位单元彼此共享一个选择栅极电极，但排列成一行的单位单元可以分别并独立地包括彼此分开的浮置栅极。
第一至第六有源区121至126中的每一个可以包括多个结区，所述多个结区被设置成在第二方向上彼此间隔开。包括在多个结区中的漏极区161中的每一个可以被设置在两个相邻的选择栅极电极之间的有源区中。因此，如果“i”是奇数，则排列在相同列中的多个单位单元之中的第i个单位单元和第(i+1)个单位单元可以共享漏极区161中的任何一个。漏极区161可以是P型区。设置在每个有源区121、......或126中的漏极区161可以通过漏极接触件耦接到位线。也就是说，如果“n”是自然数，则设置在第n个有源区中的所有漏极区可以耦接到第n个位线。例如，设置在由排列在第一列C0中的单位单元来共享的第一有源区121中的所有漏极区161可以耦接到第一位线BL0，并且设置在由排列在第二列C1中的单位单元来共享的第二有源区122中的所有漏极区161可以耦接到第二位线BL1。另外，设置在由排列在第三列C2中的单位单元来共享的第三有源区123中的所有漏极区161可以耦接到第三位线BL2，并且设置在由排列在第四列C3中的单位单元来共享的第四有源区124中的所有漏极区161可以耦接到第四位线BL3。此外，设置在由排列在第五列C4中的单位单元来共享的第五有源区125中的所有漏极区161可以耦接到第五位线BL4，并且设置在由排列在第六列C5中的单位单元来共享的第六有源区126中的所有漏极区161可以耦接到第六位线BL5。
包括在多个结区中的公共结区162中的每一个可以被设置在彼此相邻的浮置栅极和选择栅极电极之间的有源区中。特定单位单元的公共结区162可以用作包括在该特定单位单元中的选择晶体管202的源极区，并且还可以用作包括在该特定单位单元中的存储晶体管201的漏极区。公共结区162可以是P型区。公共结区162可以被设置成电隔离的。也就是说，公共结区162都不可以耦接到信号线。位于漏极区161和公共结区162之间以与选择栅极电极中的任何一个重叠的有源区可以用作选择晶体管202的沟道区。包括在多个结区中的源极区163中的每一个可以被设置在两个相邻浮置栅极之间的有源区中。因此，如果“j”是偶数，则排列在相同列中的多个单位单元之中的第j个单位单元和第(j+1)个单位单元可以共享源极区163中的任何一个。源极区163可以是P型区。设置在有源区121至126中的所有源极区163可以通过源极接触件耦接到公共源极线SL。也就是说，设置在有源区121至126中的所有源极区163可以耦接到单个公共源极线SL。位于公共结区162和源极区163之间以与浮置栅极中的任何一个重叠的有源区可以用作存储晶体管201的沟道区。
以下将参考图2并结合位于第二行R1和第一列C0的交叉点处的单位单元CELL_21、位于第三行R2和第一列C0的交叉点处的单位单元CELL_31、以及位于第四行R3和第一列C0的交叉点处的单位单元CELL_41来详细地描述结区161、162和163的结构。如图2中所示，包括浮置栅极132-0和133-0的单位单元CELL_21和单位单元CELL_31在第二方向上彼此相邻，并且可以共享源极区163。此外，包括选择栅极电极143和144的单位单元CELL_31和单位单元CELL_41可以在第二方向上彼此相邻，并且可以共享漏极区161。漏极区161、公共结区162和源极区163中的每一个可以具有单结结构。漏极区161和公共结区162可以具有基本相同的掺杂浓度。源极区163的掺杂浓度可以低于漏极区161和公共结区162中的每一个的掺杂浓度。
源极区163与浮置栅极132-0、133-0或134-0之间的垂直重叠区域在第二方向(该第二方向对应于具有浮置栅极132-0、133-0或134-0的存储晶体管201的沟道长度方向)上的第一长度L1可以小于公共结区162与浮置栅极132-0、133-0或134-0之间的垂直重叠区域在第二方向上的第二长度L2。源极区163的第一结深度D1可以小于公共结区162的第二结深度D2。漏极区161可以具有基本上等于公共结区162的第二结深度D2的结深度。当第一长度L1小于第二长度L2时，与第一长度L1等于第二长度L2的情况相比，包括浮置栅极132-0、133-0或134-0的存储晶体管201的沟道长度可以变得相对更长。这意味着浮置栅极132-0、133-0或134-0与存储晶体管201的沟道区之间的重叠区域增加。
图3是示出根据实施例的从包括在一次性可编程(OTP)存储器件中的多个单位单元中选择的任何一个单位单元的编程操作的横截面图。虽然图3示出了对图2中所示的单位单元CELL_21(下文中称为选中的单位单元)进行编程的示例，但是图3中所示的编程操作可以同样适用于其他单位单元。在图3中，与图2中使用的附图标记或附图字符相同的附图标记或相同的附图字符表示相同的元件。参考图3，可以将接地电压(即0伏)施加到与选中的单位单元CELL_21的选择栅极电极142耦接的第二字线WL1，以用于对选中的单位单元CELL_21进行编程，并且可以将正编程电压+Vpp施加到与选中的单位单元CELL_21的漏极区161耦接的第一位线BL0和阱区110。另外，耦接到源极区163的公共源极线SL可以接地。在上述偏压条件下，因为第二字线WL1接地，所以选中的单位单元CELL_21的选择晶体管202可以导通，以在漏极区161和公共结区162之间形成P型沟道171。因此，施加到第一位线BL0的正编程电压+Vpp可以通过P型沟道171而被传导到公共结区162。
当正编程电压+Vpp被传导到公共结区162并且源极区163接地时，可以在公共结区162和源极区163之间产生与正编程电压+Vpp相对应的电压差。同时，由于源极区163接地并且将正编程电压+Vpp施加到阱区110，所以反向偏压可以被施加在P型源极区163与N型阱区110之间的P-N结两端。因此，可以在P型源极区163和N型阱区110之间的P-N结区中形成耗尽区。在这种情况下，通过公共结区162和源极区163之间的电压差，公共结区162中的带正电的空穴可以被朝着源极区163加速。这些被加速的空穴可与和源极区163相邻的耗尽区中的晶格原子和电子相撞，以引起碰撞离化(impact ionization)现象。具有由碰撞离化现象产生的高能量的电子可以通过在浮置栅极132-0处诱生(induce)的耦接电压Vcf而穿过栅极绝缘层150注入到浮置栅极132-0中。如果电子被注入浮置栅极132-0中，则与P沟道MOS晶体管相对应的存储晶体管201的阈值电压可以被降低，以提供具有已编程状态的选中的单位单元CELL_21。
可以通过将选中的单位单元CELL_21的电容性组件耦接来确定在浮置栅极132-0处诱生的耦接电压Vcf。具体地，公共结区162、浮置栅极132-0以及公共结区162和浮置栅极132-0之间的栅极绝缘层150可以构成第一耦接电容性组件CC1。另外，阱区110、浮置栅极132-0以及阱区110和浮置栅极132-0之间的栅极绝缘层150可以构成第二耦接电容性组件CC2。此外，源极区163、浮置栅极132-0以及源极区163与浮置栅极132-0之间的栅极绝缘层150可以构成第三耦接电容性组件CC3。如果将预定电压相应地施加到第一位线BL0、第二字线WL1、公共源极线SL和阱区110，则可以通过第一、第二和第三耦接电容性组件CC1、CC2和CC3来诱生浮置栅极132-0的电势。也就是说，在浮置栅极132-0处诱生的耦接电压Vcf可以由下面的等式1来表示：
在等式1中，“Cbl”、“Cnw”和“Csl”分别表示第一耦接电容性组件CC1、第二耦接电容性组件CC2和第三耦接电容性组件CC3的电容值。另外，“Vbl”、“Vnw”和“Vsl”分别表示施加到第一位线BL0的电压、施加到阱区110的电压和施加到公共源极线SL的电压。在编程操作期间，可以将正编程电压+Vpp施加到第一位线BL0和阱区110两者，并且公共源极线SL可以接地。因此，在编程操作期间在浮置栅极132-0处诱生的耦接电压Vcf可以由下面的等式2来表示：
如由等式2所表示的，如果第三耦接电容性组件CC3的电容值Csl减小，则在浮置栅极132-0处诱生的耦接电压Vcf可以增大。第三耦接电容性组件CC3的电容值Csl可以与浮置栅极132-0和源极区163之间的垂直重叠区域成比例。在根据上述实施例的OTP存储器件中，浮置栅极132-0和源极区163之间的重叠区域可以减小。因此，第三耦接电容性组件CC3的电容值Csl也可以减小。这意味着包括浮置栅极132-0的存储晶体管201的沟道长度可以变得相对更长。因此，随着存储晶体管201的沟道长度增加，选中的单位单元CELL_21的编程速度可以提高。另外，编程速度可以与编程电压具有折衷关系。因此，如果选中的单位单元CELL_21的编程速度在允许范围内太快，则可以降低施加到第一位线BL0的正编程电压+Vpp，以减少OTP存储器件100在编程操作期间的功耗。
图4是示出在编程模式中OTP存储器件的各种单位单元的单元耦接特性的图表，其使用包括在各种单位单元中的存储晶体管的沟道长度作为参数。在图4的图表中，横坐标表示代表编程时间的注入时间，并且纵坐标表示在选中的单位单元的浮置栅极处诱生的耦接电压。在图4的图表中，曲线210表示包括沟道长度为0.8微米的存储晶体管的单位单元的单元耦接特性，曲线220表示包括沟道长度为0.7微米的存储晶体管的单位单元的单元耦接特性，曲线230表示包括沟道长度为0.6微米的存储晶体管的单位单元的单元耦接特性，曲线240表示包括沟道长度为0.5微米的存储晶体管的单位单元的单元耦接特性，并且曲线250表示包括沟道长度为0.4微米的存储晶体管的单位单元的单元耦接特性。如图4中所示，将要理解，在相同的注入时间处，如果存储晶体管201的沟道长度增加，则在存储晶体管(图2和图3的201)的浮置栅极处诱生的耦接电压增加。在一个实施例中，存储晶体管201的沟道长度表示与公共结区162和源极区163之间的距离相对应的有效沟道长度，并且表现出图4的数据的各种OTP存储单元的浮置栅极132-0在第一方向上具有相同的宽度。因此，存储晶体管201的沟道长度的增加可以意味着源极区163与浮置栅极132-0间隔开，而不与浮置栅极132-0垂直地重叠。
虽然耦接到选中的字线和选中的位线的单位单元被选择性地编程，但可能有必要将适当的偏置电压施加到其余的字线和其余的位线，以防止未选中的单位单元被编程。例如，通过将正编程禁止电压施加到与未选中的单位单元耦接的其余字线以使未选中的单位单元的选择晶体管截止，可以不对与选中的单位单元共享选中的位线的未选中的单位单元进行编程。另外，通过将耦接到未选中的单位单元的其余位线接地，可以不对与选中的单位单元共享选中的字线的未选中的单位单元进行编程。
图5是示出根据实施例的从包括在OTP存储器件中的多个单位单元中选择的单位单元的读取操作的横截面图。虽然图5示出了选择性地读出存储在图2中所示的单位单元CELL_21(下文中称为选中的单位单元)中的数据的示例，但是图5中所示的读取操作可以同样适用于其他单位单元。在图5中，与图2中使用的附图标记或附图字符相同的附图标记或相同的附图字符表示相同的元件。参考图5，耦接到选中的单位单元CELL_21的选择栅极电极142的第二字线WL1可以接地，以执行选中的单位单元CELL_21的读取操作。另外，可以将正读取电压+Vrr施加到与选中的单位单元CELL_21的漏极区161耦接的第一位线BL0。正读取电压+Vrr可以低于在编程操作期间使用的正编程电压+Vpp。在选中的单位单元CELL_21的读取操作期间，源极区163和阱区110二者都可以接地。
如果第二字线WL1接地，则选中的单位单元CELL_21的选择晶体管202可以被导通，以在漏极区161和公共结区162之间形成P型沟道171。因此，施加到第一位线BL0的正读取电压+Vrr可以通过P型沟道171而被传导到公共结区162。当正读取电压+Vrr被传导到公共结区162并且源极区163接地时，可以根据是否在存储晶体管201的沟道区180中形成了反型沟道来确定公共结区162和源极区163之间的电连接。为了在存储晶体管201的沟道区180中形成反型沟道，存储晶体管201的浮置栅极132-0中必须包含电子。例如，如果在参考图3描述的编程操作期间将电子注入到浮置栅极132-0中，则在读取操作期间可以在存储晶体管201的沟道区180中形成反型沟道。因此，在读取操作期间，单元电流可以流过在漏极区161和源极区163之间形成的反型沟道和P沟道171。相反，如果在参考图3描述的编程操作期间没有电子被注入到浮置栅极132-0中，则不会在存储晶体管201的沟道区180中形成反型沟道。在这种情况下，在读取操作期间没有电流流过P沟道171。因此，在读取操作期间，可以通过感测流过第一位线BL0的单元电流来确定选中的单位单元CELL_21是否具有编程状态。
图6至图9是示出根据实施例的制造OTP存储器件的方法的横截面图。参考图6，阱区310可以被形成在衬底301的上部中。阱区310可以是N型阱区。可以在包括阱区310的衬底301的整个区域之上顺序地形成绝缘层和导电层。随后，可以将导电层和绝缘层顺序地图案化以在阱区310之上形成选择栅极结构410和浮置栅极结构420。可以使用利用预定光掩模和刻蚀工艺而执行的光刻工艺来对导电层和绝缘层进行图案化。选择栅极结构410中的每一个可以被形成为包括顺序层叠的第一栅极绝缘层351和选择栅极电极340。浮置栅极结构420中的每一个可以被形成为包括顺序层叠的第二栅极绝缘层352和浮置栅极330。在一个实施例中，导电层和绝缘层可以被顺序地图案化，以使得选择栅极结构410对和浮置栅极结构420对在图6中的横向方向上交替地排列。
参考图7，可以在衬底301上或衬底301之上形成第一掩模图案510，以暴露在图7中的横向方向上直接面向彼此的浮置栅极结构420之间的阱区310。在一个实施例中，可以通过对光刻胶层进行图案化来形成第一掩模图案510。如由图7中的箭头‘501’所指示的，可以执行倾斜离子注入工艺以使用第一掩模图案510作为离子注入掩模来将N型杂质离子注入到阱区310的暴露出的部分中。因此，可以在阱区310中形成N型杂质区364。随后，如由图7中的箭头‘502’所指示的，可以执行垂直离子注入工艺以使用第一掩模图案510作为离子注入掩模来将P型杂质离子注入到阱区310的暴露出的部分中。因此，可以在阱区310中形成P型杂质区363。在随后的热处理工艺期间，可以有效地抑制P型杂质区363中的P型杂质离子的横向扩散，因为N型杂质区364用作了P型杂质区363中的P型杂质离子的横向扩散阻障层(barrier)。在将N型杂质离子和P型杂质离子注入到阱区310中之后，可以去除第一掩模图案510。
参考图8，可以形成第二掩模图案520以覆盖在图8中的横向方向上直接面向彼此的浮置栅极结构420之间的阱区310，以暴露出在图8中的横向方向上彼此直接面向的选择栅极结构410和浮置栅极结构420之间的阱区310，并且暴露出在图8中的横向方向上直接面向彼此的选择栅极结构410之间的阱区310。第二掩模图案520可以被形成为具有第一掩模图案510的相反图案。在一个实施例中，可以通过对光刻胶层进行图案化来形成第二掩模图案520。如由图8中的箭头‘503’所指示的，可以执行垂直离子注入工艺以使用第二掩模图案520作为离子注入掩模来将P型杂质离子注入到阱区310的暴露出的部分中。因此，可以在阱区310中形成P型杂质区361和362。也就是说，可以在沿横向方向直接面向彼此的选择栅极结构410之间的阱区310中形成P型杂质区361，并且可以在沿横向方向直接面向彼此的选择栅极结构410和浮置栅极结构420之间的阱区310中形成P型杂质区362。与用于形成图7中所示的P型杂质区363的P型杂质离子相比，可以以更高的能量将用于形成P型杂质区361和362的P型杂质离子注入到更高的剂量。在形成P型杂质区361和362之后，可以去除第二掩模图案520。
参考图8和9，可以通过扩散工艺来使P型杂质区361、362和363中的P型杂质离子被扩散和被激活，以形成P型漏极区461、P型公共结区462和P型源极区463。由于用于形成P型杂质区363的P型杂质离子的剂量和注入能量低于用于形成P型杂质区361和362的P型杂质离子的剂量和注入能量，所以在用于形成漏极区461、公共结区462和源极区463的扩散工艺期间，与P型杂质区361和362中的P型杂质离子相比，P型杂质区363中的P型杂质离子被更少地扩散。因此，源极区463的结深度可以小于漏极区461和公共结区462的结深度。此外，因为N型杂质区364被形成在P型杂质区363的每一个的两侧处，所以在用于形成漏极区461、公共结区462和源极区463的扩散工艺期间，可以更多地抑制P型杂质区363中的P型杂质离子的横向扩散。因此，源极区463和浮置栅极330之间的重叠区域可以小于公共结区462和浮置栅极330之间的重叠区域。
为了说明的目的已经在上面公开了本公开的实施例。本领域普通技术人员将理解，在不脱离如所附权利要求中公开的本公开的范围和精神的情况下，各种修改、添加和替换是可能的。

Claims (21)

1.一种一次性可编程OTP存储器件，包括多个单位单元，所述多个单位单元分别位于分别设置在多个行中的字线与分别设置在多个列中的位线的交叉点处，其中，所述多个单位单元中的每一个单位单元包括：
选择晶体管，其包括通过第一沟道区而与公共结区分开的漏极区，以及设置在所述第一沟道区之上的选择栅极结构；以及
存储晶体管，其包括通过第二沟道区而与所述公共结区分开的源极区，以及设置在所述第二沟道区之上的浮置栅极结构，
其中，所述漏极区耦接到所述位线中的任何一个位线，
其中，所述源极区耦接到公共源极线，以及
其中，所述源极区和所述浮置栅极结构之间的重叠区域在所述存储晶体管的沟道长度方向上的长度小于所述公共结区和所述浮置栅极结构之间的重叠区域在所述存储晶体管的沟道长度方向上的长度。
2.根据权利要求1所述的OTP存储器件，其中，所述选择晶体管和所述存储晶体管包括P沟道MOS晶体管结构。
3.根据权利要求1所述的OTP存储器件，其中，所述漏极区和所述公共结区包括P型杂质浓度，所述P型杂质浓度高于所述源极区的P型杂质浓度。
4.根据权利要求3所述的OTP存储器件，还包括N型阱区，所述N型阱区包围所述漏极区、所述公共结区和所述源极区所有的底表面和侧表面。
5.根据权利要求1所述的OTP存储器件，其中，所述公共结区和所述源极区中的每一个包括单结结构。
6.根据权利要求1所述的OTP存储器件，其中，所述源极区的结深度小于所述公共结区的结深度。
7.根据权利要求1所述的OTP存储器件，
其中，所述选择栅极结构包括设置在所述第一沟道区之上的第一栅极绝缘层和设置在所述第一栅极绝缘层之上并耦接到所述字线中的一个字线的选择栅极电极；以及
其中，所述浮置栅极结构包括设置在所述第二沟道区之上的第二栅极绝缘层和设置在所述第二栅极绝缘层之上的浮置栅极。
8.根据权利要求7所述的OTP存储器件，
其中，所述选择晶体管和所述存储晶体管包括P沟道MOS晶体管结构；以及
其中，如果所述字线中的一个字线和所述公共源极线被接地并且正编程电压被施加至所述位线中的一个位线，则所述OTP存储器件执行从所述多个单位单元中选中的一个单位单元的编程操作。
9.根据权利要求7所述的OTP存储器件，
其中，所述选择晶体管和所述存储晶体管包括P沟道MOS晶体管结构；以及
其中，如果所述字线中的一个字线和所述公共源极线被接地并且正读取电压被施加至所述位线中的一个位线，则所述OTP存储器件执行从所述多个单位单元中选中的一个单位单元的读取操作。
10.一种一次性可编程OTP存储器件，包括：
多个有源区，所述多个有源区沿第一方向延伸并且在第二方向上彼此间隔开地设置在阱区中，所述第二方向与所述第一方向相交；
多个选择栅极电极，其沿第二方向延伸而与所述多个有源区交叉，并在所述第一方向上彼此间隔开；以及
多个浮置栅极，其以矩阵形式排列而与所述多个有源区交叉，并且包括多组浮置栅极，
其中，如果“i”是奇数，则所述多个选择栅极电极之中的第i选择栅极电极和第i+1选择栅极电极被设置成在所述多组浮置栅极之中的第i组浮置栅极与所述多组浮置栅极之中的第i+1组浮置栅极之间彼此相邻，所述第i组浮置栅极在第二方向上排列，所述第i+1组浮置栅极在第二方向上排列，
其中，漏极区被分别设置在所述第i选择栅极电极和所述第i+1选择栅极电极之间的有源区中，
其中，公共结区被分别设置在所述多个选择栅极电极中的每一个选择栅极电极和与其相邻的所述浮置栅极之间的有源区中；
其中，源极区被分别设置在所述多组浮置栅极之中的所述第i组浮置栅极和第i-1组浮置栅极之间的有源区中，以及
其中，所述源极区和所述浮置栅极之间的重叠区域在所述第一方向上的长度小于所述公共结区和所述浮置栅极之间的重叠区域在所述第一方向上的长度。
11.根据权利要求10所述的OTP存储器件，
其中，如果“j”是自然数，则所述多个有源区之中的第j有源区由形成在多个列之中的第j列中的单位单元共享；
其中，所述多个选择栅极电极之中的第j选择栅极电极由形成在多个行之中的第j行中的单位单元共享；以及
其中，所述多个浮置栅极中的每一个浮置栅极被包括在所述单位单元中的任一个单位单元中。
12.根据权利要求10所述的OTP存储器件，其中，所述第i选择栅极电极和所述第i+1选择栅极电极被设置在所述多个浮置栅极之中的在第一方向上排列的第i浮置栅极和第i+1浮置栅极之间。
13.根据权利要求10所述的OTP存储器件，
其中，所述多个选择栅极电极之中的第m选择栅极电极耦接到多个字线之中的第m字线；
其中，设置在所述多个有源区之中的第n有源区中的所有漏极区耦接到多个位线之中的第n位线；以及
其中，设置在所述多个有源区中的所有源极区耦接到公共源极线。
14.根据权利要求13所述的OTP存储器件，
其中，所述阱区是N型阱区；
其中，所述漏极区、所述公共结区和所述源极区是P型区；
其中，所述漏极区和所述公共结区的杂质浓度高于所述源极区的杂质浓度；以及
其中，通过将所述公共源极线和耦接到从所述OTP存储器件中包括的多个单位单元中选中的一个单位单元的字线接地、将正编程电压施加至耦接到选中的单位单元的位线、将正编程禁止电压施加至其余字线并且将其余位线接地，来对所述选中的单位单元进行编程。
15.根据权利要求13所述的OTP存储器件，
其中，所述阱区是N型阱区；
其中，所述漏极区、所述公共结区和所述源极区是P型区；
其中，所述漏极区和所述公共结区的杂质浓度高于所述源极区的杂质浓度；以及
其中，通过将所述公共源极线和耦接到从所述OTP存储器件中包括的多个单位单元中选中的一个单位单元的字线接地并且将正读取电压施加至耦接到选中的单位单元的位线，来将存储在所述选中的单位单元中的数据读出。
16.根据权利要求10所述的OTP存储器件，其中，所述公共结区和所述源极区中的每一个包括单结结构。
17.根据权利要求10所述的OTP存储器件，其中，所述源极区的结深度小于所述公共结区的结深度。
18.一种制造一次性可编程OTP存储器件的方法，所述方法包括：
在衬底的上部中形成阱区；
在所述阱区之上形成选择栅极结构和浮置栅极结构，其中，所述选择栅极结构中的每一个选择栅极结构被形成为包括顺序层叠的第一栅极绝缘层和选择栅极电极，并且所述浮置栅极结构中的每一个浮置栅极结构被形成为包括顺序层叠的第二栅极绝缘层和浮置栅极；
使用倾斜离子注入技术来将第一导电类型的杂质离子注入到彼此相邻的所述浮置栅极结构之间的阱区中；
使用垂直离子注入技术来将第二导电类型的杂质离子注入到彼此相邻的所述浮置栅极结构之间的阱区中；
将第二导电类型的杂质离子注入到彼此相邻的所述浮置栅极结构和所述选择栅极结构之间以及彼此相邻的所述选择栅极结构之间的阱区中；以及
使所述杂质离子扩散，以在彼此相邻的浮置栅极结构之间的阱区中形成源极区、在彼此相邻的选择栅极结构之间的阱区中形成漏极区以及在彼此相邻的浮置栅极结构和选择栅极结构之间的阱区中形成公共结区。
19.根据权利要求18所述的方法，其中，所述选择栅极结构和所述浮置栅极结构被形成为使得选择栅极结构对和浮置栅极结构对在与所述选择栅极结构和所述浮置栅极结构相交的方向上交替地排列。
20.根据权利要求18所述的方法，其中，所述第一导电类型的杂质离子的剂量和注入能量以及所述第二导电类型的杂质离子的剂量和注入能量被设置成使得所述源极区和所述浮置栅极之间的重叠区域在与所述选择栅极结构和所述浮置栅极结构相交的方向上的长度小于所述公共结区和所述浮置栅极之间的重叠区域在与所述选择栅极结构和所述浮置栅极结构相交的方向上的长度。
21.一种一次性可编程OTP存储器件，包括多个单位单元，所述多个单位单元中的每一个单位单元包括：
选择晶体管，其包括通过第一沟道区而与公共结区分开的漏极区；以及
存储晶体管，其包括通过第二沟道区而与所述公共结区分开的源极区和设置在所述第二沟道区之上的浮置栅极结构，
其中，在所述存储晶体管的沟道长度方向上，所述存储晶体管的所述源极区和所述浮置栅极结构之间的重叠区域的长度小于所述公共结区和所述浮置栅极结构之间的重叠区域的长度。
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