CN107025936A - 具有横向耦合结构的非易失性存储单元及其阵列 - Google Patents

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Abstract

一种非易失性存储(NVM)单元包括：选择晶体管，被配置成具有耦接到字线的选择栅极端子和耦接到源极线的源极端子；单元晶体管，被配置成具有电隔离的浮栅、耦接到位线的漏极端子、以及与选择晶体管共享的结端子；第一耦合电容器，设置在耦接于字线与浮栅之间的第一连接线中；以及P‑N二极管和第二耦合电容器，串联设置在耦接于字线与浮栅之间的第二连接线中。P‑N二极管的正极和负极分别耦接到第二耦合电容器和字线。第一连接线和第二连接线并联耦接在字线与浮栅之间。

Description

具有横向耦合结构的非易失性存储单元及其阵列
相关申请的交叉引用
本申请要求分别在2016年1月22日和2016年5月17日提交的申请号为10-2016-0008354和10-2016-0060451的韩国专利申请的优先权，其通过引用整体合并于此。
技术领域
本公开的各种实施例总体而言涉及非易失性存储单元，更具体地，涉及具有横向耦合结构的非易失性存储单元及包括其的非易失性存储单元阵列。
背景技术
电可擦除可编程只读存储(EEPROM)器件和快闪存储器件属于非易失性存储(NVM)器件，非易失性存储(NVM)即使在其电源被中断时仍保持其储存的数据。已经提出了NVM器件的各种存储单元结构以改善其性能。NVM器件的一种典型单位存储单元采用叠栅结构，该叠栅结构包括顺序地层叠在半导体衬底上的浮栅、栅间电介质层和控制栅极。由于随着半导体器件的制造技术的发展而电子系统变得更小，因此片上系统(SOC)产品已经被开发出来并被用作高性能数字系统的重要器件。SOC产品中的每一种都可以在单个芯片中包括执行各种功能的多个半导体器件。例如，SOC产品可以包括被集成在单个芯片中的至少一个逻辑器件和至少一个存储器件。因此，可能需要嵌入式NVM器件的制造技术来将NVM器件嵌入至SOC产品中。
为了将NVM器件嵌入至SOC产品中，NVM器件的工艺技术必须与包含在SOC产品中的逻辑器件的工艺技术兼容。一般而言，逻辑器件采用具有单个栅极结构的晶体管，而NVM器件采用具有叠栅结构(即，双栅极结构)的单元晶体管。因此，包含NVM器件和逻辑器件的SOC产品可能需要复杂的工艺技术。因此，采用单层栅极单元结构的单层栅极NVM器件作为嵌入式NVM器件的候选是很有吸引力的。即，逻辑器件的互补型金属氧化物半导体(CMOS)电路可以使用单层栅极NVM器件的工艺技术来容易地实施。因此，单层栅极NVM器件的工艺技术可以广泛用于包括嵌入式NVM器件的SOC产品的制造中。
发明内容
各种实施例针对具有横向耦合结构的NVM单元以及包括该NVM单元的NVM单元阵列。
根据一个实施例，一种非易失性存储单元包括：选择晶体管，被配置成具有耦接到字线的选择栅极端子和耦接到源极线的源极端子；单元晶体管，被配置成具有电隔离的浮栅、耦接到位线的漏极端子、且与选择晶体管共享结端子；第一耦合电容器，设置在耦接于字线与浮栅之间的第一连接线中；以及P-N二极管和第二耦合电容器，串联设置在耦接于字线与浮栅之间的第二连接线中。P-N二极管的正极和负极分别耦接到第二耦合电容器和字线。第一连接线和第二连接线并联耦接在字线与浮栅之间。
根据另一实施例，一种非易失性存储单元包括：第一有源区，沿第一方向延伸；第一导电类型的第一结区至第三结区，设置在第一有源区中；浮栅，与第一有源区的第一区相交，且沿第二方向延伸；选择栅极，与第一有源区的第二区相交，且沿第二方向延伸；以及电介质层，设置在浮栅与选择栅极之间。选择栅极包括第一导电类型的第一选择栅极和第二导电类型的第二选择栅极，第一选择栅极和第二选择栅极彼此接触而构成结结构。
根据另一实施例，一种非易失性存储单元阵列包括：多个有源区，沿第一方向延伸且沿第二方向彼此间隔开排列；多个选择栅极，沿第二方向延伸且沿第一方向彼此间隔开排列，其中，所述多个选择栅极中的每个与所述多个有源区相交；多个浮栅，设置成平行于所述多个选择栅极，其中，所述多个浮栅中的每个仅与所述多个有源区中的一个相交；以及电介质层，设置在所述多个浮栅中的每个与邻近于该浮栅的选择栅极之间。所述多个选择栅极中的每个包括第一导电类型的第一选择栅极和第二导电类型的第二选择栅极，第一选择栅极和第二选择栅极沿第二方向交替排列。
根据另一实施例，一种非易失性存储单元阵列包括分别位于行与列的交叉点处的多个单位单元，所述行通过位线或源极线来区分，所述列通过字线来区分。所述多个单位单元中的每个包括：选择晶体管，被配置成具有耦接到字线中的单个字线的选择栅极端子和耦接到源极线中的单个源极线的源极端子；单元晶体管，被配置成具有电隔离的浮栅和耦接到位线中的单个位线的漏极端子，以及被配置成与选择晶体管共享结端子；第一耦合电容器，设置在耦接于选择栅极端子与浮栅之间的第一连接线中；以及P-N二极管和第二耦合电容器，串联设置在耦接于选择栅极端子与浮栅之间的第二连接线中。P-N二极管的正极和负极分别耦接到第二耦合电容器和选择栅极端子。第一连接线和第二连接线并联耦接在选择栅极端子与浮栅之间。
根据另一实施例，一种非易失性存储单元包括：选择晶体管，被配置成具有耦接到编程字线和读取/擦除字线二者的选择栅极端子和耦接到源极线的源极端子；单元晶体管，被配置成具有电隔离的浮栅、耦接到位线的漏极端子，且被配置为与选择晶体管共享结端子；第一耦合电容器，设置在耦接于字线与浮栅之间的第一连接线中；以及P-N二极管和第二耦合电容器，串联设置在耦接于字线与浮栅之间的第二连接线中。P-N二极管的正极耦接到第二耦合电容器和编程字线。P-N二极管的负极耦接到选择栅极端子和读取/擦除字线，且第一连接线和第二连接线并联耦接在读取/擦除字线与浮栅之间。
根据另一实施例，一种非易失性存储单元阵列包括分别位于行与列的交叉点处的多个单位单元，所述行通过位线或源极线来区分，所述列通过编程字线或读取/擦除字线来区分。所述多个单位单元中的每个包括：选择晶体管，被配置成具有耦接到编程字线中的单个编程字线和读取/擦除字线中的单个读取/擦除字线二者的选择栅极端子以及耦接到源极线中的单个源极线的源极端子；单元晶体管，被配置成具有电隔离的浮栅和耦接到位线中的单个位线的漏极端子，以及被配置成与选择晶体管共享结端子；第一耦合电容器，设置在耦接于单个读取/擦除字线与浮栅之间的第一连接线中；P-N二极管，设置在耦接于单个编程字线与单个读取/擦除字线之间的第二连接线中；以及第二耦合电容器，设置在耦接于单个编程字线与浮栅之间的第二连接线中。P-N二极管的正极耦接到第二耦合电容器和单个编程字线。P-N二极管的负极耦接到选择栅极端子和单个读取/擦除字线，且第一连接线和第二连接线并联耦接在单个读取/擦除字线与浮栅之间。
附图说明
基于附图和所附详细描述，本公开的各种实施例将变得更加明显，在附图中：
图1是图示根据本公开的一个实施例的非易失性存储单元的等效电路图；
图2是图示根据本公开的一个实施例的非易失性存储单元的布局图；
图3是沿图2的I-I’线截取的剖视图；
图4是沿图2的II-II’线截取的剖视图；
图5是沿图2的III-III’线截取的剖视图；
图6是图示根据本公开的一个实施例的非易失性存储单元的编程操作的剖视图；
图7是图示根据本公开的一个实施例的非易失性存储单元的编程操作期间，选择栅极与浮栅之间的耦合机制的平面图；
图8是图示根据本公开的一个实施例的非易失性存储单元的擦除操作的剖视图；
图9是图示根据本公开的一个实施例的非易失性存储单元的擦除操作期间，选择栅极与浮栅之间的耦合机制的平面图；
图10是图示根据本公开的一个实施例的非易失性存储单元的读取操作的剖视图；
图11是图示根据本公开的一个实施例的非易失性存储单元阵列的布局图；
图12是图示根据本公开的一个实施例的非易失性存储单元阵列的等效电路图；
图13是图示根据本公开的一个实施例的非易失性存储单元阵列中的选中单位单元的编程操作的等效电路图；
图14是图示根据本公开的一个实施例的非易失性存储单元阵列中的选中单位单元的擦除操作的等效电路图；
图15是图示根据本公开的一个实施例的非易失性存储单元阵列中的选中单位单元的读取操作的等效电路图；
图16是图示根据本公开的另一实施例的非易失性存储单元的等效电路图；
图17是图示根据本公开的另一实施例的非易失性存储单元的布局图；
图18是沿图17的IV-IV’线截取的剖视图；
图19是沿图17的V-V’线截取的剖视图；
图20是沿图17的VI-VI’线截取的剖视图；
图21和图22是图示根据本公开的另一实施例的非易失性存储单元的编程操作的剖视图；
图23是图示根据本公开的另一实施例的非易失性存储单元的编程操作期间，选择栅极与浮栅之间的耦合机制的平面图；
图24是图示根据本公开的另一实施例的非易失性存储单元的擦除操作的剖视图；
图25是图示根据本公开的另一实施例的非易失性存储单元的擦除操作期间，选择栅极与浮栅之间的耦合机制的平面图；
图26是图示根据本公开的另一实施例的非易失性存储单元的读取操作的剖视图；
图27是图示根据本公开的另一实施例的非易失性存储单元的读取操作期间，选择栅极与浮栅之间的耦合机制的平面图；
图28是图示根据本公开的另一实施例的非易失性存储单元阵列的布局图；
图29是图示根据本公开的另一实施例的非易失性存储单元阵列的等效电路图；
图30是图示根据本公开的另一实施例的非易失性存储单元阵列中的选中单位单元的编程操作的等效电路图；
图31是图示根据本公开的另一实施例的非易失性存储单元阵列中的选中单位单元的擦除操作的等效电路图；以及
图32是图示根据本公开的另一实施例的非易失性存储单元阵列中的选中单位单元的读取操作的等效电路图。
具体实施方式
虽然参照附图而基于特定实施例来描述本公开，但是应当理解的是，本公开可以以各种其他形式来实施，而不应当被解释为仅限于所说明的实施例。相反地，这些实施例被提供作为示例，使得本公开将彻底且完整，且这些实施例将把本公开充分传达给本公开所属领域的技术人员。
在下面的对实施例的描述中，将理解的是，术语“第一”和“第二”意在确定元件，而非用来仅限定元件自身或者表示特定顺序。此外，当称一个元件被称为在另一元件“上”、“之上”、“以上”、“之下”或“以下”时，其意在表示相对位置关系，而非用来限定某些情形(该元件直接接触另一元件或在其间存在至少一个中间元件的情形)。相应地，在本文中使用的诸如“上”、“之上”、“以上”、“之下”、“以下”和“下”等的术语仅用于描述特定实施例的目的，而非意图限制本公开的范围。此外，当称一个元件被称为“连接”或“耦接”至另一元件时，该元件可以电气地或机械地直接连接或耦接到另一元件，或者可以通过在其间放置其他元件来形成连接关系或耦接关系。
附图不一定成比例，在一些情况下，可能已经夸大了比例以更清楚地示出实施例的各种元件。例如，在附图中，为了图示的方便，元件的尺寸和元件之间的间隔相比于实际尺寸和间隔可以被夸大。
本文中所使用的术语仅用于描述特定实施例的目的，而非意在限制本公开。除非上下文清楚地另外指出，否则如本文中所使用，单数形式意在也包括复数形式。还将理解的是，当在本文中使用术语“包含”、“包含有”、“包括”和“包括有”时，指定所陈述元件的存在，而不排除存在或添加一个或多个其他元件。如本文中所使用，术语“和/或”包括相关所列项中的一个或多个的任意组合或全部组合。
除非另外定义，否则本文中所使用的所有术语(包括技术术语和科学术语)具有与本公开所属领域技术人员基于本公开通常所理解的意思相同的意思。还将理解的是，诸如在常用词典中定义的那些术语应当被解释为具有与其在本公开和相关领域的语境中的意思相一致的意思，而不以理想化或过于形式的意义来解释(除非本文中明确这样定义)。
在下面的描述中，阐述了若干具体细节以提供对本公开的透彻理解。本公开可以在无这些具体细节的一些或全部的情况下实施。另一方面，未详细描述众所周知的工艺结构和/或工艺以免不必要地混淆本公开。
还要注意，在一些情况下，对于相关领域技术人员将明显的是，除非另外具体指出，否则关于一个实施例而描述的元件(也称特征)可以单独使用或者与另一实施例的其他元件结合使用。
在下文中，将参照附图来详细描述本公开的各种实施例。
图1是根据本公开的一个实施例的非易失性存储(NVM)单元200的等效电路图。参见图1，NVM单元200可以被配置成包括单元晶体管210和选择晶体管220。在一些实施例中，单元晶体管210和选择晶体管220中的每个可以被实施成具有N沟道MOS晶体管的结构。单元晶体管210可以具有浮栅FG和耦接到位线BL的漏极端子D。选择晶体管220可以具有耦接到字线WL的选择栅极端子SG和耦接到源极线SL的源极端子S。单元晶体管210和选择晶体管220可以彼此共享结端子J。结端子J可以对应于单元晶体管210的源极端子以及选择晶体管220的漏极端子。第一耦合电容器Cn可以存在于选择栅极端子SG与浮栅FG之间。第一耦合电容器Cn的两个电极可以经由第一连接线231分别连接到选择栅极端子SG和浮栅FG。P-N二极管D1和第二耦合电容器Cp可以串联耦接在选择栅极端子SG与浮栅FG之间。P-N二极管D1和第二耦合电容器Cp可以经由第二连接线232分别耦接到选择栅极端子SG和浮栅FG。第一连接线231和第二连接线232可以并联耦接在选择栅极端子SG与浮栅FG之间。因此，第一耦合电容器Cn和第二耦合电容器Cp也可以并联耦接在选择栅极端子SG与浮栅FG之间。第一耦合电容器Cn的电容值可以与第二耦合电容器Cp的电容值不同。第一耦合电容器Cn可以具有比第二耦合电容器Cp的电容大的电容。P-N二极管D1的正极和负极可以分别连接到第二耦合电容器Cp和字线WL。
如果具有特定电压的正偏置经由字线WL而施加给选择栅极端子SG，则反向偏置可以被施加给P-N二极管D1以提供字线WL与第二耦合电容器Cp之间的开路。这样，在浮栅FG处可以通过第一耦合电容器Cn而诱生具有特定电压的耦合偏置。在这种情况下，在浮栅FG处诱生的耦合电压可以受到与第一耦合电容器Cn相关的第一耦合比的影响。与此相反，如果具有特定电压的负偏置经由字线WL而施加给选择栅极端子SG，则正向偏置可以被施加给P-N二极管D1以提供字线WL与第二耦合电容器Cp之间的短路。这样，在浮栅FG处可以通过第一耦合电容器Cn和第二耦合电容器Cp二者而诱生具有特定电压的耦合偏置。在这种情况下，除与第一耦合电容器Cn相关的第一耦合比以外，在浮栅FG处诱生的耦合电压还可以受到与第二耦合电容器Cp相关的第二耦合比的影响。
一般而言，单元晶体管210的阈值电压变化△VT可以通过下面的等式1来定义：
ΔVT＝ΔQ/C耦合 (等式1)
其中，“ΔQ”表示单元晶体管210的浮栅FG处的电荷变化，而“C耦合”表示单元晶体管210的浮栅FG与选择晶体管220的选择栅极端子SG之间的电容值。如等式1所示，当浮栅FG处的电荷变化△Q恒定时，如果浮栅FG与选择栅极端子SG之间的电容值C耦合增大，则单元晶体管210的阈值电压变化△VT可以减小。与此相反，当浮栅FG处的电荷变化△Q恒定时，如果浮栅FG与选择栅极端子SG之间的电容值C耦合减小，则单元晶体管210的阈值电压变化△VT可以增大。
如上所述，在根据一个实施例的NVM单元中，在计算浮栅FG处诱生的耦合电压中所使用的单元耦合比可以根据施加给字线WL的偏置电压的极性而不同。由于单元晶体管210和选择晶体管220二者都使用N沟道MOS晶体管来实施，因此编程操作和读取操作可以通过施加正偏置电压给字线WL来执行。与此相反，擦除操作可以通过施加负偏置电压给字线WL来执行。相应地，用于计算编程操作或读取操作期间在浮栅FG处诱生的耦合偏置电压的单元耦合比可以与用于计算擦除操作期间在浮栅FG处诱生的耦合偏置电压的单元耦合比不同。具体地，由于在擦除操作期间，第一耦合电容器Cn和第二耦合电容器Cp二者都直接影响浮栅FG与选择栅极端子SG之间的耦合操作，因此图1中所示的NVM单元在擦除操作期间的单元耦合比可以高于图1中所示的NVM单元在编程操作或读取操作期间的单元耦合比。擦除操作可以通过带-带隧穿(band-to-band tunneling，BTBT)机制来实现。一般而言，在使用BTBT机制的擦除操作期间在浮栅处诱生特定电荷变化所花费的时间可以远长于在使用热电子注入(HEI)机制的编程操作期间在浮栅处诱生该特定电荷变化所花费的时间。例如，与使用HEI机制的编程操作相比，使用BTBT机制而执行的擦除操作可以花费大约100倍长的时间。然而，根据当前实施例，在擦除操作期间，第二耦合电容器Cp可以额外地影响浮栅FG与选择栅极端子SG之间的耦合操作来增大等式1的电容值C耦合。因此，可以减小获得相同的阈值电压变化△VT所花费的擦除时间。此外，在读取操作期间，在第一耦合电容器Cn和第二耦合电容器Cp中仅第一耦合电容器Cn可以影响浮栅FG与选择栅极端子SG之间的耦合操作以减小单元耦合比。结果，可以减小根据单元晶体管的阈值电压的变化的读取操作误差范围以抑制读取串扰现象。
图2是图示根据本公开的一个实施例的非易失性存储单元100的布局图。图3、图4和图5分别是沿图2的I-I’线、II-II’和III-III’线截取的剖视图。参见图2至图5，P型半导体区(例如，P型阱区104)可以设置在衬底102的上部中。沟槽隔离层106可以设置在衬底102的上部中以限定第一有源区111和第二有源区112。第一有源区111和第二有源区112可以设置在P型阱区104中。如图2中所示，在平面图中，第一有源区111可以具有沿第一方向延伸的条形，而在平面图中，第二有源区112可以具有方形。第二有源区112可以沿第一方向与第一有源区111间隔开。
第一N型结区131、第二N型结区132和第三N型结区133可以设置在第一有源区111中，而沿第一方向彼此间隔开。在一些实施例中，第一N型结区131和第三N型结区133可以分别对应于漏极区和源极区。第一N型结区131和第三N型结区133可以分别设置在第一有源区111的两端中。第二N型结区132可以设置在第一N型结区131与第三N型结区133之间。第二N型结区132可以通过第一沟道区141而沿第一方向与第一N型结区131间隔开。第二N型结区132可以通过第二沟道区142而沿第一方向与第三N型结区133间隔开。P型接触区134可以设置在第二有源区112中。第一N型结区131和第三N型结区133可以分别耦接到位线BL和源极线SL。P型接触区134可以接地。
浮栅152和选择栅极162可以与第一有源区111相交。在平面图中，浮栅152和选择栅极162中的每个都可以具有沿与第一方向相交的第二方向延伸的条形。浮栅152和选择栅极162可以沿第一方向彼此间隔开。浮栅152可以与第一有源区111的第一沟道区141交叠。选择栅极162可以与第一有源区111的第二沟道区142交叠。第一栅极绝缘层151可以设置在浮栅152与第一沟道区141之间。第二栅极绝缘层161可以设置在选择栅极162与第二沟道区142之间。浮栅152可以与其他元件电隔离。即，浮栅152不直接连接到其他元件。与此相反，选择栅极162可以耦接到字线WL。浮栅152和选择栅极162可以具有单个多晶硅结构，即，包括单个多晶硅层的单层多晶硅栅结构。即，浮栅152和选择栅极162可以包括相同的多晶硅层。浮栅152与选择栅极162之间的距离可以沿第二方向基本上不变。电介质层170可以设置在浮栅152与选择栅极162之间。
选择栅极162可以包括沿第二方向排列的N型选择栅极162N和P型选择栅极162P。N型选择栅极162N与P型选择栅极162P之间的边界可以位于沟槽隔离层106上，而与第一有源区间111隔开特定距离。N型选择栅极162N可以被设置为从N型选择栅极162N与P型选择栅极162P之间的边界延伸至第二沟道区142上。P型选择栅极162P可以从N型选择栅极162N与P型选择栅极162P之间的边界开始沿N型选择栅极162N的相反方向延伸。因此，在平面图中，N型选择栅极162N可以与第一有源区111相交以与第二沟道区142交叠，而P型选择栅极162P可以位于沟槽隔离层106上而不与第一有源区111交叠。如图5中所示，N型选择栅极162N沿第二方向的第一长度L1可以大于P型选择栅极162P沿第二方向的第二长度L2。N型选择栅极162N可以耦接到字线WL。因此，P型选择栅极162P可以经由N型选择栅极162N间接耦接到字线WL。P型选择栅极162P和N型选择栅极162N可以构成P-N二极管D1。P型选择栅极162P和N型选择栅极162N可以分别对应于P-N二极管D1的正极和负极。因此，如果正偏置电压被施加给字线WL，则P-N二极管D1可以反向偏置。在这种情况下，施加给字线WL的正偏置电压可以被传输至N型选择栅极162N，而不能被传输至P型选择栅极162P。与此相反，如果负偏置电压被施加给字线WL，则P-N二极管D1可以正向偏置。相应地，施加给字线WL的负偏置电压可以被传输至N型选择栅极162N和P型选择栅极162P二者。
浮栅152可以包括第一浮栅152A和第二浮栅152B。电介质层170可以包括第一电介质层170A和第二电介质层170B。第一浮栅152A和第一电介质层170A可以沿第一方向与N型选择栅极162N交叠。第二浮栅152B和第二电介质层170B可以沿第一方向与P型选择栅极162P交叠。因此，第一浮栅152A与第二浮栅152B之间的边界、第一电介质层170A与第二电介质层170B之间的边界以及N型选择栅极162N与P型选择栅极162P之间的边界可以位于与第一方向平行的直线上。横向层叠的第一浮栅152A、第一电介质层170A和N型选择栅极162N可以构成第一耦合电容器Cn。类似地，横向层叠的第二浮栅152B、第二电介质层170B和P型选择栅极162P可以构成第二耦合电容器Cp。因此，第一耦合电容器Cn和第二耦合电容器Cp可以构成总耦合电容器，所述总耦合电容器包括沿第一方向横向层叠的浮栅152、电介质层170和选择栅极162。
根据当前实施例的NVM单元100可以为用于实施图1中所示的等效电路图200的示例。第一N型结区131、第二N型结区132、第一沟道区141、第一栅极绝缘层151和浮栅152可以构成图1的单元晶体管210。第一N型结区131和第二N型结区132可以分别对应于单元晶体管210的漏极端子D和结端子J。浮栅152可以对应于图1中所示的单元晶体管210的浮栅FG。第二N型结区132、第三N型结区133、第二沟道区142、第二栅极绝缘层161和选择栅极162可以构成图1中所示的选择晶体管220。第三N型结区133可以对应于图1中所示的选择晶体管220的源极端子S。选择栅极162可以对应于图1中所示的选择晶体管220的选择栅极端子SG。
图6是图示根据本公开的一个实施例的非易失性存储单元的编程操作的剖视图，而图7是图示在图6中所示的非易失性存储单元的编程操作期间，选择栅极与浮栅之间的耦合机制的平面图。在图6中，与图3中所使用的相同的附图标记或标识符表示相同的元件。根据本实施例的编程操作可以通过使用热电子注入(HEI)机制来执行。参见图6，为了执行NVM单元(对应于图2至图5中所示的NVM单元100)的编程操作，可以施加正编程电压+Vpp给字线WL以及施加正编程位线电压+Vpb给位线BL。此外，可以施加地电压给源极线SL。在一些实施例中，正编程电压+Vpp和正编程位线电压+Vpb可以分别为大约+9伏和大约+4.5伏。当正编程电压+Vpp被施加给字线WL时，在第二N型结区132与第三N型结区133之间的第二沟道区142中可以形成反型层182。因此，选择晶体管220可以导通，以及施加给源极线SL的地电压可以经由反型层182而被传输至第二N型结区132。
如图7中所示，当正编程电压+Vpp经由字线WL而被施加给N型选择栅极162N时，P-N二极管D1可以反向偏置而表现为开路。因此，正编程电压+Vpp可以仅被施加给N型选择栅极162N而不能被传输至P型选择栅极162P。由于正编程电压+Vpp未传输至P型选择栅极162P，因此包括第二浮栅152B、第二电介质层170B和P型选择栅极162P的第二耦合电容器Cp不能影响浮栅152与选择栅极162之间的电耦合。因此，在编程操作期间，在无第二耦合电容器Cp的情况下，在浮栅152处诱生的耦合电压可以受到第一耦合电容器Cn(包括第一浮栅152A、第一电介质层170A和N型选择栅极162N)的影响，如图7中的方块310所示。即，在无第二耦合电容器Cp的情况下，在浮栅152处诱生的耦合电压可以通过正编程电压+Vpp以及与第一耦合电容器Cn相关的单元耦合比来确定。
再次参见图6，在以上针对编程操作的偏置条件下，在浮栅152处可以诱生正耦合编程电压+Vc1，且在第一N型结区131与第二N型结区132之间的第一沟道区141中可以形成反型层181。相应地，在邻近于第一结区131的反型层181中可以产生热电子，且由于通过浮栅152处诱生的正耦合编程电压+Vc1而创建的垂直电场的缘故，在反型层181中产生的热电子可以经由第一栅极绝缘层151而注入至浮栅152中。当热电子注入至浮栅152中时，NVM单元100可以被编程，且单元晶体管210的阈值电压可以变得大于执行编程操作之前的单元晶体管210的初始阈值电压。
图8是图示根据本公开的一个实施例的非易失性存储单元的擦除操作的剖视图。图9是图示在图8的非易失性存储单元的擦除操作期间，选择栅极与浮栅之间的耦合机制的平面图。在图8中，与图3中所使用的相同的附图标记或标识符表示相同的元件。根据本实施例的擦除操作可以通过带-带隧穿(BTBT)机制来实现。参见图8，为了执行NVM单元(对应于图2至图5中所示的NVM单元100)的擦除操作，可以施加负擦除电压-Vee给字线WL以及可以施加正擦除位线电压+Veb给位线BL。此外，可以施加地电压给源极线SL。在一些实施例中，负擦除电压-Vee和正擦除位线电压+Veb可以分别为大约-9伏和大约+6伏。当负擦除电压-Vee被施加给字线WL时，选择晶体管220可以关断。因此，第二N型结区132可以电浮置。
如图9中所示，当负擦除电压-Vee经由字线WL而被施加给N型选择栅极162N时，P-N二极管D1可以正向偏置而表现为短路。因此，负擦除电压-Vee可以被施加给N型选择栅极162N和P型选择栅极162P二者。因此，在擦除操作期间，在浮栅152处诱生的耦合电压可以受到第一耦合电容器Cn(包括第一浮栅152A、第一电介质层170A和N型选择栅极162N)以及第二耦合电容器Cp(包括第二浮栅152B、第二电介质层170B和P型选择栅极162P)的影响，如图9的方块310和320所示。即，在浮栅152处诱生的耦合电压可以通过负擦除电压-Vee以及与第一耦合电容器Cn和第二耦合电容器Cp相关的单元耦合比来确定。
再次参见图8，在以上针对擦除操作的偏置条件下，在浮栅152处可以诱生负耦合擦除电压-Vc2，而在第一N型结区131与第二N型结区132之间的第一沟道区141中不能形成反型层。由于正擦除位线电压+Veb经由位线BL而被施加给第一N型结区131，因此在第一沟道区141与第一N型结区131之间的结区中可以形成耗尽区。相应地，在第一沟道区141与第一N型结区131之间的结区中可以出现比该结区的材料的能带间隙大的深能带弯曲现象。结果，浮栅152中的电子可以通过隧穿机制而经由第一栅极绝缘层151注入至第一N型结区131中。当浮栅152中的电子注入至第一N型结区131中时，NVM单元100可以被擦除，且经擦除的单元晶体管210的阈值电压可以变得小于经编程的单元晶体管210的阈值电压。
图10时图示根据本公开的一个实施例的非易失性存储单元的读取操作的剖视图。在图10中，与图3中所使用的相同的附图标记或标识符表示相同的元件。参见图10，为了执行NVM单元(对应于图2至图5中所示的NVM单元100)的读取操作，可以施加正读取电压+Vrr给字线以及可以施加正读取位线电压+Vrb给位线BL。此外，可以施加地电压给源极线SL。正读取电压+Vrr可以小于具有编程态的单元晶体管210的阈值电压，且可以高于具有擦除态的单元晶体管210的阈值电压。在一些实施例中，正读取电压+Vrr和正读取位线+Vrb可以分别为大约+4伏和大约+1伏。当正读取电压+Vrr被施加给字线WL时，在第二N型结区132与第三N型结区133之间的第二沟道区142中可以形成反型层182。因此，选择晶体管220可以导通，且施加给源极线SL的地电压可以经由反型层182而传输至第二N型结区132。
当正读取电压+Vrr经由字线WL而被施加给N型选择栅极162N时，正读取电压+Vrr可以仅被施加给N型选择栅极162N而不能被传输至P型选择栅极162P，如参照图7所述。因此，在读取操作期间，在无第二耦合电容器Cp的情况下，在浮栅152处诱生的耦合电压可以受到第一耦合电容器Cn(包括第一浮栅152A、第一电介质层170A和N型选择栅极162N)的影响。即，在无第二耦合电容器Cp的情况下，在浮栅152处诱生的耦合电压可以通过正读取电压+Vrr以及与第一耦合电容器Cn相关的单元耦合比来确定。如果在上述针对读取操作的偏置条件下，在浮栅152处诱生正耦合读取电压+Vc3，则根据单元晶体管210的阈值电压而在第一沟道区141中形成或不形成反型层181。例如，如果单元晶体管210具有编程态，则在以上针对读取操作的偏置条件下，即使在浮栅152处诱生正耦合读取电压+Vc3，在第一沟道区141中也不会形成反型层。因此，没有电流可以流经位线BL和源极线SL。与此相反，如果单元晶体管210具有擦除态，则由于在以上针对读取操作的偏置条件下在浮栅152处诱生正耦合读取电压+Vc3，因此在第一沟道区141中可以形成反型层181。因此，特定电流可以流经位线BL和源极线SL。相应地，NVM单元100的状态(即，信息)可以通过感测流经位线BL的电流来读出。
图11是图示根据本公开的一个实施例的NVM单元阵列400的布局图。NVM单元阵列400可以包括位于两行和四列的交叉点处的多个单位单元而具有“2×4”矩阵形式。然而，图11中所示的NVM单元阵列400仅为合适的NVM单元阵列的示例。因此，在一些实施例中，NVM单元阵列400可以包括位于三行或更多行与五列或更多列的交叉点处的多个单位单元。参见图11，第一有源区411-10和第二有源区411-20可以设置在P型阱区404中。NVM单元阵列400的全部单位单元可以彼此共享P型阱区404。在NVM单元阵列400的编程操作、擦除操作和读取操作期间，P型阱区404可以接地。第一有源区411-10和第二有源区411-20中的每个可以具有沿第一方向延伸的条形。第一有源区411-10与第二有源区411-20可以沿与第一方向相交的第二方向彼此间隔开。第一方向与第二方向可以彼此垂直，如图11的实施例中所示。然而，本公开不受限于这种方式。
虽然在图11中未示出，但是第一有源区411-10和第二有源区411-20可以通过沟槽隔离层来限定。排列在第一行中的单位单元可以彼此共享第一有源区411-10，而排列在第二行中的单位单元可以彼此共享第二有源区411-20。
多个选择栅极462可以沿第一方向彼此间隔开。在平面图中，每个选择栅极462可以具有沿第二方向延伸的条形。因此，每个选择栅极462可以与第一有源区411-10和第二有源区411-20相交。每个选择栅极462可以耦接到排列在这些列中任意一列中的单位单元。每个选择栅极462可以被配置成包括成对的N型选择栅极462N和设置在该对N型选择栅极462N之间的P型选择栅极462P，他们都沿第二方向对齐。在每个选择栅极462中，成对的N型选择栅极462N中的一个选择栅极可以与第一有源区411-10交叠，而该对N型选择栅极462N中的另一个选择栅极可以与第二有源区411-20交叠。与第一有源区411-10交叠的N型选择栅极462N可以分别耦接到排列在第一行中的单位单元。类似地，与第二有源区411-20交叠的N型选择栅极462N可以分别耦接到排列在第二行中的单位单元。在每个选择栅极462中，由于P型选择栅极462P设置在成对的N型选择栅极462P之间，因此P型选择栅极462P可以不与第一有源区411-10和第二有源区411-20中的任意一个交叠。在每列中，P型选择栅极462P可以耦接到排列在第一行中的单位单元和排列在第二行中的单位单元二者。在每个选择栅极462中，N型选择栅极462N中的一个和P型选择栅极462P可以构成P-N二极管。设置在每列中的N型选择栅极462N可以耦接到字线WL1～WL4中的任意一个。
多个第一浮栅452-1可以排列在第一行中而沿第一方向彼此间隔开，而多个第二浮栅452-2可以排列在第二行中而沿第一方向彼此间隔开。设置在每列中的第一浮栅452-1和第二浮栅452-2可以沿第二方向以规则间隔间隔开。第一浮栅452-1可以与第一有源区411-10相交而与选择栅极462平行。虽然在图11中未示出，但是在排列在第一行中的每个单位单元中，电介质层可以设置在彼此相邻的第一浮栅452-1与选择栅极462之间。因此，第一浮栅452-1、选择栅极462以及其间的电介质层可以构成耦合电容器。第二浮栅452-2可以与第二有源区411-20相交而与选择栅极462平行。虽然在图11中未示出，但是在排列在第二行中的每个单位单元中，电介质层也可以设置在彼此相邻的第二浮栅452-2与选择栅极462之间。因此，第二浮栅452-2、选择栅极462和其间的电介质层可以构成耦合电容器。
每个单位单元UNIT CELL可以包括设置在第一有源区411-10或第二有源区411-20中的第一N型结区431、第二N型结区432和第三N型结区433。第二N型结区432可以设置在选择栅极462与第一浮栅452-1或第二浮栅452-2之间的第一有源区411-10或第二有源区411-20中。第一N型结区431可以设置在第一浮栅452-1或第二浮栅452-2的与第二N型结区432相反的侧壁相邻的第一有源区411-10或第二有源区411-20中，而第三N型结区433可以设置在选择栅极462的与第二N型结区432相反的侧壁相邻的第一有源区411-10或第二有源区411-20中。第一有源区411-10中的第一N型结区431和第三N型结区433可以分别耦接到第一位线BL1和第一源极线SL1。第二有源区411-20中的第一N型结区431和第三N型结区433可以分别耦接到第二位线BL2和第二源极线SL2。
图12是图示根据本公开的一个实施例的NVM单元阵列的等效电路图500。参见图12，等效电路图500可以包括位于“2×4”矩阵形式的两行和四列的交叉点处的多个单位单元611～614和621～624。然而，图12中所示的等效电路图500仅为适合于各种NVM单元阵列的等效电路图的示例。因此，在一些实施例中，等效电路图500可以包括位于三行或更多行与五列或更多列的交叉点处的多个单位单元。行可以通过位线BL1和BL2或源极线SL1和SL2来区分，而列可以通过字线WL1～WL4来区分。多个单位单元611～614和621～624可以具有相同的配置。例如，位于第一行与第一列的交叉点处的单位单元611可以包括单元晶体管510-11和选择晶体管520-11。单元晶体管510-11和选择晶体管520-11中的每个可以通过使用N沟道MOS晶体管来实施。单元晶体管510-11可以具有浮栅FG、结端子J和漏极端子D。选择晶体管520-11可以具有选择栅极端子SG、结端子J和源极端子S。选择晶体管520-11的源极端子S(也称作单位单元611的源极端子S)和单元晶体管510-11的漏极端子D(也称作单位单元611的漏极端子D)可以分别耦接到第一源极线SL1和第一位线BL1。结端子J可以电隔离而具有浮置状态。选择栅极端子SG可以耦接到第一字线WL1。第一耦合电容器Cn和第二耦合电容器Cp可以并联耦接在浮栅FG与选择栅极端子SG之间。P-N二极管D1可以耦接在选择栅极端子SG与第二耦合电容器Cp之间。P-N二极管D1的正极和负极可以分别耦接到第二耦合电容器Cp和选择栅极端子SG。
排列在第一行中的单位单元611～614的各个源极端子S可以共同耦接到第一源极线SL1。排列在第一行中的单位单元611～614的各个漏极端子D可以共同耦接到第一位线BL1。排列在第二行中的单位单元621～624的各个源极端子S可以共同耦接到第二源极线SL2。排列在第二行中的单位单元621～624的各个漏极端子D可以共同耦接到第二位线BL2。排列在第一列中的单位单元611和621的各个选择栅极端子SG可以共同耦接到第一字线WL1。排列在第二列中的单位单元612和622的各个选择栅极端子SG可以共同耦接到第二字线WL2。排列在第三列中的单位单元613和623的各个选择栅极端子SG可以共同耦接到第三字线WL3，而排列在第四列中的单位单元614和624的各个选择栅极端子SG可以共同耦接到第四字线WL4。
图13是图示根据本公开的一个实施例的NVM单元阵列500中的多个单位单元611-624之中的选中单位单元611的编程操作的等效电路图。在图13中，与图12中所使用的相同的附图标记或标识符表示相同的元件。参见图13，为了对位于第一行与第一列的交叉点处的单位单元611编程，可以施加正编程电压+Vpp给连接到选中单位单元611的第一字线WL1，而剩余的字线WL2、WL3和WL4可以接地。此外，可以分别施加正编程位线电压+Vpb和地电压给连接到选中单位单元611的第一位线BL1和第一源极线SL1。剩余的位线BL2和剩余的源极线SL2可以接地。施加给第一字线WL1的正编程电压+Vpp可以被传输至选择晶体管520-11的选择栅极端子SG以使选择晶体管520-11导通。如果正编程电压+Vpp被传输至选择栅极端子SG，则由于第一字线WL1与浮栅FG之间的第一耦合电容器Cn的存在，在单元晶体管510-11的浮栅FG处可以诱生正耦合电压。在这种情况下，选中单位单元611的P-N二极管D1可以反向偏置以提供开路。在以上偏置条件下，单元晶体管510-11可以通过热电子注入(HEI)机制来编程。
考虑未选中的单位单元(例如，与选中单位单元611共享第一位线BL1和第一源极线SL1、位于第一行与第二列的交叉点处的单位单元612)，第二字线WL2可以接地以关断选择晶体管520-12，以及在单元晶体管510-12的浮栅FG处可以诱生与大约地电压相对应的耦合电压。这归因于全部单元晶体管的体区相对应的P型阱区接地，如参照图11所述。因此，对单位单元612的编程被禁止。考虑未选中的单位单元(例如，与选中单位单元611共享第一字线WL1、位于第二行与第一列的交叉点处的单位单元621)，由于正编程电压+Vpp被施加给第一字线WL1，因此在单元晶体管510-21的浮栅FG处可以诱生正耦合电压。因此，单元晶体管510-21和选择晶体管520-21二者都可以导通。然而，由于在第二位线BL2与第二源极线SL2之间不存在电势差，因此在单元晶体管510-21中不会产生热电子。相应地，对单位单元621的编程被禁止。
图14是图示根据本公开的一个实施例的NVM单元阵列500中的选中单位单元611的擦除操作的等效电路图。在图14中，与图12中所使用的相同的附图标记或标识符表示相同的元件。参见图14，为了选择性地擦除位于第一行与第一列的交叉点处的单位单元611，可以施加负擦除电压-Vee给连接到选中单位单元611的第一字线WL1。剩余的字线WL2、WL3和WL4可以接地。此外，可以分别施加正擦除位线电压+Veb和地电压给连接到选中单位单元611的第一位线BL1和第一源极线SL1。剩余的位线BL2和剩余的源极线SL2可以接地。通过经由第一字线WL1而施加负擦除电压-Vee给选择晶体管520-11的选择栅极端子SG，选中单位单元611的P-N二极管D1可以正向偏置而提供短路。因此，单元晶体管510-11的浮栅FG可以经由第一耦合电容器Cn和第二耦合电容器Cp二者而耦接到第一字线WL1，以及在单元晶体管510-11的浮栅FG处可以诱生负耦合电压。在这种情况下，单元晶体管510-11可以通过带-带隧穿(BTBT)机制来擦除，带-带隧穿机制归因于浮栅FG处诱生的负耦合电压与施加给第一位线BL1的正擦除位线电压+Veb之间的电压差。
考虑未选中的单位单元(例如，与选中单位单元611共享第一位线BL1和第一源极线SL1、位于第一行与第二列的交叉点处的单位单元612)，第二字线WL2可以接地以关断选择晶体管520-12，以及在单元晶体管510-12的浮栅FG处可以诱生与大约地电压相对应的耦合电压。这归因于与全部单元晶体管的体区相对应的P型阱区接地，如参照图11所述。因此，单元晶体管510-12的浮栅FG与第一位线BL1之间的电压差可以仅对应于正擦除位线电压+Veb。与正擦除位线电压+Veb相对应的此电压差太小而不能在单元晶体管510-12中引起BTBT现象。相应地，单位单元612的擦除被禁止。考虑未选中的单位单元(例如，与选中单位单元611共享第一字线WL1、位于第二行与第一列的交叉点处的单位单元621)，由于负擦除电压-Vee被施加给第一字线WL1，因此在单元晶体管510-21的浮栅FG处可以诱生负耦合电压。然而，由于第二位线BL2接地，因此单元晶体管510-21的浮栅FG与第二位线BL2之间的电压差可以仅对应于负擦除电压-Vee。与负擦除电压-Vee相对应的此电压差太小而不能在单元晶体管510-21中引起BTBT现象。相应地，单位单元621的擦除被禁止。
虽然图14图示了多个单位单元之中的任意一个(例如，位于第一行与第一列的交叉点处的单位单元611)被选择性擦除的示例，但是如果需要的话，全部的多个单位单元可以被批量擦除。为了执行批量擦除操作，可以施加负擦除电压-Vee给全部字线WL1～WL4，以及可以施加正擦除位线电压+Veb给全部位线BL1和BL2。此外，全部源极线SL1和SL2可以接地。在以上偏置条件下，多个单位单元的全部单元晶体管可以通过BTBT机制来批量擦除。
图15是图示根据本公开的一个实施例的NVM单元阵列中的选中单位单元的读取操作的等效电路图。在图15中，与图12中所使用的相同的附图标记或标识符表示相同的元件。参见图15，为了选择性地读出位于第一行与第一列的交叉点处的单位单元611中储存的信息，可以施加正读取电压+Vrr给连接到选中单位单元611的第一字线WL1，而剩余的字线WL2、WL3和WL4可以接地。此外，可以分别施加正读取位线电压+Vrb和地电压给连接到选中单位单元611的第一位线BL1和第一源极线SL1。剩余的位线BL2和剩余的源极线SL2可以接地。
当正读取电压+Vrr被施加给第一字线WL1时，选择晶体管520-11可以导通，以及在单元晶体管510-11的浮栅FG处可以通过第一字线WL1与浮栅FG之间的第一耦合电容器Cn的耦合操作而诱生正耦合电压。在这种情况下，选中单位单元611的P-N二极管D1可以反向偏置以提供开路。因此，选中单位单元611的第二耦合电容器Cp不影响第一字线WL1与浮栅FG之间的耦合操作。当在单元晶体管510-11的浮栅FG处诱生正耦合电压时，单元晶体管510-11可以根据单元晶体管510-11的阈值电压而导通或关断。例如，如果单元晶体管510-11具有编程态，则在以上读取偏置条件下单元晶体管510-11可以关断。与此相反，如果单元晶体管510-11具有擦除态，则在以上读取偏置条件下单元晶体管510-11可以导通。如果单元晶体管510-11关断，则无电流流经第一位线BL1和第一源极线SL1。然而，如果单元晶体管510-11导通，电流可以因第一位线BL1与第一源极线SL1之间的电势差而流经第一位线BL1和第一源极线SL1。相应地，单元晶体管510-11的信息可以通过感测流经第一位线BL1和第一源极线SL1的电流来读出。
考虑未选中的单位单元(例如，与选中单位单元611共享第一位线BL1和第一源极线SL1、位于第一行与第二列的交叉点处的单位单元612)，由于第二字线WL2接地，因此单位单元612的单元晶体管510-12和选择晶体管520-12二者都可以关断。因此，无电流流经单位单元612，且单位单元612不影响选中单位单元611的读取操作。
图16是根据本公开的另一实施例的NVM单元2000的等效电路图。参见图16，NVM单元2000可以被配置成包括单元晶体管2100和选择晶体管2200。在一些实施例中，单元晶体管2100和选择晶体管2200中的每个可以被实施成具有N沟道MOS晶体管的结构。单元晶体管2100可以具有浮栅FG和耦接到位线BL的漏极端子D。选择晶体管2200可以具有耦接到读取/擦除字线WL_RE和编程字线WL_P二者的选择栅极端子SG以及耦接到源极线SL的源极端子S。当读取/擦除字线WL_RE可以直接耦接到选择栅极端子SG时，编程字线WL_P可以经由P-N二极管D1耦接到选择栅极端子SG。单元晶体管2100和选择晶体管2200可以彼此共享结端子J，而结端子J可以对应于单元晶体管2100的源极端子以及选择晶体管2200的漏极端子。第一耦合电容器Cn可以存在于选择栅极端子SG与浮栅FG之间。第一耦合电容器Cn的两个电极可以经由第一连接线2310而分别连接到选择栅极端子SG和浮栅FG。P-N二极管D1和第二耦合电容器Cp可以串联耦接在选择栅极端子SG与浮栅FG之间。P-N二极管D1和第二耦合电容器Cp可以经由第二连接线2320而分别连接到选择栅极端子SG和浮栅FG。第一连接线2310和第二连接线2320可以并联耦接在选择栅极端子SG与浮栅FG之间。因此，第一耦合电容器Cn和第二耦合电容器Cp也可以并联耦接在选择栅极端子SG与浮栅FG之间。第一耦合电容器Cn的电容值可以与第二耦合电容器Cp的电容值不同。第一耦合电容器Cn可以具有比第二耦合电容器Cp的电容大的电容。P-N二极管D1的正极可以连接到第二耦合电容器Cp和编程字线WL_P，而P-N二极管D1的负极可以连接到读取/擦除字线WL_RE。
如果具有特定电压的正偏置被施加给读取/擦除字线WL_RE，则P-N二极管D1可以反向偏置以提供具有开路的第二连接线2320。因此，可以通过第一耦合电容器Cn而在浮栅FG处诱生具有特定电压的耦合偏置。在这种情况下，浮栅FG处诱生的耦合电压可以受到与第一耦合电容器Cn相关而与第二耦合电容器Cp无关的第一耦合比的影响。与此相反，如果具有特定电压的正偏置被施加给编程字线WL_P或具有特定电压的负偏置被施加给读取/擦除字线WL_RE，则正向偏置可以被施加给P-N二极管D1以提供第二耦合电容器Cp与读取/擦除字线WL_RE之间的短路。因此，可以通过第一耦合电容器Cn和第二耦合电容器Cp二者而在浮栅FG处诱生具有特定电压的耦合偏置。在这种情况下，除了与第一耦合电容器Cn相关的第一耦合比以外，浮栅FG处诱生的耦合电压还可以受到与第二耦合电容器Cp相关的第二耦合比的影响。
如上所述，根据图16中所示的当前实施例，用于计算编程操作或擦除操作期间在浮栅FG处诱生的耦合偏置电压的单元耦合比可以与用于计算读取操作期间在浮栅FG处诱生的耦合偏置电压的单元耦合比不同。由于单元晶体管2100和选择晶体管2200二者都通过使用N沟道MOS晶体管来实施，因此编程操作可以通过施加正偏置电压给编程字线WL_P来执行，而读取操作可以通过施加正偏置电压给读取/擦除字线WL_RE来执行。与此相反，擦除操作可以通过施加负偏置电压给读取/擦除字线WL_RE来执行。因此，在计算编程操作或擦除操作期间在浮栅FG处诱生的耦合偏置电压中所使用的单元耦合比可以与在计算读取操作期间在浮栅FG处诱生的耦合偏置电压中所使用的单元耦合比不同。具体地，在编程操作或擦除操作期间，第一耦合电容器Cn和第二耦合电容器Cp二者都直接影响浮栅FG与选择栅极端子SG之间的耦合操作而使图16中所示的NVM单元的单元耦合比最大。与此相反，在读取操作期间，在第一耦合电容器Cn和第二耦合电容器Cp中仅第一耦合电容器Cn影响浮栅FG与选择栅极端子SG之间的耦合操作而减小了图16中所示的NVM单元的单元耦合比。在下文中将更充分地描述根据当前实施例的NVM单元的配置和各种操作。
图17是图示根据本公开的另一实施例的NVM单元1000的布局图。图18、图19和图20分别是沿图17的IV-IV’线、V-V’线和VI-VI’线截取的剖视图。参见图17至图20，P型半导体区(例如，P型阱区1040)可以设置在衬底1020的上部中。沟槽隔离层1060可以设置在衬底1020的上部中以限定第一有源区1110和第二有源区1120。第一有源区1110和第二有源区1120可以设置在P型阱区1040中。在平面图中，第一有源区1110可以具有沿第一方向延伸的条形。在平面图中，第二有源区1120可以具有方形。第二有源区1120可以沿第一方向与第一有源区1110间隔开。
首先，第一N型结区1310、第二N型结区1320和第三N型结区1330可以设置在第一有源区1110中而沿第一方向彼此间隔开。在一些实施例中，第一N型结区1310和第三N型结区1330可以分别对应于漏极区和源极区。第一N型结区1310和第三N型结区1330可以分别设置在第一有源区1110的两端中。第二N型结区1320可以设置在第一N型结区1310与第三N型结区1330之间。第二N型结区1320可以通过第一沟道区1410而沿第一方向与第一N型结区1310间隔开。第二N型结区1320可以通过第二沟道区1420而沿第一方向与第三N型结区1330间隔开。P型接触区1340可以设置在第二有源区1120中。第一N型结区1310和第三N型结区1330可以分别耦接到位线BL和源极线SL。P型接触区1340可以接地。
浮栅1520和选择栅极1620可以与第一有源区1110相交。在平面图中，浮栅1520和选择栅极1620中的每个可以具有沿与第一方向相交的第二方向延伸的条形。第一方向和第二方向可以彼此垂直。浮栅1520和选择栅极1620可以沿第一方向彼此间隔开。浮栅1520可以与第一有源区1110的第一沟道区1410交叠。选择栅极1620可以与第一有源区1110的第二沟道区1420交叠。第一栅极绝缘层1510可以设置在浮栅1520与第一沟道区1410之间。第二栅极绝缘层1610可以设置在选择栅极1620与第二沟道区1420之间。浮栅1520可以与其他元件电隔离。即，浮栅1520不直接连接到其他元件。与此相反，选择栅极1620可以耦接到编程字线WL_P和读取/擦除字线WL_RE二者。浮栅1520和选择栅极1620可以具有单个多晶硅结构，即，包括单个多晶硅层的单层多晶硅栅结构。即，浮栅1520和选择栅极1620可以包括相同的多晶硅层。浮栅1520与选择栅极1620之间的距离可以沿第二方向基本上不变。电介质层1700可以设置在浮栅1520与选择栅极1620之间。
选择栅极1620可以包括沿第二方向排列的N型选择栅极1620N和P型选择栅极1620P。N型选择栅极1620N与P型选择栅极1620P之间的边界可以位于沟槽隔离层1060上而与第一有源区1110间隔开特定距离。N型选择栅极1620N可以从N型选择栅极1620N与P型选择栅极1620P之间的边界开始延伸至第二沟道区1420上。P型选择栅极1620P可以从N型选择栅极1620N与P型选择栅极1620P之间的边界沿N型选择栅极1620N的相反方向延伸。因此，在平面图中，N型选择栅极1620N可以与第一有源区1110相交以与第二沟道区1420交叠，而P型选择栅极1620P可以位于沟槽隔离层1060上而不与第一有源区1110交叠。如图20中所示，N型选择栅极1620N沿第二方向的第一长度L1可以大于P型选择栅极1620P沿第二方向的第二长度L2。P型选择栅极1620P可以耦接到编程字线WL_P。N型选择栅极1620N可以耦接到读取/擦除字线WL_RE。P型选择栅极1620P和N型选择栅极1620N可以构成P-N二极管D1。P型选择栅极1620P和N型选择栅极1620N可以分别对应于P-N二极管D1的正极和负极。因此，P型选择栅极1620P可以直接从编程字线WL_P接收具有特定电压水平的偏置信号，而N型选择栅极1620N可以直接从读取/擦除字线WL_RE接收具有另一特定电压水平的另一偏置信号。如果正偏置电压被施加给读取/擦除字线WL_RE，则P-N二极管D1可以反向偏置。在这种情况下，施加给读取/擦除字线WL_RE的正偏置电压可以被传输至N型选择栅极1620而不能被传输至P型选择栅极1620P。与此相反，如果正偏置电压被施加给编程字线WL_P，则P-N二极管D1可以正向偏置。相应地，施加给编程字线WL_P的正偏置电压可以被传输至N型选择栅极1620N和P型选择栅极1620P二者。
浮栅1520可以包括第一浮栅1520A和第二浮栅1520B。电介质层1700可以包括第一电介质层1700A和第二电介质层1700B。第一浮栅1520A和第一电介质层1700A可以沿第一方向与N型选择栅极1620N交叠。第二浮栅1520B和第二电介质层1700B可以沿第一方向与P型选择栅极1620P交叠。因此，第一浮栅1520A与第二浮栅1520B之间的边界、第一电介质层1700A与第二电介质层1700B之间的边界以及N型选择栅极1620N与P型选择栅极1620P之间的边界可以位于与第一方向平行的直线上。横向层叠的第一浮栅1520A、第一电介质层1700A和N型选择栅极1620N可以构成第一耦合电容器Cn。类似地，横向层叠的第二浮栅1520B、第二电介质层1700B和P型选择栅极1620P可以构成第二耦合电容器Cp。因此，第一耦合电容器Cn和第二耦合电容器Cp可以构成包括沿第一方向横向层叠的浮栅1520、电介质层1700和选择栅极1620的总耦合电容器。
根据当前实施例的NVM单元1000可以为用于实施图16中所示的NVM单元2000的等效电路图的示例。第一N型结区1310、第二N型结区1320、第一沟道区1410、第一栅极绝缘层1510以及浮栅1520可以构成图16的单元晶体管2100。第一N型结区1310和第二N型结区1320可以分别对应于单元晶体管2100的漏极端子D和结端子J。浮栅1520可以对应于图16中所示的单元晶体管2100的浮栅FG。第二N型结区1320、第三N型结区1330、第二沟道区1420、第二栅极绝缘层1610以及选择栅极1620可以构成图16中所示的选择晶体管2200。第三N型结区1330可以对应于图16中所示的选择晶体管2200的源极端子S。选择栅极1620可以对应于图16中所示的选择晶体管2200的选择栅极端子SG。
图21和图22分别是沿图17的IV-IV’线和V-V’线截取的剖视图，图示了根据本公开的另一实施例的NVM单元的编程操作。图23是图示在图21和图22中所示的NVM单元的编程操作期间，选择栅极与浮栅之间的耦合机制的平面图。根据当前实施例的编程操作可以通过热电子注入(HEI)机制来实现。参见图21和图22，为了执行NVM单元的编程操作，可以施加正编程电压+Vpp给编程字线WL_P以及可以施加正编程位线电压+Vpb给位线BL。此外，可以施加地电压给源极线SL以及读取/擦除字线WL_RE可以电浮置。在一些实施例中，正编程电压+Vpp和正编程位线电压+Vpb分别可以为大约+8伏和大约+4伏。当正编程电压+Vpp被施加给编程字线WL_P时，在第二N型结区1320与第三N型结区1330之间的第二沟道区1420中可以形成反型层1820。因此，选择晶体管2200可以导通，且施加给源极线SL的地电压可以经由反型层1820而被传输至第二N型结区1320。
如图23中所示，当正编程电压+Vpp经由编程字线WL_P而被施加给P型选择栅极1620P且读取/擦除字线WL_RE电浮置时，P-N二极管D1可以正向偏置而表现为短路。因此，施加给编程字线WL_P的正编程电压+Vpp可以被传输至P型选择栅极1620P和N型选择栅极1620N二者。因此，在编程操作期间，浮栅1520处诱生的耦合电压可以受到第一耦合电容器Cn和第二耦合电容器Cp的影响，所述第一耦合电容器Cn包括第一浮栅1520A、第一电介质层1700A和N型选择栅极1620N，所述第二耦合电容器Cp包括第二浮栅1520B、第二电介质层1700B和P型选择栅极1620P，如图23的方块3100和3200所示。即，浮栅1520处诱生的耦合电压可以通过正编程电压+Vpp以及与第一耦合电容器Cn和第二耦合电容器Cp相关的单元耦合比来确定。
再次参见图21和图22，在以上针对编程操作的偏置条件下在浮栅1520处可以诱生正耦合编程电压+Vc1，以及在第一N型结区1310与第二N型结区1320之间的第一沟道区1410中可以形成反型层1810。相应地，在邻近于第一结区1310的反型层1810中可以产生热电子，且由于通过浮栅1520处诱生的正耦合编程电压+Vc1而创建的垂直电场的缘故，反型层1810中产生的热电子可以经由第一栅极绝缘层1510而注入至浮栅1520中。当热电子注入至浮栅1520中时，NVM单元1000可以被编程，且单元晶体管2100的阈值电压可以变得大于执行编程操作之前单元晶体管2100的初始阈值电压。
图24是沿图17的IV-IV’线截取的剖视图，图示了根据本公开的另一实施例的NVM单元的擦除操作，而图25是图示在NVM单元的擦除操作期间，选择栅极与浮栅之间的耦合机制的平面图。根据当前实施例的擦除操作可以通过带-带隧穿(BTBT)机制来实现。参见图24，为了执行NVM单元的擦除操作，可以施加负擦除电压-Vee给读取/擦除字线WL_RE，以及可以施加正擦除位线电压+Veb给位线BL。此外，可以施加地电压给源极线SL，且编程字线WL_P可以电浮置。在一些实施例中，负擦除电压-Vee和正擦除位线电压+Veb可以分别为大约-8伏和大约+5伏。当负擦除电压-Vee被施加给读取/擦除字线WL_RE时，选择晶体管2200可以关断。因此，第二N型结区1320可以电浮置。
如图25中所示，当负擦除电压-Vee经由读取/擦除字线WL_RE而被施加给N型选择栅极1620N且编程字线WL_P电浮置时，P-N二极管D1可以正向偏置而表现为短路。因此，负擦除电压-Vee可以被施加给N型选择栅极1620N和P型选择栅极1620P二者。相应地，在擦除操作期间，浮栅1520处诱生的耦合电压可以受到第一耦合电容器Cn和第二耦合电容器Cp的影响，所述第一耦合电容器Cn包括第一浮栅1520A、第一电介质层1700A和N型选择栅极1620N，所述第二耦合电容器Cp包括第二浮栅1520B、第二电介质层1700B和P型选择栅极1620P，如图25的方块3100和3200所示。即，浮栅1520处诱生的耦合电压可以通过负擦除电压-Vee以及与第一耦合电容器Cn和第二耦合电容器Cp相关的单元耦合比来确定。
再次参见图24，在以上针对擦除操作的偏置条件下浮栅1520处可以诱生负耦合擦除电压-Vc2，且在第一N型结区1310与第二N型结区1320之间的第一沟道区1410中不会形成反型层。由于正擦除位线电压+Veb经由位线BL而被施加给第一N型结区1310，因此在第一沟道区1410与第一N型结区1310之间的结区中可以形成耗尽区。相应地，在第一沟道区1410与第一N型结区1310之间的结区中可以出现比该结区的材料的能带间隙大的深能带弯曲现象。结果，浮栅1520中的电子可以通过隧穿机制而经由第一栅极绝缘层1510注入至第一N型结区1310中。当浮栅1520中的电子注入至第一N型结区1310中时，NVM单元1000可以被擦除，且经擦除的单元晶体管2100的阈值电压可以变得小于经编程的单元晶体管2100的阈值电压。
图26是沿图17的IV-IV’线截取的剖视图，图示了根据本公开的另一实施例的NVM单元的读取操作，而图27是图示在NVM单元的读取操作期间，选择栅极与浮栅之间的耦合机制的平面图。参见图26，为了执行NVM单元的读取操作，可以施加正读取电压+Vrr给读取/擦除字线WL_RE，以及可以施加正读取位线电压+Vrb给位线BL。此外，可以施加地电压给源极线SL，且编程字线WL_P可以电浮置。正读取电压+Vrr可以小于具有编程态的单元晶体管2100的阈值电压，且可以大于具有擦除态的单元晶体管2100的阈值电压。在一些实施例中，正读取电压+Vrr和正读取位线电压+Vrb可以分别为大约+3.3伏和大约+1伏。当正读取电压+Vrr被施加给读取/擦除字线WL_RE时，在第二N型结区1320与第三N型结区1330之间的第二沟道区1420中可以形成反型层1820。因此，选择晶体管2200可以导通，且施加给源极线SL的地电压可以经由反型层1820而被传输至第二N型结区1320。
如图27中所示，当正读取电压+Vrr经由读取/擦除字线WL_RE而被施加给N型选择栅极1620N且编程字线WL_P电浮置时，P-N二极管D1可以反向偏置而表现为开路。因此，正读取电压+Vrr可以仅被施加给N型选择栅极1620N，而不能被传输至P型选择栅极1620P。相应地，在读取操作期间，在无第二耦合电容器Cp的情况下，浮栅1520处诱生的耦合电压可以受到包括第一浮栅1520A、第一电介质层1700A和N型选择栅极1620N的第一耦合电容器Cn的影响。即，在无第二耦合电容器Cp的情况下，浮栅1520处诱生的耦合电压可以通过正读取电压+Vrr以及与第一耦合电容器Cn相关的单元耦合比来确定。
如果在以上针对读取操作的偏置条件下在浮栅1520处诱生正耦合读取电压+Vc3，则在第一沟道区1410中是否可以形成反型层1810取决于单元晶体管2100的阈值电压。例如，如果单元晶体管2100具有编程态，则在以上针对读取操作的偏置条件下即使在浮栅1520处诱生正耦合读取电压+Vc3，在第一沟道区1410中也会不形成反型层。因此，无电流流经位线BL和源极线SL。与此相反，如果单元晶体管2100具有擦除态，则在以上针对读取操作的偏置条件下由于在浮栅1520处诱生正耦合读取电压+Vc3，因此在第一沟道区1410中可以形成反型层1810。因此，特定电流可以流经具有正读取位线电压+Vrb的电压水平的位线BL和具有地电压的源极线SL。相应地，NVM单元1000的状态(即，信息)可以通过感测流经位线BL的电流来读出。
图28是图示根据本公开的另一实施例的NVM单元阵列4000的布局图。NVM单元阵列4000可以包括位于两行与四列的交叉点处的多个单位单元UNIT CELL而具有“2×4”矩阵形式。然而，图28中所示的NVM单元阵列4000仅为合适的NVM单元阵列的示例。因此，在一些实施例中，NVM单元阵列4000可以包括位于三行或更多个行与五列或更多列的交叉点处的多个单位单元。参见图28，第一有源区4110-10和第二有源区4110-20可以设置在P型阱区4040中。NVM单元阵列4000的全部单位单元可以彼此共享P型阱区4040。在NVM单元阵列4000的编程操作、擦除操作和读取操作期间，P型阱区4040可以接地。第一有源区4110-10和第二有源区4110-20中的每个可以具有沿第一方向延伸的条形。第一有源区4110-10和第二有源区4110-20可以沿与第一方向相交的第二方向彼此间隔开。第一方向和第二方向可以基本上彼此垂直，如图28中所示。然而，本公开不限于这种方式。虽然在图28中未示出，但是第一有源区4110-10和第二有源区4110-20可以通过沟槽隔离层来限定。排列在第一行中的单位单元UNIT CELL可以彼此共享第一有源区4110-10，而排列在第二行中的单位单元UNIT CELL可以彼此共享第二有源区4110-20。
多个选择栅极4620可以沿第一方向彼此间隔开。在平面图中，每个选择栅极4620可以具有沿第二方向延伸的条形。因此，每个选择栅极4620可以与第一有源区4110-10和第二有源区4110-20相交。每个选择栅极4620可以耦接到排列在这些列中任意一列中的单位单元。每个选择栅极4620可以被配置成包括成对的N型选择栅极4620N和设置在沿第二方向排列的该对N型选择栅极4620N之间的P型选择栅极4620P。在每个选择栅极4620中，成对的N型选择栅极4620N中的一个可以与第一有源区4110-10交叠，而该对N型选择栅极4620N中的另一个可以与第二有源区4110-20交叠。与第一有源区4110-10交叠的N型选择栅极4620N可以分别耦接到排列在第一行中的单位单元。类似地，与第二有源区4110-20交叠的N型选择栅极4620N可以分别耦接到排列在第二行中的单位单元。在每个选择栅极4620中，由于P型选择栅极4620P设置在成对的N型选择栅极4620N之间，因此P型选择栅极4620P可以不与第一有源区4110-10和第二有源区4110-20中的任意一个交叠。在每列中，P型选择栅极4620P可以耦接到排列在第一行中的单位单元和排列在第二行中的单位单元二者。在每个选择栅极4620中，N型选择栅极4620N中的一个和P型选择栅极4620P可以构成P-N二极管。设置在每列中的P型选择栅极4620P可以耦接到编程字线WL_P1～WL_P4中的任意一个。设置在每列中的N型选择栅极4620N可以耦接到读取/擦除字线WL_RE1～WL_RE4中的任意一个。
多个第一浮栅4520-1可以排列在第一行中而沿第一方向彼此间隔开。多个第二浮栅4520-2可以排列在第二行中而沿第一方向彼此间隔开。设置在每列中的第一浮栅4520-1和第二浮栅4520-2可以沿第二方向彼此间隔开。第一浮栅4520-1可以与第一有源区4110-10相交而与选择栅极4620平行。虽然在图28中未示出，但是在排列于第一行中的每个单位单元中，电介质层可以设置在彼此邻近的第一浮栅4520-1与选择栅极4620之间。因此，第一浮栅4520-1、选择栅极4620以及其间的电介质层可以构成耦合电容器。第二浮栅4520-2可以与第二有源区4110-20相交而与选择栅极4620平行。虽然在图28中未示出，但是在排列于第二行中的每个单位单元中，电介质层也可以设置在彼此邻近的第二浮栅4520-2与选择栅极4620之间。因此，第二浮栅4520-2、选择栅极4620以及其间的电介质层可以构成耦合电容器。
每个单位单元可以包括设置在第一有源区4110-10或第二有源区4110-20中的第一N型结区4310、第二N型结区4320和第三N型结区4330。第二N型结区4320可以设置在选择栅极4620与第一浮栅4520-1或第二浮栅4520-2之间的第一有源区4110-10或第二有源区4110-20中。第一N型结区4310可以设置在与第一浮栅4520-1或第二浮栅4520-2的与第二N型结区4320相反的侧壁相邻的第一有源区4110-10或第二有源区4110-20中，而第三N型结区4330可以设置在与选择栅极4620的与第二N型结区4320相反的侧壁相邻的第一有源区4110-10或第二有源区4110-20中。第一有源区4110-10中的第一N型结区4310和第三N型结区4330可以分别耦接到第一位线BL1和第一源极线SL1。第二有源区4110-20中的第一N型结区4310和第三N型结区4330可以分别耦接到第二位线BL2和第二源极线SL2。
图29是图示根据本公开的另一实施例的NVM单元阵列5000的等效电路图。参见图29，NVM单元阵列5000的等效电路图可以包括位于两行与四列的交叉点处的多个单位单元6110～6140和6210～6240而具有“2×4”矩阵形式。然而，图29中所示的NVM单元阵列5000的等效电路图仅为用于各种NVM单元阵列的合适等效电路图的示例。因此，在一些实施例中，NVM单元阵列5000的等效电路图可以包括位于三行或更多行与五列或更多列的交叉点处的多个单位单元。行可以通过位线BL1和BL2或源极线SL1和SL2来区分，而列可以通过编程字线WL_P1～WL_P4或读取/擦除字线WL_RE1～WL_RE4来区分。多个单位单元6110～6140和6210～6240可以具有相同的配置。例如，位于第一行与第一列的交叉点处的单位单元6110可以包括单元晶体管5100-11和选择晶体管5200-11。单元晶体管5100-11和选择晶体管5200-11中的每个可以通过使用N沟道MOS晶体管来实施。单元晶体管5100-11可以具有浮栅FG、结端子J和漏极端子D。选择晶体管5200-11可以具有选择栅极端子SG、结端子J和源极端子S。源极端子S和漏极端子D可以分别耦接到第一源极线SL1和第一位线BL1。结端子J可以电隔离而具有浮置状态。选择栅极端子SG可以耦接到第一读取/擦除字线WL_RE1和第一编程字线WL_P1。第一读取/擦除字线WL_RE1可以直接连接到选择栅极端子SG。第一编程字线WL_P1可以经由P-N二极管D1而间接连接至选择栅极端子SG。第一耦合电容器Cn和第二耦合电容器Cp可以并联耦接在浮栅FG与选择栅极端子SG之间。P-N二极管D1可以耦接在选择栅极端子SG与第二耦合电容器Cp之间。P-N二极管D1的正极可以耦接到第一编程字线WL_P1和第二耦合电容器Cp，而P-N二极管D1的负极可以耦接到选择栅极端子SG和第一读取/擦除字线WL_RE1。
排列在第一行中的单位单元6110～6140的各个源极端子S可以共同耦接到第一源极线SL1。排列在第一行中的单位单元6110～6140的各个漏极端子D可以共同耦接到第一位线BL1。排列在第二行中的单位单元6210～6240的各个源极端子S可以共同耦接到第二源极线SL2。排列在第二行中的单位单元6210～6240的各个漏极端子D可以共同耦接到第二位线BL2。排列在第一列中的单位单元6110和6210的各个选择栅极端子SG可以共同耦接到第一读取/擦除字线WL_RE1，也可以共同耦接到第一编程字线WL_P1。排列在第二列中的单位单元6120和6220的各个选择栅极端子SG可以共同耦接到第二读取/擦除字线WL_RE2，也可以共同耦接到第二编程字线WL_P2。排列在第三列中的单位单元6130和6230的各个选择栅极端子SG可以共同耦接到第三读取/擦除字线WL_RE3，也可以共同耦接到第三编程字线WL_P3。排列在第四列中的单位单元6140和6240的各个选择栅极端子SG可以共同耦接到第四读取/擦除字线WL_RE4，也可以共同耦接到第四编程字线WL_P4。
图30是图示根据本公开的另一实施例的NVM单元阵列中的选中单位单元6110的编程操作的等效电路图。在图30中，与图29中所使用的相同的附图标记或标识符表示相同的元件。参见图30，为了选择性地对位于第一行与第一列的交叉点处的单位单元6110编程，可以施加正编程电压+Vpp给连接到选中单位单元6110的第一编程字线WL_P1。剩余的编程字线WL_P2、WL_P3和WL_P4可以接地。此外，读取/擦除字线WL_RE1～WL_RE4全部可以电浮置。此外，可以分别施加正编程位线电压+Vpb和地电压给连接到选中单位单元6110的第一位线BL1和第一源极线SL1。剩余的位线BL2和剩余的源极线SL2可以接地。施加给第一编程字线WL_P1的正编程电压+Vpp可以被传输至选择晶体管5200-11的选择栅极端子SG以使选择晶体管5200-11导通。如果正编程电压+Vpp被传输至选择栅极端子SG，则由于并联耦接在选中单位单元6110的选择栅极端子SG与浮栅FG之间的第一耦合电容器Cn和第二耦合电容器Cp的存在，在单元晶体管5100-11的浮栅FG处可以诱生正耦合电压。在这种情况下，选中单位单元6110的P-N二极管D1可以正向偏置以提供短路。在以上偏置条件下，单元晶体管5100-11可以通过热电子注入(HEI)机制来编程。
考虑未选中的单位单元(例如，与选中单位单元6110共享第一位线BL1和第一源极线SL1、位于第一行与第二列的交叉点处的单位单元6120)，由于第二编程字线WL_P2接地且在单元晶体管5100-12的浮栅FG处可以诱生与大约地电压相对应的耦合电压，因此选择晶体管5200-12可以关断。这归因于与全部单元晶体管的体区相对应的P型阱区接地，如参照图28所述。因此，对单位单元6120的编程被禁止。考虑未选中的单位单元(例如，与选中单位单元6110共享第一编程字线WL_P1、位于第二行与第一列的交叉点处的单位单元6210)，由于正编程电压+Vpp被施加给第一编程字线WL_P1，因此在单元晶体管5100-21的浮栅FG处可以诱生正耦合电压。因此，单元晶体管5100-21和选择晶体管5200-21二者都可以导通。然而，由于在第二位线BL2与第二源极线SL2之间不存在电势差，因此在单元晶体管5100-21中不会产生热电子。相应地，对单位单元6210的编程被禁止。
图31是图示根据本公开的另一实施例的NVM单元阵列的选中单位单元6110的擦除操作的等效电路图。在图31中，与图29中所使用的相同的附图标记或标识符表示相同的元件。参见图31，为了选择性地擦除位于第一行与第一列的交叉点处的单位单元6110，可以施加负擦除电压-Vee给连接到选中单位单元6110的第一读取/擦除字线WL_RE1。剩余的读取/擦除字线WL_RE2、WL_RE3和WL_RE4可以接地。此外，编程字线WL_P1～WL_P4全部可以电浮置。此外，可以分别施加正擦除位线电压+Veb和地电压给连接到选中单位单元6110的第一位线BL1和第一源极线SL1。剩余的位线BL2和剩余的源极线SL2可以接地。通过经由第一读取/擦除字线WL_RE1而施加负擦除电压-Vee给选择晶体管5200-11的选择栅极端子SG，选中单位单元6110的P-N二极管D1可以正向偏置而提供短路。因此，单元晶体管5100-11的浮栅FG可以经由第一耦合电容器Cn和第二耦合电容器Cp二者而耦接到第一读取/擦除字线WL_RE1，以及在单元晶体管5100-11的浮栅FG处可以诱生负耦合电压。在这种情况下，单元晶体管5100-11可以通过带-带隧穿(BTBT)机制来擦除，带-带隧穿机制归因于浮栅FG处诱生的负耦合电压与施加给第一位线BL1的正擦除位线电压+Veb之间的电压差。
考虑未选中的单位单元(例如，与选中单位单元6110共享第一位线BL1和第一源极线SL1、位于第一行与第二列的交叉点处的单位单元6120)，由于第二读取/擦除字线WL_RE2接地且在单元晶体管5100-12的浮栅FG处可以诱生与大约地电压相对应的耦合电压，因此选择晶体管5200-12可以关断。这归因于与全部单元晶体管的体区相对应的P型阱区接地，如参照图28所述。因此，单元晶体管5100-12的浮栅FG与第一位线BL1之间的电压差可以仅对应于正擦除位线电压+Veb。与正擦除位线电压+Veb相对应的此电压差太小而不能在单元晶体管5100-12中引起BTBT现象。相应地，单位单元6120的擦除被禁止。考虑未选中的单位单元(例如，与选中单位单元6110共享第一读取/擦除字线WL_RE1、位于第二行与第一列的交叉点处的单位单元6210)，由于负擦除电压-Vee被施加给第一读取/擦除字线WL_RE1，因此在单元晶体管5100-21的浮栅FG处可以诱生负耦合电压。然而，由于第二位线BL2接地，因此单元晶体管5100-21的浮栅FG与第二位线BL2之间的电压差可以仅对应于负擦除电压-Vee。与负擦除电压-Vee相对应的此电压差太小而不能在单元晶体管5100-21中引起BTBT现象。相应地，单位单元6210的擦除被禁止。
虽然图31图示了多个单位单元之中的任意一个(例如，位于第一行与第一列的交叉点处的单位单元6110)被选择性擦除的示例，但是如果需要的话，可以批量擦除全部的多个单位单元。为了执行批量擦除操作，可以施加负擦除电压-Vee给全部读取/擦除字线WL_RE1～WL_RE4，以及可以施加正擦除位线电压+Veb给全部位线BL1和BL2。此外，全部源极线SL1和SL2可以接地，全部编程字线WL_P1～WL_P4可以电浮置。在以上偏置条件下，多个单位单元的全部单元晶体管可以通过BTBT机制来批量擦除。
图32是图示根据本公开的另一实施例的NVM单元阵列中的选中单位单元6110的读取操作的等效电路图。在图32中，与图29中所使用的相同的附图标记或标识符表示相同的元件。参见图32，为了选择性地读出位于第一行与第一列的交叉点处的单位单元6110中储存的信息，可以施加正读取电压+Vrr给连接到选中单位单元6110的第一读取/擦除字线WL_RE1。剩余的读取/擦除字线WL_RE2、WL_RE3和WL_RE4可以接地。此外，全部编程字线WL_P1～WL_P4可以电浮置。此外，可以分别施加正读取位线电压+Vrb和地电压给连接到选中单位单元6110的第一位线BL1和第一源极线SL1。剩余的位线BL2和剩余的源极线SL2可以接地。
当正读取电压+Vrr被施加给第一读取/擦除字线WL_RE1时，选择晶体管5200-11可以导通，以及在单元晶体管5100-11的浮栅FG处可以通过第一读取/擦除字线WL_RE1与浮栅FG之间的第一耦合电容器Cn的耦合操作而诱生正耦合电压。在这种情况下，选中单位单元6110的P-N二极管D1可以反向偏置以提供开路。因此，选中单位单元6110的第二耦合电容器Cp不影响第一读取/擦除字线WL_RE1与浮栅FG之间的耦合操作。当在单元晶体管5100-11的浮栅FG处诱生正耦合电压时，单元晶体管5100-11可以根据单元晶体管5100-11的阈值电压而导通或关断。例如，如果单元晶体管5100-11具有编程态，则在以上读取偏置条件下单元晶体管5100-11可以关断。与此相反，如果单元晶体管5100-11具有擦除态，则在以上读取偏置条件下单元晶体管5100-11可以导通。如果单元晶体管5100-11关断，则无电流流经第一位线BL1和第一源极线SL1。然而，如果单元晶体管5100-11导通，则由于与正读取位线电压+Vrb相对应的电势差存在于第一位线BL1与第一源极线SL1之间，因此电流流经第一位线BL1和第一源极线SL1。相应地，选中单位单元6110的单元晶体管5100-11的信息可以通过感测流经第一位线BL1和第一源极线SL1的电流来读出。
考虑未选中的单位单元(例如，与选中单位单元6110共享第一位线BL1和第一源极线SL1、位于第一行与第二列的交叉点处的单位单元6120)，由于第二读取/擦除字线WL_RE2接地，因此单位单元6120的单元晶体管5100-12和选择晶体管5200-12二者都可以关断。因此，无电流流经单位单元6120，且单位单元6120不影响选中单位单元6110的读取操作。
以上已经出于说明的目的而公开了本公开的实施例。本领域技术人员将认识到，在不脱离所附权利要求中所公开的本公开的范围和精神的情况下，各种修改、添加和替换是可能的。

Claims (19)

1.一种非易失性存储NVM单元，包括：
选择晶体管，被配置成具有耦接到字线的选择栅极端子和耦接到源极线的源极端子；
单元晶体管，被配置成具有电隔离的浮栅、耦接到位线的漏极端子，且与选择晶体管共享结端子；
第一耦合电容器，设置在耦接于字线与浮栅之间的第一连接线中；以及
P-N二极管和第二耦合电容器，串联设置在耦接于字线与浮栅之间的第二连接线中，
其中，P-N二极管的正极和负极分别耦接到第二耦合电容器和字线，以及其中，所述第一连接线和所述第二连接线并联耦接在字线与浮栅之间。
2.如权利要求1所述的NVM单元，
其中，单元晶体管的编程操作通过施加正偏置电压给字线来执行；
其中，单元晶体管的读取操作通过施加另一正偏置电压给字线来执行；以及
其中，单元晶体管的擦除操作通过施加负偏置电压给字线来执行。
3.如权利要求1所述的NVM单元，其中，所述选择晶体管和所述单元晶体管中的每个都包括N沟道MOS晶体管，且所述第一耦合电容器的电容值大于所述第二耦合电容器的电容值。
4.一种非易失性存储NVM单元，包括：
第一有源区，沿第一方向延伸；
第一导电类型的第一结区至第三结区，设置在所述第一有源区中；
浮栅，与所述第一有源区的第一区相交，且沿第二方向延伸；
选择栅极，与所述第一有源区的第二区相交，且沿所述第二方向延伸；以及
电介质层，设置在所述浮栅与所述选择栅极之间，
其中，所述选择栅极包括第一导电类型的第一选择栅极和第二导电类型的第二选择栅极，所述第一选择栅极和所述第二选择栅极彼此接触而构成结结构。
5.如权利要求4所述的NVM单元，其中，所述第一导电类型是N型，而所述第二导电类型是P型。
6.如权利要求4所述的NVM单元，
其中，所述第一有源区的所述第一区是在第一结区与第二结区之间的第一沟道区；以及
其中，所述第一有源区的所述第二区是在第二结区与第三结区之间的第二沟道区。
7.如权利要求4所述的NVM单元，
其中，所述第一选择栅极与第一有源区的第一区交叠；以及
其中，所述第二选择栅极与第一有源区不交叠。
8.如权利要求7所述的NVM单元，其中，所述第一选择栅极沿第二方向的长度大于所述第二选择栅极沿第二方向的长度。
9.如权利要求7所述的NVM单元，还包括：
字线，耦接到所述第一选择栅极；
位线，耦接到所述第一结区；以及
源极线，耦接到所述第三结区。
10.如权利要求7所述的NVM单元，还包括：
读取/擦除字线，耦接到所述第一选择栅极；
编程字线，耦接到所述第二选择栅极；
位线，耦接到所述第一结区；以及
源极线，耦接到所述第三结区。
11.如权利要求4所述的NVM单元，还包括：
第一栅极绝缘层，设置在浮栅与第一有源区的第一区之间；以及
第二栅极绝缘层，设置在选择栅极与第一有源区的第二区之间。
12.一种非易失性存储NVM单元阵列，包括：
多个有源区，沿第一方向延伸且沿第二方向彼此间隔开排列；
多个选择栅极，沿第二方向延伸且沿第一方向彼此间隔开排列，其中，所述多个选择栅极中的每个与所述多个有源区相交；
多个浮栅，设置成平行于所述多个选择栅极，其中，所述多个浮栅中的每个仅与所述多个有源区中的一个相交；以及
电介质层，设置在所述多个浮栅中的每个与邻近于该浮栅的选择栅极之间，
其中，所述多个选择栅极中的每个包括第一导电类型的第一选择栅极和第二导电类型的第二选择栅极，所述第一选择栅极和所述第二选择栅极沿第二方向交替排列。
13.如权利要求12所述的NVM单元，其中，所述第一导电类型是N型，而所述第二导电类型是P型。
14.如权利要求12所述的NVM单元阵列，
其中，所述第一选择栅极中的每个与所述多个有源区中的任意一个交叠；以及
其中，所述第二选择栅极中的每个与所述多个有源区都不交叠。
15.如权利要求12所述的NVM单元阵列，其中，所述多个有源区中的每个包括所述第一导电类型的第一结区、所述第一导电类型的第二结区和所述第一导电类型的第三结区。
16.如权利要求15所述的NVM单元阵列，还包括：
多个位线，所述多个位线中的每个耦接到设置在所述多个有源区的任意一个中的所述第一结区；
多个源极线，所述多个源极线中的每个耦接到设置在所述多个有源区的任意一个中的所述第三结区；以及
多个字线，所述多个字线中的每个耦接到包括在所述多个选择栅极的任意一个中的所述第一选择栅极。
17.如权利要求15所述的NVM单元阵列，还包括：
多个位线，所述多个位线中的每个耦接到设置在所述多个有源区的任意一个中的所述第一结区；
多个源极线，所述多个源极线中的每个耦接到设置在所述多个有源区的任意一个中的所述第三结区；
多个读取/擦除字线，所述多个读取/擦除字线中的每个耦接到包括在所述多个选择栅极的任意一个中的所述第一选择栅极；以及
多个编程字线，所述多个编程字线中的每个耦接到包括在所述多个选择栅极的任意一个中的所述第二选择栅极。
18.一种非易失性存储NVM单元阵列，包括分别位于行与列的交叉点处的多个单位单元，所述行通过位线或源极线来区分，所述列通过字线来区分，
其中，所述多个单位单元中的每个包括：
选择晶体管，被配置成具有耦接到所述字线中的单个字线的选择栅极端子以及耦接到所述源极线中的单个源极线的源极端子；
单元晶体管，被配置成具有电隔离的浮栅以及耦接到所述位线中的单个位线的漏极端子，并且被配置成与所述选择晶体管共享结端子；
第一耦合电容器，设置在耦接于选择栅极端子与浮栅之间的第一连接线中；以及
P-N二极管和第二耦合电容器，串联设置在耦接于选择栅极端子与浮栅之间的第二连接线中，
其中，所述P-N二极管的正极和负极分别耦接到第二耦合电容器和选择栅极端子，以及其中，所述第一连接线和所述第二连接线并联耦接在选择栅极端子与浮栅之间。
19.如权利要求18所述的NVM单元阵列，
其中，所述选择晶体管和所述单元晶体管中的每个为N沟道MOS晶体管，
其中，所述多个单位单元中的每个的编程操作通过施加正偏置电压给单个字线来执行；
其中，所述多个单位单元中的每个的读取操作通过施加另一正偏置电压给单个字线来执行；以及
其中，所述多个单位单元中的每个的擦除操作通过施加负偏置电压给单个字线来执行。
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Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN109887536A (zh) * 2019-02-13 2019-06-14 上海新储集成电路有限公司 一种非易失性存储单元结构
CN110190060A (zh) * 2018-02-23 2019-08-30 爱思开海力士系统集成电路有限公司 编程效率增强的一次性可编程存储器件及其制造方法
CN110190057A (zh) * 2018-02-23 2019-08-30 爱思开海力士系统集成电路有限公司 具有横向耦合结构和单层栅极的非易失性存储器件

Families Citing this family (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9967504B1 (en) * 2017-04-06 2018-05-08 Omnivision Technologies, Inc. Imaging sensor with boosted photodiode drive
US10217794B2 (en) 2017-05-24 2019-02-26 Globalfoundries Singapore Pte. Ltd. Integrated circuits with vertical capacitors and methods for producing the same
KR102118440B1 (ko) * 2018-09-05 2020-06-03 고려대학교 산학협력단 휘발성 및 비휘발성 동작변환 가능한 피드백 전계효과 배열소자 및 이를 이용한 배열 회로
CN109786382A (zh) * 2019-01-24 2019-05-21 长江存储科技有限责任公司 三维存储器及其制造方法
US11521980B2 (en) * 2019-11-14 2022-12-06 Ememory Technology Inc. Read-only memory cell and associated memory cell array
US11183242B1 (en) 2020-05-18 2021-11-23 Micron Technology, Inc. Preventing parasitic current during program operations in memory
US11450364B2 (en) * 2020-08-27 2022-09-20 Taiwan Semiconductor Manufacturing Company Ltd. Computing-in-memory architecture

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20080157092A1 (en) * 2006-12-22 2008-07-03 Fumitaka Arai Nonvolatile semiconductor memory
US20090146701A1 (en) * 2007-12-07 2009-06-11 Mitsuhiro Noguchi Semiconductor device including memory cell having charge accumulation layer
CN104517969A (zh) * 2013-09-27 2015-04-15 力旺电子股份有限公司 非挥发性存储器单元及非挥发性存储器单元的制作方法
CN105047666A (zh) * 2014-04-21 2015-11-11 爱思开海力士有限公司 非易失性存储器件

Family Cites Families (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6835987B2 (en) * 2001-01-31 2004-12-28 Kabushiki Kaisha Toshiba Non-volatile semiconductor memory device in which selection gate transistors and memory cells have different structures
FR2891398A1 (fr) 2005-09-23 2007-03-30 St Microelectronics Sa Memoire non volatile reprogrammable
JP4592580B2 (ja) * 2005-12-19 2010-12-01 株式会社東芝 不揮発性半導体記憶装置
US7894257B1 (en) 2007-09-20 2011-02-22 Venkatraman Prabhakar Low voltage low cost non-volatile memory
US7948535B2 (en) * 2007-11-30 2011-05-24 International Business Machines Corporation High dynamic range imaging cell with electronic shutter extensions
US8278178B2 (en) * 2008-09-19 2012-10-02 Hynix Semiconductor Inc. Nonvolatile memory device and method of manufacturing the same
US8872751B2 (en) * 2009-03-26 2014-10-28 Semiconductor Energy Laboratory Co., Ltd. Liquid crystal display device having interconnected transistors and electronic device including the same
US8546214B2 (en) * 2010-04-22 2013-10-01 Sandisk Technologies Inc. P-type control gate in non-volatile storage and methods for forming same
KR20150054225A (ko) * 2013-11-11 2015-05-20 삼성전자주식회사 로직 임베디드 불휘발성 메모리 장치

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20080157092A1 (en) * 2006-12-22 2008-07-03 Fumitaka Arai Nonvolatile semiconductor memory
US20090146701A1 (en) * 2007-12-07 2009-06-11 Mitsuhiro Noguchi Semiconductor device including memory cell having charge accumulation layer
CN104517969A (zh) * 2013-09-27 2015-04-15 力旺电子股份有限公司 非挥发性存储器单元及非挥发性存储器单元的制作方法
CN105047666A (zh) * 2014-04-21 2015-11-11 爱思开海力士有限公司 非易失性存储器件

Cited By (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN110190060A (zh) * 2018-02-23 2019-08-30 爱思开海力士系统集成电路有限公司 编程效率增强的一次性可编程存储器件及其制造方法
CN110190057A (zh) * 2018-02-23 2019-08-30 爱思开海力士系统集成电路有限公司 具有横向耦合结构和单层栅极的非易失性存储器件
CN110190057B (zh) * 2018-02-23 2023-09-12 爱思开海力士系统集成电路有限公司 具有横向耦合结构和单层栅极的非易失性存储器件
CN110190060B (zh) * 2018-02-23 2024-01-09 爱思开海力士系统集成电路有限公司 编程效率增强的一次性可编程存储器件及其制造方法
CN109887536A (zh) * 2019-02-13 2019-06-14 上海新储集成电路有限公司 一种非易失性存储单元结构

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