CN105047666A - 非易失性存储器件 - Google Patents

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Abstract

一种非易失性存储器件包括：第一有源区和第二有源区，其彼此分开；浮栅，其与第一有源区交叉，并且被设置成使得其一个端部与第二有源区重叠；选择栅，其与第一有源区交叉，以及被设置成与浮栅并排并且与浮栅耦接；电介质层，其被设置在浮栅和选择栅之间，其中电介质层、浮栅和选择栅的叠层形成水平结构的第一电容器；阱区，其被设置在第二有源区中并且与浮栅耦接，其中，阱区和浮栅的叠层形成垂直结构的第二电容器；以及接触部，其与阱区和选择栅共同耦接。

Description

非易失性存储器件
相关申请的交叉引用
本专利文档要求2014年4月21日向韩国知识产权局提交的申请号为10-2014-0047295的韩国专利申请的优先权，其全部内容通过引用合并于此。
技术领域
实施例涉及一种非易失性存储器件，且更具体而言，涉及一种具有单层栅的非易失性存储器件。
背景技术
已提出了各种结构用于能够电编程和擦除数据的非易失性存储器件的存储器单元，例如EEPROM。在非易失性存储器件中，储存在存储器单元中的数据即使当电源中断时也不被擦除并且保留。在现有技术中，层叠栅结构通常已被采用作为EEPROM存储器单元结构。层叠栅结构包括用于储存数据的浮栅和形成在浮栅之上的控制栅。电介质层被插入在浮栅和控制栅之间。近来，随着电子器件的尺寸减小并且开发了半导体器件的制造技术，片上系统(system-on-chip，SOC)已经被强调为最新数字产品的关键部分。在SOC中，各种类型的半导体器件被安装在单个半导体芯片中，使得芯片能执行各种功能。例如，逻辑器件和存储器件可以被一起形成在单个半导体芯片中。因此，需要被嵌入在片上系统(SOC)中的嵌入型EEPROM的制造技术。
为了制造嵌入型EEPROM，逻辑器件和EEPROM通过相同的处理步骤来制造。逻辑器件通常采用具有单栅结构的晶体管。与此相反，EEPROM通常利用层叠栅结构。因此，将EEPROM连同逻辑器件一起集成在同一衬底上的制造程序是复杂的。为了解决这个问题，单层栅的EEPROM已被越来越多地采用来用于嵌入型EEPROM。在利用制造逻辑器件的通常的CMOS(互补金属氧化物半导体)工艺来形成单层栅EEPROM的情况下，可以容易地实现片上系统(SOC)。
发明内容
实施例示出具有单层栅的非易失性存储器件。
根据一个实施例，一种非易失性存储器件包括：第一有源区和第二有源区，其彼此分开；浮栅，其与第一有源区交叉，并且被设置成使得其的一个端部与第二有源区重叠；选择栅，其与第一有源区交叉，以及被设置成与浮栅并排并且与浮栅耦接；电介质层，其被设置在浮栅和选择栅之间，其中，电介质层、浮栅和选择栅的叠层形成水平结构的第一电容器；阱区，其被设置在第二有源区中并且与浮栅耦接，其中，阱区和浮栅的叠层形成垂直结构的第二电容器；以及接触部，其与阱区和选择栅共同耦接。
根据一个实施例，一种非易失性存储器件包括：第一有源区，其被设置在第一方向上；第二有源区和第三有源区，其与第一有源区分开，并且当从第二方向示出时被分别设置在第一有源区的相对侧面上，其中第二方向与第一方向基本上垂直；浮栅，其与第一有源区交叉，其中，浮栅的两个端部分别与第二有源区和第三有源区重叠；选择栅，其与第一有源区交叉，并且被设置成与浮栅并排；电介质层，其被设置在浮栅和选择栅之间，并且与浮栅和选择栅一起构成被配置成水平结构的第一电容器；第一阱区，其被设置在第二有源区中以与浮栅重叠，并且与浮栅一起构成被配置成垂直结构的第二电容器；第二阱区，其被设置在第三有源区中以与浮栅重叠，并且与浮栅一起构成被配置成垂直结构的第三电容器；第一接触部，其与第一阱区和选择栅共同耦接；以及第二接触部，其与第二阱区和选择栅共同耦接。
在一个实施例中，一种非易失性存储器件包括：第一阱区和第二阱区，其被设置成彼此分开，其中，第一阱区具有第一导电性，而第二阱区具有第二导电性；第一有源区和第一接触区，其被设置在第一阱区中并且彼此分开，其中第一接触区具有第二导电性；第二有源区，其被设置在第二阱区中；第二接触区，其被设置在第二有源区中，其中第二接触区具有第一导电性；浮栅，其与第一有源区交叉，其中浮栅的端部与在第二有源区中的第二阱区重叠；选择栅，其与第一有源区交叉，并且被设置成与浮栅并排；电介质层，其被设置在浮栅和选择栅之间；以及接触部，其与第二接触区和选择栅共同耦接。
根据一个实施例，一种非易失性存储器件包括：电荷储存晶体管，其包括浮栅、与源极线耦接的第一结区、以及第三结区；选择晶体管，其包括与字线耦接的选择栅、与位线耦接的第二结区、以及被电荷储存晶体管共享的第三结区；第一电容器部件，其被设置在选择栅的端子和浮栅的端子之间；以及二极管部件和第二电容器部件，其被串联设置在选择栅的端子和浮栅的端子之间。
根据一个实施例，一种非易失性存储器件包括：电荷储存晶体管，其包括浮栅、与源极线耦接的第一结区、以及第三结区；选择晶体管，其包括与字线耦接的选择栅、与位线耦接的第二结区、以及被电荷储存晶体管共享的第三结区；第一电容器部件，其被设置在选择栅的端子和浮栅的端子之间；第一二极管部件和第二电容器部件，其被串联设置在选择栅的端子和浮栅的端子之间；以及第二二极管部件和第三电容器部件，其被串联设置在选择栅的端子和浮栅的端子之间。
根据一个实施例，一种非易失性存储器件包括：浮栅和选择栅，其并排延伸；水平电容器，其被提供在浮栅和选择栅之间；第一二极管；第一垂直电容器，其被提供在第一二极管和浮栅之间。
附图说明
图1是示出根据一个实施例的非易失性存储器件中的单位单元的布局图。
图2是沿着图1中的线I-I’截取的截面图。
图3是沿着图1中的线II-II’截取的截面图。
图4是沿着图1中的线III-III’截取的截面图。
图5是图1至图4中所示的非易失性存储器件中的单位单元的等效电路图。
图6是解释图1至图4中所示的非易失性存储器件中的单位单元的操作的表。
图7是示出图1至图4中所示的非易失性存储器件中的单元阵列的图。
图8是解释图7所示的非易失性存储器件中的单元阵列的操作的表。
图9是示出根据一个实施例的非易失性存储器件中的单位单元的布局图。
图10是沿着图9中的线II-II’截取的截面图。
图11是图9和图10中所示的非易失性存储器件中的单位单元的等效电路图。
图12是示出根据一个实施例的非易失性存储器件中的单位单元的布局图。
图13是沿着图12中的线I-I’截取的截面图。
图14是沿着图12中的线II-II’截取的截面图。
图15是沿着图12中的线III-III’截取的截面图。
图16是图12至图15中所示的非易失性存储器件中的单位单元的等效电路图。
图17是解释图12至图15中所示的非易失性存储器件中的单位单元的操作的表。
图18是示出根据一个实施例的非易失性存储器件中的单元阵列的布局图。
图19是示出根据一个实施例的非易失性存储器件中的单元阵列的布局图。
图20是示出根据一个实施例的非易失性存储器件的单元阵列的布局图。
图21是示出根据一个实施例的非易失性存储器件的单元阵列的布局图。
具体实施方式
在下文中，以下将参照附图通过各种示例性实施例来描述非易失性存储器件。
根据实施例，通过水平电容器和垂直电容器二者获得耦合电压。水平电容器包括水平布置的选择栅、电介质层和浮栅。当偏置电压被施加至选择栅时，第一耦合电压通过水平电容器在浮栅处被感应出。另外，第二耦合电压也通过垂直电容器在浮栅处被感应出。当偏置电压被施加至选择栅时，偏置电压通过与选择栅共享接触部的接触区被传送至阱区。阱区连同绝缘层和浮栅一起形成垂直电容器。结果，基于施加的偏置电压，第二耦合电压通过垂直电容在浮栅处被感应出。因此，提供的优点在于可以增加整体耦合比。此外，由于与被隔离区所占据的面积相比，被单位单元中的有源区所占据的面积增大，所以在形成有源区的过程中进行的平坦化工艺可以被容易地执行，而不会丢失或破坏有源区。
将理解的是，当一个元件被称为在另一个元件“上”、“之上”、“上面”、“之下”、“下面”或“下”时，它可以直接接触其它元件，或者也可以在它们之间存在至少一个中间元件。因此，诸如“上”、“之上”、“上面”、“之下”、“下面”或“下”等的术语并非旨在限制性的。
图1是示出根据一个实施例的非易失性存储器件中的单位单元的布局图。在本实施例中，非易失性存储器件中的单位单元100包括被配置为n沟道型MOS结构的储存晶体管和选择晶体管。参见图1，非易失性存储器件中的单位单元100具有第一有源区110、第一栅141和第二栅142。第一有源区110、第一栅141和第二栅142可以被布置成如图1的平面图所示。第一有源区在第一方向上延伸。尽管在附图中未示出，但是第一有源区110可以通过隔离层来限定。第一有源区110被设置在第一阱区106中。第一阱区106具有p型导电性。第一栅141被设置成在与第一有源区110交叉的方向上延伸的条形式。即，第一栅141在与第一方向交叉的第二方向上延伸。第二栅142也被设置成在与第一有源区110交叉的第二方向上延伸的条形式。沿着第一栅141和第二栅142的长度延伸的中心线可以被设置成与沿着第一有源区110的长度延伸的中心线基本上垂直。第一栅141可以用作电荷储存晶体管的浮栅，而第二栅142可以用作选择晶体管的选择栅。尽管在附图中未示出，但是第一绝缘层可以被设置在第一栅141之下，而第二绝缘层可以被设置在第二栅142之下。沿着第二方向测量的第二栅142的长度可以比沿着第二方向测量的第一栅141的长度更长。第一栅141和第二栅142可以包括导电材料层，例如，多晶硅层或金属层。第一栅141和第二栅142被设置成彼此分开。尽管在附图中未示出，但是电介质层可以被设置在第一栅141和第二栅142之间。第一栅141、电介质层和第二栅142可以构成第一电容器。第一电容器在相对于单位单元的表面的水平方向上延伸。即，第一电容器被形成为与单位单元的表面平行。
第一结区111、第二结区112和第三结区113被设置在第一有源区110中，并且通过第一栅141和第二栅142而彼此分开。第一结区111和第二结区112被分别设置在第一方向上第一有源区110的两个端部处。第三结区113被设置在第一结区111和第二结区112之间，并且与第一结区111和第二结区112分开。即，第一栅141和第二栅142将有源区110三等分成第一结区111、第二结区112和第三结区113。第一结区111、第二结区112和第三结区113中的每个具有n+型导电性。在一个实施例中，第一结区111可以用作源极区，而第二结区112可以用作漏极区。与在第一结区111和第三结区113之间的第一栅141重叠的第一阱区106用作第一沟道区。与在第二结区112和第三结区113之间的第二栅142重叠的第一阱区106用作第二沟道区。
非易失性存储器件中的单位单元100还具有第二阱区108，其被设置成在第二方向上通过预定的间隙与第一阱区106分开。被隔离层限定的第二有源区120被设置在第二阱区108中。第二阱区108具有n型导电性。第二有源区120在第二方向上与第一栅141的一个端部重叠。尽管在实例中第二有源区120可以具有四边形平面结构，但是第二有源区120可以具有与四边形平面结构不同的平面结构。接触区121被设置在第二有源区120中。接触区121具有p+型导电性。接触区121可以通过使用第一栅141作为离子注入掩模来注入杂质离子而形成。在这种情况下，接触区121可以在第一栅141的边缘之下延伸。此外，在第二有源区120中，第二阱区108与第一栅141重叠。与第一栅141重叠的第二阱区108、第一绝缘层和第一栅141可以构成第二电容器。第二电容器在相对于单位单元的表面的垂直方向上(即，在底部到顶部的方向上)延伸。即，第二电容器被形成为与单位单元的表面垂直。
第一接触部161被设置在第一结区111中。第一接触部161可以与用于施加偏置电压至第一结区111的线电性、磁性或电磁性地耦接。第二接触部162被设置在第二结区112中。第二接触部162可以与用于施加偏置电压至第二结区112的线电性、磁性或电磁性地耦接。第三接触部163被设置在接触区121和第二栅142上。第三接触部163可以与用于施加偏置电压至第二栅142和接触区121的线电性、磁性或电磁性地耦接。由于接触区121和第二栅142共享一个第三接触部163，所以通过第三接触部163施加的偏置电压可以采用基本上相同的方式被施加至接触区121和第二栅142。
图2至图4是分别沿着线I-I’、II-II’和III-III’截取的截面图。首先，参见图2连同图1，隔离层104被设置在衬底102中。第一有源区110通过隔离层104来限定。具有p型导电性的第一阱区106被设置在衬底102中。在一个实例中，当衬底102是具有p型导电性的半导体衬底时，第一阱区106可以被省略。都具有n+型导电性的第一结区111、第二结区112和第三结区113被设置在第一阱区106中以彼此分开。第一结区111和第二结区112被设置在第一阱区106的两侧上，而第三结区113被设置在第一结区111和第二结区112之间。在第一结区111和第三结区113之间的第一阱区106的上部可以用作第一沟道区115。在第二结区112和第三结区113之间的第一阱区106的上部可以用作第二沟道区116。
第一绝缘层131和第一栅141被设置在第一沟道区115上。第二绝缘层132和第二栅142被设置在第二沟道区116上。电介质层190被设置在第一栅141和第二栅142之间。第一电容器CL可以包括第一栅141、电介质层190和第二栅142。第一栅141可以被设置成浮置状态，而第二栅142可以与字线WL连接。第一结区111可以通过第一接触部161与源极线SL连接，而第二结区112可以通过第二接触部162与位线BL连接。
接着，参见图3和图4连同图1，第一有源区110和第二有源区120通过隔离层104在衬底102中限定。在衬底102中，第一有源区110被第一阱区106包围，而第二有源区120被第二阱区108包围。第二阱区108具有n型导电性。如图3所示，接触区121被设置在第二阱区108的上部中。接触区121具有p+型导电性。p+型导电性的接触区121和n型导电性的第二阱区108可以构成pn二极管Dn。第一绝缘层131和第一栅141在第二方向上延伸。第一沟道区115被设置在第一有源区110和第一栅141彼此重叠的区域中。第三接触部163被设置在接触区121上。第三接触部163可以与字线WL连接。第一栅141、第一绝缘层131和第二阱区108可以构成第二电容器CV。如图4中所示，第二绝缘层132和第二栅142在第二方向上延伸。第三接触部163被设置在第二栅142的端部上，并且可以与字线WL连接。
图5是具有如以上参照图1至图4所述的单层栅的非易失性存储器件中的单位单元的等效电路图。参见图5连同图1至图4，储存晶体管CT和选择晶体管ST被串联连接。储存晶体管CT可以由第一栅141、第一结区111和第三结区113构成。选择晶体管ST可以由第二栅142、第二结区112和第三结区113构成。储存晶体管CT和选择晶体管ST共享第三结区113。在图5的等效电路图中，储存晶体管CT具有浮栅端子FG、源极端子S和结端子J。储存晶体管CT的浮栅端子FG对应于图1至图3中的第一栅141。储存晶体管CT的源极端子S和结端子J分别对应于图1和图2中的第一结区111和第三结区113。储存晶体管CT的源极端子S与源极线SL连接。选择晶体管ST具有选择栅端子SG、漏极端子D和结端子J。选择晶体管ST的选择栅端子SG对应于图1和图4中的第二栅142并且与字线WL连接。选择晶体管ST的漏极端子D和结端子J分别对应于图1和图2中的第二结区112和第三结区113。选择晶体管ST的漏极端子D与位线BL连接。
如以上参照图2所述，第一栅141、电介质层190和第二栅142构成第一电容器CL。在图5的等效电路图中，第一电容器CL的两个端子连接在选择晶体管ST的选择栅端子SG和储存晶体管CT的浮栅端子FG之间。如以上参照图3所述，第一栅141、第一绝缘层131和第二阱区108构成第二电容器CV。此外，接触区121和第二阱区108构成pn结二极管Dn。在图5的等效电路图中，第二电容器CV的一个端子与储存晶体管CT的浮栅端子FG连接，而第二电容器CV的另一个端子与pn二极管Dn的阴极连接。pn二极管Dn的阳极与选择晶体管ST的选择栅端子SG和字线WL连接。第一电容器CL和第二电容器的CV被并联连接。施加至字线WL的偏置电压通过第一电容器CL被传送至储存晶体管CT的浮栅端子FG。此外，施加至字线WL的偏置电压通过第二电容器CV也被传送至储存晶体管CT的浮栅端子FG。
图6是解释具有单层栅的非易失性存储器件中的单位单元的操作的表，如以上参照图1至图4所述。参见图6，具有单层栅的非易失性存储器件中的单位单元100的编程操作可以采用热电子注入方案来执行。具有单层栅的非易失性存储器件中的单位单元100的擦除操作可以采用带带隧穿(Band-to-bandtunneling，BTBT)方案来执行。具体地，为了编程具有单层栅的非易失性存储器件中的单位单元100，正的编程电压+Vpp被施加至字线WL，位线BL与地GND连接，以及正的源极电压+Vsp被施加至源极线SL。在一个实例中，编程电压+Vpp可以为大约6V至大约10V，例如大约8V。在一个实例中，源极电压+Vsp可以为大约3V至大约5V，例如大约4V。如图4中所示，由于与字线WL连接的第三接触部163接触第二栅142，所以被施加至字线WL的编程电压+Vpp通过第三接触部163被施加至第二栅142。
由于编程电压+Vpp被施加至第二栅142，所以与编程电压+Vpp水平耦接的第一耦合电压通过第一电容器CL在第一栅141中被感应出，如以上参照图2所述。此外，施加至第二栅142的编程电压+Vpp如以上参照图3所述，通过pn二极管Dn被传送至第二阱区108。在本实施例中，通过pn二极管Dn的体电阻(bulkresistance)的电压降将被忽略。由于编程电压+Vpp被传送至第二阱区108，所以与传送至第二阱区108的编程电压+Vpp垂直耦接的第二耦合电压通过第二电容器CV在第一栅141中被感应出。以这种方式，由于第一耦合电压和第二耦合电压通过第一电容器CL和第二电容器CV在第一栅141中被感应出，并且具有预定幅值的源极电压+Vsp通过源极线SL被施加，所以在第一结区111周围产生热电子。热电子通过在第一栅141中感应出的第一耦合电压和第二耦合电压来穿通第一绝缘层131而被存储在第一栅141中。因此，单位单元100处于编程状态。
为了擦除具有单层栅的非易失性存储器件中的单位单元100，负的擦除电压-Vee被施加至字线WL，位线BL与地GND连接，以及正的源极电压+Vse被施加至源极线SL。在一个实例中，擦除电压-Vee可以为大约-6V至大约-10V，例如大约-8V。在一个实例中，源极电压+Vse可以为大约5V至大约6V，例如大约5.5V。如图4中所示，由于与字线WL连接的第三接触部163接触第二栅142，所以施加至字线WL的擦除电压-Vee通过第三接触部163被施加至第二栅142。
由于擦除电压-Vee被施加至第二栅142，如图2中所示，所以与擦除电压-Vee耦接的电压通过第一电容器CL在第一栅141中被感应出。由于擦除电压-Vee被施加至第二栅142，所以与擦除电压-Vee水平耦接的负耦合电压通过第一电容器CL在第一栅141中被感应出，如以上参照图2所述。由于负耦合电压在第一栅141中被感应出，并且具有预定幅值的源极电压+Vse通过源极线SL来施加，所以存储在第一栅141中的电子通过穿通第一绝缘层131隧穿至第一结区111。因此，单位单元100处于擦除状态。在擦除工艺中，如以上参照图3所述，反向的偏置电压可以被施加至pn二极管Dn，以防止与第一栅141耦接的电压被第二电容器CV感应出。
为了执行具有单层栅的非易失性存储器件中的单位单元100的读取操作，正的读取电压+Vread被施加至字线WL，正的漏极电压+Vdr被施加至位线BL，以及源极线SL与地GND连接。在一个实例中，读取电压+Vread可以为大约2.8V至大约3.8V，例如大约3.3V。在一个实例中，漏极电压+Vdr可以为大约0.5V至大约1.5V，例如大约1V。如图4中所示，由于与字线WL连接的第三接触部163接触第二栅142，所以施加至字线WL的读取电压+Vread通过第三接触部163被施加至第二栅142。通过施加至第二栅142的读取电压+Vread，在第二沟道区116中形成反转层，并且在第二结区112和第三结区113之间形成电流路径。因而，施加至位线BL的漏极电压+Vdr被传送至第三结区113。
由于读取电压+Vread被施加至第二栅142，所以与读取电压+Vread水平耦接的第一耦合电压通过第一电容器CL在第一栅141中被感应出，如以上参照图2所述。另外，读取电压+Vread通过pn二极管Dn被施加至第二阱区108，如以上参照图3所述。在本实施例中，通过pn二极管Dn的体电阻的电压降将被忽略。由于读取电压+Vread被施加至第二阱区108，所以与读取电压+Vread垂直耦接的第二耦合电压通过第二电容器CV在第一栅141中被感应出。以这种方式，由于第一耦合电压和第二耦合电压分别通过第一电容器CL和第二电容器CV在第一栅141中被感应出，并且漏极电压+Vdr被传送至第三结区113，所以可以在第一结区111和第三结区113之间的第一沟道区115中形成反转层，依赖于电子是否被储存在第一栅141中。例如，当电子被储存在第一栅141中时，在第一沟道区115中不形成反转层。相反地，当电子未被储存在第一栅141中时，在第一沟道区115中形成反转层。如果在第一沟道区115中形成反转层，则电流从第一结区111经由第三结区113而至第二结区112，以及与连接至第二结区112的位线BL连接的感测放大器感测电流，并且可以判断单位单元100是否被编程或擦除。
图7是示出如以上参照图1至图4所述的、具有单层栅的非易失性存储器件中的单元阵列的图。参见图7，在具有单层栅的非易失性存储器件的单元阵列中，单位单元100u在横向和纵向上被设置成n×m阵列。如以上参照图5所述，每个单位单元100u具有如下的结构：具有源极端子S和浮栅端子FG的储存晶体管CT与具有漏极端子D和选择栅端子SG的选择晶体管ST被串联连接，同时共享结端子J。由于这种单位单元100u在行上被重复地布置n次，并且在列上被重复地布置m次，所以形成n×m矩阵的单元阵列。第一行中的单位单元100u的漏极端子D与第一位线BL1共同连接。第二行中的单位单元100u的漏极端子D与第二位线BL2共同连接。第三行中的单位单元100u的漏极端子D与第三位线BL3共同连接。类似地，第n行中的单位单元100u的漏极端子D与第n位线BLn共同连接。
第一列中的单位单元100u的源极端子S和选择栅端子SG分别与第一源极线SL1和第一字线WL1共同连接。第二列中的单位单元100u的源极端子S和选择栅端子SG分别与第二源极线SL2和第二字线WL2共同连接。第三列中的单位单元100u的源极端子S和选择栅端子SG分别与第三源极线SL3和第三字线WL3共同连接。类似地，第m列中的单位单元100u的源极端子S和选择栅端子SG分别与第m源极线SLm和第m字线WLm共同连接。
在图7的单元阵列中，在位于第三行和第二列的交叉点处的单位单元100A被选中的情况下，设置在第二列中的所有单位单元(包括位于第二行和第二列的交叉点处的单位单元100B)与选中的单位单元100A共享字线WL2和源极线SL2。此外，设置在第三行中的所有单位单元(包括位于第三行和第三列的交叉点处的单位单元100C)与选中的单位单元100A共享位线BL3。
图8是解释图7中所示的单元阵列的操作的电压条件。参见图8连同图7，在具有单层栅的非易失性存储器件的单元阵列中，根据一个实施例，针对选中的单位单元执行编程操作和读取操作而没有干扰。然而，针对全部的单位单元100u共同地执行擦除操作。为了描述针对选中的单位单元的编程操作和读取操作，假定位于第三行和第二列的交叉点处的单位单元100A被选中。为了编程选中的单位单元100A，正的编程电压+Vpp和正的源极电压+Vsp被分别施加至与选中的单位单元100A连接的字线WL2和源极线SL2。位线BL3与地GND连接。除了字线WL2和源极线SL2之外的其余的字线WL1、WL3、...和WLm以及源极线SL1、SL3、...和SLm与地GND。除了位线BL3之外的其余的位线BL1、BL2、...和BLn被浮置。根据这种偏置电压条件下，选中的单位单元100A根据以上参照图6所述的相同的机制来编程。
对于未选中的单位单元100B，尽管正的编程电压+Vpp和正的源极电压+Vsp被分别通过与选中的单位单元100A共享的字线WL2和源极线SL2施加，但是与单位单元100B连接的位线BL2被浮置。由于位线BL2被浮置，所以单位单元100B不被编程。因而，未选中的单位单元100B基本上不对编程操作引起干扰。同样地，与选中的单位单元100A共享字线WL2和源极线SL2的单位单元不引起干扰或扰动。对于未选中的单位单元100C，尽管与选中的单位单元100A共享的位线BL3与地GND连接，但是字线WL3和源极线SL3也与地GND连接。因此，单位单元100C不被编程，且因而使得基本上没有干扰。同样地，与选中的单位单元100A共享位线BL3的单位单元不引起干扰或扰动。对于与其余的字线、源极线和位线连接的单位单元，除了与选中的单位单元100A连接的字线WL2、源极线SL2和位线BL3，与地GND连接的字线和源极线以及位线被浮置。因而，不执行编程操作。
单元阵列的擦除操作可以通过如下来执行：施加负的擦除电压-Vee至所有的字线WL1、WL2、...和WLm，施加正的电压源+Vse至所有的源极线SL1、SL2、...和SLm，以及将所有的位线BL1、BL2、...和BLn与地GND连接。在这种偏置电压条件下，构成单元阵列的所有单位单元被共同地擦除。擦除机制与以上参照图6所述的相同。
为了读取选中的单位单元100A，正的读取电压+Vread和正的漏极电压+Vdr被分别施加至与选中的单位单元100A连接的字线WL2和位线BL3。源极线SL2与地GND连接。除了字线WL2和位线BL3之外，其余的字线WL1、WL3、...和WLm以及位线BL1、BL2、...和BLn与地GND连接。其余的源极线SL1、SL3、...和SLm也以与源极线SL2相同的方式与地GND连接。在这种偏置电压条件下，选中的单位单元100A根据与以上参照图6所述的相同的机制来读取。
对于未选中的单位单元100B，尽管正的读取电压+Vread经由与选中的单位单元100A共享的字线WL2施加，但是与选中的单位单元100A共享的源极线SL2与地GND连接，以及与单位单元100B连接的位线BL2与地GND连接。由于位线BL2与地GND连接，所以单位单元100B不被读取，并且干扰不会发生。同样地，与选中的单位单元100A共享字线WL2和源极线SL2的其余的单位单元不被读取并且干扰不会发生。对于未选中的单位单元100C，尽管正的漏极电压+Vdr被施加至被选中的单位单元100A共享的位线BL3，但是由于与单位单元100连接的字线WL3和源极线SL3与地GND连接，所以单位单元110C不被读取，并且干扰不会发生。同样地，与选中的单位单元100A共享位线BL3的其余的单位单元不被读取，并且干扰不会发生。对于与字线、源极线或位线连接的单位单元，除了与选中的单位单元100A连接的字线WL2、源线SL2和位线BL3之外，由于字线、源极线和位线都与地GND连接，所以不执行读取操作。
图9是示出根据一个实施例的非易失性存储器件中的单位单元的布局图。在本实施例中，非易失性存储器件中的单位单元200包括具有n沟道型MOS结构的选择晶体管和储存晶体管。参见图9，非易失性存储器件中的单位单元200具有在第一方向上延伸的第一有源区210。尽管在附图中未示出，但是第一有源区210可以通过隔离层来限定。第一有源区210被设置在第一阱区206中，第一阱区206具有p型导电性。第一栅241被设置成在与第一有源区210交叉的方向上(即，在第二方向上)延伸的条形式。第二栅242也被设置成在与第一有源区210交叉的方向上(即，在第二方向上)延伸的条形式。第一栅241构成电荷储存晶体管的浮栅，并且第二栅242构成选择晶体管的选择栅。尽管在附图中未示出，第一绝缘层可以被设置在第一栅241之下，而第二绝缘层可以被设置在第二栅242之下。第二栅242在第二方向上的长度可以比第一栅241在第二方向上的长度更长。第一栅241和第二栅242可以由导电材料层(例如，多晶硅层或金属层)构成。第一栅241和第二栅242被设置成在第一方向上彼此分开。如附图中的虚线所示，电介质层290可以被设置在第一栅241和第二栅242之间。第一栅241、电介质层290和第二栅242可以在水平方向上构成第一电容器。
第一结区211、第二结区212和第三结区213被设置在第一有源区210中并且彼此分开。第一结区211和第二结区212被分别设置在第一方向上的第一有源区210的相对端部处，并且分别位于与第一栅241的侧壁和第二栅242的侧壁相邻。第三结区213被设置在第一结区211和第二结区212之间以将第一结区211和第二结区212分开。第三结区213位于第一栅241和第二栅242之间。第一结区211、第二结区212和第三结区213的每个都具有n+型导电性。在一个实施例中，第一结区211可以用作源极区，而第二结区212可以用作漏极区。与在第一结区211和第三结区213之间的第一栅241重叠的第一阱区206用作第一沟道区。与在第二结区212和第三结区213之间的第二栅242重叠的第一阱区206用作第二沟道区。
非易失性存储器件中的单位单元200还具有第二阱区208a，其中当从沿着第二方向截取的截面图示出时，第二阱区208a被设置在第一阱区206的第一侧处并且通过预定的间隙与第一阱区206分开。另外，第三阱区208b被配置在第一阱区206相对于第一侧的第二侧处。当从沿着第二方向截取的截面图示出时，第三阱区208b通过预定的间隙与第一阱区206分开。第二阱区208a和第三阱区208b具有n型导电性。第二阱区208a和第三阱区208b可以被设置成相对于第一阱区206彼此对称。通过隔离层(图10中的204)限定的第二有源区220a被设置在第二阱区208a中。通过隔离层限定的第三有源区220b被设置在第三阱区208b中。第二有源区220a与第一栅241的第一端部重叠。第三有源区220b与第一栅241的第二端部重叠。当从沿着第二方向截取的截面图示出时，第一栅241的第二端部被设置成与第一栅241的第一端部相对。
第一接触区221a和第二接触区221b被分别设置在第二有源区220a和第三有源区220b中。第一接触区221a和第二接触区221b的每个都具有p+型导电性。第一接触区221a和第二接触区221b可以通过使用第一栅241作为离子注入掩模来将杂质离子注入至第二阱区208a和第三阱区208b来形成。第一接触区221a和第二接触区221b可以分别在第一栅241的边缘之下延伸。另外，在第二有源区220a中，第二阱区208a与第一栅241的部分重叠。与第一栅241重叠的第二阱区208a、第一绝缘层和第一栅241被布置在垂直方向上，并且可以构成第二电容器(也被称作为垂直电容器)。类似地，在第三有源区220b中，第三阱区208b与第一栅241的部分重叠。与第一栅241重叠的第三阱区208b、第一绝缘层和第一栅241被布置在水平方向上，并且可以构成第三电容器(也被称作为水平电容器)。
第一接触部261被设置在第一结区211上。第一接触部261可以与用于施加偏置电压至第一结区211的线电性、磁性、电磁性、光学性或光电性地耦接。第二接触部262被设置在第二结区212上。第二接触部262可以与用于施加偏置电压至第二结区212的线电性、磁性、电磁性、光学性或光电性地耦接。第三接触部263a被设置在第一接触区221a上并且在第二栅242之上延伸。第三接触部263a可以与用于施加偏置电压至第二栅242和第一接触区221a的线电性、磁性、电磁性、光学性或光电性地耦接。第四接触部263b被设置在第二接触区221b上并且在第二栅242之上延伸。第四接触部263b可以与用于施加偏置电压至第二栅242和第二接触区221b的线电性、磁性、电磁性、光学性或光电性地耦接。由于第一接触区221a和第二栅142共享一个第三接触部263a，所以通过第三接触部263a施加的偏置电压可以基本上相同的方式被传送至第一接触区221a和第二栅142。类似地，由于第二接触区221b和第二栅242共享第四接触部263b，所以通过第四接触部263b施加的偏置电压可以基本上相同的方式被传送至第二接触区221b和第二栅242。第三接触部263a和第四接触部263b可以与公共偏置电压线(例如，字线)连接。
图10是沿着图9中的线II-II’截取的截面图。参见图10连同图9，第一有源区210、第二有源区220a和第三有源区220b在衬底202中通过隔离层204来限定。在衬底202中，第一有源区210被设置在p型第一阱区206中，第二有源区220a被设置在n型第二阱区208a中，以及第三有源区220b被设置在n型第三阱区208b中。p+型第一接触区221a被设置在第二阱区208a的上部中。p+型第一接触区221a和n型第二阱区208a可以构成第一pn二极管Dn1。p+型第二接触区221b被设置在第三阱区208b的上部中。p+型第二接触区221b和n型第三阱区208b可以构成第二pn二极管Dn2。
第一绝缘层231和第一栅241中的每个在第二方向上延伸。第一沟道区215被设置在第一有源区210和第一栅241彼此重叠的区域中。第三接触263a被设置在第一接触区221a上，而第四接触部263b被设置在第二接触区221b上。第三接触部263a和第四接触部263b可以与字线WL共同连接。第二电容器CV1形成在第一栅241、第一绝缘层231和第二阱区208a彼此重叠的区域中。第三电容器CV2形成在第一栅241、第一绝缘层231和与第三阱区208b彼此重叠的区域中。
图11是在图9和图10中所示的非易失性存储器件中的单位单元的等效电路图。参见图11连同图9和图10，非易失性存储器件中的单位单元200具有单层栅。在等效电路中，储存晶体管CT和选择晶体管ST被串联连接。储存晶体管CT可以由第一栅241、第一结区211和第三结区213构成。选择晶体管ST可以由第二栅242、第二结区212和第三结区213构成。储存晶体管CT和选择晶体管ST共享第三结区213。在图11的等效电路图中，储存晶体管CT具有浮栅端子FG、源极端子S和结端子J。储存晶体管CT的浮栅端子FG对应于图9和10中的第一栅241。储存晶体管CT的源极端子S和结端子J分别对应于图9中的第一结区211和第三结区213。储存晶体管CT的源极端子S与源极线SL连接。选择晶体管ST具有选择栅端子SG、漏极端子D和结端子J。选择晶体管ST的选择栅端子SG对应于图9中的第二栅242并且与字线WL连接。选择晶体管ST的漏极端子D和结端子J分别对应于图9中的第二结区212和第三结区213。选择晶体管ST的漏极端子D与位线BL连接。
如以上参照图9所述，第一栅241、电介质层290和第二栅242构成第一电容器CL。在图11的等效电路图中，第一电容器CL的两个端子分别与选择晶体管ST的选择栅端子SG和储存晶体管CT的浮栅端子FG连接。如以上参照图10所述，第一栅241、第一绝缘层231和第二阱区208a构成第二电容器CV1。此外，第一接触区221a和第二阱区208a构成第一pn二极管Dn1。根据这些事实，在图11的等效电路图中，第二电容器CV1的一个端子与储存晶体管CT的浮栅端子FG连接，而第二电容器CV1的另一端子与第一pn二极管Dn1的阴极连接。第一pn二极管Dn1的阳极与选择晶体管ST的选择栅端子SG和字线WL共同连接。类似地，第一栅241、第一绝缘层231和第三阱区208b共同构成第三电容器CV2。此外，第二接触区221b和第三阱区208b构成第二pn二极管Dn2。根据这些事实，在图11的等效电路图中，第三电容器CV2的一个端子与储存晶体管CT的浮栅端子FG连接，而第三电容器CV2的另一端子与第二pn二极管Dn2的阴极连接。第二pn二极管Dn2的阳极与选择晶体管ST的选择栅端子SG和字线WL共同连接。
第一电容器CL、第二电容器CV1和第三电容器CV2并联连接。施加至字线WL的偏置电压通过第一电容器CL传送至储存晶体管CT的浮栅端子FG。此外，施加至字线WL的偏置电压也通过第二电容器CV1和第三电容器CV2传送至储存晶体管CT的浮栅端子FG。以这种方式，在根据本实施例的非易失性存储器件中的单位单元200中，施加至字线WL的偏置电压分别通过第一电容器CL、第二电容器CV1和第三电容器CV2感应出第一耦合电压、第二耦合电压和第三耦合电压至储存晶体管CT的浮栅端子FG。因而，相对于浮栅端子FG的耦合效率可以增加。特别地，在第二电容器CV1和第三电容器CV2中，第一绝缘层231具有足够薄的厚度，例如大约的厚度。因而，与仅利用具有相对厚的电介质层290的第一电容器CL相比，可以感应出基本上高的耦合比。电介质层290可以具有例如大约的厚度。
图12是示出根据一个实施例的非易失性存储器件中的单位单元的布局图。在本实施例中，构成非易失性存储器件中的单位单元300的储存晶体管和选择晶体管被配置为p沟道型的MOS结构。由于储存晶体管和选择晶体管被配置为p沟道型的MOS结构，所以与储存晶体管和选择晶体管被配置为n沟道型的MOS结构相比，用于编程的所必需的偏置电压的幅值可以减小。因此，用于施加偏置电压的泵浦电路的尺寸可以减小。参见图12，根据本实施例的单位单元300具有在第一方向(附图中的横向方向)上延伸的第一有源区310。尽管在附图中未示出，但是第一有源区310可以通过隔离层来限定。第一有源区310被第一阱区306包围。第一阱区306具有n型导电性。第一结区311、第二结区312和第三结区313被设置在第一有源区310中并且可以彼此分开。第一结区311和第二结区312被分别设置在第一方向上第一有源区310的第一端部处和第二端部处，并且第三结区313被设置在第一结区311和第二结区312之间。第一结区311、第二结区312和第三结区313中的每个具有p+型导电性。在一个实施例中，第一结区311可以用作漏极区，而第二结区312可以用作源极区。第一接触区321被设置在第一阱区306中并且通过预定的间隙与第一有源区310分开。作为用于施加偏置电压至第一阱区306的接触区的第一接触区321具有p+型导电性。
第一栅341被设置成在与第一有源区310交叉的方向(即，第二方向)上延伸的条形式。第二栅342也被设置成在与第一有源区310交叉的方向(即，第二方向)上延伸的条形式。第二栅342在第二方向上测量的长度可以比第一栅341在第二方向上测量的长度更长。第一栅341和第二栅342可以包括导电材料层，例如多晶硅层或金属层。第一栅341和第二栅342被设置成在第一方向上彼此分开。尽管在附图中未示出，但是电介质层可以被设置在第一栅341和第二栅342之间，并且根据这个事实，可以配置由第一栅341、电介质层和第二栅342构成的水平型第一电容器。
第一结区311被形成为与第一栅341的侧壁相邻，第二结区312被形成为与第二栅342的侧壁相邻，以及第三结区313被形成在第一栅341和第二栅342之间。因而，第一阱区306形成在第一结区311和第三结区313之间。在第一栅341与第一有源区310重叠的区域形成第一沟道区315。第二栅342被形成在第二结区312和第三结区313之间。在第二栅342与第一有源区310重叠的区域形成第二沟道区316。在一个实施例中，第一栅341可以构成电荷储存晶体管的浮栅，而第二栅342可以构成选择晶体管的选择栅。尽管在附图中未示出，但是第一绝缘层可以被设置在第一栅341之下，而第二绝缘层可以被设置在第二栅342之下。
根据本实施例的非易失性存储器件中的单位单元300还具有第二有源区320。第二有源区320在第二方向上与第一栅341的部分重叠。第二有源区320可以通过隔离层来限定，并且通过预定的间隙与第一有源区310分开。当第二有源区320可以具有图12中的四边形平面结构时，在另一个实施中，第二有源区320可以具有除了四边形平面结构之外的各种平面结构。第二有源区320被第二阱区308包围。第二阱区308具有p型导电性。第二接触区322被设置在第二有源区320中。第一栅341的端部可以位于第二有源区320内。第二接触区322可以通过使用第一栅341作为离子注入掩模而将杂质离子注入至第二阱区308中来形成。在这种情况下，第二接触区322可以在第一栅341的边缘之下延伸。第二接触区322具有n+型导电性。第二阱区308、第一绝缘层和第一栅341可以构成垂直型第二电容器。
第一接触部361被设置在第一结区311中。第一接触部361可以与用于施加偏置电压至第一结区311的线电性、磁性、电磁性、光学性或光电性地耦接。第二接触部362被设置在第二结区312中。第二接触部362可以与用于施加偏置电压至第二结区312的线电性、磁性、电磁性、光学性或光电性地耦接。第三接触部363被设置在第一接触区321中。第三接触部363可以与用于施加偏置电压至第一阱区306的线电性、磁性、电磁性、光学性或光电性地耦接。第四接触部364被设置在第二接触区322中并且在第二栅342之上延伸。第四接触部364可以与用于施加偏置电压至第二栅342和第二接触区322的线电性、磁性、电磁性、光学性或光电性地耦接。由于第二接触区322和第二栅342共享第四接触部364，所以通过第四接触部364施加的偏置电压可以基本上相同的方式被施加至第二接触区322和第二栅342。
图13至15是分别沿着图12中的线I-I’、II-II’和III-III’截取的截面图。首先，参见图13连同图12，隔离层304被设置在衬底302中。第一有源区310在第一方向上通过隔离层304来限定。n型第一阱区306被设置在衬底302中。第一阱区306被设置成包围第一有源区310。在第一有源区310中，p+型第一结区311、p+型第二结区312和p+型第三结区313被设置成彼此分开。第一结区311和第二结区312被分别设置在第一有源区310的相对的部分(例如，相对的端部)中，并且第三结区313被设置在第一结区311和第二结区312之间。在第一结区311和第三结区313之间的第一阱区306的上部可以用作第一沟道区315。在第二结区312和第三结区313之间的第一阱区306的上部可以用作第二沟道区316。p+型第一接触区321被设置在第一阱区306中以与第一有源区310分开。
第一绝缘层331和第一栅341被设置在第一沟道区315上。第二绝缘层332和第二栅342被设置在第二沟道区316上。电介质层390被设置在第一栅341和第二栅342之间。因而，获得了包括第一栅341、电介质层390和第二栅342的第一电容器CL。第一栅341可以为浮置状态，而第二栅342可以与字线WL连接。第一结区311可以通过第一接触部361与位线BL连接，而第二结区312可以通过第二接触部362与源极线SL连接。第一接触区321可以通过第三接触部363与阱偏置电压线WBL连接。
接着，参见图14和图15连同图12，第一有源区310和第二有源区320在第二方向上通过隔离层304在衬底302中被限定。在衬底302中，第一有源区310被第一阱区306包围，而第二有源区320被第二阱区308包围。第二阱区308具有p型导电性。如图14中所示，第二接触区322被设置在第二阱区308的上部中。第二接触区322具有n型导电性。第一绝缘层331和第一栅341中的每个在第二方向上延伸。第一沟道区315被设置在第一有源区310和第一栅341彼此重叠的区域中。第四接触部364被设置在第二接触区322中。第四接触部364可以与字线WL连接。第一栅341、第一绝缘层331和第二阱区308可以构成垂直型第二电容器CV。如图15中所示，第二绝缘层332和第二栅342中的每个在第二方向上延伸。第四接触部364被设置在第二栅342的端部上，并且因此，第二栅342可以通过第四接触部364与字线WL连接。
图16是图12至图15中所示的非易失性存储器件中的单位单元的等效电路图。参见图16连同图12至图15，非易失性存储器件中的单位单元300包括其中储存晶体管CT和选择晶体管ST串联连接的等效电路。储存晶体管CT可以包括第一栅341、第一结区311和第三结区313。选择晶体管ST可以包括第二栅342、第二结区312和第三结区313。储存晶体管CT和选择晶体管ST共享第三结区313，并且储存晶体管CT和选择晶体管ST中的每个形成p沟道型MOS结构。
在图16的等效电路图中，储存晶体管CT具有浮栅端子FG、漏极端子D和结端子J。储存晶体管CT的浮栅端子FG对应于图12至图14中的第一栅341。储存晶体管CT的漏极端子D和结端子J分别对应于图12和图13中的第一结区311和第三结区313。储存晶体管CT的漏极端子D与位线BL连接。选择晶体管ST具有选择栅端子SG、源极端子S和结端子J。选择晶体管ST的选择栅端子SG对应于图12和图15中的第二栅342并且与字线WL连接。选择晶体管ST的源极端子S和结端子J分别对应于图12和图13中的第二结区312和第三结区313。选择晶体管ST的源极端子S与源极线SL连接。第一阱区306通过第一接触区321和第三接触部363与阱偏置电压线WBL连接。
如以上参照图13所述，第一栅341、电介质层390和第二栅342构成第一电容器CL。在图16的等效电路图中，第一电容器CL的两个端子被连接在选择晶体管ST的选择栅端子SG和储存晶体管CT的浮栅端子FG之间。如以上参照图14所述，第一栅341、第一绝缘层331和第二阱区308构成第二电容器CV。此外，第二阱区308和第二接触区322构成pn二极管Dp。在图16的等效电路图中，第二电容器CV的第一端子与储存晶体管CT的浮栅端子FG连接，而第二电容器CV的第二端子与pn二极管Dp的阳极连接。pn二极管Dp的阴极与选择晶体管ST的选择栅端子SG和字线WL共同连接。第一电容器CL和第二电容器CV并联连接。施加至字线WL的偏置电压通过第一电容器CL被传送至储存晶体管CT的浮栅端子FG。此外，施加至字线WL的偏置电压也通过第二电容器CV被传送至储存晶体管CT的浮栅端子FG。
图17是解释图12至图15中所示的非易失性存储器件中的单位单元的操作的表。参见图17，非易失性存储器件中的单位单元300的编程操作可以采用热电子注入方案来执行，并且非易失性存储器件中的单位单元300的擦除操作可以采用福勒-诺德海姆(Fowler-Nordheim)隧穿方案来执行。由于以福勒-诺德海姆隧穿方案来执行擦除操作，所以防止不需要的空穴陷阱在用作隧穿层的第一绝缘层331(见图13)中产生，且因此，可以改善保持和循环特性。
具体地，为了编程具有单层栅的非易失性存储器件中的单位单元300，正的编程电压+Vpp被施加至字线WL，并且正的源极电压+Vsp被施加至源极线SL。此外，位线BL与地GND连接，以及阱偏置电压+Vwp被施加至阱偏置电压线WBL。在一个实例中，编程电压+Vpp可以为大约2V至大约4V，例如大约3V。在一个实例中，源极电压+Vsp可以为大约5V至大约7V，例如大约6V。在一个实例中，偏置电压+Vwp可以为大约5V至大约7V，例如大约6V。
由于与字线WL连接的第四接触部364接触第二栅342，如图15中所示，所以施加至字线WL的编程电压+Vpp通过第四接触部364被施加至第二栅342。由于编程电压+Vpp被施加至第二栅342，所以与编程电压+Vpp水平耦接的第一耦合电压通过第一电容器CL在第一栅341中被感应出。当对单位单元执行编程操作时，反相偏置电压被施加至pn二极管Dp(见图14)。因而，没有被第二电容器CV感应出的耦合电压。
由于编程电压+Vpp被施加至第二栅342，所以反转层形成在第二沟道区316中，且因而沟道被激活。通过源极线SL施加至第二结区312的源极电压+Vsp被传送至第三结区313。由于第一耦合电压通过第一电容器CL在第一栅341中被感应出，并且源极电压+Vsp被传送至第三结区313，所以热电子在第一栅341之下第三结区313周围产生。热电子通过使用电场效应穿通第一绝缘层331而被注入至第一栅341中。即，电场通过在第一栅341中被感应出的第一耦合电压和阱偏置电压+Vwp来形成。通过这样注入热电子，包括第一结区311、第三结区313和第一栅341的储存晶体管处于编程状态，即处于导通状态。为了擦除非易失性存储器件中的单位单元300，负的擦除电压-Vee被施加至字线WL，并且源极线SL和位线BL被浮置，以及正的阱偏置电压+Vwe被施加至阱偏置电压线WBL。在一个实例中，擦除电压-Vee可以为大约-5V至大约-7V，例如大约-6V。在一个实例中，阱偏置电压+Vwe可以为大约5V至大约7V，例如大约6V。由于与字线WL连接的第四接触部364接触第二栅342，如图15中所示，所以施加至字线WL的擦除电压-Vee通过第四接触部364被施加至第二栅342。
由于擦除电压-Vee被施加至第二栅342，所以与擦除电压-Vee水平耦接的第一负耦合电压通过第一电容器CL在第一栅341中被感应出，如以上参照图13所述。此外，施加至第二栅342的擦除电压-Vee经由pn二极管压Dp传送至第二阱区308，如以上参照图14所述。在本实施例中，将忽略由pn二极管Dp的体电阻引起的电压降。由于擦除电压-Vee被传送至第二阱区308，所以第二负耦合电压(其与传送至第二阱区308的擦除电压-Vee垂直耦接)通过第二电容器CV在第一栅141中被感应出。第一负耦合电压和第二负耦合电压通过第一电容器CL和第二电容器CV在第一栅341中被感应出。预定幅值的阱偏置电压+Vwe通过阱偏置电压线WBL来施加。在这种情况下，保留在第一栅341中的电子通过穿通第一绝缘层331隧穿至第一阱区306。电子穿通形成在第一绝缘层331中的并且由第一负耦合电压和第二负耦合电压以及阱偏置电压+Vwe产生的电场。通过这种电子隧穿，由第一结区311、第三结区313和第一栅341构成的储存晶体管处于擦除状态，即关断状态。
为了执行非易失性存储器件中的单位单元300的读取操作，字线WL与地GND连接，并且正的源极电压+Vsr被施加至源极线SL。此外，正的位线电压+Vdr被施加至位线BL，并且正的阱偏置电压+Vwr被施加至阱偏置电压线WBL。在一个实例中，源极电压+Vsr可以为大约1.5V至大约2.5V，例如大约2.0V。在一个实例中，位线电压+Vdr可以为大约3V至大约3.6V，例如大约3.3V。在一个实例中，阱偏置电压+Vwr可以为大约3V至大约3.6V，例如大约3.3V。在另一个实例中，源极电压+Vsr可以是接地电压，即0V。在这种情况下，位线电压+Vdr和阱偏置电压+Vwr中的每个可以为大约1.0V至大约1.4V，例如大约1.2V。当电子被保留在第一栅341中(例如，选中的单元具有数据“1”)时，单位单元300处于导通状态，并且电流流动。相反地，当第一栅341中的电子为被保留在第一栅341中(例如，选中的单元具有数据“0”)时，单位单元300处于关断状态，并且电流不流动。
图18是示出根据一个实施例的非易失性存储器件的单元阵列的布局图。参见图18，多个p型第一阱区406被设置成在第二方向上彼此分开。相应的p型第一阱区406被设置成在第一方向上延伸的条形式。多个n型第二阱区408被分别设置在第二方向上p型第一阱区406之间。相应的n型第二阱区408被设置成在第一方向上延伸的条形式。第一有源区410被设置在每个p型第一阱区406中并且在第一方向上延伸。n+型第一结区411、n+型第二结区412以及n+型第三结区413被设置在第一有源区410中。多个第二有源区420被设置在每个n型第二阱区408中以在第一方向上彼此分开。p+型接触区421被设置在每个第二有源区420中。多个第一栅441被设置成在第一方向和第二方向上彼此分开。每个第一栅441具有在第二方向上延伸的条形式。多个第二栅442被设置成在第一方向上彼此分开，并且每个第二栅442具有在第二方向上延伸的条形式，以与第一栅441平行。
第一栅441与第一有源区410交叉，并且具有与在第二方向(附图中向上的方向)上相邻于第一有源区410的n型第二阱区408重叠的部分(例如，端部)。第一栅441的另一部分(例如，另一个端部)与在第二方向相反的方向(附图中向下的方向)上相邻于第一有源区410的n型第二阱区408重叠。第一有源区410中的n+型第一结区411、n+型第二结区412和n+型第三结区413以及第二有源区420中的p+型接触区421可以通过使用第一栅441和第二栅442作为离子注入掩模来注入杂质离子至p型第一阱区406和n型第二阱区408而形成。结果，n+型第一结区411和n+型第三结区413可以在第一栅441的边缘之下延伸，并且n+型第二结区412和n+型第三结区413可以在第二栅442的边缘之下延伸。此外，p+型接触区421可以在第一栅441的边缘(例如，端部的边缘)之下延伸，并且还可以在第二栅442的边缘之下延伸。
为了提高单元阵列的集成度，在第一方向上彼此相邻的单位单元可以被设置成相对于第一参考线L1或第二参考线L2彼此对称。第一参考线L1和第二参考线L2在第一方向上被交替地布置，其中第一参考线L1和第二参考线L2在第一方向上彼此相邻的单位单元之间作为在第二方向上延伸的参考线。在根据本实施例的单元阵列中，设置在第一方向上第一参考线L1的两侧上的单位单元的第二栅442被设置成与第一参考线L1相邻。设置在第一方向上第二参考线L2的两侧上的单位单元的第一栅441被设置成与第二参考线L2相邻。
图19是示出根据一个实施例的非易失性存储器件的单元阵列的布局图。由于除了p+型接触区421-1之外，图19的附图标记中与图18的附图标记相同的附图标记表示相同的构成元件，所以在本文中将省略重复的描述。参见图19，在根据本实施例的单元阵列中，p+型接触区421-1可以在第一栅441的端部的边缘之下延伸，并且通过预定的间隙与第二栅442分开。
图20是示出根据一个实施例的非易失性存储器件的单元阵列的布局图。由于除了p+型接触区421-2之外，图20的附图标记中与图18的附图标记相同的附图标记表示相同的构成元件，所以在本文中将省略重复的描述。参见图20，在根据本实施例的单元阵列中，p+型接触区421-2可以在第一栅441的边缘之下延伸，并且还可以在第二栅442的两个侧壁之下延伸。第二栅442的两个侧壁都被设置在第一方向上延伸的第一参考线L1的相对侧面上。
图21是示出根据一个实施例的非易失性存储器件的单元阵列的布局图。由于除了多个n型第二阱区408-1之外，图21的附图标记中与图18的附图标记相同的附图标记表示相同的构成元件，所以在本文中将省略重复的描述。参见图21，在根据本实施例的单元阵列中，多个n型第二阱区408-1被设置成在第一方向和第二方向上彼此分开。具体地，在第一方向上，每个n型第二阱区408-1与相对于第一参考线L1彼此分开并且被设置在第二参考线L2的两侧上的两个单位单元共同耦接。在第二方向上，每个n型第二阱区408-1被设置在p型第一阱区406之间。
根据一个实施例，浮栅和选择栅不被垂直地层叠。确切地说，它们相对于衬底的表面被并排地布置。即，浮栅或选择栅中的任何一个可以被配置成单层栅结构。因而，存储器件可以通过使用CMOS工艺与逻辑器件一起来制造。
以上出于说明性的目的公开了各种实施例，且因而不应当被解释为限制性的。
通过以上实施例可以看出，本申请提供了以下的技术方案。
技术方案1.一种非易失性存储器件，包括：
第一有源区和第二有源区，其彼此分开；
浮栅，其与所述第一有源区交叉，并且被设置成使得其的一个端部与所述第二有源区重叠；
选择栅，其与所述第一有源区交叉，以及被设置成与所述浮栅并排并且与所述浮栅耦接；
电介质层，其被设置在所述浮栅和所述选择栅之间，其中，所述电介质层、所述浮栅和所述选择栅的叠层形成水平结构的第一电容器；
阱区，其被设置在所述第二有源区中并且与所述浮栅耦接，其中，所述阱区和所述浮栅的叠层形成垂直结构的第二电容器；以及
接触部，其与所述阱区和所述选择栅共同耦接。
技术方案2.如技术方案1所述的非易失性存储器件，其中，所述第一有源区在第一方向上延伸，
其中，所述第二有源区在第二方向上与所述第一有源区分开，以及
其中，所述第二方向与所述第一方向基本上垂直。
技术方案3.如技术方案2所述的非易失性存储器件，其中，所述浮栅和所述选择栅在所述第一方向上彼此分开，并且在所述第二方向上彼此并排。
技术方案4.如技术方案1所述的非易失性存储器件，还包括：
第一结区、第二结区和第三结区，其被设置在所述第一有源区中，
其中，所述第一结区和所述第二结区被分别设置在所述第一有源区的第一端部和第二端部处，
其中，所述第一结区和所述第二结区被分别提供成与所述浮栅和所述选择栅的侧壁相邻，以及
其中，第三结区被设置在所述浮栅和所述选择栅之间。
技术方案5.如技术方案4所述的非易失性存储器件，其中，所述第一结区、所述第二结区和所述第三结区中的每个具有n+型导电性。
技术方案6.如技术方案5所述的非易失性存储器件，还包括：
p型阱区，其被设置成包围所述第一有源区。
技术方案7.如技术方案5所述的非易失性存储器件，还包括：
p+型接触区，其被设置在所述第二有源区中。
技术方案8.如技术方案7所述的非易失性存储器件，其中，p+型接触区与所述接触部耦接。
技术方案9.如技术方案4所述的非易失性存储器件，其中，所述阱区具有n型导电性。
技术方案10.如技术方案1所述的非易失性存储器件，其中，所述第一有源区和所述第二有源区由隔离层来限定。
技术方案11.如技术方案1所述的非易失性存储器件，其中，垂直结构的所述第二电容器还包括绝缘层，其被设置在所述阱区和所述浮栅之间。
技术方案12.一种非易失性存储器件，包括：
电荷储存晶体管，其包括浮栅、与源极线耦接的第一结区、以及第三结区；
选择晶体管，其包括与字线耦接的选择栅、与位线耦接的第二结区、以及被所述电荷储存晶体管共享的所述第三结区；
第一电容器部件，其被设置在所述选择栅的端子和所述浮栅的端子之间；以及
二极管部件和第二电容器部件，其被串联设置在所述选择栅的端子和所述浮栅的端子之间。
技术方案13.如技术方案12所述的非易失性存储器件，其中，所述第一电容器部件和所述第二电容器部件在所述浮栅和所述选择栅的端子之间彼此并联耦接。
技术方案14.如技术方案12所述的非易失性存储器件，还包括：
电介质层，其被设置在所述浮栅和所述选择栅之间，
其中，所述第一电容器部件包括所述浮栅、所述电介质层和所述选择栅。
技术方案15.如技术方案12所述的非易失性存储器件，其中，所述二极管部件的阳极和阴极分别与所述选择栅和所述第二电容器部件耦接。
技术方案16.如技术方案15所述的非易失性存储器件，还包括：
第二导电型接触区，其与所述选择栅耦接，
第一导电型阱区，其被设置在所述浮栅之下以包围所述第二导电型接触区，并且与所述浮栅部分地重叠，以及
绝缘层，其被设置在所述第一导电型阱区和所述浮栅之间，
其中，所述二极管部件包括所述第二导电型接触区和所述第一导电型阱区，以及
其中，所述第二电容器部件包括被垂直地设置的所述第一导电型阱区、所述绝缘层和所述浮栅。
技术方案17.如技术方案12所述的非易失性存储器件，其中，共同施加至所述字线的偏置电压通过所述第一电容器部件和第二电容器部件与所述浮栅耦接，以这种方式感应出耦合电压。
技术方案18.如技术方案17所述的非易失性存储器件，其中，编程通过分别施加正的编程电压和正的源极电压至所述字线和所述源极线以及通过将所述位线与地连接来执行。
技术方案19.如技术方案17所述的非易失性存储器件，其中，擦除通过分别施加负的擦除电压和正的源极电压至所述字线和所述源极线以及通过将所述位线与地连接来执行。
技术方案20.如技术方案17所述的非易失性存储器件，其中，读取通过分别施加正的读取电压和正的漏极电压至所述字线和所述位线以及通过将所述源极线与地连接来执行。

Claims (10)

1.一种非易失性存储器件，包括：
第一有源区和第二有源区，其彼此分开；
浮栅，其与所述第一有源区交叉，并且被设置成使得其的一个端部与所述第二有源区重叠；
选择栅，其与所述第一有源区交叉，以及被设置成与所述浮栅并排并且与所述浮栅耦接；
电介质层，其被设置在所述浮栅和所述选择栅之间，其中，所述电介质层、所述浮栅和所述选择栅的叠层形成水平结构的第一电容器；
阱区，其被设置在所述第二有源区中并且与所述浮栅耦接，其中，所述阱区和所述浮栅的叠层形成垂直结构的第二电容器；以及
接触部，其与所述阱区和所述选择栅共同耦接。
2.如权利要求1所述的非易失性存储器件，其中，所述第一有源区在第一方向上延伸，
其中，所述第二有源区在第二方向上与所述第一有源区分开，以及
其中，所述第二方向与所述第一方向基本上垂直。
3.如权利要求2所述的非易失性存储器件，其中，所述浮栅和所述选择栅在所述第一方向上彼此分开，并且在所述第二方向上彼此并排。
4.如权利要求1所述的非易失性存储器件，还包括：
第一结区、第二结区和第三结区，其被设置在所述第一有源区中，
其中，所述第一结区和所述第二结区被分别设置在所述第一有源区的第一端部和第二端部处，
其中，所述第一结区和所述第二结区被分别提供成与所述浮栅和所述选择栅的侧壁相邻，以及
其中，第三结区被设置在所述浮栅和所述选择栅之间。
5.如权利要求4所述的非易失性存储器件，其中，所述第一结区、所述第二结区和所述第三结区中的每个具有n+型导电性。
6.如权利要求5所述的非易失性存储器件，还包括：
p型阱区，其被设置成包围所述第一有源区。
7.如权利要求5所述的非易失性存储器件，还包括：
p+型接触区，其被设置在所述第二有源区中。
8.如权利要求7所述的非易失性存储器件，其中，p+型接触区与所述接触部耦接。
9.如权利要求4所述的非易失性存储器件，其中，所述阱区具有n型导电性。
10.一种非易失性存储器件，包括：
电荷储存晶体管，其包括浮栅、与源极线耦接的第一结区、以及第三结区；
选择晶体管，其包括与字线耦接的选择栅、与位线耦接的第二结区、以及被所述电荷储存晶体管共享的所述第三结区；
第一电容器部件，其被设置在所述选择栅的端子和所述浮栅的端子之间；以及
二极管部件和第二电容器部件，其被串联设置在所述选择栅的端子和所述浮栅的端子之间。
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