KR20110025498A - 반도체 메모리 소자 - Google Patents

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KR20110025498A
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유재현
김종민
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주식회사 동부하이텍
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Abstract

실시예에 따른 반도체 메모리 소자는 제1 도전형 기판 상부에 형성된 제2 도전형 웰; 상기 제1 도전형 기판 위에 형성된 게이트; 상기 게이트 양측의 상기 제2 도전형 웰 상부에 각각 형성된 제1 도전형 제1 이온주입영역 및 제1 도전형 제2이온주입영역; 상기 제1 도전형 제2이온주입영역 옆의 상기 제2 도전형 웰에 형성된 제1 도전형 웰; 상기 제1 도전형 웰에 형성된 제2 도전형 이온주입영역; 및 상기 제2 도전형 이온주입영역에 형성된 제1 도전형 제3이온주입영역을 포함한다.
실시예에 의하면, PMOS보다 작은 저항을 갖는 JFET를 사용함으로써 플로팅 P+ 영역의 전압 강하 효과를 줄일 수 있다. 또한, 셀렉트 기능을 가지는 JFET를 통하여 공통 소스 라인의 누설 전류를 최소화하고, 반도체 메모리 소자의 스위칭 특성을 향상시킬 수 있다.
반도체 메모리 소자, EPROM, 셀 어레이, JFET, P+ 영역, CSL

Description

반도체 메모리 소자{Semiconductor memory device}
실시예는 반도체 메모리 소자에 관한 것이다.
도 1은 일반적인 반도체 메모리 소자의 구조를 도시한 측단면도이다.
가령 EPROM(Erasable Programmable Read Only Memory)과 같은 반도체 메모리 소자는 도 1과 같이 두개의 PMOS를 연결시킨 구조로 사용된다.
이와 같은 반도체 메모리 소자는 첫째, PMOS의 높은 저항으로 인하여 P+ 영역에 전압 강하 현상이 발생되고, 둘째, 다수의 마스크 사용으로 인하여 공정이 복잡하여지며, 셋째, 공통 소스 라인의 누설 전류가 증가하여 스위칭 특성이 저하되고, 넷째, 동작 속도를 증가시키는데 한계가 있는 문제점이 있다.
특히, 도 1과 같은 구조는 개발된지 오래된 고전적인 구조로서, 라이센스 비용도 중요한 문제점으로 인식되고 있다.
실시예는 소스/드레인 영역의 전압강하 현상을 억제하고, 공통 소스 라인의 누설 전류를 최소화하며, 스위칭 특성 및 동작 속도가 향상되고, 셀 어레이 면적을 최소화하여 고집적화가 가능한 반도체 메모리 소자를 제공한다.
실시예에 따른 반도체 메모리 소자는 제1 도전형 기판 상부에 형성된 제2 도전형 웰; 상기 제1 도전형 기판 위에 형성된 게이트; 상기 게이트 양측의 상기 제2 도전형 웰 상부에 각각 형성된 제1 도전형 제1 이온주입영역 및 제1 도전형 제2이온주입영역; 상기 제1 도전형 제2이온주입영역 옆의 상기 제2 도전형 웰에 형성된 제1 도전형 웰; 상기 제1 도전형 웰에 형성된 제2 도전형 이온주입영역; 및 상기 제2 도전형 이온주입영역에 형성된 제1 도전형 제3이온주입영역을 포함한다.
실시예에 의하면, 다음과 같은 효과가 있다.
첫째, PMOS보다 작은 저항을 갖는 JFET를 사용함으로써 플로팅(Floating) P+ 영역의 전압 강하 효과를 줄일 수 있다.
둘째, 셀렉트 기능을 가지는 JFET를 통하여 공통 소스 라인(CSL; Common Source Line)의 누설 전류를 최소화하고, 반도체 메모리 소자의 스위칭 특성을 향상시킬 수 있다.
셋째, 셀렉트 기능을 가지는 JFET를 통하여 종래의 PMOS 연결형 구조에 비하 여 반도체 메모리 소자의 동작 속도를 향상시킬 수 있다.
첨부된 도면을 참조하여, 실시예에 따른 반도체 메모리 소자에 대하여 상세히 설명한다.
이하, 실시예를 설명함에 있어, 관련된 공지 기능 또는 구성에 대한 구체적인 설명은 본 발명의 요지를 불필요하게 흐릴 수 있다고 판단되므로 본 발명의 기술적 사상과 직접적인 관련이 있는 핵심적인 구성부만을 언급하기로 한다.
본 발명에 따른 실시 예의 설명에 있어서, 각 층(막), 영역, 패턴 또는 구조물들이 기판, 각 층(막), 영역, 패드 또는 패턴들의 "상/위(on)"에 또는 "아래(under)"에 형성되는 것으로 기재되는 경우에 있어, "상/위(on)"와 "아래(under)"는 "직접(directly)" 또는 "다른 층을 개재하여 (indirectly)" 형성되는 것을 모두 포함한다. 또한 각 층의 상/위 또는 아래에 대한 기준은 도면을 기준으로 설명한다.
도 2는 실시예에 따른 반도체 메모리 소자의 단위셀을 도시한 상면도이고, 도 3은 실시예에 따른 반도체 메모리 소자의 단위셀을 도시한 측단면도인데, 도 3은 도 2의 표시선 A-A'을 기준으로 한 반도체 메모리 소자의 측단면도이다.
도 2 및 도 3을 참조하면, 제1 도전형 기판(100)의 상부에 제2 도전형 웰(110)이 형성되고, 상기 제2 도전형 웰(110)에는 소자분리영역(111)이 형성되어 액티브 영역을 정의한다.
상기 소자분리영역(111) 사이의 상기 제1 도전형 기판(100) 위에 게이트 절 연막(132), 게이트(134), 살리사이드 블럭층(Salicide block layer)(136)이 순서대로 형성되고, 상기 게이트(134) 일측의 상기 제2 도전형 웰(110) 상부에 제1 도전형 제1이온주입영역(122), 상기 게이트(134) 타측의 상기 제2 도전형 웰(110) 상부에 제1 도전형 제2이온주입영역(124)이 형성된다.
또한, 상기 제1 도전형 제2이온주입영역(124) 옆의 상기 제2 도전형 웰(110)에 제1 도전형 웰(142)이 형성되고, 상기 제1 도전형 웰(142) 상부 중앙에 제2 도전형 이온주입영역(144)이 형성된다.
또한, 상기 제2 도전형 이온주입영역(144) 상부 중앙에 제1 도전형 제3이온주입영역(146)이 형성된다.
실시예에서,제1 도전형은 P 타입을 의미하고 제2 도전형은 N 타입을 의미하는 것으로 하였으나, 각 반도체 영역은 그 반대의 도전 타입으로 이루어질 수도 있다.
이와 같은 실시예에 따른 반도체 메모리 소자는 첫째, 싱글 폴리(Single Poly) EPROM으로 이용될 수 있고, 둘째, 셀렉트 트랜지스터를 JFET(Junction Field Effect Transistor)로 대체하였으며, 셋째, JFET와 함께 플로팅 PMOS 트랜지스터가 이용되며, 원타임 프로그램(one time progrma) 방식이 이용된다.
상기 제2 도전형 웰(110)은 고전압 웰이며, 상기 제1 도전형 웰(142)은 저전압 웰로서, 상기 제1 도전형 웰(142), 상기 제2 도전형 웰(144) 및 상기 제1 도전형 제3이온주입영역(146)은 JFET 영역을 이룬다.
상기 제1 도전형 제1이온주입영역(122), 상기 게이트(134), 상기 제1 도전형 제2이온주입영역(124)은 플로팅 PMOS 트랜지스터 영역을 이룬다.
이와 같은 실시예에 따른 반도체 메모리 소자는 상기 JFET 영역의 온/오프 특성에 기반하여 동작된다.
실시예에 따른 반도체 메모리 소자가 셀 어레이를 이루는 경우, 상기 제1 도전형 제3이온주입영역(146)과 상기 제1 도전형 웰(142)은 워드 라인(WL; Word Line)과 연결되고, 상기 제1 도전형 제1이온주입영역(122)은 비트 라인(BL; Bit Line)과 연결된다.
또한, 상기 트랜지스터 영역의 상기 제1 도전형 제2이온주입영역(124)과 상기 JFET 영역의 상기 제2 도전형 이온주입영역(144)은 서로 연결된다. 따라서, 상기 다이오드 영역과 상기 트랜지스터 영역은 직렬로 연결된 구조를 이룬다.
또한, 상기 제2 도전형 이온주입영역(144)은 공통 소스 라인(CSL; Common Source Line)과 연결된다. 상기 제1 도전형 제1이온주입영역(122)과 상기 제1 도전형 제2이온주입영역(124)은 각각 드레인 및 소스로 기능될 수 있다.
이하, 실시예에 따른 반도체 메모리 소자가 쓰기(program)/읽기(read)로 동작되는 경우에 대하여 설명한다.
첫째, 실시예에 따른 반도체 메모리 소자를 쓰기 동작시키는 경우, 상기 제1 도전형 제1이온주입영역(122), 즉 비트 라인과 상기 제2 도전형 웰(110)에 각각 양전위의 제1 전압(가령, 약 7.0V)을 인가하고, 상기 제1 도전형 웰(142) 및 상기 제1 도전형 제3이온주입영역(146), 즉 워드 라인에 음전위의 제2 전압(가령, 약 -1.0V)을 인가한다.
이와 같은 바이어스 조건에서, 커패시터 커플링(Capacitive Coupling)에 의하여 상기 게이트(172)에 소정의 음전위 전압(가령, 약 -5.6V)이 유기되고, 트랜지스터는 턴온된다. 따라서, 전류는 비트 라인 측에서 워드 라인 측으로 흐른다.
상기 트랜지스터가 턴온되는 경우, 상기 트랜지스터의 드레인, 즉 상기 제1 도전형 제2이온주입영역(124) 부근에서 CHEI(Channel Hot Electron Injection) 현상이 발생되고, 상기 게이트(134)에 전자가 주입된다.
이로 인하여, 상기 트랜지스터의 문턱전압(Threshold Voltage)이 낮아지게 되고 트랜지스터는 더욱 강하게 턴온되어 CHEI 현상을 지속시킨다.
따라서, 프로그램 시간을 지속시킬수록 상기 트랜지스터의 문턱 전압은 낮아진다.
둘째, 실시예에 따른 반도체 메모리 소자를 읽기 동작시키는 경우, 상기 제1 도전형 제1이온주입영역(122)(비트 라인)과 상기 제2 도전형 웰(110)에 양전위의 제2 전압(가령, 1.0V)을 인가하고, 워드 라인, 즉 상기 제1 도전형 제3이온주입영역(146)과 상기 제1 도전형 웰(142)에 그라운드를 인가한다.
이와 같은 바이어스 조건에서, 커패시터 커플링에 의하여 상기 제1 도전형 제3이온주입영역(146)을 통하여 상기 게이트(134)에 소정의 음전위 전압이 유기된다. 이때의 음전위 전압의 절대값은 상기 문턱 전압보다 작게 된다.
만일, 트랜지스터가 프로그램된 상태, 즉 상기 게이트(134)에 전자가 주입되어 있는 경우면 전술한 바와 같이 트랜지스터의 문턱 전압이 매우 낮은 상태에서 턴온된다. 따라서, 비트 라인 측으로부터 워드 라인 측으로 전류가 흐르고 공통 소 스 라인(S/L)을 통하여 전류를 읽음으로써 프로그램된 상태("1" 상태)를 알 수 있다.
반면, 트랜지스터가 프로그램되지 않은 상태, 즉 상기 게이트(134)에 전자가 주입되어 있지 않은 경우면 트랜지스터의 문턱 전압이 높은 상태에서 턴오프되고, 비트 라인 측으로부터 워드 라인 측으로 전류가 흐르지 않으므로 공통 소스 라인(S/L)을 통하여 전류를 감지할 수 없다. 따라서 프로그램되지 않은 상태("0" 상태)를 알 수 있다.
도 4는 실시예에 따른 반도체 메모리 소자의 셀 어레이를 개략적으로 도시한 상면도이고, 도 5는 실시예에 따른 반도체 메모리 소자가 셀 어레이를 이루는 경우의 등가 회로를 도시한 회로도이다.
도 4를 참조하면, "B"로 표시된 점선 영역이 도 2 및 도 3에 도시된 반도체 메모리 소자의 단위셀에 해당되는 영역으로서, 도 4의 셀 어레이는 단위셀을 2×2 행렬의 4비트 구조로 배치한 것이다.
가운데 영역을 기준으로 각 단위셀의 트랜지스터 영역은 x축 상의 안쪽에서 대칭으로 위치되고, 각 트랜지스터 영역은 비트 라인과 연결되는 상기 제1 도전형 제1이온주입영역(122)을 공유한다.
또한, 가운데 영역을 기준으로 각 단위셀의 JFET 영역은 x축 상의 바깥쪽에서 대칭으로 위치되고, 각 단위셀의 트랜지스터 영역과 JFET 영역은 y축 상에서 나란히 배열되며, 상기 제2 도전형 이온주입영역(144)은 공통 소스 라인과 연결된다.
도 5를 참조하면, y축 방향 즉 워드 라인 축상에 존재하는 상기 JFET 영역들 의 상기 제1 도전형 제3이온주입영역(146)(캐쏘드에 해당됨)은 각각 제1 워드 라인(WL_0) 및 제2 워드 라인(WL_1)과 연결되고, 상기 제2 도전형 이온주입영역(144)(어노드에 해당됨)은 공통 소스 라인과 연결된다.
또한, x축 방향 즉 비트 라인 축상에 존재하는 상기 트랜지스터들의 상기 제1 도전형 제1이온주입영역(122)(소스 영역)은 각각 제1 비트 라인(BL_0) 및 제2 비트 라인(BL_1)과 연결된다.
이와 같은 셀 어레이 중 점선 영역의 "A" 셀을 선택하여 프로그램시키는 경우, 상기 제1 워드 라인(WL_0)에 그라운드를 인가하고, 상기 제2 워드 라인(WL_1)에 음전위의 제2 전압을 인가한다.
그리고, 상기 제1 비트 라인(BL_0) 및 상기 제2 도전형 웰(110)에 양전위의 제1 전압을 인가하고, 상기 제2 비트 라인(BL_1)에 그라운드를 인가한다.
따라서, 앞서 단위셀을 예로 설명한 것처럼, 선택된 단위셀 "A"의 트랜지스터와 다이오드가 모두 턴온되어 프로그램될 수 있다.
비선택 셀인 "B" 셀, "C" 셀의 경우 상기 JFET 영역에 역전위가 걸리고, 바이 이펙트(body effect) 효과로 인하여 턴오프되므로 프로그램 동작이 일어나지 않는다. 또한, 비선택 셀인 "D" 셀의 경우 트랜지스터 영역의 소스, 드레인에 동일한 0V 바이어스가 인가되어 턴오프 되므로 프로그램 동작이 일어나지 않는다.
한편, "A" 셀을 선택하여 읽는 경우, 상기 제1 워드 라인(WL_0)에 그라운드를 인가하고, 상기 제2 워드 라인(WL_1)에 음전위의 제2 전압을 인가한다.
그리고, 상기 제1 비트 라인(BL_0) 및 상기 제2 도전형 웰(110)에 양전위의 제2 전압을 인가하고, 상기 제2 비트 라인(BL_1)에 그라운드를 인가한다.
따라서, 앞서 단위셀을 예로 설명한 것처럼, 선택된 단위셀 "A"의 프로그램 상태를 읽을 수 있다.
비선택 셀인 "B" 셀, "C" 셀, "D" 셀의 경우 JFET 영역에 역전위가 걸리고, 바디 이펙트(body effect) 효과로 인하여 턴오프되므로 전류가 흐를 수 없고 읽기 동작이 수행되지 않는다.
이상에서 본 발명에 대하여 그 바람직한 실시예를 중심으로 설명하였으나 이는 단지 예시일 뿐 본 발명을 한정하는 것이 아니며, 본 발명이 속하는 분야의 통상의 지식을 가진 자라면 본 발명의 본질적인 특성을 벗어나지 않는 범위에서 이상에 예시되지 않은 여러 가지의 변형과 응용이 가능함을 알 수 있을 것이다. 예를 들어, 본 발명의 실시예에 구체적으로 나타난 각 구성 요소는 변형하여 실시할 수 있는 것이다. 그리고 이러한 변형과 응용에 관계된 차이점들은 첨부된 청구 범위에서 규정하는 본 발명의 범위에 포함되는 것으로 해석되어야 할 것이다.
도 1은 일반적인 반도체 메모리 소자의 구조를 도시한 측단면도.
도 2는 실시예에 따른 반도체 메모리 소자의 단위셀을 도시한 상면도.
도 3은 실시예에 따른 반도체 메모리 소자의 단위셀을 도시한 측단면도.
도 4는 실시예에 따른 반도체 메모리 소자의 셀 어레이를 개략적으로 도시한 상면도.
도 5는 실시예에 따른 반도체 메모리 소자가 셀 어레이를 이루는 경우의 등가 회로를 도시한 회로도.

Claims (11)

  1. 제1 도전형 기판 상부에 형성된 제2 도전형 웰;
    상기 제1 도전형 기판 위에 형성된 게이트;
    상기 게이트 양측의 상기 제2 도전형 웰 상부에 각각 형성된 제1 도전형 제1 이온주입영역 및 제1 도전형 제2이온주입영역;
    상기 제1 도전형 제2이온주입영역 옆의 상기 제2 도전형 웰에 형성된 제1 도전형 웰;
    상기 제1 도전형 웰에 형성된 제2 도전형 이온주입영역; 및
    상기 제2 도전형 이온주입영역에 형성된 제1 도전형 제3이온주입영역을 포함하는 반도체 메모리 소자.
  2. 제1항에 있어서,
    상기 제2 도전형 웰에 형성되어 액티브 영역을 정의하는 소자분리영역; 및
    상기 게이트 및 상기 제2 도전형 웰 사이에 형성된 게이트 절연막을 포함하는 반도체 메모리 소자.
  3. 제1항에 있어서,
    상기 게이트 위에 형성된 살리사이드 블럭층을 포함하는 반도체 메모리 소자.
  4. 제1항에 있어서,
    상기 제1 도전형 제1이온주입영역 및 상기 제1 도전형 제2이온주입영역은 각각 소스 및 드레인으로 기능되고, 상기 게이트와 함께 플로팅 트랜지스터 영역을 이루며,
    상기 제2 도전형 웰은 고전압 웰이고, 상기 제1 도전형 웰은 저전압 웰로서, 상기 제1 도전형 웰, 상기 제2 도전형 이온주입영역 및 상기 제1 도전형 제3이온주입영역은 JFET 영역을 이루는 것을 특징으로 하는 반도체 메모리 소자.
  5. 제1항에 있어서,
    상기 제2 도전형 이온주입영역은 상기 제1 도전형 웰의 상부 중앙에 형성되고, 상기 제1 도전형 제3이온주입영역은 상기 제2 도전형 이온주입영역의 상부 중앙에 형성된 것을 특징으로 하는 반도체 메모리 소자.
  6. 제4항에 있어서,
    상기 반도체 메모리 소자는 단위셀로서 다수개가 연결되어 셀 어레이를 이루고, 상기 제1 도전형 제3이온주입영역과 상기 제1 도전형 웰은 워드 라인과 연결되고, 상기 제1 도전형 제1이온주입영역은 비트 라인과 연결되며, 상기 제1 도전형 제2이온주입영역과 상기 제2 도전형 이온주입영역은 서로 연결되고, 상기 제2 도전형 이온주입영역은 공통 소스 라인과 연결되며,
    가운데 영역을 기준으로 상기 각 단위셀의 트랜지스터 영역은 x축 상의 안쪽에서 대칭으로 위치되고, 각 트랜지스터 영역은 상기 제1 도전형 제1이온주입영역을 공유하며,
    가운데 영역을 기준으로 상기 각 단위셀의 JFET 영역은 x축 상의 바깥쪽에서 대칭으로 위치되고, 각 단위셀의 트랜지스터 영역과 JFET 영역은 y축 상에서 나란히 배열되는 것을 특징으로 하는 반도체 메모리 소자.
  7. 제1항에 있어서,
    상기 반도체 메모리 소자가 쓰기로 동작되는 경우, 상기 제1 도전형 제1이온주입영역 및 상기 제2 도전형 웰에 각각 양전위의 제1 전압이 인가되고, 상기 제1 도전형 웰 및 상기 제1 도전형 제3이온주입영역에 음전위의 제2 전압이 인가되는 것을 특징으로 하는 반도체 메모리 소자.
  8. 제1항에 있어서,
    상기 반도체 메모리 소자가 읽기로 동작되는 경우, 상기 제1 도전형 제1이온주입영역과 사이 제2 도전형 웰에 양전위의 제2 전압이 인가되고, 상기 제1 도전형 제3이온주입영역과 상기 제1 도전형 웰에 그라운드가 인가되는 것을 특징으로 하는 반도체 메모리 소자.
  9. 제6항에 있어서, 상기 셀 어레이 중 어느 하나의 셀을 선택하여 쓰기로 동작 시키는 경우,
    선택 셀의 워드 라인에 그라운드를 인가하고, 비선택 셀의 워드 라인에 음전위의 제2 전압을 인가하며,
    선택 셀의 비트 라인에 양전위의 제1 전압을 인가하고, 비선택 셀의 비트 라인에 그라운드를 인가하여, 모든 셀의 상기 제2 도전형 웰에 양전위의 제1 전압을 인가하는 것을 특징으로 하는 반도체 메모리 소자.
  10. 제6항에 있어서, 상기 셀 어레이 중 어느 하나의 셀을 선택하여 읽기로 동작시키는 경우,
    선택 셀의 워드 라인에 그라운드를 인가하고, 비선택 셀의 워드 라인에 음전위의 제2 전압을 인가하며,
    선택 셀의 비트 라인에 양전위의 제2 전압을 인가하고, 비선택 셀의 비트 라인에 그라운드를 인가하며, 모든 셀의 상기 제2 도전형 웰에 양전위의 제2 전압을 인가하는 것을 특징으로 하는 반도체 메모리 소자.
  11. 제7항 또는 제9항에 있어서,
    상기 제1 전압의 절대값은 상기 제2 전압의 절대값보다 큰 것을 특징으로 하는 반도체 메모리 소자.
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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20150120816A (ko) * 2014-04-18 2015-10-28 에스케이하이닉스 주식회사 단일층의 게이트를 갖는 불휘발성 메모리소자 및 그 동작방법과, 이를 이용한 메모리 셀어레이
KR20150121449A (ko) * 2014-04-21 2015-10-29 에스케이하이닉스 주식회사 불휘발성 메모리소자 및 그 동작방법

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KR20150121449A (ko) * 2014-04-21 2015-10-29 에스케이하이닉스 주식회사 불휘발성 메모리소자 및 그 동작방법

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