CN114512489A - 非挥发性存储器的存储单元 - Google Patents

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CN114512489A CN202110930150.2A CN202110930150A CN114512489A CN 114512489 A CN114512489 A CN 114512489A CN 202110930150 A CN202110930150 A CN 202110930150A CN 114512489 A CN114512489 A CN 114512489A
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黎俊霄
林庆源
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Abstract

本发明公开一种非挥发性存储器的存储单元，包括：一N型区域、一N型阱区、一P型阱区、一第一p型掺杂区域、一第二p型掺杂区域与一第一n型掺杂区域。该N型阱区与该P型阱区形成于该N型区域中。该第一p型掺杂区域与该第二p型掺杂区域位于该N型阱区的表面。该栅极层位于该第一p型掺杂区域与一第二p型掺杂区域之间的该N型阱区表面上方。该第一n型掺杂区域位于该P型阱区的表面。该栅极层延伸至该P型阱区，并且该栅极层的一第一侧相邻于该第一n型掺杂区域。

Description

非挥发性存储器的存储单元
技术领域
本发明涉及一种存储器，且特别是涉及一种非挥发性存储器的存储单元。
背景技术
众所周知，非挥发性存储器在断电之后仍旧可以保存其数据内容。一般来说，当非挥发性存储器制造完成并出厂后，使用者即可以编程(program)非挥发性存储器，进而将数据记录在非挥发性存储器中。
请参照图1，其所绘示为现有非挥发性存储器的存储单元阵列示意图。存储单元阵列100包括m×n个存储单元c11～cmn，且存储单元阵列100连接至m条字符线WL1～WLm、n条位线BL1～BLn以及m条控制线CL1～CLm。再者，每个存储单元c11～cmn都包括一浮动栅晶体管。浮动栅晶体管为n型双栅极浮动栅晶体管(n-type dual gate floating gatetransistor)，包括一控制栅极端(control gate terminal)、一浮动栅极(floatinggate)、一第一漏/源端(source/drain terminal)、一第二漏/源端。其中，浮动栅极为浮接状态(floating)未连接至任何端点。
第一列的n个存储单元c11～c1n中，浮动栅晶体管的控制栅极端连接至字符线WL1，浮动栅晶体管的第一漏/源端连接至控制线CL1，浮动栅晶体管的第二漏/源端连接至对应的n条位线BL1～BLn。第二列的n个存储单元c21～c2n中，浮动栅晶体管的控制栅极端连接至字符线WL2，浮动栅晶体管的第一漏/源端连接至控制线CL2，浮动栅晶体管的第二漏/源端连接至对应的n条位线BL1～BLn。依此类推，第m列的n个存储单元cm1～cmn中，浮动栅晶体管的控制栅极端连接至字符线WLm，浮动栅晶体管的第一漏/源端连接至控制线CLm，浮动栅晶体管的第二漏/源端连接至对应的n条位线BL1～BLn。
基本上，提供字符线WL1～WLm、位线BL1～BLn、控制线CL1～CLm适当的偏压，可以对存储单元阵列100中的存储单元c11～cmn进行编程动作、抹除动作或读取动作。举例来说，提供动作电压(activated voltage)至字符线WL1，提供不动作电压(inactivatedvoltage)至其他字符线WL2～WLm，则连接于字符线WL1的第一列即为选定列，并可对选定列的n个存储单元c11～c1n进行编程动作、抹除动作或读取动作。
再者，图1中的存储单元阵列100是以n型双栅极浮动栅晶体管为例来做说明。实际上，利用p型双栅极浮动栅晶体管也可以组成存储单元，并形成非挥发性存储器的存储单元阵列。
发明内容
本发明的主要目的在于提出一种非挥发性存储器的存储单元。其中，存储单元中的晶体管为单栅极浮动栅晶体管(single gate floating gate transistor)。再者，设计适当的偏压，将使得存储单元能够正常地进行编程动作、抹除动作或读取动作。相同地，设计适当的偏压也可以使得存储单元阵列够正常地进行编程动作、抹除动作或读取动作。
本发明为一种非挥发性存储器的存储单元，包括：一N型区域；一N型阱区与一P型阱区，形成于该N型区域中；一第一p型掺杂区域与一第二p型掺杂区域，位于该N型阱区的表面；一栅极层，位于该第一p型掺杂区域与一第二p型掺杂区域之间的该N型阱区表面上方，且该栅极层自该N型阱区延伸至该P型阱区；以及，一第一n型掺杂区域，位于该P型阱区的表面，且该第一n型掺杂区域相邻于该栅极层的一第一侧；其中，该栅极层、该N型阱区、该第一p型掺杂区域与该第二p型掺杂区域形成一p型晶体管；该栅极层、该P型阱区、该第一n型掺杂区域形成一晶体管电容，该晶体管电容与该p型晶体管与共用该栅极层；以及，该N型区域与该P型阱区形成一二极管；其中，该p型晶体管的一第一漏/源端连接至一位线，该p型晶体管的一第二漏/源端连接至一源极线，该P型阱区与该n型掺杂区域连接至一字符线。
本发明为一种非挥发性存储器的存储单元，包括：一N型区域；一N型阱区与一P型阱区，形成于该N型区域中；一第一p型掺杂区域与一第二p型掺杂区域，位于该N型阱区的表面；一栅极层，位于该第一p型掺杂区域与一第二p型掺杂区域之间的该N型阱区表面上方；以及，一第一n型掺杂区域，位于该P型阱区的表面，其中该栅极层延伸至该P型阱区，该栅极层位于该第一n型掺杂区域上方，且该P型阱区上方的该栅极层为一梳型栅极层；其中，该栅极层、该N型阱区、该第一p型掺杂区域与该第二p型掺杂区域形成一p型晶体管；该栅极层、该P型阱区、该第一n型掺杂区域形成一晶体管电容，该晶体管电容与该p型晶体管共用该栅极层，该N型区域与该P型阱区形成一二极管；其中，该p型晶体管的一第一漏/源端连接至一位线，该p型晶体管的一第二漏/源端连接至一源极线，该n型掺杂区域连接至一字符线。
为了对本发明的上述及其他方面有更佳的了解，下文特举优选实施例，并配合所附的附图，作详细说明如下:
附图说明
图1为现有非挥发性存储器的存储单元阵列示意图；
图2A至图2N为本发明第一实施例的存储单元阵列的制作流程图以及每个制作流程中沿着ab虚线的剖视图；
图3A至图3C为本发明第一实施例存储单元的剖视图、等效电路与存储单元阵列的示意图；
图4为本发明第二实施例的存储单元的示意图；
图5A至图5D为本发明第一实施例存储单元进行各种动作的偏压示意图；
图6A至图6H为本发明第三实施例存储单元的制作流程图以及每个制作流程中沿着ef虚线的剖视图；以及
图7A与图7B为本发明第三实施例存储单元的剖视图以及等效电路的示意图。
符号说明
100:存储单元阵列
110,610:隔离结构
111,112,121,122,611:栅极层
115:栅极氧化层
131,132,133,134,135,136,141,142,143,144,631,632:p型掺杂区域
141,152,633:n型掺杂区域
161,162,163,164,165,166,167,168,169,170,661,662,663:金属导线
具体实施方式
请参照图2A至图2N，其所绘示为本发明第一实施例的存储单元阵列的制作流程图以及每个制作流程中沿着ab虚线的剖视图。再者，以下是以2×2个存储单元所组成的非挥发性存储器的存储单元阵列来做说明。当然，本发明并不限定于此，在此领域的技术人员可以根据本发明的内容组成m×n个存储单元的非挥发性存储器的存储单元阵列。
如图2A与图2B所示，在p型半导体基板(substrate，p_sub)上形成一深N型阱区(deep N well，简称DNW)。
如图2C与图2D所示，进行隔离结构(isolation structure)形成步骤。如图2C所示，在深N型阱区DNW形成隔离结构110后，隔离结构110在深N型阱区DNW表面上定义出A区域、B区域、C1区域与C2区域。
如图2E与图2F所示，进行阱区(well region)形成步骤。设计掩模仅暴露出B区域，并对B区域进行P型阱区PW形成步骤后，B区域的表面下方即形成P型阱区PW。再者，设计掩模仅暴露出C1区域与C2区域，并对C1区域与C2区域进行N型阱区NW1、NW2形成步骤后，C1区域与C2区域的表面下方分别形成N型阱区NW1与NW2。其中，N型阱区NW1、NW2与P型阱区PW形成于深N型阱区DNW中，再者，深N型阱区DNW、N型阱区NW1与NW2为相同的N型。
如图2G与图2H所示，进行栅极结构形成步骤，并形成栅极层111、112、121、122，其中栅极层111、112、121、122为多晶硅(polysilicon)栅极层。如图2G所示，栅极层111与栅极层112覆盖于N型阱区NW1表面上方，栅极层111与栅极层112将N型阱区NW1区分为三个部分，栅极层111与栅极层112延伸至P型阱区PW，并覆盖于P型阱区PW上方。相同地，栅极层121与栅极层122覆盖于N型阱区NW2表面上方，栅极层121与栅极层122将N型阱区NW2区分为三个部分，栅极层121与栅极层122延伸至P型阱区PW，并覆盖于P型阱区PW上方。再者，如图2H所示，栅极结构除了栅极层111外，栅极结构还包括栅极氧化层(gate oxide layer)115，位于栅极层111的下方。相同地，其他栅极层112、121、122下方也会有栅极氧化层。
如图2I与图2J所示，进行p型掺杂区域形成步骤。设计交叉斜线的掩模，用以暴露出N型阱区NW1、NW2以及暴露出部分P型阱区PW。接着，进行离子注入，并完成p型掺杂区域形成步骤。因此，N型阱区NW1中未被二个栅极层111与112覆盖的部分形成p型掺杂区域(p+)131、132、133；N型阱区NW2中未被二个栅极层121与122覆盖的部分形成p型掺杂区域(p+)134、135、136；P型阱区PW中未被掩模以及四个栅极层111、112、121与122覆盖的部分形成p型掺杂区域(p+)141、142、143、144。
另外，如图2J所示，二个p型掺杂区域(p+)131、132之间的栅极层111(即，覆盖于N型阱区NW1上的栅极层111)也会形成p型栅极层(p+)。同理，栅极层111的第一侧相邻于p型掺杂区域(p+)142，第一侧的栅极层111(即，覆盖于P型阱区PW上的栅极层111的第一部分)也会形成p型栅极层(p+)。
如图2K与图2L所示，进行n型掺杂区域形成步骤。设计交叉斜线的掩模，用以暴露出A区域(亦即，深N型阱区DNW)及暴露出部分P型阱区PW。接着，进行离子注入，并完成n型掺杂区域形成步骤。因此，深N型阱区DNW中形成n型掺杂区域(n+)151；P型阱区PW中未被掩模以及四个栅极层111、112、121与122覆盖的部分形成n型掺杂区域(n+)152，使P型阱区PW中包含p型掺杂区域(p+)141～144以及n型掺杂区域(n+)152。
另外，如图2L所示，栅极层111的第二侧相邻于n型掺杂区域(n+)152，且第二侧的栅极层111(即，覆盖于P型阱区PW上的栅极层111的第二部分)会形成n型栅极层(n+)。换言之，第一实施例存储单元的栅极层111上会包括一p型栅极层(p+)与n型栅极层(n+)，也就是N型阱区NW1上的栅极层111包含p型栅极层(p+)，P型阱区PW上的栅极层111包含p型栅极层(p+)与n型栅极层(n+)，并且，P型阱区PW上的栅极层111的p型栅极层(p+)邻近于p型掺杂区域(p+)142，P型阱区PW上的栅极层111的n型栅极层(n+)邻近于n型掺杂区域(n+)152。
如图2M与图2N所示，进行金属接触(metal contact)步骤后即形成本发明的存储单元阵列。如图2M所示，形成金属导线161、169分别接触于n型掺杂区域(n+)151与152；金属导线162～168分别接触于p型掺杂区域(p+)131～136与p型掺杂区域142。另外，在后续的工艺中，金属导线168与金属导线169会相互连接。因此，图2M中的存储单元阵列包括四个结构相同的存储单元，而图2N为一个存储单元的剖视图。
在图2N的存储单元中，是设计金属导线168经由p型掺杂区域(p+)142连接至P型阱区PW。由于P型阱区PW的范围很广，四个存储单元都共用此P型阱区PW。在其他的实施例中，也可以将金属导线设计到其他p型掺杂区域(p+)。例如，设计金属导线170经由p型掺杂区域(p+)141连接至P型阱区PW，如此即可取代金属导线168。同理，金属导线161经由n型掺杂区域(n+)151连接至深N型阱区DNW。在此领域的技术人员也可以将金属导线设计在其他的位置，并经由n型掺杂区域(n+)连接至深N型阱区DNW，用以取代金属导线161。
换言之，在图2M中，沿着bc虚线剖视图的存储单元会类似于图2N，但是缺少了n型掺杂区域(n+)151、金属导线168与161。实际上，图2M的四个存储单元共用相同的P型阱区PW与深N型阱区DNW。因此，利用金属导线161与168即可控制深N型阱区DNW以及P型阱区PW的偏压。
请参照图3A至图3C，其所绘示为本发明第一实施例存储单元的剖视图、等效电路(在此省略深N型阱区DNW与p型半导体基板p_sub的接面(结)所形成的二极管的等效电路)与存储单元阵列。如图3A与图3B所示，存储单元包括一p型晶体管Mp、一n型晶体管Mn与一二极管D，p型晶体管Mp与n型晶体管Mn共用栅极层111。N型阱区NW1、p型掺杂区域131、p型掺杂区域132与栅极层111组成p型晶体管Mp，且栅极层111为浮动栅极层(floating gatelayer)，亦即p型晶体管Mp为单栅极浮动栅晶体管。再者，金属导线162连接至p型掺杂区域131，金属导线162作为位线BL1；金属导线163连接至p型掺杂区域132，金属导线163作为源极线SL1；金属导线161经由n型掺杂区域n+(151)连接至深N型阱区DNW，金属导线161作为深N型阱区端TDNW。因此，p型晶体管Mp的第一漏/源端(drain/source terminal)连接至位线BL1、p型晶体管Mp的第二漏/源端连接至源极线SL1、p型晶体管Mp的体极端(bodyterminal)连接至深N型阱区端TDNW。
另外，P型阱区PW、n型掺杂区域152与栅极层111组成n型晶体管Mn。其中，金属导线169连接至n型掺杂区域152，金属导线169作为字符线WL1；金属导线168经由p型掺杂区域142连接至P型阱区PW，且金属导线168连接至字符线WL1。因此，在n型晶体管Mn中，n型掺杂区域152可视为二个n型掺杂区域合并而成，所以n型晶体管Mn的二个漏/源端互相连接并连接至字符线WL1，并且n型晶体管Mn的体极端(body terminal)也连接至字符线WL。而上述n型晶体管Mn的连接关系将使得n型晶体管Mn成为一晶体管电容，也就是存储单元包括p型晶体管Mp、晶体管电容与二极管D，晶体管电容的第一端即为栅极层111，晶体管电容的第二端(即p型掺杂区域142与n型掺杂区域152)连接至字符线WL1。
另外，P型阱区PW与深N型阱区DNW为pn结(pn junction)，形成一个二极管D。亦即，二极管D的阳极(anode)连接至n型晶体管Mn的体极端，二极管D的阴极(cathode)连接至p型晶体管Mp的体极端。进一步，深N型阱区DNW与p型半导体基板p_sub为pn结也形成与二极管D的连接互为背靠背(back-to-back)的另一个二极管。
如图3C所示，存储单元阵列单元包括四个结构相同的存储单元c11、c12、c21、c22。存储单元阵列连接至源极线SL1～SL2、位线BL1～BL4、字符线WL1。
以存储单元c11为例，晶体管Mn的二个漏/源端与体极端互相连接，并连接至字符线WL1。晶体管Mp与晶体管Mn的栅极端111互相连接。p型晶体管Mp的第一漏/源端连接至位线BL1，p型晶体管Mp的第二漏/源端连接至源极线SL1，p型晶体管Mp的体极端连接至深N型阱区端TDNW。二极管D的阳极(anode)连接至n型晶体管Mn的体极端，二极管D的阴极(cathode)连接至p型晶体管Mp的体极端。
同理，存储单元c12、c21、c22有类似的连接关系，此处不再赘述。另外，在四个存储单元中，p型晶体管Mp的体极端都连接至N型阱区端TDNW，p型晶体管Mp的体极都连接至字符线WL1。再者，在图3C的存储单元阵列中，源极线SL1、SL2可以互相连接。也就是说，图3C的存储单元阵列可共用一条源极线。
再者，第一实施例存储单元是制作在p型半导体基板(p_sub)上。当然，本发明并不限定于此，存储单元也可以制作在n型半导体基板(n_sub)上。请参照图4，其所绘示为本发明第二实施例的存储单元。相较于第一实施例的存储单元，其差异在于直接将存储单元形成于n型半导体基板(n_sub)上。除此之外，第一实施例与第二实施例的存储单元结构类似，且第一实施例与第二实施例的存储单元具有相同的等效电路。
请参照图5A至图5D，其所绘示为本发明第一实施例存储单元进行各种动作的偏压示意图。当然，第一实施例存储单元的各种偏压也适用于第二实施例的存储单元。
如图5A所示，在编程动作时，字符线WL与深N型阱区端TDNW接收编程电压Vpgm，亦即p型晶体管Mp与n型晶体管Mn的体极端都接收编程电压Vpgm。再者，源极线SL接收源极线电压VSL、位线BL接收接地电压(0V)。其中，编程电压Vpgm大于源极线电压VSL，源极线电压VSL大于位线BL接收之电压(即，接地电压(0V))。举例来说，编程电压Vpgm为9V，源极线电压VSL为4V。
在n型晶体管Mn中，由于位线WL与P型阱区PW接收9V的编程电压Vpgm，因此编程电压Vpgm耦合(couple)至栅极层111，使得栅极层111上的电压约为9V的编程电压Vpgm。再者，由于栅极层111为编程电压Vpgm，使得p型晶体管Mp关闭(turn off)。由于位线BL接收接地电压，所以p型掺杂区域131与栅极层111之间发生带对带穿遂诱发热电子注入效应(band-to-band Induced Hot Electron Injection，简称BBHE效应)，电子由p型掺杂区域131注入栅极层111。基此，以BBHE效应执行编程动作可使栅极氧化层115破坏的程度较为轻微；并且，P型阱区PW中包含的p型掺杂区域(p+)142以及n型掺杂区域(n+)152可在编程动作中提供足够的电容值，以提高/维持电荷的耦合率(coupling ratio)，进而增加电子注入效率而提升编程效率。
请参照图5B与图5C，其所绘示为对存储单元进行读取动作的示意图。在读取动作时，字符线WL接收字符线电压VWL、深N型阱区端TDNW接收深N型阱区电压VDNW、源极线SL接收读取电压Vr、位线BL接收接地电压(0V)。其中，深N型阱区电压VDNW大于等于读取电压Vr，读取电压Vr大于字符线电压VWL，字符线电压VWL大于接地电压(0V)。举例来说，深N型阱区电压VDNW与读取电压Vr为2V，字符线电压VWL为1V。
如图5B所示，当栅极层111存储电子时，p型晶体管Mp开启(turn on)，源极线SL与位线BL之间产生较大的读取电流Ir。如图5C所示，当栅极层111未存储电子时，p型晶体管Mp关闭(turn off)，源极线SL与位线BL之间产生几乎为零的读取电流Ir。换言之，在读取动作时，根据读取电流Ir的大小即可确认存储单元的存储状态。举例来说，当读取电流Ir较大时，确认存储单元为存储电子的第一存储状态。当读取电流Ir非常小时，确认存储单元为未存储电子的第二存储状态。
如图5D所示，在抹除动作时，字符线WL接收字符线电压VWL、深N型阱区端TDNW、源极线SL与位线BL接收抹除电压VERS。其中，抹除电压VERS大于字符线电压VWL且字符线电压VWL小于接地电压(0V)。举例来说，抹除电压VERS为9V，字符线电压VWL为-9V。此时，栅极层111与p型晶体管Mp的通道之间发生FN隧穿效应(Fowler-Nordheim tunneling)，电子由栅极层111退出(eject)至p型晶体管Mp的N型阱区NW1。基此，P型阱区PW中包含的p型掺杂区域(p+)142以及n型掺杂区域(n+)152可在进行抹除动作时提供足够的电容值而提升抹除效率。在一实施例中，p型半导体基板p_sub可于抹除动作中接收一基板电压，且基板电压小于抹除电压VERS，举例来说，基板电压为-20V。
利用上述各种动作的偏压，即可用来控制存储单元阵列中的任一个存储单元，并对选定存储单元(selected memory cell)进行编程动作、读取动作与抹除动作。
请参照图6A至图6H，其所绘示为本发明第三实施例存储单元的制作流程图以及每个制作流程中沿着ef虚线的剖视图。
第二实施例的存储单元的前期工艺步骤类似于第一实施例的工艺步骤。首先，在p型半导体基板p_sub上形成一深N型阱区DNW。接着，在深N型阱区DNW形成隔离结构610且隔离结构610在深N型阱区DNW表面上区分出二个区域。接着，进行二次阱区形成步骤，分别于二个区域中形成P型阱区PW与N型阱区NW。
如图6A与图6B所示，进行栅极结构形成步骤，并形成栅极层611。根据本发明的第三实施例，栅极层611为梳型栅极层(comb gate layer)，且栅极层611为多晶硅(polysilicon)栅极层。其中，栅极层611覆盖于N型阱区NW表面上方，栅极层611将N型阱区NW区分为二个部分，栅极层611延伸至P型阱区PW，并覆盖于P型阱区PW上方。再者，覆盖于P型阱区PW的栅极层611包括多个指状分支，每个指状分支之间有一间隔。另外，栅极结构除了栅极层611外，栅极结构还包括栅极氧化层615，位于栅极层611的下方。
如图6C与图6D所示，进行p型掺杂区域形成步骤。在N型阱区NW中未被栅极层611覆盖的部分形成p型掺杂区域(p+)631、632。另外，如图6D所示，二个p型掺杂区域(p+)631、632之间的栅极层611也会形成p型栅极层(p+)。
如图6E与图6F所示，进行n型掺杂区域形成步骤。于P型阱区PW中未被栅极层611覆盖的部分形成n型掺杂区域(n+)633。相同地，覆盖于P型阱区上的栅极层611会形成n型栅极层(n+)。换言之，第三实施例存储单元的栅极层611上会包括一p型栅极层(p+)与n型栅极层(n+)。
根据本发明的第三实施例，由于栅极层611的指状分支宽度很窄，每个指状分支之间所形成n型栅极层(n+)会扩散并且互相重叠，进而形成合并的n型掺杂区域(merged n+doped region)。也就是说，n型掺杂区域633位于栅极层611的指状分支下方以及指状分支之间的表面下方。
如图6G与图6H所示，进行金属接触(metal contact)步骤后即形成本发明的存储单元阵列。如图6G与图6H所示，形成金属导线661、662分别接触于p型掺杂区域(p+)631与632。形成金属导线663接触于n型掺杂区域(n+)663。
另外，图6A至图6H仅绘示单一个存储单元的制作流程。当然，在此领域的技术人员可以将第一实施例所揭示的制作流程运用于第三实施例，并将第三实施例存储单元制作为存储单元阵列。相同于第一实施例存储单元，由于P型阱区PW范围较广，P型阱区PW可经由p型掺杂区域(p+)连接至一金属导线(未绘示)并连接至字符线WL。同理，深N型阱区DNW可经由n型掺杂区域(n+)连接至另一金属导线(未绘示)作为深N型阱区端TDNW。
请参照图7A与图7B，其所绘示为本发明第三实施例存储单元的剖视图以及等效电路(在此省略深N型阱区DNW与p型半导体基板p_sub的结形成的二极管的等效电路)。如图7A所示，存储单元包括一p型晶体管Mp及一晶体管电容C。N型阱区NW、p型掺杂区域631、p型掺杂区域632与栅极层611组成p型晶体管Mp，且栅极层611为浮动栅极层(floating gatelayer)，亦即p型晶体管Mp为单栅极浮动栅晶体管。再者，金属导线661连接至p型掺杂区域631，金属导线661作为位线BL；金属导线662连接至p型掺杂区域632，金属导线662作为源极线SL。因此，p型晶体管Mp的第一漏/源端(drain/source terminal)连接至位线BL、p型晶体管Mp的第二漏/源端连接至源极线SL。另外，p型晶体管Mp的体极端(body terminal)连接至深N型阱区端TDNW。
另外，P型阱区PW、n型掺杂区域633与栅极层611组成晶体管电容C，晶体管电容C的第一端即为栅极层611，晶体管电容C的第二端即为n型掺杂区域633。其中，金属导线663连接至n型掺杂区域633，金属导线663作为字符线WL。因此，晶体管电容C的第二端连接至字符线WL。
另外，P型阱区PW与深N型阱区DNW为pn结(pn junction)，形成一个二极管D。亦即，二极管D的阳极(anode)连接至n型晶体管Mn的体极端，二极管D的阴极(cathode)连接至p型晶体管Mp的体极端。
基本上，在第三实施例存储单元中，由于栅极层611为梳型栅极层(comb gatelayer)，可形成合并的n型掺杂区域(n+)633，因此，栅极层611的指状分支下方也是n型掺杂区域(n+)633，如此可以提供晶体管电容C足够的有效电容值，并提高电荷的耦合率(coupling ratio)，更利于编程动作与抹除动作。另外，第三实施例的等效电路相同于第一实施例，所以第三实施例进行编程动作、读取动作与抹除动作的偏压都相同于第一实施例存储单元。此处不再赘述。
再者，第三实施例的存储单元是制作在p型半导体基板(p_sub)上。当然，本发明并不限定于此，也可以类似第二实施例，将存储单元制作在n型半导体基板(n_sub)上。
综上所述，虽然结合以上优选实施例公开了本发明，然而其并非用以限定本发明。本发明所属技术领域中普通技术人员，在不脱离本发明的精神和范围内，可作各种的更动与润饰。因此，本发明的保护范围应当以附上的权利要求所界定的为准。

Claims (20)

1.一种非挥发性存储器的存储单元，包括：
N型区域；
N型阱区与P型阱区，形成于该N型区域中；
第一p型掺杂区域与第二p型掺杂区域，位于该N型阱区的表面；
栅极层，位于该第一p型掺杂区域与第二p型掺杂区域之间的该N型阱区表面上方，且该栅极层自该N型阱区延伸至该P型阱区；以及
第一n型掺杂区域，位于该P型阱区的表面，且该第一n型掺杂区域相邻于该栅极层的第一侧；
其中，该栅极层、该N型阱区、该第一p型掺杂区域与该第二p型掺杂区域形成p型晶体管；该栅极层、该P型阱区、该第一n型掺杂区域形成晶体管电容，该晶体管电容与该p型晶体管与共用该栅极层；以及，该N型区域与该P型阱区形成二极管；
其中，该p型晶体管的第一漏/源端连接至位线，该p型晶体管的第二漏/源端连接至源极线，该P型阱区与该n型掺杂区域连接至字符线。
2.如权利要求1所述的非挥发性存储器的存储单元，其中该N型区域为n型基板；或者，该N型区域为深N型阱区，位于p型基板的上方。
3.如权利要求1所述的非挥发性存储器的存储单元，其中该栅极层为浮动栅极层，且覆盖该P型阱区的该栅极层包括p型栅极层与n型栅极层。
4.如权利要求3所述的非挥发性存储器的存储单元，其中该P型阱区的表面还包括第三p型掺杂区域；该栅极层延伸至该P型阱区，并且该栅极层的第二侧相邻于该第三p型掺杂区域；该栅极层的该第一侧为该n型栅极层；且该栅极层的该第二侧为该p型栅极层，该第三p型掺杂区域连接至该字符线。
5.如权利要求4所述的非挥发性存储器的存储单元，其中在编程动作时，该字符线接收编程电压，该源极线接收源极线电压，该位线接收接地电压，该p型晶体管的体极端接收该编程电压，该P型阱区经由该第三p型掺杂区域接收该编程电压，该编程电压大于该源极线电压，该源极线电压大于该接地电压。
6.如权利要求5所述的非挥发性存储器的存储单元，其中在该编程动作时，该第一p型掺杂区域与该栅极层之间发生带对带穿遂诱发热电子注入效应，且多个电子由该第一p型掺杂区域注入该栅极层。
7.如权利要求4所述的非挥发性存储器的存储单元，其中在读取动作时，该字符线接收字符线电压，该源极线接收读取电压，该位线接收接地电压，该p型晶体管的该体极端接收深N型阱区电压，该P型阱区经由该第三p型掺杂区域接收该字符线电压，该深N型阱区电压大于等于该读取电压，读取电压大于该字符线电压，该字符线电压大于该接地电压。
8.如权利要求7所述的非挥发性存储器的存储单元，其中在该读取动作时，该源极线与该位线之间产生读取电流；以及，根据该读取电流的大小决定该存储单元的存储状态。
9.如权利要求4所述的非挥发性存储器的存储单元，其中在抹除动作时，该字符线接收字符线电压，该源极线接收抹除电压，该位线接收该抹除电压，该p型晶体管的一体极端接收该抹除电压，该P型阱区经由该第三p型掺杂区域接收该字符线电压，该抹除电压为正电压，且该字符线电压为负电压。
10.如权利要求9所述的非挥发性存储器的存储单元，其中在该抹除动作时，该栅极层与该p型晶体管的通道之间发生FN隧穿效应，多个电子由该栅极层退出至该p型晶体管的该N型阱区。
11.一种非挥发性存储器的存储单元，包括：
N型区域；
N型阱区与P型阱区，形成于该N型区域中；
第一p型掺杂区域与第二p型掺杂区域，位于该N型阱区的表面；
栅极层，位于该第一p型掺杂区域与第二p型掺杂区域之间的该N型阱区表面上方；以及
第一n型掺杂区域，位于该P型阱区的表面，其中该栅极层延伸至该P型阱区，该栅极层位于该第一n型掺杂区域上方，且该P型阱区上方的该栅极层为梳型栅极层；
其中，该栅极层、该N型阱区、该第一p型掺杂区域与该第二p型掺杂区域形成p型晶体管；该栅极层、该P型阱区、该第一n型掺杂区域形成晶体管电容，该晶体管电容与该p型晶体管共用该栅极层，该N型区域与该P型阱区形成二极管；
其中，该p型晶体管的第一漏/源端连接至位线，该p型晶体管的第二漏/源端连接至源极线，该n型掺杂区域连接至字符线。
12.如权利要求11所述的非挥发性存储器的存储单元，其中该N型区域为n型基板；或者，该N型区域为深N型阱区，位于p型基板的上方。
13.如权利要求11所述的非挥发性存储器的存储单元，其中该栅极层为浮动栅极层。
14.如权利要求11所述的非挥发性存储器的存储单元，其中该梳型栅极层包括多个指状分支，该第一n型掺杂区域位于该些指状分支下方以及该些指状分支之间的表面下方。
15.如权利要求11所述的非挥发性存储器的存储单元，其中在编程动作时，该字符线接收编程电压，该源极线接收源极线电压，该位线接收接地电压，该p型晶体管的体极端接收该编程电压，该n型掺杂区域接收该编程电压，该编程电压大于该源极线电压，该源极线电压大于该接地电压。
16.如权利要求15所述的非挥发性存储器的存储单元，其中在该编程动作时，该第二p型掺杂区域与该栅极层之间发生带对带穿遂诱发热电子注入效应，且多个电子由该第一p型掺杂区域注入该栅极层。
17.如权利要求11所述的非挥发性存储器的存储单元，其中在读取动作时，该字符线接收字符线电压，该源极线接收读取电压，该位线接收接地电压，该p型晶体管的体极端接收深N型阱区电压，该n型掺杂区域接收该字符线电压，该深N型阱区电压大于等于该读取电压，读取电压大于该字符线电压，该字符线电压大于该接地电压。
18.如权利要求17所述的非挥发性存储器的存储单元，其中在该读取动作时，该源极线与该位线之间产生读取电流；以及，根据该读取电流的大小决定该存储单元的存储状态。
19.如权利要求11所述的非挥发性存储器的存储单元，其中在抹除动作时，该字符线接收字符线电压，该源极线接收抹除电压，该位线接收该抹除电压，该p型晶体管的体极端接收该抹除线电压，该n型掺杂区域接收该字符线电压，该抹除电压为正电压，且该字符线电压为负电压。
20.如权利要求19所述的非挥发性存储器的存储单元，其中在该抹除动作时，该栅极层与该p型晶体管的通道之间发生FN隧穿效应，多个电子由该栅极层退出至该p型晶体管的该N型阱区。
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