CN101443916B - 用于改善深亚微米mos晶体管和存储单元的驱动能力、漏电及稳定性的装置和方法 - Google Patents

用于改善深亚微米mos晶体管和存储单元的驱动能力、漏电及稳定性的装置和方法 Download PDF

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Abstract

本发明提供一种用于制造可在低于1.5V电压下工作的金属氧化物半导体(MOS)晶体管的装置和方法，其中MOS晶体管具有高面积效率，并且MOS晶体管的驱动能力和漏电流得到改善。本发明使用不会改变现有MOS技术工艺的动态阈值电压控制设计。本发明提供控制晶体管阈值电压的技术。在截止状态中，晶体管的阈值电压设定为较高，保持晶体管漏电为低值。在导通状态，阈值电压设定为低值，导致驱动能力增加。本发明特别适应于体硅和绝缘体上硅(SOI)CMOS的MOS技术。本发明还适应于SRAM、DRAM以及NVM器件以及其它存储单元。

Description

用于改善深亚微米MOS晶体管和存储单元的驱动能力、漏电及稳定性的装置和方法
相关申请的交叉引用
本申请要求2004年12月29日提交的美国专利申请11/027,181，2005年1月4日提交的美国专利申请11/029,542，2005年4月19日提交的美国专利申请11/110,457，以及2005年9月19日提交的美国临时专利申请序列No.60/717,769的优先权，各申请的内容完全合并在此作为参考。
技术领域
本发明主要涉及基于MOS(金属氧化物半导体)的晶体管和存储单元。更具体地，本发明涉及驱动能力、漏电流和稳定性改善的深亚微米MOS晶体管以及使用深亚微米MOS晶体管的存储单元。
背景技术
随着最小特征尺寸缩小到低于100毫微米以及电源电压减小到低于1.0V，目前，传统的互补金属氧化物半导体(CMOS)技术带来了一些难题。图1示出了0.18微米晶体管100的典型布局。该晶体管在产生扩散区120的阱110上制成。晶体管100的栅极130形成在阱120上并且具有宽度“w”，例如0.18微米，为0.18微米技术中晶体管的最小宽度。接触窗140和141包括NMOS晶体管的一个终端，例如漏极，并且接触窗150提供晶体管100的另一终端，例如源极。接触窗131与栅极130连接。还有其它最小特征尺寸，诸如阱“x”的最小尺寸以及从该阱的边缘到扩散区120的标记为“y”的最小距离。诸如“w”、“x”以及“y”的尺寸通常为与工艺相关的。电源电压随着最小特征尺寸而减小以保持经过该氧化物的电场的极限值。所以，电源电压从0.35微米CMOS技术的3.3V降低到0.18微米技术的1.8V，并且对于100毫微米CMOS技术而言，期望进一步达到1.0V的水平。电源电压降低时，NMOS晶体管的阈值电压停留在0.45V到0.35V之间。已知NMOS阈值电压Vth和CMOS电源电压VDD之间的关系为非常关键。阈值电压确定晶体管在截止状态时的漏电流Ioff。随着阈值电压驱动越低，漏电流增加。
晶体管的漏极电流是晶体管过驱动的直接函数，测量为电源电压VDD和阈值电压Vth之间的差值。晶体管的漏极电流确定将负载电容充电从接地电压至电源电压VDD所需的时间。当电源电压从3.3V降低到1.0V时，过驱动电压持续降低，而阈值电压仅从0.45V降低到0.35V。对于0.1微米技术而言，在以非常高的截止级漏电流IOFF为代价的情况下，晶体管的阈值电压正成比例地低于0.35V，对于具有相等栅极长度和宽度，或者W/L比为1的晶体管而言，该漏电流的变化范围从10nA到100nA。对于具有栅极宽度与长度的比(W/L)为10的晶体管而言，截止电流增加到以上指出的值的10倍，即从100nA到1000nA。对于0.1微米最小特征尺寸的CMOS技术，典型的VLSI芯片期望包含超过100百万个栅极。因此，每个栅极1微安的漏电导致100安的漏电流。
动态控制阈值电压的方法已由Takamiya等人在题为“High PerformanceElectrically Induced Body Dynamic Threshold SOI MOSFET(EIB-DTMOS)withLarge Body Effect and Low Threshold Voltage”的文章中提出。Takamiya等人建议缩短晶体管的栅极和衬底的设计，从而使得晶体管的衬底电压随着n沟道MOS(NMOS)晶体管的栅极电压的增加而增加。该设计是对于晶体管衬底完全绝缘的绝缘体上硅(SOI)衬底之上制造的NMOS晶体管提出的。该设计通过连同栅极的正信号一起改变NMOS晶体管的正向的衬底的偏压来操纵阈值电压。由于衬底到源极电压变为正，因此耗尽层宽度减小。这导致晶体管更低的阈值电压，从而增加来自晶体管的电流。在本来的形式中，因为该设计导通衬底到源极二极管，所以Takamiya等人的发明仅适应于使用低于0.6V电源电压的电路。来自该二极管的漏电必须限制。否则，一类漏电将转换为另一类漏电，即从漏极到源极漏电转变为衬底到源极漏电。
Douseki在美国专利No.5,821,769中描述了通过在栅极和衬底之间连接MOS晶体管以控制阈值电压的MOS晶体管的阈值电压的控制方法。对于每个其阈值电压动态受控的晶体管而言，Douseki的发明要求增加另一晶体管。调节的阈值电压通过电源电压和附加晶体管的阈值电压来固定。虽然不用额外的工艺步骤执行，但是对于Douseki的发明而言，面积消耗相当大。
特别地，随着每个步骤晶体管的最小几何尺寸的成比例减小，MOS技术使得半导体存储芯片的密度增加。动态随机存取存储器(DRAM)、静态随机存取存储器(SRAM)以及非易失存储器(NVM)芯片，已发生密度的增加。事实上，存储器芯片已证实是几何尺寸日益缩小的MOS晶体管的主要推动者。随着晶体管最小尺寸标称到低于100毫微米，动态随机存取存储器的密度已达到四G比特。晶体管传导的最大电流，ION由于正在变得越来越主要的各种二阶效应而不会快速地增加。结果，晶体管正在设计具有更低地阈值电压VTH。这导致漏电流IOFF的增加。
图9所示为典型的SRAM元件，也称为SRAM单元。该单元包括由NMOS晶体管222和224以及PMOS晶体管212和214组成的两个交叉耦合的CMOS逆变器。存储单元使用传输晶体管226和228访问。这六个晶体管形成静态随机存取存储器。PMOS晶体管在n阱232中形成，该阱由一定数量的SRAM单元共享。该单元由电源总线提供电源，标记为242的金属线，以及由总线244提供接地连接。提供给该单元的数据通过表示自身位线值的位线246以及表示位线246的相反值的线248读和写，其也称为位线条(bit-line bar)。
对于本领域的技术人员公知的，诸如图2中所示的SRAM单元关键依赖于ION与IOFF的比值，并且对于存储单元的稳定性而言，更高的该比值为优选的。在更低ION与IOFF比率的情形下，存储单元由于小的电子干扰而非常不稳定并且易于改变它们的状态或者反转(flipping)。类似地，DRAM器件也依赖于MOS晶体管的传导特性。在DRAM中，使用用于存储电荷的电容，并且晶体管用作门元件以产生或中断至电容的电性连接。传输晶体管设计为具有高的阈值电压，从而这些晶体管的截止电流较低。这导致这些晶体管的导通电流的降低，进而导致DRAM的读写速度的降低。
类似的技术问题还存在于其它的半导体存储类型中，包括非易失存储器、三晶体管SRAM、多端口SRAM以及本领域技术人员公知的其它类型。现有的技术方案还进一步试图解决这些问题。然而，这些方法造成死区的显著增加，减少了器件的其它有益特性，并且要求制造工艺的改变，以及其它的限制。
所以，在本领域中需要这样的技术，即：其可减小MOS晶体管的漏电而不会不利地影响饱和条件下的驱动电流或漏极电流，该条件所指为漏极—源极电压以及栅极—源极电压等于电源电压(VDS＝VGS＝VDD)。
并且，在本领域中还需要这样的技术，即：其可减小使用深亚微米MOS晶体管的存储单元的漏电，而不会不利地影响该存储单元的其它特性。优选地，这样的方案不会改变标准的制造工艺，并且优选地，这样的技术还将适应于多种类型的存储单元。
发明内容
本发明公开了一种用于制造可在低于1.5V电压下工作的金属氧化物半导体(MOS)晶体管的装置和方法，其中MOS晶体管具有高面积效率，并且MOS晶体管的驱动能力和漏电流得到改善。本发明使用不会改变现有MOS技术工艺的动态阈值电压控制设计。本发明提供控制晶体管阈值电压的技术。在截止状态中，晶体管的阈值电压设定在0.45V之上，保持晶体管漏电低于0.1nA/微米宽度。在导通状态，阈值电压设定为低于0.25V，导致驱动能力增加。本发明特别适应于体硅和绝缘体硅(SOI)CMOS的MOS技术。本发明还适应于包括但不限于逻辑门、SRAM、DRAM以及NVM器件的各种数字和模拟设计。
附图说明
图1所示为0.18微米晶体管的典型布局(现有技术)；
图2所示为在根据已公开的发明的NMOS晶体管的栅极和衬底端子之间连接的控制电路Zc的示意图；
图3所示为图2的控制电路Zc的示意图；
图4A所示为具有扩散二极管控制电路Zc的NMOS晶体管的横截面图；
图4B所示为具有扩散二极管控制电路Zc的PMOS晶体管的横截面图；
图4C所示为具有自对准二极管控制电路Zc的NMOS晶体管的横截面图；
图4D所示为具有多晶硅二极管控制电路Zc的NMOS晶体管的横截面图；
图4E所示为具有肖特基二极管控制电路Zc的NMOS晶体管的横截面图；
图5所示为具有控制电路Zc的MOS晶体管的示例性布局图；
图6所示为本发明在CMOS缓存器中的示例性实施方式；
图7所示为本发明在CMOS与非门的示例性实施方式；
图8所示为本发明在CMOS通道门中的示例性实施方式；
图9所示为标准的CMOS SRAM单元(现有技术)；
图10所示为具有动态阈值控制以改善单元的速度和稳定性的CMOSSRAM单元；
图11所示为本发明在SRAM中的单元阵列中的示例性实施方式；
图12所示为具有动态阈值控制的双端口SRAM的示例性实施方式；
图13所示为具有动态阈值控制的示例性DRAM单元；
图14所示为具有动态阈值控制的示例性的非易失存储单元；
图15所示为形成SRAM单元的交叉耦合CMOS逆变器(现有技术)；
图16所示为晶体管漏极电流、栅极隧道电流以及栅极偏置正向和逆向偏置电流的电流—电压特性；
图17所示为具有连接至栅极的二极管的NMOS和PMOS晶体管的电路结构，其中该二极管具有非常低的正向压降和非常高的逆向电流；
图18所示为具有与逆变器中的NMOS晶体管的栅极串联连接的二极管以减小栅极漏电的SRAM单元；
图19A所示为CMOS逆变器的输入和输出处的电压波形；
图19B所示为具有二极管耦合栅极的CMOS逆变器的输入和输出处的电压波形；
图20A到图20C所示为根据所公开发明的示例性实施方式的具有二极管的NMOS和PMOS晶体管的横截面图；
图21A-D所示为根据所公开发明的示例性实施的示例性的控制电路Zc；
图22所示为根据所公开发明的包括电容的控制电路Zc的示例性布局；
图23所示为两个横向多晶硅二极管的横截面图；
图24所示为电容和单个横向多晶硅二极管的横截面图；
图25所示为根据所公开发明的正向阱偏压和负向阱偏压的示例性实施的示意图；以及
图26所示为使用根据所公开发明的正向阱偏压和负向阱偏压的CMOS缓存器的示例性实施方式。
具体实施方式
所公开发明的核心在于对NMOS晶体管增加在导通状态增加驱动电流而在截止状态减小漏电流的电路。特别是，通过执行晶体管栅极与衬底之间的控制电路来实现该目的。控制电路可如电阻一样简单，或者其可包括一个或多个二极管。特别地，电路强制NMOS晶体管的截止状态中的高阈值电压VTH和NMOS晶体管的导通状态中的低的VTH。以下是所公开发明的详细描述。
图2所示为根据所公开发明的电路200的示例性并非限制的示意图。控制电路Zc260与包括衬底220、栅极230、漏极240以及源极250的NMOS晶体管连接。控制电路连接在栅极230和衬底220之间。根据所公开的发明，控制电路Zc通过使用例如各种类型的二极管来控制衬底电压，从而实现动态电压控制。通过将受控NMOS晶体管的导通状态和截止状态中的阈值电压控制为不同，实现导通状态中驱动电流和截止状态中漏电流的改善。并且，如以下将进一步详细描述，这里提供面积效率非常高的动态阈值电压控制的实施方式。阈值电压通过改变栅极下方耗尽层中的净电荷来调节。这通常称为“体效应”，并且其强度，也就是，与有效衬底电压中变化相关联的阈值电压中的变化通过紧接着栅极下方的区域中的更高值的衬底掺杂来增加。
图3所示为包括多个二极管265的示例性控制电路260。控制电路260可包括一个或多个连接在NOMS晶体管的栅极230与衬底220之间的二极管。通过调节二极管布局几何尺寸来改变动态调节的阈值电压。然而，在本发明的一个实施方式中并未要求制造工艺的改变，如以下更详细讨论的，显示了这样的改变，并且提供了所公开发明的附加利益。
二极管通过进一步详细说明的各种技术来制造。一种类型为扩散二极管。这些二极管是通过在隔离结构中扩散n型和p型层制造的传统的二极管。跨二极管的电压通过调节硅中的掺杂剖面并且规划面积来控制，从而控制跨二极管的压降。
图4A和图4B所示为使用该扩散二极管的电路200的示例性并非限制的横截面图。该扩散二极管为用于调节阱处偏置电压的传统二极管。对于NMOS和PMOS晶体管，二极管形成不同。NMOS晶体管通过深N型注入在与p型衬底隔离的区域中形成。该隔离通过本领域技术人员公知的现有的三阱CMOS技术实现。该隔离也可通过在NMOS晶体管的区域中深N型注入实现，该区域包括具有注入量的范围从1x1011/cm2到1x1014/cm2，能量范围从50KeV到5MeV的磷。该注入在温度范围从900℃到1150℃下退火15秒到2小时。在该发明的一个实施方式中，与NMOS结构一起使用的二极管形成在与NMOS相邻的区域中，在相同隔离区域中紧挨着阱抽头(well tap)，或其它合适位置。包括二极管的区域附加地接收n-阱注入以形成阴极。本发明的一个示例性但非限制的实施方式使用用于形成PMOS晶体管的n-阱区的工艺步骤。其通过使用例如，在注入能量范围从25KeV到400KeV，以注入范围从1E11/cm2到5E14/cm2注入磷或砷离子来实现。N型隔离注入和N-阱注入形成相邻的N型半导体区域。n+接触区域形成在该表面附近的已注入n-阱的区域中以为阴极提供欧姆接触。阳极区域通过用于形成PMOS晶体管的p+源极/漏极区域的p+注入形成。阳极和阴极区域使用对PMOS和NMOS的源极和漏极注入分别形成。注入量和能量通过晶体管的电子特性来确定。该二极管可使用标准的镀金属法与阱接触连接，或者为了节约空间，通过将硅与钛、钴、镍或任何其它合适金属反应的原位自对准硅化形成的硅化物带，可提供缩短二极管的阴极与NMOS的阱接触。
在图4B所示的PMOS实施方式中，晶体管自身通过由于正在N-阱中形成而隔离，并且不需要额外的步骤形成远离衬底的晶体管和二极管的隔离区域。在一个示例性实施方式中，二极管的阳极区域通过用于NMOS晶体管的抗接面击穿(anti-punch through)硼注入或其它合适的注入步骤来形成。为了确保在N-阱中对于二极管的相邻的P型区域，使用硼或钾以注入量范围从1E12到1E15/cm2，注入能量范围从5KeV到200KeV的额外的p型注入可用于形成该二极管的阳极区域。阳极区域的欧姆接触通过PMOS晶体管的源极/漏极注入来形成。二极管的阴极区域通过n+注入来形成，该注入与NMOS晶体管的源极/漏极注入相同。通过将硅与钛、钴、镍或任何其它合适金属反应的原位自对准硅化形成的硅化物带，可提供缩短二极管的阳极与PMOS的阱接触。
另一类二极管为集成多晶硅二极管。这些二极管通过n型和p型多晶硅与下方相反极性的硅的接触来形成。多晶硅层与那些用于制造MOS晶体管的栅极的层相同。这些二极管通过防止晶体管栅极下方的栅氧化物的形成或在多晶硅的沉积之前去除氧化物来形成。跨二极管的电压通过控制硅中的掺杂剖面并且规划二极管的区域来调节。
图4C所示为使用自对准二极管控制电路Zc的电路200的示例性并非限制性的横截面图。二极管通过在热氧化循环期间防止栅氧化物生成，或者在多晶硅的沉积之间通过合适的工艺步骤去除氧化物的区域的顶部上沉积多晶硅来形成。晶片通过典型的CMOS工艺来处理，该工艺通过注入阱区域并且通过任一建立工艺形成隔离氧化物。执行额外的处理步骤以形成NMOS晶体管待形成的隔离区域，并且其如前段所述的执行。接下来，进行阈值调节注入。所选区域上二氧化硅的生长通过选择性注入硅的区域来完成，其中氧化物使用覆盖晶片剩余部分的光刻胶掩模来防止生长。这通过使用注入量范围从1E14/cm2到1E16/cm2，注入能量范围从2KeV到50KeV的氮原子离子注入该区域来实现。晶片随后进行栅氧化循环，如该工艺所要求的，以实现晶体管的合适的电子特性。因此，在剩余晶片上硅区域进行氧化时，要防止已注入区域的氧化。可选地，栅氧化物利用该氧化物必须去除的区域的掩模选择性蚀刻。接下来，在晶片上沉积一层多晶硅并且进行常规的CMOS工艺步骤。掺杂该多晶硅层以分别形成NMOS和PMOS晶体管栅极的导电区域n+和p+。二极管终端和阱端子之间的欧姆电性连接在CMOS工艺步骤的基本部分的自对准硅化物的帮助下完成。
在该发明的替代实施方式中，二极管区域顶部上的多晶硅下方的栅氧化物通过合适掺杂物类型损坏以改变氧化物的电子特性，从而允许其传导电荷。对于NMOS晶体管，磷或砷掺杂物，以及对于PMOS晶体管，掺杂量范围从1x1013到1x1016原子/cm2，能量范围从25KeV到200KeV的硼掺杂物用于注入多晶硅层并且损坏二极管的区域中的埋入的栅氧化物以形成导电电极。在该发明的另一实施方式中，诸如氩的惰性原子用于损坏栅氧化物，使用的注入能量和掺杂量基本可造成栅氧化层不可恢复的损坏。
另一类型的二极管为内嵌二极管。其是通过在一条线的多晶硅中横向分开注入n型和p型掺杂物产生面积和处理效率最高的结构。跨二极管的压降通过规划用于形成二极管的n型和p型掺杂物的位置和它们剂量来控制。
图4D所示为使用多晶硅二极管控制电路Zc的电路200的示例性并非限制性的横截面图。在该发明的一个实施方式中，横向二极管形成在n+和p+多晶硅区域之间的多晶硅线中，其中多晶硅二极管的电子特性通过多晶硅中的n+和p+区域之间的横向隔离来控制。多晶硅的p+和n+区域通过NMOS和PMOS晶体管的源极/漏极注入来形成。例如，多晶硅使用剂量范围从5x1014到5x1016/cm2，能量范围从5KeV到200KeV的磷、砷或锑掺杂。p+区域通过使用剂量范围从5x1014到5x1016/cm2，能量范围从5KeV到200KeV的硼或铟掺杂多晶硅来形成。多晶硅层的厚度通过晶体管电子特性来确定。对于0.13微米到0.07微米的拉制尺寸，多晶硅层的厚度的范围从1000埃到4000埃。n+和p+掺杂区域之间的空间在-0.5微米(重叠)到+2.0微米(分开)之间并且其在掩模布局期间规划。横向—掩模化尺寸控制多晶硅二极管的势垒高度。多晶硅层在具有横向间隔的两侧上使用n+和p+掺杂。二极管形成于两个区域的交叉处。该二极管的正向特性依赖于多晶硅中两种杂质的掺杂级别和两个区域之间的间隔。一致的掩模层(Is＝0)或重叠掩模层(负Is)产生具有非常高的逆向漏电和非常低的正向压降的二极管。另一方面，随着n+和p+区域逐渐增加的间隔，二极管的逆向漏电降低而跨二极管的正向压降增加。
可选地，多晶硅层利用N型(P型)掺杂物均匀地注入在二极管的区域中，这样的情况可为，合适掺杂物质的更低的注入量，诸如1x1013到5x1015原子/cm2，并且用于形成阳极(阴极)的所需区域使用剂量范围从2x1013到5x1015原子/cm2的P(N)型物质的更重剂量注入。这样的设置不要求N和P型掺杂物的对准并且严格依赖掺杂浓度以确定二极管特性。
通过该技术获得的NMOS晶体管的隔离使NMOS晶体管下方的N型层浮置，或者不与具有阱限定电压的任何节点欧姆接触。该结构使用在该发明中，其中NMOS晶体管的漏极上的最大电压为低于p-n结的击穿电压两倍的VDD(≤1.5V)。该发明一个合适的应用是使用VDD在1.0V或之下的系统，其中由于任何p-n结的偶尔的正向偏置造成的任何寄生动作的可能性可以忽略。然而，为了防护任何寄生p-n结的正向偏置，该发明的替代实施方式包括形成延伸自NMOS晶体管的漏极并且与NMOS下方的隔离N-层连接的深欧姆接触。该N型抽头(tap)通过在漏极的所选区域中磷或砷原子的多样化的深离子注入来形成，从而不会不利地影响晶体管的特性。该N-tap准确的离子注入量和能量依赖于器件结构，并且期望为注入量范围从1x1011/cm2到1x1014/cm2并且能量范围从5KeV到2MeV。在高性能的CMOS技术中普遍的轻掺杂漏区(LDD)注入可有利地用于提供多晶硅二极管所要求的更低的掺杂密度。
在所公开发明的另一实施方式由肖特基二极管制成。肖特基二极管形成于例如钛氮化物的金属材料层以及n型或p型硅的界面。肖特基二极管可通过小心选择金属层的功函数并且通过控制掺杂调节硅的费米能级而形成在n型或p型硅上。跨二极管的电压可通过改变阱和二极管区域中的掺杂来调节。
图4E所示为具有肖特基二极管控制电路Zc的电路200的示例性并非限制性的横截面图。利用例如TiN作为接触金属的合适的带隙(band gap)，肖特基二极管可使用轻掺杂(小于1x1017/cm3)形成在n型和p型硅上。因此，用于NMOS的肖特基二极管通过例如在n-阱区域中将TiN制成n型二极管来形成。与PMOS一起工作的肖特基二极管在与PMOS晶体管相邻的p-阱区域中形成。
在已公开发明的一个实施方式中，阱偏置设计仅用于内置在CMOS技术中的PMOS晶体管。PMOS晶体管由于其形成在n-阱区域中而隔离，同时NMOS晶体管形成在彼此电连接的p-阱区域中，因为它们作为开始的衬底材料形成在p型硅衬底之上。
为了控制衬底电压，使用合适的温度系数，一个或多个二极管类型可通过将它们串联或并联连接以获得衬底处合适的电压。另外，阈值电压控制可应用于或者NMOS或PMOS晶体管，或者具体合适的二极管类型的两者晶体管。该发明覆盖了三种情况，即仅用于NMOS、仅用于PMOS或NMOS和PMOS两者的阈值电压的动态控制。
为了解释的目的，现假定对于CMOS电路，工作电压VDD为1.5V。CMOS缓存器使用具有源极—衬底二极管区域Asn的NMOS晶体管并且电流—电压特性如下：
Vf＝Vt*ln(Idiode/Isn0)
其中，Vt为热电压，Idiode为通过阱-衬底二极管的电流，并且Isn0为阱-衬底二极管的饱和电流。
外部二极管Dex用作控制器件Zc260。跨外部二极管的电压由以下给出：
Vf_ex＝Vt*ln(Idiode/Iex0)
其中，Iex0为外部二极管的二极管饱和电流。因为两个二极管为串联，所以相同的电流流经二极管。跨两个器件的电压的和等于：
VDD.VDD＝Vf+Vf_ex＝Vt*ln(Idiode/Isn0)+Vt*ln(Idiode/Iex0)
因为Isno由NMOS晶体管特性固定，跨外部二极管的电压通过改变二极管饱和电流Iex0来改变，该饱和电流由电流密度和面积确定。如果跨两个二极管的压降完全相等，那么当栅极为1.0V时NMOS晶体管的衬底电压为0.5V。减小的Iex0导致跨源极—衬底二极管的压降Vf，以及因此NMOS晶体管的阈值电压的下降。
图5所示为具有控制电路Zc的MOS晶体管的示例性并非限制性的布局500。MOS晶体管形成在衬底510上，以及例如n-阱的阱520，其上沉积栅极530，在阱520与栅极530之间具有绝缘层。接触窗540和550例如连接至MOS晶体管的漏极和源极，并且接触窗535连接至栅极530。并且，二极管560形成为可通过金属路径的方式连接至衬底570。
对于1.0V的电源电压，控制电路260包括单个二极管。二极管当与衬底到源极二极管串联连接时，应该保持0.5V到0.6V之间的正向压降。由此产生的跨衬底到源极二极管的压降为0.5到0.4V。在已公开发明的一个实施方式中，控制电路260由扩散二极管形成。已公开发明的一个实施方式中，二极管由单个多晶硅二极管或两个并联连接的多晶硅二极管形成。对于0.9V的电源电压，偏置控制电路260提供跨衬底到源极二极管的仅为0.4V的正向压降。
对于1.2V的电源电压，由此产生的衬底到源极二极管上的正向偏置电压为1.2V。控制电路Zc260包括具有较大压降的单个多晶硅二极管。控制多晶硅二极管的掺杂，从而当栅极端的电压调高为例如1.2V时，跨多晶硅二极管的压降接近0.7V并且跨源极到衬底二极管的压降为0.5V。这限制跨二极管的漏电小于每微米宽度10毫微安，也即，漏电的约10倍减小。源极到衬底偏置为0.5V时，阈值电压下降约250mV，与静态阈值电压相比，导致漏极电流约10％到20％的增加。
在已公开发明的另一实施方式中，本发明的优点通过使用与由TiN制成n型或p型硅形成的肖特基二极管串联的多晶硅二极管来实现。
在电源电压为1.5V的情况下，NMOS和PMOS晶体管具有0.45V的阈值电压，且上限为0.7V而下限为0.3V。这些数字表示电压的幅度，仅仅因为PMOS器件的阈值电压为负数。控制电路Zc260的结构依赖于工作电压。对于1.5V的电源电压，控制电路Zc260的结构通过使用串联的两个二极管来实现。两个二极管通过使用n+和p+注入掺杂多晶硅并且使用硅化物将NMOS晶体管的栅极连接至第一二极管的阳极，或者对于PMOS晶体管而言的阴极，而形成在多晶硅中。类似地，第一二极管的阴极使用硅化物与第二二极管的阳极连接。因为硅化物以自对准方式形成在多晶硅层上，其并不要求任何接触孔或金属形成在晶体管上。二极管还可形成在硅衬底上。并且，可使用形成在多晶硅和硅衬底上的二极管的组合。在SOI技术的已公开发明的实施方式中，如上所述，二极管形成在通过氧化物或一组多晶硅二极管绝缘的隔离岛上。
图6所示为使用已公开发明形成的示例性且非限制性的示意的CMOS缓存器600。控制电路Zcn625和Zcp615为用于分别控制NMOS晶体管620和PMOS晶体管610的阈值电压的有源器件。控制电路615和625根据已公开发明实施。
图7所示为使用已公开发明形成的示例性且非限制性的示意的CMOS与非门。与非的两个输入为Vin1和Vin2，以及Vout表示电路700的输出。用于控制NMOS晶体管730和740的阈值电压的有源电路分别为控制电路Zcn 735和Zcn 745。用于控制PMOS晶体管710和720的阈值电压的有源电路分别为Zcp 715和Zcp 725。如具体电路结构可能所要求的，控制电路715、725、735和745可进一步对于不同晶体管进行定制。控制电路715、725、735和745根据已公开发明来实施。
图8所示为具有控制传输门(pass gate)状态的信号A的示例性且非限制性的示意的CMOS传输门。NMOS晶体管820的阈值电平通过控制电路Zcn825来控制。PMOS晶体管810的阈值电平通过控制电路Zcn 815来控制。传输门也可仅包括NMOS晶体管，例如NMOS晶体管820，或者仅包括PMOS晶体管，例如PMOS晶体管810，以及适于具体应用的相应的有源阈值控制器件。控制电路815和825根据已公开发明实施。
本领域的技术人员应该注意，虽然在此提供的描述针对低于1.5V的VDD电压，但在对VDD电压合适的修改高于此电压下可实施相同的装置和方法。并且，在此的描述仅提供已公开发明的实施例并且不应该视为限制已公开发明的范围。虽然在此示出NMOS实施，但是该发明可等同用于PMOS晶体管。并且，应该注意通常，在使用0.1微米光刻的典型的深亚微米CMOS工艺中，对于PMOS晶体管，从0V衬底偏置到-1V衬底偏置的漏电流的改变更高(接近10倍)，而对于NMOS晶体管，从0V衬底偏置到-1V衬底偏置的漏电流的改变更低(3-3.5倍)。这是由于，PMOS晶体管的阱区域高度掺杂以抵制P+源极和漏极的扩散。相反，NMOS晶体管的N+源极和漏极区域控制地相当好，并且因此衬底掺杂保持相当低，这导致衬底偏置的漏电的最小改变。因此，增加衬底掺杂的工艺改变将造成衬底电压处理效应的放大。这也得到MOS器件物理的基本原理支持，其指出衬底偏置对于阈值电压的影响随着逐渐增加的衬底掺杂而提高。应该注意，这也导致源极和漏极区域的电容的增加，然而，由于深亚微米CMOS VLSI电路中的负载电容主要由互连电容组成，所以其对于电路速度影响最小。所以，更高掺杂衬底或阱区域的使用，通过正向偏置导致漏极电流的增加。可选地，对于相同的漏极电流，漏电流降低。也可优化器件特性以增加体硅掺杂浓度以及栅氧化物厚度，从而漏极漏电和栅隧道电流同时降低。
使用如上所述的结构，已公开的发明提供用于通过动态管理各自存储单元中特定关键晶体管的阈值电压，改善各种半导体存储器类型的性能的装置和方法。在此的公开关注典型的但非限制的在静态随机存取存储器(SRAM)单元和动态随机存取存储器(DRAM)单元方面的本发明的实施。该发明也可应用于其它类型的存储器，诸如多端口SRAM，以及非易失存储器，诸如EEPROM和闪存。
图10所示为具有动态阈值控制的SRAM单元的结构。存储单元通过交叉耦合PMOS晶体管1012和1014以及NMOS晶体管1022和1024而形成。传输晶体管标记为1026和1028。PMOS晶体管形成在成行设置在存储单元中的多个PMOS晶体管共享的n-阱1032中。这与传统CMOS存储单元的设置类似。如图10所示，存储单元的电源由电源总线1042提供，并且公共接地连接由金属线1044提供，两者水平延伸。数据读和写由金属线1044和1048提供。
实施发明的额外装置通过由单元中的NMOS晶体管和相同行的多个相邻存储单元共享的公共p-阱1050描述。NMOS晶体管通常形成在p型衬底中并且与芯片中的所有其它晶体管共享衬底连接。动态阈值电压控制设计的实施要求NMOS晶体管与其它晶体管和衬底隔离。如对于本领域技术人员公知的，这可在三阱CMOS工艺中实现。该特征的替代实施方式通过使用以下所述的方法实现。P-阱用于将存储单元与衬底的剩余部分隔离。该发明使用可变数量的共享p-阱的存储单元。对于p-阱的形成的限制在于它们应该电连接。P-阱的隔离通过在衬底与NMOS晶体管之间放置n型层来实现。该n型层通过在硅芯片中形成相反极性的深层的任何传统方式形成。该工艺步骤的示例为通过在NMOS晶体管形成的区域的硅中深离子注入形成n层。离子注入能量和剂量依赖于用于形成晶体管的剩余工艺步骤。n层可通过能量范围从200KeV到5MeV，注入量范围从1x1011原子/cm2到1x1014原子/cm2的磷原子的离子注入来形成。
该发明使用从字线1040连接至p-阱1050的用于动态阈值控制的衬底偏置装置1030。该装置主动管理p-阱中的NMOS晶体管的阈值电压，从而在字线为0伏特时，阈值电压较高。MOS晶体管较高的阈值电压的优点在于其在栅极0伏特时，导致较低的漏极—源极漏电，并且其导致存储单元更大的稳定性。高阈值电压的缺点在于当晶体管导通时，由晶体管传导的漏极电流减小。如在此教导的，该限制可通过使用用于控制p-阱1050处的偏置的主动偏置电路1030来减小，从而当字线的电压提高到VDD，或提高时，p-阱处的电压也提高，而不会从电源传导显著量的电流。P-阱处的电压的提高导致阱中NMOS晶体管的阈值电压的降低。这导致由晶体管传导的更高的电流，而这导致存储单元的更快的读写操作。因此，通过使用用于存储单元的已公开的动态偏置设计，电路运行更加稳定并且其还更加快速。通过在多个存储单元之间共享用于阈值电压动态控制的有源器件，在存储单元上增加新的阈值电压控制元件的面积影响将最小化。
如上注意的，可能需要实现较大的体效应(body effect)，特别是在对NMOS晶体管的衬底区域施加正电压，并且对PMOS晶体管的阱区域施加负电压的情形下。其从已公开发明的立场来看是需要的，因为其在对衬底(阱)施加正(负)偏置的基础上允许阈值电压的改变以放大。为了进一步提高晶体管中的体效应，极陡峭倒置型剖面通过合适的工艺步骤实现，这导致距离表面特定深度处的非常快速增加的掺杂浓度。为了实现源极和漏极之间漏电流的更大的减小，如在此描述的，实施极陡峭倒置型剖面，其中衬底掺杂从低表面掺杂增加到高阱掺杂，其范围从深度范围从0.1微米到1微米中的1018到1019原子/cm3。在晶体管的衬底上施加偏置时，该高掺杂剖面导致MOS晶体管的非常快速改变的阈值电压。MOS晶体管的该特性也称为非常高的体效应。
如上所述，用于阈值电压动态控制的有源器件可为一系列二极管。在特定示例中使用的二极管的准确数量依赖于在电路中配置的电压电平。例如，使用电压电平在0到VDD之间的电路，其中VDD范围从0.7V到1.4V，可通过使用字线和p-阱之间的单个二极管来实施本发明。具有用于使用电压电平高达1.8V的系统的所有优点的本发明的实施，可要求使用串联的两个二极管。二极管形成为与n-阱和p-阱完全隔离。在本发明的优选实施方式中，二极管通过在氧化物上多晶硅的横向掺杂区域来形成，其自然隔离。
图11所示为示例性但非限制性的已公开发明的表示图，其中标记为1110到1117的8个存储单元形成在具有公共p-阱区域1140的区域中。对于本发明的实施，没有必要强制n-阱实施类似的示意图。N-阱可包括更少或更多数量的PMOS晶体管，如可由本领域技术人员已知的其它设计约束条件所确定。连接单元的位线为1130到1137。字线为线1120。为了演示方便，电源总线在图11中未示出。地线为线1122。如结合图2所述的，P-阱的动态偏置通过连接字线和p-阱区域1140的阈值控制器件1126实施。
图12所示为用于双端口SRAM的已公开发明的示例性且非限制性的实施方式。虽然描述了双端口的实施方式，但是本领域的技术人员可容易地将该实施方式应用于多端口实施方式。因为这里使用两个字线1240和1245，有必要分别连接两个相应的阈值控制电路1230和1235，该电路进一步与公共衬底1234连接。各个字线本身的运行与上述描述相同。
图13所示为用于DRAM单元阵列的已公开发明的示例性且非限制性的实施方式。DRAM包括连接至相应存储电容的例如1310和1312的传输晶体管的阵列。传输晶体管1310和1312分别进一步连接至存储电容1320和1322。传输晶体管的行由字线1330寻址。随着字线电压提高，传输晶体管1310和1312导通。电容上的电荷通过有源位线例如位线1340读取。位线1340和字线1330的交叉唯一地识别电荷存储电容，例如存储电容1320。
DRAM的功能化对于本领域的技术人员来说是公知的。随着栅极长度按比例缩短，传输晶体管1310和1312受到上述限制。DRAM单元的运行，在一定程度上，依赖于数据从例如存储电容1320的电容中读取的速率，并且其通过传输晶体管写入电容中。跨传输晶体管的漏极到源极结的漏电不得不保持非常低，在微微安级别，以防止单元中的电荷通过传输晶体管漏电并且造成错误。因为电荷随着时间复合而丢失，DRAM通过用于刷新单元中数据的定期刷新循环来特征化。传输晶体管的漏电可增加用于存储电容中数据丢失的另一机制，其可能增加刷新的需要，或减少刷新循环。这导致用于读或写入存储单元的更少的时间。
根据已公开的发明，提供一种方法，其保持例如传输晶体管1310和1312的传输晶体管的漏电在较低水平并且同时增加传输晶体管的驱动能力以加速存储单元中数据的读和写，而不会牺牲单元的稳定性。这通过使用动态阈值电压控制来实现。这通过设计所有的传输晶体管以隔离的p-阱成一行，通过n-区域与衬底隔离来实现。通过字线选址的传输晶体管放置在相同的p-型隔离区域中。动态偏置元件1350连接在字线与隔离的p-阱之间，从而当字线电压增加时，来自字线的一部分电压与p-阱相关联。P-阱的电压良好地保持在MOS晶体管的p-衬底到n-源极二极管的导通电压之下，并且该电压的升高时间通过使用有源偏置元件而保持在最小时间。对于使用在0.15微米或以下级别的深亚微米技术制造，并且在等于或低于1.5V的电压下工作的DRAM，用于p-阱的有源偏置元件可包括串联连接的二极管组。多个二极管串联连接以限制p-衬底处的电压在0.5V，并且允许剩余的压降发生在跨有源偏置二极管。随着工作电压达到或低于0.7到1.4V范围之间的电压，单个二极管可用于实施动态偏置设计。二极管的使用确保主动改变包括NMOS晶体管的p-阱区域的偏置电压的非常有效的方法。
在此公开的设计还可应用于其它形式的存储单元，诸如闪存、电可编程只读存储器(EPROM)和电擦除可编程只读存储器(EEPROM)或其它。在各个存储器类型中，存储单元的条件通过选择性导通传输晶体管来检测。这些存储器类型的运行通过使用在此公开的衬底的动态偏置方法而更加有效和快速。在各个情况下，用于实施该设计的偏置元件包括一系列二极管，动态控制导通和截止阈值，偏置元件由多个存储单元共享。这确保用于实施动态阈值控制所需的额外区域保持在所需的最小。
图14所示为非易失存储(NVM)单元阵列的已公开发明的示例性且非限制性的实施方式。NVM包括分别具有浮置栅极1420和1422的例如1410和1412的存储电容的阵列。该行晶体管通过字线1430选址。随着字线电压升高，具有存储在浮置栅极1410和1412上的电荷的晶体管导通。通过晶体管的电流通过例如位线1440的有源位线读取。位线1440和字线1430的交叉处唯一识别存储晶体管，例如具有浮置栅极1420的晶体管1410。NVM的作用对于本领域的技术人员来说是公知的。随着栅极长度按比例缩短，传输晶体管1410和1412受到到上述限制。NVM单元的运行，在一定程度上，依赖于数据从晶体管1410中读取的速率。浮置栅极上的数据的写使用其它编程方法。NVM单元的读取速度在确定存储器的运行速度方面极为重要。并且，晶体管的漏电非常重要，原因在于在许多实施例中这些器件用在电池工作的应用中，并且晶体管漏电可导致电池的快速放电。
根据已公开的发明，提供一种方法，其保持例如NVM晶体管1410和1412的漏电在较低水平，并且同时增加晶体管的驱动能力以加速存储单元中数据的读取，而不会造成存储单元的过度漏电。这通过使用动态阈值电压控制来实现，其中隔离的p-阱中成行的所有晶体管通过n-区域与衬底隔离。通过字线选址的晶体管放置在相同的p-型隔离区域中。动态偏置元件1450连接在字线与隔离的p-阱之间，从而当字线电压增加时，来自字线的一部分电压与p-阱相关联。P-阱的电压良好地保持在MOS晶体管的p衬底到n源极二极管的导通电压之下，并且该电压的抬升时间通过使用有源偏置元件而保持在最小时间。对于使用在0.15微米或以下级别的深亚微米技术制造，并且在等于或低于1.5V的电压下工作的NVM，用于p-阱的有源偏置元件可包括串联连接的二极管组。多个二极管串联连接以限制p-衬底处的电压在0.5V，并且允许剩余的压降发生在跨有源偏置二极管。随着工作电压达到或低于0.7到1.4V范围之间的电压，单个二极管可用于实施动态偏置设计。二极管的使用确保主动改变包括NMOS晶体管的p-阱区域的偏置电压的非常有效的方法。
本领域的技术人员应该注意，通常在使用100毫微米光刻的典型的深亚微米CMOS工艺中，对于PMOS晶体管，从0V衬底偏置到-1V衬底偏置的漏电流的改变约为10倍，而对于NMOS晶体管，从0V衬底偏置到-1V衬底偏置的漏电流的改变仅3-3.5倍。这是由于，PMOS晶体管的阱区域高度掺杂以抵消P+源极和漏极的扩散。相反，NMOS晶体管的N+源极和漏极区域控制地相当好，并且因此衬底掺杂保持相当低，这导致在衬底偏置下的漏电的最小改变。增加衬底掺杂的工艺改变将造成衬底电压处理效应的放大。应该注意，这也导致源极和漏极区域的电容的增加，然而，由于深亚微米CMOS VLSI电路中的负载电容主要由互连电容组成，所以其对于电路速度影响最小。所以，更高掺杂衬底或阱区域的使用，导致通过正向偏置的漏极电流的增加。可选地，对于相同的漏极电流，漏电流降低。也可优化器件特性以增加体硅掺杂浓度以及栅氧化物厚度，从而漏极漏电和栅隧道电流同时降低。
已公开发明的另一实施方式包括简单实施的装置和方法，其用于减少深亚微米金属氧化物(MOS)晶体管，特别是那些在交叉耦合的静态随机存取存储器(SRAM)单元中使用的晶体管的栅极漏电。该发明还可应用于需要或要求栅极漏电减少的其它电路。根据本发明，SRAM单元的有源元件用于减少其相应晶体管的栅极上的电压而不会影响电路的整体开关速度。因为逆变器的输出上的负载固定，优化栅极电流的减小以最小化对于存储单元的开关波形的影响。由不同费米电势的两个材料形成的有源元件用作整流结，基本上执行二极管的功能。该整流结也具有较大的平行漏电通道，其允许在相反极性的信号施加该器件时有限的电流通过。
在SRMA单元的情况下，两个互补MOS(COMS)逆变器交叉耦合，并且逆变器上的负载为用于访问该逆变器的单个晶体管。图15中示出用于SRAM的典型现有技术的电路1500结构。基本单元包括两个交叉耦合的逆变器，分别由晶体管1530和1535，以及1540和1545形成。传输晶体管1550和1560用于访问逆变器。通过字线1510控制传输晶体管1550和1560的栅极上的电压，可分别提供位线1520和1525上的数据和其逆变值，或者使用相同位线读取数据。本领域的技术人员应该理解在该电路中，晶体管1530、1535、1540、1545、1550和1560上的负载在所有示例的设计中良好限定，其可利用来根据已公开发明的原理减少栅极漏电。
已公开发明的另一实施方式，通过使用有源元件以减小逆变器的晶体管的栅极上的电压，例如晶体管1535，利用存储单元的特性，而不会影响电路的开关速度。有源元件由不同费米电势的两个材料形成并用作整流结或二极管。该整流结也具有较大的平行漏电通道，其允许在相反极性的信号施加该器件时有限的电流通过。该整流结示例但非限制的实施方式包括由N+和P+多晶硅制成的具有较大通过该结的漏电的二极管，具有金属层和N型多晶硅层的整流接触，或具有合适离子化电势，并且显著漏电通过该结的P型多晶硅层和金属层。根据本发明示例性的实施方式，示出而非限制的，在具有跨该结的1V偏压情况下，使用该结具有1nA/μm2到1mA/μm2之间的漏电流。图16中示出根据本发明配置的二极管的虚拟整流特性的示例性而非限制形的图。
现参照图17，其示出了NMOS晶体管和PMOS晶体管的示例性结构，其中各个晶体管具有根据所公开本发明的连接至其各自栅极的二极管。二极管设计具有非常低的正向压降(优选为低于0.5V)和非常高的反向电流(优选为大于1.0mA/cm2)。二极管在依赖于晶体管类型的方向上与各自晶体管的栅极串联连接。具体地，对于NMOS晶体管，二极管的阴极与各自栅极连接；对于PMOS晶体管，晶体管的阳极与各自栅极连接。随着晶体管栅极电压增加，一部分关联电压在二极管上压降并且剩余的电压在各自晶体管的栅极—源极结上压降。这将减少各自晶体管的栅极的电压，而这反过来减少栅极隧道电流。参照图20A到图20C，示出了具有根据本发明的示例性实施方式制造的二极管的NMOS晶体管(图20A)和PMOS晶体管(图20B)的横截面图。P-N二极管或肖特基二极管可在栅极上形成。在一个实施方式中(图20C)，漏电氧化物(leaky oxide)可用作漏电减少机构。
现参照图18，其示出了具有与根据本发明的NMOS晶体管的栅极连接的二极管的示例性和非限制性的SRAM单元。根据本发明的一个实施方式，二极管1810和1820分别与NMOS晶体管1535和1545的栅极连接。根据本发明的替代实施方式，提供了具有与PMOS晶体管1530和1535的栅极连接的二极管的类似的结构。在本发明的再一实施方式中，二极管与NMOS晶体管1535和1545以及PMOS晶体管1530和1540的栅极连接。这些示例性的实施方式应该认为仅仅表示将二极管连接至SRAM单元1800的逆变器的晶体管的栅极的各种可能性，并且可具体包括与晶体管连接的二极管的任何其它可能组合。本领域的技术人员可容易地认识到本发明的优点，其中两个逆变器再反馈电路中连接。该设置和电路元件允许SRAM单元的运行对电路的运行影响最小。根据本发明的主要教导，栅极电压的减小也导致减小的栅极隧道电流。
现参照图19A和19B，其中分别示出SRAM单元1500和1800的电压波形。在图19A和图19B中示出的波形为由晶体管1535和1545形成的基本逆变器的仿真。脉冲发生器驱动该电路，并且在晶体管1535和1545的公共漏极的输出分别测量为信号1910和1920。图19B示出具有二极管耦合栅极的CMOS逆变器的输入和输出处的电压波形。NMOS晶体管栅极处的电压波形示出减小的电压摆幅。跨二极管的压降在图中标记为ΔV。
与例如晶体管1535的晶体管的栅极连接的例如二极管1810的二极管可通过但不限于任何一种以下实施方式来实现：
(a)N+多晶硅顶部上的P+多晶硅层，其形成晶体管的栅极以实现用于NMOS的多晶硅中的P-N二极管；
(b)具有相反极性的类似结构以实现与PMOS栅极串联的二极管；
(c)通过用于NMOS晶体管的N+栅极多晶硅的顶部上金属-N型多晶硅实现的肖特基二极管；
(d)通过用于PMOS晶体管的P+栅极多晶硅的顶部上金属-P型多晶硅实现的肖特基二极管；
(e)横向N+到P+多晶硅二极管，如在已公开发明中详细描述的；或者
(f)由自对准硅化物(salicide)层和作为电极的栅极多晶硅层以及通过其发生隧道效应的作为电介质传导的氧化物薄膜层形成的MOS电容。
虽然在此描述的本发明的应用主要涉及SRAM单元，但是这仅作为本发明的示例实施，并且进一步由于该电路结构为在超大规模集成(VLSI)电路中最通用的构件块，并且其对于晶体管提供固定的负载。本发明并不限于示例性的应用并且其它使用可认为是本发明的组成部分。
现参照图21A-D，其中示出多个结构的控制电路Zc260A-D。该电路可等同地应用于PMOS晶体管和NMOS晶体管。具体地，图21A到图21D中示出的电路除了以上详细描述的至少一个二极管以外，还包括至少一个电容。在根据已公开发明的电路Zc中与二极管并联的电容的使用使得阱端子处的波形受控。在缺少电容的情况下，阱的瞬时波形易于遭受输出终端处瞬时电压的显著影响，导致瞬时条件下漏电流的反常增加。所以，电容允许在瞬时条件下阱电压更加准确地跟踪输入电压。因为二极管微小的电流不能足够快地推动阱电压以允许对于短脉冲的充分的驱动电流，所以需要跟踪帮助。另外，米勒效应的对抗也是这种电容的使用和确定中的因素。因此，在已公开发明的实施方式中，优选结合与二极管并联连接的电容以作为控制电路Zc260的一部分。在图21A中，示出示例性且非限制性控制电路Zc260A，其中电容2120与单个二极管2110并联连接。图22示出包括结合控制电路260A的MOS晶体管的示例性且非限制性电路布局。在图21B中，示出示例性且非限制性控制电路260B，其中二极管2111与电阻2130串联并且电容2121与电阻2140串联。在图21C中，示出示例性且非限制性控制电路260C，其中多个二极管，例如2112、2113和2114各分别连接并联电容，例如电容2122、2123和2124。应该注意，二极管的实际数量由具体的电路应用确定。在图21D中，示出示例性且非限制性的使用多个二极管的另一结构，其中单个电容2125所示为并联于多个二极管，例如二极管2115、2116和2117。应该注意，这些二极管和电容的每一个可由例如，如上图21B所示的与电阻串联的相同电路元件替代。发明者进一步注意，这些串联和/或并联的电路元件的任何组合也可用于优化电路性能，并且成为已公开发明的一部分。这在图21D中示出。
用于电压波形控制实现的电容的优选值与栅氧化物的电容相关。该电容值范围为栅电容值的0.01倍到100倍。设计前馈电容中最重要的因素是阱到器件其它部分的总容量。该电容在幅度上通常类似栅极电容。理想地，电容电压分界将等同于由二极管建立的电压分界。在已公开发明的另一实施方式中，性能原因可造成偏离标准。多个方法可用于实现该电容。图21A-D中所示的电阻和电容可通过许多不同的方法实现。图22示出具有与二极管并联的电容的控制电路的实施方式，其中电容形成在阱区域的顶部上的多晶硅与下方薄氧化物层之间标记为C的区域中，其与NMOS晶体管的体电连接。应该注意，在优选实施方式中，来自p-阱之上的p+多晶硅和n-阱之上的n+多晶硅的电容优选在由p-阱之上的n+多晶硅形成的电容上方。前者设计不太可能形成减小动态电容的倒置层。在替代实施方式中，电容使用金属—绝缘体—金属(MIM)实施方式构造，如对本领域技术人员公知的。这些电容通过在两个金属层之间引入氧化物薄层而形成。在另一实施方式中，使用金属—氧化物—金属(MoM)，其通过交叉金属指状物之间的边缘电容形成。在此讨论的金属电容具有不与电路的其它元件在相同平面的优点，并且因此不会影响布局区域。
现参照图23和图24，其中示出横向多晶硅二极管的示例性且非限制性的实施方式。这些二极管可用于形成以上讨论的控制电路。二极管的形成在由Vora等人在IEDM Technical Digest 1984，第690到693页发表的“A 2 MicronHigh Performance Bipolar 64K ECL Static RAM Technology With 200 SquareMicrons Contactless Memory Cell”中详细描述，其全部内容包括在此作为参考。图23示出一对示例性配置作为用于NMOS晶体管的Zc网络260的一部分的p-到n+二极管。绿2310为n+多晶硅，粉红2320为p-多晶硅以及蓝2330为场氧化物。图23示出用于电容和一个横向多晶硅二极管的类似结构，其中绿2310为n+多晶硅，粉红2320为p-多晶硅以及蓝2330为场氧化物。在两种情况下，与相关p-阱的接触分别由点2340或2440制成。
参照图25，其示出具有附加电路以实施NMOS晶体管的p-阱上负偏置的示例性且非限制性的已公开发明的实施方式。元件2520到2560分别具有图2的元件220到260的描述。另外，负偏置控制2570配置用于对阱2520提供负偏置。负偏置还减少NMOS晶体管的阈值电压。NMOS的阈值电压上施加负偏置的影响在MOS晶体管的教科书中很好的说明并且对于本领域的技术人员来说公知。同等地，对于PMOS晶体管，施加正偏置以增加其阈值电压的幅度。在此讨论的偏置以不会干扰在此公开的发明的运行的方式施加。在本发明示例性且非限制性的实施方式中，当MOS晶体管的输入2530上没有活动时，偏置电路2570启动。在当栅极2530处的输入电压预料改变时的周期期间，负偏置电路通过负偏置控制2570的方式与阱2520断开。
图26示出应用于CMOS逆变器的示例性且非限制性的阱偏置。标记为2600到2625的各种元件分别具有与图6的元件600到625相同的描述和功能。偏置控制2630和2640为当晶体管的输入待用时，配置用于分别对NMOS和PMOS晶体管的阱施加负电压和正电压。本领域的技术人员可容易地认识，该结构可应用于其它电路而不会偏离本发明的精神，并且该电路因此具体包括在内。
本领域的技术人员还可理解，在两个或多个相同类型MOS栅极，例如n沟道栅极可串联连接，例如与非门的情况下，来自串联的MOS栅极的漏电流显著减少。类似地，在两个或多个p沟道栅极可串联连接，例如或非门的电路中，来自串联的MOS栅极的漏电流显著减少。所以，在该情况下，没有必要配置这些MOS栅极与控制电路Zc串联连接。然而，对于各个MOS栅极具有该控制电路Zc的两个或多个并联连接的MOS栅极将减少它们的漏电流，如已公开发明所教导的。在已公开发明的一个实施方式中，并联连接的MOS栅极还共享公共的隔离阱，即用于n沟道器件的P-阱和用于p沟道器件的N-阱，以及单个控制电路Zc。
虽然在此参照优选实施方式描述本发明，但是本领域的技术人员将容易地理解，其它应用可替代在此所阐明的而不会偏离本发明的原理和范围。因此，本发明应该仅由以下包括的权利要求书限定。

Claims (43)

1.一种用于具有源极端、漏极端、栅极端以及阱端子的金属－氧化物－半导体（MOS）晶体管中减小漏电流并增加驱动电流的装置，所述装置包括：
连接在所述MOS晶体管的所述栅极端与所述阱端子之间的控制电路，该控制电路由连接在所述MOS晶体管的所述栅极端与所述阱端子之间的形成在隔离结构中的至少一个结二极管组成，所述至少一个结二极管在所述MOS晶体管处于导通状态时正向偏置；所述控制电路在所述MOS晶体管处于截止状态时，产生所述MOS晶体管中较高的阈值电压，并且在所述MOS晶体管处于导通状态时，产生所述MOS晶体管中较低的阈值电压。
2.根据权利要求1所述的装置，其特征在于，所述MOS晶体管包括以下任一种：n沟道器件和p沟道器件。
3.根据权利要求1所述的装置，其特征在于，所述控制电路还包括：与所述形成在隔离结构中的至少一个正向偏置结二极管串联连接的至少一个二极管。
4.根据权利要求1所述的装置，其特征在于，所述控制电路包括以下任何一种中的至少一个：扩散二极管、自对准二极管、内嵌多晶硅二极管以及肖特基二极管。
5.根据权利要求4所述的装置，其特征在于，所述多晶硅二极管包括均匀的注入和相反的重注入。
6.根据权利要求1所述的装置，其特征在于，对所述MOS晶体管的衬底掺杂进行优化以减小所述漏电流。
7.一种用于具有源极端、漏极端、栅极端以及阱端子的金属－氧化物－半导体（MOS）晶体管中减小漏电流并增加驱动电流的方法，所述方法包括以下步骤：
在阱上形成MOS晶体管；以及
在隔离结构中形成连接在所述MOS晶体管的所述栅极端与所述阱端子之间的至少一个结二极管，所述至少一个结二极管在所述MOS晶体管处于导通状态时正向偏置，所述至少一个结二极管在所述MOS晶体管处于截止状态时，产生所述MOS晶体管中的高的阈值电压，并且在所述MOS晶体管处于导通状态时，产生所述MOS晶体管中的低的阈值电压。
8.根据权利要求7所述的方法，其特征在于，所述MOS晶体管包括以下任一种：n沟道器件和p沟道器件。
9.根据权利要求7所述的方法，其特征在于，所述形成至少一个二极管的步骤包括：形成以下任何一种中的至少一个：扩散二极管、自对准二极管、内嵌多晶硅二极管以及肖特基二极管。
10.根据权利要求9所述的方法，其特征在于，所述多晶硅二极管的形成包括以下步骤：
形成均匀注入；以及
形成相反的重注入。
11.根据权利要求7所述的方法，其特征在于，还包括以下步骤：
将所述MOS晶体管的阱掺杂至为了所述漏电流的减小而优化的浓度。
12.一种用于具有源极端、漏极端、栅极端以及阱端子的金属－氧化物－半导体（MOS）晶体管中减小漏电流并增加驱动电流的方法，所述方法包括以下步骤：
将包括形成在隔离结构中的至少一个结二极管的控制电路连接在所述MOS晶体管的所述栅极端与所述阱端子之间，所述至少一个结二极管在所述MOS晶体管处于导通状态时正向偏置；
操作所述控制电路以在晶体管处于截止状态时，使得所述MOS晶体管具有较高的阈值电压；以及
操作所述控制电路以在晶体管处于导通状态时，使得所述MOS晶体管具有较低的阈值电压。
13.一种用于具有源极端、漏极端、栅极端以及阱端子的金属－氧化物－半导体（MOS）晶体管中减小漏电流并增加驱动电流的装置，所述装置包括：
包括连接在所述MOS晶体管的所述栅极端与所述阱端子之间的至少一个结二极管的控制电路，所述至少一个结二极管在所述MOS晶体管处于导通状态时正向偏置；所述控制电路在所述MOS晶体管处于截止状态时，产生所述MOS晶体管中较高的阈值电压，并且在所述MOS晶体管处于导通状态时，产生所述MOS晶体管中较低的阈值电压；
其中所述MOS晶体管包括任一种n沟道器件和p沟道器件。
14.根据权利要求13所述的装置，其特征在于，还包括：
掺杂至优化所述漏电流的浓度的用于所述MOS晶体管的阱。
15.一种用于具有源极端、漏极端、栅极端以及阱端子的金属－氧化物－半导体（MOS）晶体管中减小漏电流并增加驱动电流的方法，所述方法包括以下步骤：
在所述MOS晶体管的所述栅极端与所述阱端子之间形成至少一个结二极管，所述至少一个结二极管在所述MOS晶体管处于导通状态时正向偏置；所述至少一个正向偏置结二极管在所述MOS晶体管处于截止状态时，产生所述MOS晶体管中的高的阈值电压，并且在所述MOS晶体管处于导通状态时，产生所述MOS晶体管中的低的阈值电压；
其中所述MOS晶体管包括任一种n沟道器件和p沟道器件。
16.根据权利要求15所述的方法，其特征在于，所述形成至少一个正向偏置结二极管的步骤包括以下步骤：
通过在隔离结构中扩散n型和p型层，形成至少一个扩散二极管；以及
调节硅中的掺杂剖面并且规划二极管区域以控制跨所述二极管的压降。
17.根据权利要求16所述的方法，其特征在于，还包括以下步骤：
通过n型和p型多晶硅与下方相反极性的硅的接触，形成至少一个集成多晶硅二极管；以及
防止晶体管栅极下方的栅氧化物的形成以及在多晶硅的沉积之前去除所述栅氧化物的任何一个步骤；
其中跨所述二极管的电压通过控制硅中的掺杂剖面并且规划二极管区域来调节。
18.根据权利要求16所述的方法，其特征在于，还包括以下步骤：
通过或者在热氧化循环期间防止栅氧化物的生长的区域的顶部上沉积多晶硅，或者在多晶硅的沉积之前通过合适工艺步骤去除所述栅氧化物，形成自对准二极管控制电路。
19.一种深亚微米金属-氧化物-半导体（MOS）存储器装置，包括：
设置在多个存储器行中的多个基于MOS的存储单元，各个所述存储器行包括字线，所述存储单元包括PMOS晶体管和NMOS晶体管，所述NMOS晶体管包括隔离的p－阱NMOS晶体管；以及
连接在所述字线与各个NMOS晶体管的所述p－阱之间的控制电路，所述控制电路在相关联字线处于相对较低电压时，在各个相关联NMOS晶体管处产生较高的阈值电压，并且在所述相关联字线处于相对较高电压时，在所述相关联NMOS晶体管处产生较低的阈值电压。
20.根据权利要求19所述的装置，其特征在于，所述控制电路包括：
多个串联连接的二极管。
21.根据权利要求20所述的装置，其特征在于，所述二极管包括以下任何一种：扩散二极管、自对准二极管、内嵌多晶硅二极管以及肖特基二极管。
22.根据权利要求19所述的装置，其特征在于，对所述NMOS晶体管的衬底掺杂进行优化以至少减小所述装置的漏电流。
23.根据权利要求22所述的装置，其特征在于，所述衬底掺杂高于用于标准MOS工艺的掺杂。
24.根据权利要求22所述的装置，其特征在于，PMOS晶体管和NMOS晶体管的任意一个的栅氧化物厚度高于用于标准MOS工艺的厚度。
25.根据权利要求19所述的装置，其特征在于，所述存储单元包括以下任何一种：
静态随机存取存储器（SRAM）、动态随机存取存储器（DRAM）以及非易失存储器（NVM）。
26.根据权利要求25所述的装置，其特征在于，所述非易失存储器（NVM）包括以下任何一种：
闪存、电可编程只读存储器（EPROM）和电擦除可编程只读存储器（EEPROM）。
27.根据权利要求25所述的装置，其特征在于，所述控制电路包括：
用于减少所述动态随机存取存储器（DRAM）刷新率的装置。
28.根据权利要求19所述的装置，其特征在于，所述控制电路包括：
用于增加相关联存储单元的读取速度的装置。
29.根据权利要求19所述的装置，其特征在于，所述MOS存储单元包括：
极陡峭倒置型阱剖面。
30.一种深亚微米金属－氧化物－半导体（MOS）存储器装置的制造方法，包括以下步骤：
制造至少一行包括在隔离的p－阱上的NMOS晶体管的存储单元；以及
制造包括连接在所述存储单元行的字线与所述隔离p－阱之间的至少一个二极管的控制电路，所述至少一个二极管在所述MOS晶体管处于导通状态时正向偏置；所述至少一个正向偏置结二极管在所述MOS晶体管处于截止状态时，产生所述MOS晶体管中的高的阈值电压，并且在所述MOS晶体管处于导通状态时，产生所述MOS晶体管中的低的阈值电压。
31.根据权利要求30所述的方法，其特征在于，所述形成至少一个二极管的步骤，包括以下步骤：
形成以下任何一种的至少一个：扩散二极管、自对准二极管、内嵌多晶硅二极管以及肖特基二极管。
32.根据权利要求30所述的方法，其特征在于，所述方法还包括以下步骤：
将所述MOS晶体管的衬底掺杂至为了至少所述MOS晶体管的漏电流的减小而优化的浓度。
33.根据权利要求30所述的方法，其特征在于，所述存储单元包括以下任何一种：
静态随机存取存储器（SRAM）、动态随机存取存储器（DRAM）以及非易失存储器（NVM）。
34.根据权利要求33所述的方法，其特征在于，所述非易失存储器（NVM）包括以下任何一种：
闪存、电可编程只读存储器（EPROM）和电擦除可编程只读存储器（EEPROM）。
35.根据权利要求33所述的方法，其特征在于，所述控制电路执行以下步骤：
减少所述动态随机存取存储器（DRAM）的刷新率。
36.根据权利要求30所述的方法，其特征在于，所述控制电路执行以下步骤：
增加所述存储单元的读取速度。
37.根据权利要求30所述的方法，其特征在于，还包括以下步骤：
形成极陡峭倒置型阱剖面。
38.一种用于控制深亚微米金属－氧化物－半导体（MOS）存储器装置中MOS晶体管的阈值电压的方法，包括以下步骤：
提供设置在多个存储器行中的多个基于MOS的存储单元，各个所述存储器行包括字线，所述存储单元包括PMOS晶体管和NMOS晶体管，所述NMOS晶体管包括隔离的p－阱NMOS晶体管；以及
提供连接在所述字线与各个NMOS晶体管的所述p－阱之间的控制电路，所述控制电路在相关联字线处于相对较低电压时，在各个相关联NMOS晶体管处产生较高的阈值电压，并且在所述相关联字线处于相对较高电压时，在所述相关联NMOS晶体管处产生较低的阈值电压。
39.根据权利要求38所述的方法，其特征在于，所述方法还包括以下步骤：
将所述NMOS晶体管的衬底掺杂至为了至少所述MOS存储器装置的漏电流的减小而优化的浓度。
40.一种用于具有源极端、漏极端、栅极端以及阱端子的金属－氧化物－半导体（MOS）晶体管中减小漏电流并增加驱动电流的方法，所述方法包括以下步骤：
在阱上形成MOS晶体管；
形成串联的一个或多个第一电路元件，所述第一电路元件由所述MOS晶体管的所述栅极端与所述阱端子之间至少一个结二极管形成，所述至少一个结二极管在所述MOS晶体管处于导通状态时正向偏置；所述一个或多个第一电路元件中的至少一个形成在隔离结构中，所述一个或多个第一电路元件在所述MOS晶体管处于截止状态时，产生所述MOS晶体管中的高的阈值电压，并且在所述MOS晶体管处于导通状态时，产生所述MOS晶体管中的低的阈值电压；
形成与所述一个或多个第一电路元件的至少一个并联的第二电路元件，所述第二电路元件包括至少一电容。
41.一种用于具有源极端、漏极端、栅极端以及阱端子的金属－氧化物－半导体（MOS）晶体管中减小漏电流并增加驱动电流的方法，所述方法包括以下步骤：
将控制电路连接在所述MOS晶体管的所述栅极端与所述阱端子之间，所述控制电路包括形成在隔离结构中的至少一个控制元件；
操作所述控制电路以在晶体管处于截止状态时，使得所述MOS晶体管具有较高的阈值电压；
操作所述控制电路以在晶体管处于导通状态时，使得所述MOS晶体管具有较低的阈值电压；以及
操作所述控制电路以造成所述MOS晶体管的所述阱端子处的波形的控制。
42.一种用于具有源极端、漏极端、栅极端以及阱端子的金属－氧化物－半导体（MOS）晶体管中减小漏电流并增加驱动电流的装置，所述装置包括：
包括至少第一电路元件的控制电路，所述第一电路元件包括形成在隔离结构中的至少一个结二极管，所述至少一个结二极管在所述MOS晶体管处于导通状态时正向偏置；所述第一电路元件连接在所述MOS晶体管的所述栅极端与所述阱端子之间，所述控制电路还包括与至少一个所述第一电路元件并联连接的第二电路元件，所述第二电路元件至少包括电容，所述控制电路在所述MOS晶体管处于截止状态时，产生所述MOS晶体管中较高的阈值电压，并且在所述MOS晶体管处于导通状态时，产生所述MOS晶体管中较低的阈值电压，并且控制所述MOS晶体管的所述阱端子处的波形；
该MOS晶体管包括任一n沟道器件和p沟道器件。
43.一种用于具有源极端、漏极端、栅极端以及阱端子的金属－氧化物－半导体（MOS）晶体管中减小漏电流并增加驱动电流的方法，所述方法包括以下步骤：
在所述MOS晶体管的所述栅极端与所述阱端子之间形成至少一个第一电路元件，所述第一电路元件包括形成在隔离结构中的至少一个结二极管，所述至少一个结二极管在所述MOS晶体管处于导通状态时正向偏置；所述一个或多个第一电路元件在所述MOS晶体管处于截止状态时，产生所述MOS晶体管中的高的阈值电压，并且在所述MOS晶体管处于导通状态时，产生所述MOS晶体管中的低的阈值电压；以及
形成与至少一个所述至少一个第一电路元件并联连接的至少一个第二电路元件，所述第二电路元件至少包括电容；
该MOS晶体管包括任一n沟道器件和p沟道器件。
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