CN1618129A - 负微分电阻场效应晶体管及其电路 - Google Patents

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Abstract

本发明公开了一种改进型负微分电阻场效应晶体管(NDR－FET)。该NDR－FET包括在衬底(可以是硅或SOI)与栅极绝缘层之间的交界面之上或者极靠近该交界面形成的电荷陷获层。这样，可以优化电荷陷阱，以便非常快速陷获和去陷获电荷，因为它们非常靠近热载流子的沟道。NDR－FET还可以替换传统NDR二极管以及存储单元内的类似器件，而且激活仅需要单沟道技术(即代替CMOS)而且还提供低功率的整组逻辑电路。

Description

负微分电阻场效应晶体管及其电路
技术领域
本发明涉及半导体器件，本发明更特别地涉及改进型负微分电阻(NDR)FET以及采用该改进型负微分电阻(NDR)FET的电路。本发明可以应用于包括在SOI上、特别是用于其中希望将NDR FET器件与传统FET以及其它类似逻辑/存储电路集成在一起的应用以及存储器应用的各式各样的半导体集成电路。
背景技术
在King等人于2000年6月22日提交的以下专利申请中：序列号为09/603,101、标题为“A CMOS-PROCESS COMPATIBLE，TUNABLE NDR(NEGATIVE DIFFERENTIAL RESISTANCE)DEVICE AND METHOD OF OPERATING SAME”；以及序列号为09/603,102、标题为“CHARGE TRAPPING DEVICE AND METHODFOR IMPLEMENTING A TRANSISTOR HAVING A NEGATIVEDIFFERENTIAL RESISTANCE MODE”；以及序列号为09/602,658、标题为“COMS COMPATIBLE FPOCESS FOR MAKENG ATUNABLE NEGATIVE DIFFERENTIAL RESISTANCE(NDR)DEVICE”公开了一种新型CMOS兼容、NDR容许(capable)RET，在此引用这些专利申请供参考，如同在此进行了全面说明。在这些资料中，对这种器件的优点进行了很好地描述，在此不再重复。
在优选实施例中，该器件通常利用电介质层建立电荷陷获区域，该区域迅速陷获/去陷获(detrap)载流子。为了实现要求的NDR效应，解释了多种用于形成所述陷获的不同技术。然而，显然，其它处理技术(和/或King等人描述的处理过程的更优化处理过程)有利于扩大这种器件的可用性。
当前的趋势也是使用所谓绝缘硅(Silicon-on-insulator)衬底。预期该技术在未来的几年中将得到迅速发展，但是迄今为止，在这种环境下，仅实现了两端NDR二极管。因此，在这种技术中，需要一种与传统FET同样容易集成的NDR器件。
另一个发展趋势是将NDR器件用作SRAM存储单元和其它电路应用的负载元件。迄今为止，这种NDR器件局限于两端、二极管型结构，这样存在运行限制，而且利用CMOS处理的集成过程复杂。此外，例如，利用单沟道技术，不能实现低功率存储单元，当前的方法局限于其中既需要p型又需要n型晶体管的传统CMOS。因此，显然，必然需要一种用于这种应用的低成本、容易集成NDR解决方案。
发明内容
因此，本发明的一个目的是克服现有技术的上述缺陷。
本发明的另一个目的是提供一种包括对King等人描述的NDRFET所做附加变型和改进的NDR FET。
本发明的又一个目的是提供一种附加类型陷获层和/或可以有利地用于NDR FET的新型电荷陷阱。
本发明的另一个目的是提供一种嵌入SOI衬底内的NDR FET。
本发明的又一个目的是提供一种用于实现逻辑电路和存储电路的新型通用低功率、单沟道技术。
本发明的又一个目的是提供一种更具柔性而且更容易(比现有技术NDR二极管器件)集成到传统半导体电路内、包括SRAM存储单元的改进型NDR器件。
本发明的第一方面实现这些以及其它目的，本发明的第一方面包括半导体结构，该半导体结构包括：半导体衬底以及位于该半导体衬底上的电介质层(栅极绝缘层)，以致在半导体衬底与电介质层之间形成交界面区域。配置于交界面区域内的多个载流子陷获点，以陷获利用控制电场电偏置从而从沟道移动到交界面区域内的载流子。因此，沟道内的电流从与导通条件有关的第一电流值变到与非导通条件有关的第二电流值，其中第二电流值基本小于第一电流值。
在优选实施例中，交界面区域内的陷获点的陷阱能级高于沟道的导带边缘。此外，陷阱能级被设置成使所述陷获点主要陷获流入沟道内的热载流子(而不是普通载流子)，以避免干扰FET的工作。为了实现该效果，将陷阱能级设置为高于导带边缘0.5eV。所述半导体结构被结合作为绝缘栅极场效应晶体管的一部分，另外，在第一工作区域，绝缘栅极场效应晶体管的性能类似于传统FET，而在第二工作区域还具有NDR能力。
在优选实施例中，热载流子穿过沟道到达陷获点，但是不激发该热载流子以穿过沟道到达交界面区域的导带。而且不是象传统NDR器件要求的那种需要具有匹配导带以便于进行隧道处理的交界面区域。
此外，在优选实施例中，NDR FET与传统绝缘栅极场效应晶体管(IGFET)共享一个或者多个公用结构，一组公用处理操作可以为集成电路制造两种类型的元件。
在其它变型中，陷获点可以包括在蒸汽环境下产生的基于水的陷阱。NDR FET使用对其植入了p型掺杂剂的n型沟道，以便可以建立有助于使所述载流子从所述沟道移动到所述陷获点的较强偏置电场。
在本发明的另一个方面，存储单元至少包括一个第一掺杂剂型沟道绝缘栅极场效应晶体管(IGFET)。第一沟道型IGFET具有IGFET栅极端、与第一电位相连的IGFET源极端以及与存储节点相连的IGFET漏极端。代替传统的两端二极管，本发明引入负微分电阻场效应晶体管(NDR-FET)元件，该负微分电阻场效应晶体管(NDR-FET)元件也具有第一掺杂剂型沟道，而且在与IGFET串联时，用作上拉或下拉器件。NDR FET元件包括：与第二电位相连的第一NDRFET漏极端、与存储节点相连的第二NDR源极端以及与偏压相连的第三NDR栅极端。这样，存储单元完全由具有公用沟道掺杂剂类型的有源器件形成。
在优选实施例中，NDR RET元件和IGFET至少共享公用衬底和公用栅极绝缘层。此外，由一个导电层制造二者的公用栅极端。这两个器件可以进一步共享一个或者多个源极/漏区。
这样，可以构造NDR存储单元，该存储单元比传统NDR二极管更容易集成到传统制造过程中。此外，可以制造该单元，以便两个器件使用一种沟道类型的掺杂剂(即，二者是n沟道或p沟道)，而且与CMOS的实现过程相同，还可以实现低功率工作。
附图说明
图1是本发明公开的、包括用于接收NDR模式使能/失能偏置信号的体接触端(body contact terminal)125的NDR金属绝缘体半导体场效应晶体管(MISFET)的实施例的原理剖视图；
图2是示出包括NDR的工作区域的NDR-MISFET的电流-电压(I-V)特性的曲线图；
图3是本发明公开的、包括用于接收NDR模式使能/失能偏置信号的体接触端(body contact terminal)125的NDR-MISFET的另一个实施例的原理剖视图；
图4是用于将NDR-MISFET集成到传统CMOS逻辑处理流程中的说明性工艺顺序；
图5是利用组合的NDR FET和传统FET形成的双(2)晶体管SRAM的电路图。
具体实施方式
下面的详细说明仅用于说明本发明的特定实施例。根据下面的说明，本发明的其它实施例以及在此公开的这些实施例的变型对于本技术领域内的熟练技术人员是显而易见的。
如下所述，首先说明优选器件实施例。接着，说明实现负微分电阻(NDR)模式的机理，之后说明用于增强NDR器件的性能的附加优选实施例。最后，说明示例的制造方法。
根据本发明的优选实施例，提供n沟道MISFET NDR器件结构(参考图1)100，该结构是对标准CMOS处理过程做最小修改获得的。实际上，初看起来，器件100好象是普通n沟道MOS(NMOS)晶体管，其中在半导体衬底120的上部形成该器件的栅极110，而且利用电介质层130，使栅极110与衬底电绝缘。立刻可以明白，本发明的NDR器件100与现有技术中的NDR器件明显不同。
现有技术NDR器件通常是利用与传统CMOS工艺兼容的、非常复杂、昂贵的工艺顺序制成的两端二极管器件。尽管本发明的NDR器件100的外表与NMOS晶体管类似，但是为了使该器件具有要求的NDR输出特性模式，它引入了少量、关键性修改，如本发明所述。
第一修改是与当前利用传统方法处理的n沟道器件相比，位于栅极之下的半导体衬底的表面区域(沟道)中的p型掺杂剂的浓度较高。在器件100的优选实施例中，在该沟道中，p型掺杂剂的浓度高于1×1018cm-3。当然，我们明白，对于任何特定设计规则、器件特性以及处理环境，可以相应改变p型掺杂剂的浓度，而且在任何特定应用中，某种常规设计、模拟和/或测试是优化器件性能所必需的。因此，本发明并不局限于任何特定浓度，相反，通过研究是否引入足够高的掺杂剂浓度以对NDR效应起作用，可以更好地指导本发明。半导体表面区域上、与该沟道相邻并位于栅极两端的更重掺杂的n型区域分别形成源极接触区域140和漏极接触区域150。利用体接触端125，可以进一步调节沟道的电位。
相比传统晶体管，本器件100的第二修改是，在半导体衬底120与栅极110之间的绝缘层130上存在电荷陷阱或存储节点135。这些电荷陷阱的位置比较靠近(在1.5nm范围内)半导体-绝缘体交界面138，以便陷获来自半导体120的电荷，并非常快速地去陷获该电荷。此外，我们还明白，该距离数值取决于本实施例的细节，而且对于特定环境，该参数的变化非常大，因此本发明并不局限于该实施例的特定细节。当然，关键是存在这些电荷陷阱，或用于存储电子的某个其它物理特征。当然，我们还明白，图1所示的图仅是为了更好地描述本发明的特征所做的图解说明，因此，未按比例示出陷获点135的排列和位置。第三修改是，为了防止大量陷获电荷通过隧道丢失到栅极，使半导体衬底120与栅极110之间的绝缘层130较厚(大于6nm)。本技术领域内的熟练技术人员还明白，该厚度还随特定材料、工艺环境等变化，而且本发明并不局限于该图。
在器件100的源极端145和体端125保持地电位，而栅极端115被足够高偏压偏置以使该器件导通的情况下，器件100的输出特性(作为漏极电压的函数的漏极电流)将在漏极电压范围内显示负微分电阻。图2示出本发明的该方面，其中对两个不同栅极电压，示出器件漏极电流与漏极电压的关系的曲线图，以示出如何通过适当选择栅极电压，影响NDR模式。可以看到，对于固定的栅极电压VGS，漏极电流IDS首先在第一区域210内随漏极电压VDS升高，与在传统NMOS晶体管中检测的漏极电流的特性相同。然而，令人惊奇的是，在区域220内，在特定漏极电压电平之上，漏极电流随电压的进一步升高而降低，即，该器件显示具有NDR性能的NDR模式。通过正确选择沟道长度、阈值电压等，可以调整漏极电流开始降低的漏极电压(即，其中VDS＝VNDR的点225)。应该注意，因为较高的沟道掺杂剂浓度和较厚的栅极介质，NDR FET的阈值电压比传统MOSFET的阈值电压高得多，因此NDR FET相应地使用比传统栅极电压高的电压。因此，VGS＞VNDR，以使垂直电场处于这样的方向，以致电子被吸引到栅极，从而增强NDR效应。
本发明的器件100的该特性非常令人惊奇，而且它显然是迄今为止在半导体器件的该区域内和处理过程中还未开发的物理机制的结果。在现有技术中，已知从二极管的一端到另一端的带电粒子(电子和/或空穴)的能带到能带(band-to-band)量子力学隧道是隧道二极管的NDR的主要机制。相反，关于本发明的器件100，物理机制显示迅速陷获位于栅极下方、靠近(在1.5nm范围内)半导体-绝缘体交界面的栅极绝缘体内的电子。参考图1所示的器件结构，当利用足够高的栅极电压偏置器件100，以致器件的沟道处于强反型(strong-inversion)条件下时(即，当栅极-源极电压大于阈值电压时)，如果在该端子之间施加低电压，则在器件的源极端145与连接端155之间分别流过电流。由于配置该沟道以含有较高p型掺杂剂浓度，所以该沟道内的垂直(即方向垂直于半导体表面的)电场很强(高于106V/cm)。随着漏极-源极电压的升高，横向(方向平行于半导体表面的)电场增强，因此对沟道内的反型层电子施加力的合成(水平+垂直)电场也升高。一旦合成电场达到某个临界值(当然，它随掺杂和器件的几何形状变化)，则在碰撞之间，从源极140流入漏极150的电子获得足够高能量，以克服半导体-绝缘体交界面势垒。由于垂直电场分量将电子吸引到栅极110，所以电子进入绝缘体130，然后，被绝缘体内的陷阱或存储节点135捕获。绝缘体130内出现和累积的负电荷动态提高器件100的阈值电压。换句话说，陷阱/存储节点135内累积的电子用于建立反电场，该反电场禁止其它电子从源极移动到该沟道内，并通过降低沟道区域内的电子密度，来减小可用沟道电流。因此，本发明的陷阱/存储节点135产生的净效应是急剧减小反型层电荷密度，并成比例减小在源极与漏极之间流动的电流。我们清楚地明白，陷阱可以影响的沟道内的净电流的数量随其数量、浓度、位置以及对器件100施加的偏置条件变化，对于特定环境，所有这些均容易控制和优化，因此，在需要时，可以修改并优化负微分电阻模式的开始条件、强度和工作区域。
请注意，本说明书描述了仅在沟道区域内产生单一一种高能载流子(热电子)并在绝缘体130内陷获这些载流子，在整个沟道长度上，这两种现象优先以基本相同的方式发生。该操作过程也与传统NMOS晶体管的操作过程明显不同，在传统NMOS晶体管中，通常在漏极p-n结的耗尽区内产生热电子，这样引起碰撞电离和产生大量热空穴和热电子的雪崩效应。通常，在比漏极-源极电压低的栅极-源极电压(例如，在等于漏极电压的一半的栅极电压)，可以最大化该效应；因此，在传统器件中，沟道内靠近漏结的垂直电场将热空穴、而不是热电子吸引到栅极。因此，显然，这就解释了，为什么在传统NMOS晶体管内产生热电子(即使偶尔产生)不能产生本发明描述的负微分电阻特性。此外，热空穴注入栅极绝缘体造成损坏，会对NMOS晶体管的性能和稳定性产生不利影响。在本发明的NDR-MISFET 100中，尽管沟道内的碰撞电离产生空穴，但是它们不被注入(或者它们的注入基本被减小到从工作的角度出发可以忽略的程度)栅极绝缘体130，因为垂直电场防止空穴到达栅极110。
需要进一步说明的一点是，对本发明的NDR性能起作用的机制还不需要NDR MISFET 100在传统“夹断”条件下工作，即，在夹断条件下，栅极-漏极电压低于阈值电压，以致沟道内靠近漏极的反型层电荷密度是0。在夹断条件下，横向电场不均匀分布在源极与漏极之间的沟道内：该电场根据离开源极的距离逐渐地线性增强，然后，在漏结的耗尽区内按指数增强，因此，产生热电子的现象主要发生在漏结的耗尽区内，导致漏极雪崩。相反，在本发明中，NDR-MISFET 100优先在“三极管”区域内工作，因此从沟道的源极端到漏极端，该电场均匀增强。因为快速饱和，而不夹断，所以漏极电流饱和，因此电流不随VDS线性升高(在图2中一般看到的那样)。
在NDR-MISFET 100的优选实施例中，施加足够高的偏压，以使该沟道内的电子具有高能，以致因为沟道内的强合成电场，而产生沟道热电子。这些沟道热电子具有由该电场的水平分量施加的足够高能量，以克服半导体-绝缘体交界面上的势垒，然后，进入栅极绝缘体130，因为垂直电场分量将它们吸引到栅极110。绝缘体130内的陷阱或存储节点135捕获电子；然后，晶体管的阈值电压迅速升高。随着漏极-源极电压的升高(对于恒栅极电压)，陷获更多的电荷，因为产生的热载流子(并因此根据热载流子分量的电流百分比)相应增加，然后，陷获这些热载流子。随着陷获更多的热载流子，它们使阈值电压升高，从而使沟道内的移动电荷密度不成比例降低(与热载流子电流电荷量相比)，因此迅速降低漏极电流。这样在输出(漏极电流与漏极电压)特性中产生负微分电阻。我们还明白，通过升高电场的垂直分量，也可以陷获更多的电荷，因为这样提高了使带电载流子进入电介质层130内的陷阱135内的似然性(陷获率)，而且还可以增加电荷的临时存储/陷获时间。然而，无需陷获非常大量的载流子，因为存储在陷获点的少量电荷足以耗尽移动载流子的沟道。还优选不将电场增强到可以看到某些有害效应(例如，介质击穿，或者没有NDR效应的快速可逆性)的程度。换句话说，通常希望以确保该器件可以快速进入和离开NDR模式或工作区域的特定速率，迅速陷获和去陷获电荷，而不是被限制在特定区域内工作。对于本技术领域内的熟练技术人员，用于提高陷获电荷数量以及陷获/去陷获速率的其它技术显而易见。例如，实际上，在许多应用中，无需使电子“热”，因为它们被垂直电场驱赶到陷获点。
因此，本发明采用与具有电荷陷阱、诸如第5,633,178号美国专利的现有技术不同的方法。在现有技术中，重点是尽可能长地保持电荷，而且例如，该参考文献具体公开利用刷新操作保持逻辑状态。因此，现有技术没有努力实现或保持其中连续陷获和去陷获电荷的动态处理过程。实际上，传统公开内容并不鼓励这种情况，因为迄今为止，它被看作不希望的情况，因此，这也就说明了为什么这些参考文献没有对为了具有有助于这种陷获/去陷获机制的结构和掺杂特性而构造FET沟道进行描述。
通过改变在图2中看到的栅极电压，可以调整本发明的漏极电流，并因此可以调整负微分电阻。正如在图2中看到的那样，可以认为本发明利用了这样的事实，即，因为随着漏极-源极电压VDS的升高，阈值电压Vt急剧升高(因为陷获电荷的集聚)，所以漏极电流IDS(与Vg-Vt成正比)首先升高，然后，在Vt开始超过Vg时，开始降低，因此控制该器件的性能。因此，对于给定的Vg和变化的Vt，曲线228所示的电流值通常跟随图2所示的一组连续曲线229。所谓“峰值谷值比”是NDR器件关键质量因数，通过适当组合掺杂密度、器件几何形状以及外加电压，本发明还可以调节该峰值谷值比。
本发明与泄漏(或易失性)浮栅存储器件非常相似。然而，与传统浮栅非易失性存储器件的编程和擦除过程相比，陷获和去陷获NDR-MISFT 100的栅极绝缘体130内的电子的过程是非常迅速的处理过程，因此NDR-MISFET 100的阈值电压可以动态响应栅极-源极电压和/或漏极-源极电压的变化。实际上，虽然为了改变阈值状态，传统存储器件需要大量预编程和擦除周期时间，但是本发明的阈值电压以最短延迟响应外加源极-漏极偏压。因此，它可以与器件100花费基本相同的时间改变和逆变阈值(并因此实现NDR模式)，从而响应这种偏置条件，使沟道导通或断开。对于任何给定的偏置条件(固定栅极-源极电压和漏极-源极电压)，存在稳态，在该稳态中，连续快速陷获、存储以及去陷获电子，而保留在栅极绝缘体130内陷获的固定数量的净电荷。栅极绝缘体内陷获的净电荷的固定数量取决于对器件100施加的特定电压偏置条件。随着栅极-源极电压和/或漏极-源极电压发生变化，陷获与去陷获过程的平衡也发生变化，从而改变在栅极绝缘体内陷获的净电荷的固定数量，并动态改变阈值电压。这意味着，利用两个不同偏置参数，可以控制净NDR效应，与传统两端NDR器件相比，具有显著优点。此外，不仅在漏极-源极电压从0伏升高到高值时(以致在栅极绝缘体130内陷获热电子)，可以检测到负微分电阻特性，而且在反方向即漏极-源极电压从高值降低到0伏时，也可以检测到负微分电阻特性。可以预期，实际上，可以修改阈值电压的可变性/可逆性，以便相对对称，因此可以以与将阈值电压从较高电压值调整到较低电压值所需时间几乎相同的时间，将它从较低电压值调整为较高电压值。
如上所述，本发明人相信，在较高漏极-源极电压下，本发明的另一个特征是显而易见的，即该沟道电流中的热载流子百分比较高。换句话说，由于随着漏极-源极电压的升高，以较高速率产生热载流子，所以本发明人相信，净结果是沟道电流的热载流子电流分量最终起主导作用，因此，最终构成沟道内的唯一电流分量，即使它总体上极小。因此，可以控制沟道电流中的热载流子的相对百分比，而且本发明的该特征在其它应用环境下有利。
可能有用的本发明的另一个方面是，可以将本发明的陷获点看作根据一个沟道引入一种形式的电流/电荷延迟。通过施加水平电场和垂直电场，可以控制构成该延迟的陷获时间、临时存储时间以及去陷获时间，而且这一方面在其它环境下也可以采用。
如在此所述，位于栅极下方的半导体表面区域上的p型掺杂剂浓度较高。在晶体管导通时，这样可以确保强垂直电场(高于106V/cm)，从而有助于在沟道内产生热电子。其沟道长度小于250nm的传统NMOS晶体管可以(在一些应用中)具有这样的高沟道掺杂剂浓度，但是它不能实现本发明的效应，因为仅该结构不能产生NDR效应。在优选实施例中，使掺杂浓度稍微分级，以便掺杂剂在半导体表面的浓度略低，然后，在低于所述表面的某个较低距离(低于30nm)处达到峰值。这样做是为了实现内建电场，该内建电场又用于限制靠近半导体表面的电子，因此，进一步促使电子注入介质内的陷获点。此外，为了产生同样的现象，还可以采用其它掺杂浓度和技术。
此外，为了将漏极雪崩的概率降低到最低，这里的优选实施例描述了使位于具有沟道的结的漏极掺杂剂浓度分布具有较轻掺杂。这样不仅可以将漏极与沟道之间的碰撞电离电流降低到最小，而且具有将它们之间的电容降低到最低的好处。通过将与沟道的漏结电容降低到最低，可以增强整个器件的开关性能，因此，该器件的运行速度更快。本技术领域内的熟练技术人员明白，除了在此描述的方法之外，其它方式也可以增强在沟道内产生热电子，而且本发明并不局限于在沟道内产生热电子的任何特定实现方式。
优选实施例还将沟道内相对较高的掺杂剂浓度仅限制在表面区域，以便沟道区域内的掺杂剂浓度开始低(以将电子限制到表面区域)，然后升高，此后，离开表面使它更低，以实现低漏结电容效应。如上所述，本发明并不局限于掺杂剂在沟道内的任何特定掺杂浓度和分布，因为需要产生NDR效应的这些参数的范围对于各个器件都不同，取决于该器件的尺寸、几何形状、预定功能等，但是对于任何特定应用，以与对任何其它传统半导体器件执行的同样方式，利用常规、传统模拟和测试方法，可以获得这些细节。如上所述，利用轻掺杂漏极(LDD)结构，沟道内的高表面掺杂剂浓度还应该偏离漏区150内的最高掺杂剂浓度。
本发明的一个附加的非常好的特征是，利用按比例缩小CMOS技术，可以按比例缩小位于负微分电阻开始处的漏极电压。换句话说，随着晶体管沟道长度的减小，相应地减小在沟道内达到临界合成电场所需的漏极电压(对应于负微分电阻的开始处)。本发明的该方面保证，可以确保在此描述的结构和方法在与当前可用几何形状、偏置条件等相比，利用较小几何形状、较低偏压条件等制造的各代高级器件和产品中具有大量有意义的未来实用性。
显然，NDR-MISFET 100的关键特征是电荷陷阱或存储节点135存在于栅极绝缘体130内，非常靠近(在1.5nm范围内)半导体-绝缘体交界面，因此可以快速陷获和去陷获电子。可以以与传统半导体处理技术兼容的任何数量的方式，产生和分布/定位该陷阱135。例如，陷阱135可以包括如图1所示的位于栅极电介质130内的缺陷点，或者两层或者更多层多层绝缘体叠层之间的交界面陷阱135，或者一个或者多个电隔离(“浮动”)导体或如图3所示嵌入栅极绝缘体130(由插在嵌入电极137内的两层130’和130”构成)内的半导体电极137。唯一要考虑的重要问题是，载流子陷获点被配置成陷获利用控制电场电偏置的载流子(即，由沟道掺杂、栅极-源极电压、源极-漏极电压获得的偏置条件的组合效应)，以从沟道移动到绝缘体/电介质层130。这可以以层130内的任何数量的不同浓度和排列实现，因此，根据控制电场的强度，沟道电流可以一直从大致0(不导通)变化到全导通。
在本发明的优选实施例中，在热氧化重硼掺杂硅期间，掺入栅极绝缘体130内的硼原子用于提供容易陷获电荷的缺陷点。变换实施例可以采用诸如铟的替换掺杂剂来形成电荷陷阱135，而在这方面，本发明并不局限于任何特定的掺杂剂。
如上所述，其它可能实施例可以采用多层栅极绝缘体，例如非常薄的二氧化硅交界层和诸如氮化硅的第二介质材料的较厚层，其中电荷陷获点位于介质-介质交界面上。进一步的可能实施例可以包括嵌入栅极绝缘体内的金属、硅或锗纳晶体的小岛，甚或一个连续浮动栅极(参考图3)137，以便陷获电荷。实际上，在极端情况下，可以采用本方法，以实现闪速存储单元的新型非易失性浮动栅极。可以看出，通过仅使陷获点定位成充分远离交界面，可以实现完全非易失性，以便在它被定位在那里后(利用传统编程技术)，电荷不泄漏。与传统连续电极相比，形成为分布在栅极介质上的大量陷获点的这种断续浮动栅极具有显著运行优点。特别是，在本发明的分布式电荷存储点方面，陷获电荷的移动性比片型电极上的电子的移动性低，因此电荷存储点不太可能使存储的电荷(单独地，当然还可以一起)泄漏到源极/漏区。这又意味着，可以更靠近沟道地定位电荷存储点，因此，栅极绝缘层可以更薄，编程电压和/或电流可以更小等。根据本发明的内容，对于本技术领域内的熟练技术人员，以适于实现NDR效应以及在此所示的任何非易失性效应的方式，建立并分布陷阱135的其它方法和技术是显而易见的，而且根据上述现有技术参考文献中关于建立不同类型和不同排列的电荷陷阱的描述可以进一步发现该方法和技术。
为了增强因为沟道内产生热电子引起的电子陷获(由于它是对负微分电阻特性起作用的主要机制)，本公开还描述了，在高栅极电压偏置条件下，用于保持陷获电荷的绝缘体130的优选实施例。为了避免通过经由栅极绝缘体130的隧道使陷获电子丢失到栅极110，绝缘体130应该足够厚，以防止或者至少大致减少这种隧道效应。在优选实施例中，绝缘体130是由传统热氧化和沉积技术之任一、或者它们的组合所形成的二氧化硅。如上所述，为了避免因为量子力学隧道而显著丢失陷获电荷，所形成的栅极绝缘体130的厚度至少为6nm。层130的绝缘材料的其它实例包括氮化硅(Si3N4)，或氮氧化硅(SiOxNy)，或高介电常数介质(相对介电常数大于8)。使用高介电常数栅极介质有利于获得大面积栅极电容，这样便于沟道电位的充分栅极控制。此外，本发明并不局限于对绝缘层130特别选择的任何厚度和材料，而且可以采用本技术领域内公知的、用于减小量子力学隧道的其它变型/技术，从而与本发明的目的一致。
关于本发明的优选实施例，多晶硅(多Si)用作栅极110的材料。其它可能实施例可以采用替换的栅极材料，例如多晶硅锗或金属，或任何数量的其它传统材料。
图4示出利用传统CMOS制造设施制造NDR-MISFET的典型处理过程。首先，利用标准隔离结构形成(isolation-structure-formation)处理步骤，处理标准p型硅起始衬底120；然后，利用浅硼植入物，适度掺杂(达到～5×1018cm-3)衬底120的表面。此后，以硼溶合到位于硅衬底120的表面附近的栅极绝缘体130内的方式，沉积(或者热氧化)二氧化硅(～6nm)。靠近该表面的Si沟道内的最终掺杂剂浓度比在上述植入步骤之后直接掺杂的浓度低几倍，这是因为分离的硼会进入栅极绝缘体130。如上所述，然后，在器件100的运行过程中，硼掺杂剂有效用作电子陷阱。与上述讨论的某些现有技术的植入技术不同，氧化步骤与以有助于浅电子陷阱的方式溶合硼相似，这样更容易使电荷进入和离开栅极绝缘体130。
接着，沉积并图形化多晶硅，以形成栅极110。然后，以中等剂量植入诸如砷的n型掺杂剂离子，以形成与栅极110自对准的轻掺杂源极/漏区，此后，通过保形沉积且各向异性蚀刻(包括氮化硅)的绝缘层，形成侧壁间隔(未示出)。然后，通过离子植入砷或磷并且热退火以激活掺杂剂，形成深源极/漏极接触区140和150。利用标准钝化处理、接触(contact)处理以及金属化处理，完成器件制造过程。尽管未明显示出，但是显然，因为仅要求传统处理过程，所以利用具有该NDR器件100的相同掩膜可以形成其它CMOS器件，因此例如，可以与该器件同时形成存储电路和逻辑电路，可以直接集成以形成具有NDR能力的传统CMOS电路。尽管参考CMOS处理过程进行了以上说明，但是本技术领域内的熟练技术人员明白，还可以代之以使用其它类型的起始半导体材料。利用传统建模技术和实验技术，本技术领域内的熟练技术人员容易设计并确定用于在任何特定CMOS兼容环境下实现NDR模式的适当和/或最佳处理条件。
最后请注意，优先在器件100的正常运行过程中，电偏置-体接触(VB)(例如，以n沟道MOSFET典型采取的0伏固定电位)。如果不连接体端(VB)(即，是“浮动”的)，则NDR性能急剧减少，甚或消失。这是因为，如果不使空穴通过体接触从沟道区流出，则热电子产生的空穴将累积在沟道-源结，从而正向偏置该结并有效降低晶体管的阈值电压(抵消了提高阈值电压的电荷陷获效应)。因此，如果在绝缘硅衬底上，或者在多晶硅薄膜上实现NDR-MISFET 100，则必须小心提供体接触。当然，对于其中通过分别对体端VB连接或者断开(接通或者断开)偏压，可能有效导通或者断开NDR模式的特定应用，也可以采用本发明的该方面。
利用现有技术，即使可以生产具有足够负微分电阻的器件，但是将这种器件集成到传统CMOS处理过程中仍是一件困难工作。由于本发明的器件本来就是NMOS结构，所以容易将该器件与传统逻辑CMOS器件集成在一起。图4所示的说明性流程图使NDR器件处理模块完全与传统处理过程分离，以便独立优化NDR器件和CMOS器件。这样更容易随着未来各代CMOS集成电路技术缩小本发明的NDR器件。
其它处理过程变型
本发明人所做的理论分析说明，利用深亚微米(deep-submicron)CMOS技术，下面的条件和附加处理细节足以实现NDR FET。特别是，结果显示，沟道内的峰值电场优选约为0.5MV/cm的量级或者更高。此外，除了上面说明的其它物质外，我们还发现，水(H2O)或氢也可以用于形成上述电荷陷阱。在优选方法中，通过氧化重硼掺杂Si，之后，在蒸汽环境下接着进行退火，可以形成与水有关的陷阱。可以相信(但是未证实)，硼有助于形成基于水的陷阱。
此外，至少对于某些几何形状，更优选不使用禁止在沟道内产生热载流子的、或者会显著降低峰值电场的结构。例如，特别是如果在进行上述沟道掺杂之前形成某些形式的传统轻掺杂漏极(LDD)结构，则它们能妨碍产生这种载流子。
此外，在上述关于沟道内的优选p型掺杂剂浓度的讨论中，本技术领域内的熟练技术人员明白，这是指“净”p型浓度，而不是指任何特定处理步骤可以植入的，或者任何中间步骤期间植入的实际绝对值。换句话说，不考虑中间掺杂操作，只要沟道内的最终p型掺杂剂浓度约为1×1018cm-3或者更高，则可以以任何方式实现本发明，因为这样可以在沟道内产生适当电场强度。实际上，根据上述说明可以明白，通过适当调整沟道掺杂浓度，也可以控制起始NDR性能。应该注意，这些数字仅对于现有几何形状是优选的，还应该注意，对于其它几何形状、结构等，根据本发明内容和其它众所周知的技术，本技术领域内的熟练技术人员可以确定其它适当值。
在另一种变型中，本发明的优选实施例还可以包括用于调整NDR FET阈值电压的反掺杂(counter-doping)步骤。在上述沟道掺杂操作之后，执行该步骤，而且仅为了降低沟道内的净p型浓度，这样做。对于利用深亚微米技术实现的某些体系结构，可以要求更高浓度的硼(高于5×1018cm-3)。为了有助于使一些硼溶合到栅极介质内，还优先采用传统热退火方法，因此这样便于产生正确配置的陷获点。
在又一种变型中，尽管在一些衬底和应用中，为了将“浮动体”效应降低到最低，优先偏置NDR FET体(例如，以0V)，但是可以调整NDR FET的设计，以确保在没有体偏压时保持NDR性能。因此，对于紧密集成，利用绝缘硅(SOI)衬底，可以实现NDR FET，而无需设置体接触。与SOI衬底的兼容性是一个有用特征，因为在IC制造过程中，为了以低功率消耗实现高电路运行速度，使用这种衬底越来越多，因为显著减少互连和结电容。
如上所述，用于在绝缘栅极场效应晶体管内实现NDR性能的优选主要机制是陷获沟道内的高能(“热”)载流子。优选使陷阱被配置成陷阱能级应该高于半导体导带边缘，从而主要陷获热载流子(如果不是专门用于陷获热载流子的话)。例如，被高能定位在半导体导带边缘之上0.5eV的陷阱仅可以从半导体陷获其动能等于或者大于0.5eV的电子。对于高速NDR FET运行过程，最好尽快进行载流子陷获和去陷获过程。正如在上述优选实施例中描述的那样，通过紧靠沟道，即，在栅极介质/半导体交界面的1.5nm内设置陷阱，可以实现该效果，如上所述。
如果陷阱刚好在该交界面本身之上，可以获得同样的效果(即使在大多数情况下不优于此效果)。在这方面，应该注意，在沟道内相当比例的移动载流子具有足以被陷获的高能之前，被良好高能定位在半导体导带边缘之上的交界面陷阱不影响FET的性能。从处理过程集成的观点出发，还优先形成这种交界面陷阱，因为这样不需要在半导体表面上的NDR FET区域内选择性地形成单独含陷阱的电介质层。因此，在这种情况下，可以代之以植入/扩散适当掺杂剂或离子物质(上述类型的)，从而在该交界面区域定位陷阱。当然，根据特定几何形状、层成分、层厚度、要求的陷阱特性、要求的陷阱位置等，对于不同的实现过程，这种植入和/或扩散操作的细节不同，因此利用常规优化过程，本技术领域内的熟练技术人员容易确定正确处理参数，包括离子植入能量和物质。
根据本发明的内容可以明显看出，应用本发明的器件采用一种到电荷“陷阱”的隧道，而不象诸如隧道二极管的传统NDR器件要求的那样、采用到导带本身的隧道。所要求的仅仅是，赋予载流子足够高的能量，以使它们穿过半导体-绝缘体交界面势垒，然后，利用一个或者多个电介质层内的陷阱陷获它们(该电介质层包括上述SiO2、SiOXNY以及Si3N4层之任一或者它们的全部)。因此，不需要象传统NDR器件那样为了实现一组连续导带、而建立一组复杂的精确调制层，而且这是为什么与竞争技术相比，预期本发明可以得到更广泛应用的另一个原因。
作为另一种变型，利用本发明的NDR FET可以在低功率存储器和包括在例如SRAM单元或倒相器内的逻辑电路内不需要p沟道晶体管。在这方面，本发明提供了利用全NMOS(仅n沟道器件)技术实现低功率存储器和/或逻辑功能的能力。与全NMOS技术相比，传统CMOS技术需要非常复杂的处理过程，因为需要确定单独、电隔离n型和p型阱区以及单独、n型和p型源极/漏极扩展区和接触区。因此，本发明提供了用于实现更紧密、更简单而且总体更廉价的电路体系结构和制造过程的方法。
尽管众所周知采用单式晶体管的现有技术器件(包括存储单元)，但是这种器件通常采用有源或无源负载器件，包括例如晶体管和/或植入的电阻或薄膜电阻。过去的这些方法的缺点是：
1.明显静态功率耗散
2.降低输出电压摆动(输出电压的“高”值与“低”值之间的差值)
此外，为了降低单元的总体尺寸，已经建议了某种现有技术NDR器件作为SRAM单元的负载器件(请参考第6,294,412号美国专利，在此引用该专利供参考)，但是这些实现局限于两端隧道二极管，这样就需要特定顺序的处理步骤，因此提高了IC制造过程的复杂程度和成本。
相反，在本发明中，NDR FET不需要任何非标准处理过程，而仅需要设置用于控制这种FET的附加信号线，如上所述。此外，由于NDR FET的沟道区使用与传统绝缘栅极场效应晶体管(IGFET)相同的掺杂剂即例如n型沟道相同的掺杂剂，所以在制造过程中，可以同时形成这些特征图形。
因此，本发明的NDR FET的非常有利的用途包括作为上述第6,294,412号美国专利的图1a和图1b所示类型的SRAM存储单元的NDR器件的替代品，作为与适当偏压的IGFET串联的下拉元件或上拉元件。在这种实施例中，在公共操作期间，可以同时形成全部对在此所示IGFET的运行过程起关键作用的、包括例如栅极绝缘层、源极/漏区、隔离区、接触、栅极等、在半导体模片/圆片上形成的结构特征图形，因此可以与本发明的NDR FET共享该结构特征图形。从处理过程集成的观点出发，因此，与混合处理负载技术相比，本发明方法具有显著优点。
因此，请参考图5，2T SRAM单元500的优选实施例使用包括被输入信号Vbias(可以是固定的，也可以是定时的)偏置的栅极的NDR FET 510。以低电位Vss(例如0V，或者接地)，偏置NDR FET源极；其漏极连接到n沟道存取晶体管(n-channel access transistor)520的一个源极/漏极端。存取晶体管520的另一个源极/漏极端连接到数据(位)线530。存取晶体管520的栅极连接到字线540。因此，这种2T SRAM单元需要4条输入/输出线：Vss线、Vbias线、字线、位线。数据被存储在被NDR FET 510和存取晶体管520共享的节点550。
为了将数据写入单元500，将位线530驱动到适宜逻辑电平(HI或LO，例如分别对应于电源Vdd或Vss)，然后，对字线540施加脉冲，以达到高压(例如，Vdd)。如果待写入数据为HI，则通过存取晶体管520，将存储节点(SN)550充电到HI电平，然后，断开NDR FET 510。如果要待写入数据为LO，则SN 550被放电至Vss，然后，断开NDR FET 510。
因此，一旦将数据写入SN 550，NDR FET 510就断开，以实现低静态电流。字线电压脉冲的脉冲宽度应该足够宽，以使SN 550被完全充电到HI电平，或者被完全放电到LO电平，并使NDR FET 510从NDR模式转换到非NDR模式，或相反。因此，对于不同电路，脉冲宽度自然不同，而且可以根据众所周知的技术，确定脉冲宽度。
为了从单元500读取数据，优先将位线530预充电到HI电平，然后，将它连接到传统读出放大器(未示出)的输入端。对字线540施加脉冲，以达到高压。如果所存储的数据是HI，则SN 550不通过存取晶体管520下拉位线530上的电压。如果所存储的数据是LOW，则SN 550通过存取晶体管520下拉位线530上的电压。由于位线电压被下拉，所以SN 550上的电压将升高，因此NDR FET 510接通，并有助于通过存取晶体管520下拉位线电压。
可以利用任何传统技术设计读出放大器，以快速检测(在纳秒范围内)位线电压是否被下拉，然后，放大该数据信号(例如，如果检测到位线电压在降低，则输出电压Vss，否则则保持高输出电压)。
应该注意，对于快速数据读出(在1ns内)，优先采用差动放大器(需要2个输入，而非1个输入)。在这种情况下，可以将相邻位线或“伪”位线预充电到适当电平(例如，Vdd/2)，然后，利用该相邻位线或“伪”位线将第二输入信号送到差动读出放大器。
为了补偿潜在的电流泄漏和/或α粒子的碰撞，可以进行周期性刷新，以确保任何HI电压不随着时间降低。
本技术领域内的熟练技术人员明白，作为逻辑电路、自锁逻辑器件、放大器、振荡器、电源管理以及可以采用其有效特性的许多其它环境下的一部分，上述NDR器件既可以有利地用于存储器和逻辑应用，又可以有利地应用于在现有技术中描述的电路类型，即，用作存储器件。
尽管参考说明性实施例对本发明进行了说明，但是无意使该说明被认为具有限制性意义。本技术领域内的熟练技术人员清楚地明白，上面的描述仅作为例子，而不限制本发明的范围，本发明可以用于利用传统处理技术制造的许多类型的集成电路。对于参考了该说明的本技术领域内的熟练技术人员，该说明性实施例的各种修改和组合以及本发明的其它实施例是显而易见的。当然，这种修改和组合可以采用已知的其它特征，该其它特征代替或者附加在此公开的内容。因此，所附权利要求意在包括任何这种修改或实施例。尽管该权利要求是根据在此描述的特定实施例编写的，但是应该明白，在此公开的范围还可以应用于对本技术领域内的熟练技术人员明确公开的或不明确公开的任何新颖的、不明显特征(或其组合)，而不考虑这是否与下面所附权利要求有关，而且不考虑它是否解决和/或减轻了在此描述的所有技术问题。最后，在本专利申请被起诉期间，申请人还保留追加与任何这种新颖的、不明显特征有关的新权利要求和/或附加权利要求的权利。

Claims (18)

1.一种半导体结构，该半导体结构包括：
半导体衬底；以及
电介质层，位于所述半导体衬底上，以致在半导体衬底与所述电介质层之间形成交界面区域；
沟道，位于所述交界面区域附近，该沟道可以承载从与导通条件有关的第一电流值到与非导通条件有关的第二电流值变化的电流，所述第二电流值基本小于所述第一电流值；
多个载流子陷获点，位于所述交界面区域内，并被配置成陷获被控制电场电偏置、从而从所述沟道流入所述交界面区域的载流子；
其中所述陷获点的特征在于，其能级高于所述沟道的导带，而低于所述电介质层的导带，而且所述陷获点具有这样的浓度和排列，以致利用根据所述控制电场的值调整所述电流的所述陷获点的作用，使所述沟道内的电流可以在所述第一电流值与所述第二电流值之间变化。
2.根据权利要求1所述的半导体结构，其中所述陷阱能级被设置成使所述陷获点主要陷获在所述沟道中流动的热载流子。
3.根据权利要求2所述的半导体结构，其中所述陷阱能级被设置为高于所述导带边缘大约0.5eV。
4.根据权利要求1所述的半导体结构，其中所述半导体结构被结合作为绝缘栅极场效应晶体管的一部分。
5.根据权利要求1所述的半导体结构，其中所述载流子穿过所述沟道到达所述陷获点。
6.一种位于衬底中而且具有控制栅极、源区、漏区的负微分电阻场效应晶体管(NDR-FET)，该负微分电阻场效应晶体管进一步包括：
沟道，位于衬底的表面区域中用于承载源极-漏极电流，并被配置成对所述沟道内的所述源极-漏极电流的载流子施加电场，该电场是对源区和漏区施加偏压并对控制栅极施加控制电压而产生的；
栅极绝缘层，位于所述沟道与控制栅极之间；
交界面区域，位于所述栅极绝缘层与所述沟道的边界，而且包括大量陷获点，该陷获点适于临时存储获取了基本等于所述陷获点的陷阱能级的高能能量的载流子，所述陷阱能级高于所述衬底内的所述载流子的导带能级，而低于所述栅极绝缘层的导带能级；
其中在半导体器件的第一工作区域内，所述源极-漏极电流的值随着所述电场的增强而增加；而且
其中在半导体器件的第二工作区域内，所述源极-漏极电流的值随着所述电场的增强而减小。
7.根据权利要求6所述的器件，其中所述NDR FET与传统绝缘栅极场效应晶体管(IGFET)共享一个或者多个公用结构。
8.根据权利要求6所述的器件，其中所述陷获点包括基于水的陷阱。
9.根据权利要求6所述的器件，其中所述NDR FET使用对其植入了p型掺杂剂的n型沟道，以便建立有助于使所述载流子从所述沟道移动到所述陷获点的较强偏置电场。
10.一种位于绝缘硅(SOI)衬底中而且具有控制栅极、源区、漏区的半导体器件，该半导体器件进一步包括：
沟道，位于SOI衬底的表面区域中用于承载源极-漏极电流，并被配置成对所述沟道内的所述源极-漏极电流的载流子施加电场，该电场是对源区和漏区施加偏压、并对控制栅极施加控制电压而产生的；
陷获层，位于所述沟道附近，用于临时存储从所述电场获取足够能量，以便可以克服位于所述陷获层内的载流子陷阱的陷获能级的载流子，所述陷获能级高于所述沟道内的导带能级，而低于所述陷获层内的导带能级；
其中在半导体器件的第一工作区域内，所述源极-漏极电流的值随着所述电场的增强而增加；而且
其中在半导体器件的第二工作区域内，所述源极-漏极电流的值随着所述电场的增强而减小。
11.根据权利要求10所述的半导体器件，其中所述陷获层包含在位于所述沟道与控制栅极之间的电介质层内。
12.根据权利要求10所述的半导体器件，其中所述陷获层包含在所述半导体器件的所述沟道与栅极绝缘层之间的交界面区域内。
13.根据权利要求10所述的半导体器件，其中所述半导体器件与传统绝缘栅极场效应晶体管(IGFET)共享一个或者多个公用结构。
14.一种存储单元，至少包括一个第一掺杂剂型沟道绝缘栅极场效应晶体管(IGFET)，第一沟道型IGFET具有IGFET栅极端、与第一电位相连的第一IGFET源极/漏极端以及与存储节点相连的第二IGFET源极/漏极端，改进包括：
负微分电阻场效应晶体管(NDR-FET)元件，也具有第一掺杂剂型沟道，所述NDR FET元件包括：与第二电位相连的第一NDR FET源极/漏极端、与存储节点相连的第二NDR源极/漏极端以及与偏压相连的第三NDR栅极端；
其中NDR FET元件用作存储单元的下拉器件，以便完全由具有公用沟道掺杂剂类型的有源器件形成存储单元。
15.根据权利要求14所述的存储单元，其中所述NDR RET元件和IGFET至少共享公用衬底和公用栅极绝缘层。
16.根据权利要求14所述的存储单元，其中由同一个导电层形成所述第三NDR栅极端和所述IGFET栅极端。
17.根据权利要求16所述的存储单元，其中所述存储节点是被所述NDR FET和IGFET共享的源极/漏区。
18.根据权利要求16所述的存储单元，其中所述第一型掺杂剂是n型的，以便所述NDR FET和IGFET是n沟道器件。
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