CN101963650A - 用于评估集成电路的可靠性的方法和系统 - Google Patents

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Abstract

本发明涉及用于评估集成电路的可靠性的方法和系统。本发明提供一种方法。该方法包括：在第一操作条件下操作多个场效应晶体管(FET)；使所述多个FET中的至少一个的操作方向反转持续一短时长；测量在所述短时长期间所述多个FET中的所述一个的第二操作条件；计算在所述第二操作条件与参考操作条件之间的差异；以及基于在所述第二操作条件与所述参考操作条件之间的所述差异而提供可靠性指示信号，其中所述多个FET被用于单个集成电路(IC)中。

Description

用于评估集成电路的可靠性的方法和系统
技术领域
本发明一般而言涉及集成电路领域，具体而言，涉及用于评估具有大量场效应晶体管的集成电路的可靠性的方法和电路系统。
背景技术
随着高性能、高速集成电路(IC)的持续发展，在单个IC内使用的半导体器件，特别是诸如晶体管(例如，硅-锗(SiGe)异质结双极晶体管(HBT)和各种场效应晶体管(FET))的有源半导体器件的数目持续激增。结果，使利用大量半导体器件的IC芯片保持高度可靠则快速地成为当前技术发展中最有挑战性的任务之一。对于包含百万甚至十亿个FET的IC芯片而言，FET的一次单个失效至少在理论上会引起利用该失效的FET的整个芯片或系统失效或误操作。另一方面，随着朝向发展超大规模集成(VLSI)电路而持续按比例缩小，用于每个单独的晶体管或FET的可靠性裕度大幅缩小，这进一步加剧了IC芯片级的上述可靠性问题。
发明内容
在现有技术中需要产生半导体电路或改进现有半导体电路，这些半导体电路可以被可靠地用于一些关键应用，例如军事、医药和航天应用。对于当前的现有技术状态的IC，由晶体管热载流子导致的阈值电压和开启电流(Ion)漂移是需要在芯片操作期间解决的部分最重要的芯片可靠性问题。本发明的实施例提供用于减轻上述可靠性问题的解决方案。该解决方案提供“片上”内置式可靠性监视器，其提供实时可靠性预测，以监视器件在其使用寿命期间的状态并在必要时产生对潜在的器件失效的早期警报信号。
本发明的实施例提供一种方法和采用该方法的片上可靠性监视系统，其可以在正常运转的晶体管失效之前提供早期警报信号。换言之，根据本发明的可靠性监视系统可以克服一定的统计障碍，从而，在一个实施例中，确保在芯片上的可能为亿万个的许多器件当中没有一个有源器件比监视器件自身更早地失效。
本发明的实施例提供一种方法，其包括：在第一操作条件下操作多个场效应晶体管(FET)；使所述多个FET中的至少一个的操作方向反转持续一短时长；测量在所述短时长期间所述多个FET中的所述一个的第二操作条件；计算在所述第二操作条件与参考操作条件之间的差异；以及基于在所述第二操作条件与所述参考操作条件之间的所述差异而提供可靠性指示信号(indicator)，其中所述多个FET被用于单个集成电路(IC)中。在一个实施例中，所述第一操作条件是具有第一操作电流和第一操作电压的正向饱和操作条件；所述第二操作条件是具有第二操作电流和第二操作电压的反向饱和操作条件；并且具有参考操作电流和参考操作电压的所述参考操作条件是在所述多个FET开始正常使用的时刻的所述正向饱和操作条件。
在一个方面中，计算所述差异包括计算所述第二操作电流与所述参考操作电流之间的差异，其中所述第二操作电压与所述参考操作电压基本上相同。在另一方面中，提供所述可靠性指示信号包括比较所述第二操作电流和所述参考操作电流之间的所述差异与预定阈值，并且提供警报信号，所述警报信号基于所述差异离开所述预定阈值多远而按比例缩放。
本发明的实施例还包括在所述多个FET开始正常使用的所述时刻记录所述多个FET中的所述一个的所述参考操作电流；以及将所述预定阈值设定为所述参考操作电流的百分比。在一个方面中，所述预定阈值被设定在所述参考操作电流的约10％。
根据本发明的一个实施例，所述多个FET中的所述一个是可靠性传感器，并且当所述可靠性传感器在所述第二操作条件下操作时的所述短时长显著短于当所述多个FET在所述第一操作条件下操作时的正常时长，从而所述短时长不会在所述可靠性传感器和除了所述可靠性传感器之外的所述多个FET之间产生任何可检测到的可靠性差异。例如，所述短时长可以小于所述正常时长的0.1％或甚至0.01％。
本发明的实施例还包括计算所述可靠性传感器的所述第一操作电流与所述参考操作电流之间的差异，而所述第一操作电压与所述参考操作电压基本上相同；以及如果所述差异超过预设值，则提供建议以替换所述多个FET中的预选的一套FET。在一个方面中，所述预设值为所述参考操作电流的约10％。所述方法于是自动地或者在接收到遵照所述建议的外部指令之后用一套内置的备份FET来替换所述预选的一套FET。
在本发明的一个实施例中，所述多个FET具有基本上相同的尺寸和基本上相似的结构，从而随着时间流逝而经历基本上相同的可靠性劣化过程。在本发明的另一实施例中，所述多个FET被制造为在所述单个IC中彼此紧邻以经历基本上相同的环境效应。
附图说明
通过结合附图进行的对本发明的以下详细描述，可以更充分地了解和理解本发明，在附图中：
图1是场效应晶体管(FET)和该FET在线性操作条件期间的操作的简化示意性示例；
图2是根据本发明的实施例在正向饱和操作条件下操作的可靠性传感器的示意性示例；
图3是根据本发明的另一实施例在反向饱和操作条件下操作的可靠性传感器的示意性示例；
图4是根据本发明的另一实施例在场效应晶体管受应力前后的样品测试结果的图表；
图5是根据本发明的实施例采用一个或多个可靠性传感器和替换用晶体管的半导体芯片的示意性示例；
图6是根据本发明的另一实施例的支持可靠性传感器的操作的模拟电路的示意性示例；以及
图7是根据本发明的再一实施例的操作可靠性晶体管的方法的简化流程示例。
应理解，为了简化和示例的清楚的目的，附图中的部件未必按比例绘制。例如，为了清楚的目的，相对于其他部件而放大了某些部件的尺寸。
具体实施方式
在以下的详细描述中，为了提供对本发明的实施例的全面了解，阐述了多个具体细节。然而，本领域的普通技术人员应理解，可以在没有这些具体细节的条件下实施本发明的实施例。为了不使本发明的本质和/或实施例的表示模糊，在以下的详细描述中，为了表示和/或示例的目的，可以将本领域中公知的处理步骤和/或操作组合在一起，并且在一些情况下不进行详细描述。在其他情况下，根本不描述本领域中公知的处理步骤和/或操作。本领域技术人员将理解，以下描述更注重于本发明的实施例的不同特征和/或要素。
在以下的详细描述中，对公知的器件处理技术和/或步骤不进行详细描述，并且，在某些情况下，可以参考其他公开的论文或专利申请，以不使对这里在下面进一步详述的本发明的本质的描述模糊。
图1是在线性操作条件下场效应晶体管(FET)的简化示意性示例。FET 100是例如互补金属氧化物半导体FET(CMOS-FET)，且形成在半导体衬底101上。FET 100包括源极/漏极区102和103、栅极导体104、以及在栅极导体104之下的栅极介电层105。栅极导体104和栅极介电层105都形成在FET 100的沟道区106的顶上。通常，FET还可包括其他部件和/或组件，例如，间隔物、源极/漏极扩展区、晕圈注入物、硅化物接触等等。然而，为了不使对本发明的本质的描述和示例模糊，在本发明的以下描述中，关于FET 100的描述，这些部件和/或组件不重要，因此其细节被省略且未在图1以及图2、图3中示例。另外，FET 100可以是掺杂有p型掺杂剂的FET(PFET)或者是掺杂有n型掺杂剂的FET(NFET)。为了描述而不损失普适性，下面将FET 100描述作为NFET，更具体地，作为CMOS-NFET器件。
在操作期间，NFET 100的沟道区106中的多数载流子可以是电子。例如，如图1所示，在正常的线性操作模式期间，源极/漏极区102可以用作源极且被接地，而源极/漏极区103可以用作漏极且被施加电压。也对栅极104施加电压。在本发明的一个方面中，例如，可以对栅极104施加大于阈值电压Vth的栅极至源极电压VGS，并且可以对漏极103施加小于(VGS-Vth)的漏极至源极电压VDS。在上述操作条件下，电子沿沟道区106从源极102流到漏极103，如图1中的箭头所示。在沟道区106中，可以形成通常为均匀的电子密度111。在紧邻漏极103处，沿着位于栅极导体104下方的栅极介电层105和沟道区域106之间的界面存在少量被俘获的高能电子112，如在下面更详细描述的。
根据本发明的实施例，可以使用FET 100作为用于确定和/或预测其他场效应晶体管的可靠性的可靠性传感器，所述其他场效应晶体管可被制造在同一半导体芯片上的紧邻FET 100处，以提供芯片的特定功能性。在以下的描述中，将提供半导体芯片的功能性的FET称为“功能性FET”，并将FET 100称为可靠性传感器以区别于通过可靠性传感器100监视器可靠性的其他功能性FET。在一个实施例中，功能性FET可被制造为具有与可靠性传感器100基本上相同的尺寸和基本上相似的结构并在与可靠性传感器100基本上相同的操作条件下操作，以便可靠性传感器100的可靠性接近地代表功能性FET的可靠性。换言之，可靠性传感器100经历与功能性FET基本上相同的随时间流逝的可靠性劣化过程或老化效应。
图2是根据本发明的实施例在正向饱和操作条件下操作的可靠性传感器的示意性示例。例如，可靠性传感器100可以被饱和正向偏置或者说在正向饱和操作条件下，以便漏极至源极电压VDS大于(VGS-Vth)，这与在线性操作条件下的小于(VGS-Vth)形成对比。另一方面，栅极至源极电压VGS大于阈值电压Vth，这与线性操作条件相似。如本领域中公知的，正向饱和操作条件是在半导体芯片中使用的功能性FET的标准操作条件。根据本发明的另一实施例，可靠性传感器100可以至少在大部分时间操作在与功能性FET相同或基本上相似的正向饱和操作条件下，从而尽可能接近地模拟通过可靠性传感器100监视其可靠性的功能性FET的任何老化效应或劣化效应。
在正向饱和操作条件期间，沿着可靠性传感器100的沟道106可能产生“热载流子”。这里，术语“热载流子”通常是指在通过高强度的电场在半导体器件内的区域中被加速之后获得了足够高的动能的空穴或电子。在被用作在正向饱和操作条件下操作的可靠性传感器的CMOS-NFET器件100的本实施例中，在源极区102和漏极区103之间的沟道区106中，大多数热载流子可以是电子(“热电子“)。该正向饱和操作条件可以在沟道区106中产生强电场，导致产生电子密度201，该电子密度201的分布沿着沟道区106从源极区102到漏极区103降低并最终到达夹断点203。沟道区106中的强电场使得至少部分电子在移动跨过沟道区106期间获得高动能，从而成为热载流子。结果，具有足够高动能的部分热载流子202或者在该情况下的热电子可注入和/或俘获在可靠性传感器100中的预定或作为目的地的区域中，如下面更详细描述的。
例如，可靠性传感器100包括栅极介电层105，其可以是直接在如上所述的衬底101的沟道区106的顶上形成的栅极绝缘层。此外，例如，在栅极介电层105是氧化物层且衬底101是硅衬底的情况下，栅极介电层105和沟道区106之间的界面为Si-SiO2界面。热载流子202沿着栅极介电层105和硅沟道区106之间的界面被俘获，其中多数被俘获在靠近漏极区103的栅极介电层105内。被俘获的热载流子有时被称为处于“界面态”，并可形成空间电荷(体电荷)，随着更多的电荷被俘获，这些空间电荷随时间流逝而增加。
随着时间的流逝，例如，在半导体芯片的正常使用期间，这些被俘获的热载流子或者通过这些被俘获的热载流子形成的空间电荷会导致FET(在本实施例中为可靠性传感器100)的至少部分特性漂移。例如，这样的特性包括阈值电压(Vth)、开启电流(Ion)和传送电导(gm)。例如，处于“界面态”的电子可用作库仑散射中心儿导致其他电子的局域表面迁移率降低和平带电压增大，特别是在靠近漏极区103的区域中。一旦热载流子引起的损害随时间大量积累，平带电压的增大和局域表面迁移率的降低的组合作用会被示出或显现为总漏极电流(Ion)的显著下降。有时将由热载流子引起的FET器件劣化和/或不稳定性称为“热载流子效应”。有时将上述特性的漂移称为FET器件的老化效应。
简要地参考图4，其是根据本发明的另一实施例在经受应力之前和之后场效应晶体管的样品测试结果的图表。被测FET是n型CMOS-FET(NFET)，并且首先测试在受力前条件下漏极电流与漏极电压的关系的测量结果并将其作为实线示于图4中。然后将FET置于应力条件下或使其经受应力条件，并对栅极施加三伏特(3V)的电压；对漏极施加八伏特(8V)的电压；并将源极接地，持续时间为十四小时(14h)。以上应力条件经过仔细设计，以模拟在标准正向饱和操作下正常FET经过长时长且在极端情况下经过数年的可能的老化效应。在以上应力下建立条件之后，接着再次测试FET，并在不同栅极电压条件下且在不同漏极电压下测量可能的漏极电流变化。
在图4中，x轴表示对漏极施加的电压，y轴表示测量得到的对应的漏极电流。测量在2V、3V、4V和6V四个不同栅极偏置电压VG下进行，并对正向和反向操作条件都进行测量。与在受力前条件下获得的测试结果相比，图4清楚出示出了当在不饱和条件下偏置FET时，标准线性区(漏极电压小于～2V)中的漏极电流显著减小。该显著减小可归因于平带电压的增加和在FET的漏极区附近的表面迁移率的降低。
当在例如四(4)到五(5)伏特附近的饱和漏极电压下和正向操作条件下偏置FET时，漏极电流中的受到FET的应力条件影响的量看起来变得较不严重。这可参考图2进行解释。当栅极偏置产生从夹断点203到漏极103的耗尽区时，通常延伸跨过沟道区106而到达漏极103的电子密度201饱和，在该饱和期间，漏极电流变为主要受反型沟道的在源极102和夹断点203(图2)之间的部分的物理特性的控制。换言之，漏极电流的变化变为实际上与在夹断点203和漏极103之间的局域氧化物和界面特性无关。与不饱和条件相比，在饱和条件下，由于热载流子诱导的氧化物和界面损伤主要集中在夹断点203和漏极103之间的该耗尽区中，其对漏极电流的影响变得相对较不严重。
回头参考图2。这里，示出了漏极103附近的电子密度201显著低于在源极102附近的电子浓度，其甚至可以在夹断点203之外产生耗尽区。因此，被俘获的热载流子202(或热电子)对总漏极电流的影响通常较不明显。
图3是根据本发明的另一实施例在反向饱和操作条件下操作的可靠性传感器的示意性示例。例如，本发明的实施例可包括通过使可靠性传感器100沿反向(即，与正常操作方向反向的方向)操作而检测老化效应对可靠性传感器100的漏极电流的影响。更具体地，为了检测由于老化效应随时间由被俘获热载流子引起的沟道电流(漏极电流)的变化或下降，通过对源极102施加电压且使漏极103接地，可靠性传感器100被反向偏置，并且优选被反向饱和偏置。如图3所示，在该反向饱和操作条件下，电子从“源极”103朝向“漏极”102流动，形成电子密度301。这里，由于在正常的正向饱和操作条件下“源极”103实际上是漏极而“漏极”102实际上是源极，因此使用引号“”。
根据本发明的实施例，电子密度301基本上类似于如图2所示的正向饱和操作方向上的电子密度201的镜像。并从“源极”103到“漏极”102降低。通过使可靠性传感器100在与正常操作方向相反的该反向下操作，根据本发明的实施例可获得大得多的电子密度301。由此，通过在漏极103附近周围的该大电子密度，可以放大由被俘获的热载流子302引起的对漏极电流的影响，所述被俘获的热载流子302是在如图2的正常正向饱和操作条件期间积累的热载流子。因此，该影响变得更容易被检测到。如图2和图3分别示出的，当可靠性传感器100在正向和反向饱和操作条件下操作时，可察知在漏极103附近的电子密度的显著差异。
此外，应理解，本发明的该实施例在饱和操作条件的以上方面不受限制。根据本发明的又一实施例，也可以使用不饱和反向操作条件来检测漏极电流的变化，这是因为即使在不饱和操作条件下，多数情况下漏极区103附近的电子密度301将大于在正向饱和操作条件下的情况，使得对“热载流子”引起的影响的检测较容易。然而，通常优选反向饱和操作条件，并且当使用能够提供正向和反向偏置电压和电流的模拟电路来考虑可靠性传感器100的实际实施的容易度时，更优选使用反向饱和操作条件，该反向饱和操作条件是正向饱和操作条件的镜像，意味着具有基本上相同的栅极和漏极偏置电压。
再次简要地参考图4。与正向饱和操作条件相比，在反向饱和操作条件下的FET的沟道漏极电流具有大得多的明显下降，当所施加的漏极电压的范围在约三(3)伏特到约五(5)伏特时尤其如此。正向饱和电流和反向饱和电流的强烈不对称特性主要是因为由在器件正向偏置操作期间的热载流子引起的在邻近或靠近沟道的漏极端处的氧化物和界面的局域化。结果，可以放大反向饱和操作条件下漏极电流(Ion)的漂移。
图5是根据本发明的实施例采用多个可靠性传感器和替换用FET的半导体芯片的示意性示例。例如，半导体芯片400包括多个FET组401、402、403和404。这些FET组中的一个或多个包括至少一个可靠性传感器，例如用于FET组401的可靠性传感器411和用于FET组402的可靠性传感器421。根据本发明的一个实施例，与在半导体芯片400被投入正常使用时记录的初始正向饱和操作电流相比，可靠性传感器，例如可靠性传感器411，可以检测到反向饱和操作电流的变化。在正常的正向饱和操作条件下经历了一操作时长之后，更具体地当所述变化变为大于初始正向饱和操作电流的特定百分比(例如5％到10％)时，可靠性传感器411可通过例如如以下参考图6更详细描述的其支持模拟电路而提供可靠性警报信号。可以基于操作电流变化的严重性而对该警报信号进行按比例缩放或分级，并且在某些情况下其可指示出FET组401正接近不可接受的可靠性失效水平。
根据本发明的又一实施例，当可靠性传感器411检测到与在半导体芯片400被投入正常使用时的相同正向操作电流的初始值相比正向饱和操作电流的变化时，更具体地，当所述变化变为大于初始值的特定百分比(例如5％到10％)时，那么可靠性传感器411可提示外部指令是否用一套内置的备份FET 412替换FET组401中的部分FET，该部分FET可以是被认为对半导体芯片400的总性能而言为关键性的一套预选的FET。在本发明的又一实施例中，可靠性传感器411可以自动地用一套内置的备份FET412来替换和/或修复所述预选的一套FET，其中可以首先提供或不提供关键性的可靠性警报信号或获得外部指令。
图6是根据本发明的另一实施例的支持可靠性传感器的操作的模拟电路的示意性示例。例如，模拟电路600可以为可靠性传感器T0提供双向(正向和反向)操作支持。T0可以是n型CMOS-FET(NFET)，其可以为如以上参考图3讨论的可靠性传感器100。在图6中，可以将P1、P2、N1和N2的电压桥设计为在“test”为逻辑低且“testb”为逻辑高时向可靠性传感器T0提供正向偏置电压并在“test”为逻辑高且“testb”为逻辑低时向可靠性传感器T0提供反向偏置电压。在本发明的又一实施例中，可靠性传感器T0可以为可靠性传感器411(图5)并在至少大部分时间与FET组401(图5)内的其可靠性正被可靠性传感器T0监视的其他功能性FET一样在正向饱和操作条件下操作。另外，使用两对电流镜P3-P4和P5-P6在正向和反向操作条件下将漏极电流耦合到可靠性传感器T0。栅极电压VG的量被选择为使可靠性传感器T0在正向和反向操作条件下总是以饱和模式操作。
模拟电路600可以包括如图6所示的其他组件，以使可靠性传感器T0正常操作。例如，模拟电路600可以包括互阻抗放大器(TIA)U1，其将输入电流转换为输出电压。此外，U1能够通过切换FET P7和P8而从电流镜P3-P4或电流镜P5-P6测量电流。在图6中，U2是模数转换器(ADC)，其将来自互阻抗放大器U1的模拟输出电压转换为数字数据并在数字存储器U3中保存该数字数据。U4是具有外部(或内部)时钟的控制器，其产生逻辑信号“test”和/或“testb”以控制可靠性传感器T0，并且能够处理在存储器中保存的数字数据且确定合适的测试周期。
图7是根据本发明的再一实施例的操作可靠性晶体管的方法的简化流程示例。例如，该方法可以包括使多个场效应晶体管在第一操作条件下操作(510)。所述多个FET被制造在单个集成电路中，并且所述多个FET中的一个是可靠性传感器。第一操作条件是正向饱和操作条件并具有第一操作电流和第一操作电压。该方法还包括使至少一个FET(例如，可靠性传感器)的操作方向反转持续一短时长(520)。该短时长显著短于当所述多个FET在第一操作条件下操作时的正常时长。例如，该短时长足够短，以便不在可靠性传感器和剩余的FET之间产生或引起任何可检测到的可靠性差异。在一个实例中，该短时长可以小于正常时长的0.1％，更优选小于正常时长的0.01％。
在本发明的一个实施例中，在所述多个FET被首次投入正常使用的时刻记录第一操作条件(可以为正向饱和操作条件)的初始值。正向饱和操作条件的包括操作电流和操作电压的初始值可以被分别用作参考电流和参考电压，用于确定在监视下的所述多个FET的随时间的可靠性，如以下更详细地描述的。
该方法还包括测量可靠性传感器的第二操作条件(530)。当可靠性传感器在正向饱和操作条件或反向饱和操作条件下操作时测量第二操作条件。例如，该第二操作条件包括第二操作电流和第二操作电压。在一个实例中，在正向或反向操作条件下的第二操作电压与在正向饱和操作条件下的参考电压基本上相同。
该方法还包括计算在第一和第二操作条件之间，更具体地在第一和第二操作电流之间的差异(540)，并且计算出的差异可以建议根据所述差异的类型而采取的与可靠性相关的动作(action)(550)。例如，可以将超过初始操作电流的预定百分比(例如5％或10％，或任何其他被认为合适的百分比)的正向饱和操作电流变化用作指示信号，其表明需要修复特定的一套预选FET。该修复可以包括自动地或在收到外部指令后用一套内置的备份FET来替换那套预选FET。此外，例如，在反向饱和操作的所述短时长期间测量的超过初始操作电流的预定百分比(例如5％或10％，或任何其他被认为适合作为预定阈值的百分比)的反向饱和操作电流变化可以被用于确定产生被按比例缩放的(scaled)可靠性警报信号。
虽然在此示例和描述了本发明的特定特征，但现在本领域的普通技术人员将想到多种修改、替代、改变和等价物。因此，应理解，所附的权利要求旨在包容落入本发明的精神内的所有这样的修改和改变。

Claims (24)

1.一种方法，包括：
在第一操作条件下操作多个场效应晶体管(FET)；
使所述多个FET中的至少一个的操作方向反转持续一短时长；
测量在所述短时长期间所述多个FET中的所述一个的第二操作条件；
计算在所述第二操作条件与参考操作条件之间的差异；以及
基于在所述第二操作条件和所述参考操作条件之间的所述差异而提供可靠性指示信号，
其中所述多个FET被用于单个集成电路(IC)中。
2.根据权利要求1的方法，其中所述第一操作条件是具有第一操作电流和第一操作电压的正向饱和操作条件；所述第二操作条件是具有第二操作电流和第二操作电压的反向饱和操作条件；并且具有参考操作电流和参考操作电压的所述参考操作条件是在所述多个FET开始正常使用的时刻的所述正向饱和操作条件。
3.根据权利要求2的方法，其中所述计算差异包括计算所述第二操作电流与所述参考操作电流之间的差异，其中所述第二操作电压与所述参考操作电压基本上相同。
4.根据权利要求3的方法，其中所述提供可靠性指示信号包括比较所述第二操作电流和所述参考操作电流之间的所述差异与预定阈值，并且提供警报信号，所述警报信号基于所述差异离开所述预定阈值多远而按比例缩放。
5.根据权利要求4的方法，还包括：
在所述多个FET开始正常使用的所述时刻记录所述多个FET中的所述一个的所述参考操作电流；以及
将所述预定阈值设定为所述参考操作电流的百分比。
6.根据权利要求5的方法，其中所述预定阈值被设定为所述参考操作电流的约10％。
7.根据权利要求1的方法，其中所述多个FET中的所述一个是可靠性传感器，并且当所述可靠性传感器在所述第二操作条件下操作时的所述短时长显著短于当所述多个FET在所述第一操作条件下操作时的正常时长，从而所述短时长不会在所述可靠性传感器与除了所述可靠性传感器之外的所述多个FET之间产生任何可检测到的可靠性差异。
8.根据权利要求7的方法，其中所述短时长小于所述正常时长的0.1％。
9.根据权利要求2的方法，其中所述多个FET中所述一个是可靠性传感器，还包括：
在包括所述可靠性传感器的所述多个FET开始正常使用的所述时刻记录所述可靠性传感器的所述参考操作电流；
计算所述可靠性传感器的所述第一操作电流与所述参考操作电流之间的正向-正向差异，而所述第一操作电压与所述参考操作电压基本上相同；以及
如果所述正向-正向差异超过预设值，则提供建议以替换所述多个FET中的预选的一套FET。
10.根据权利要求9的方法，其中所述预设值为所述参考操作电流的约10％。
11.根据权利要求9的方法，还包括：
自动地或者在接收到遵照所述建议的外部指令之后用一套内置的备份FET来替换所述预选的一套FET。
12.根据权利要求1的方法，其中所述多个FET具有基本上相同的尺寸和基本上相似的结构，从而随着时间流逝而经历基本上相同的可靠性劣化过程。
13.根据权利要求1的方法，其中所述多个FET被制造为在所述单个IC中彼此紧邻以经历基本上相同的环境效应。
14.一种方法，包括：
在包括第一操作电流和第一操作电压的第一操作条件下操作多个场效应晶体管(FET)；
使所述多个FET中的至少一个的操作方向反转持续一短时长；
测量在所述短时长期间所述多个FET中的所述一个的包括第二操作电流和第二操作电压的第二操作条件；
计算在所述第二操作电流与参考操作电流之间的差异；以及
基于在所述第二操作电流与所述参考操作电流之间的所述差异而提供可靠性指示信号，
其中所述多个FET被用于单个集成电路(IC)中，并且所述多个FET中的所述一个为可靠性传感器。
15.根据权利要求14的方法，其中所述参考操作电流是在所述多个FET开始正常使用的时刻记录的所述第一操作电流。
16.根据权利要求15的方法，其中当所述第二操作电压被保持为与在所述多个FET开始正常使用的所述时刻记录的参考操作电压基本上相同时执行计算所述差异。
17.根据权利要求16的方法，其中所述提供可靠性指示信号包括比较所述第二操作电流和所述参考操作电流之间的所述差异与预定阈值，并且提供警报信号，所述警报信号基于所述差异离开所述预定阈值多远而按比例缩放。
18.根据权利要求17的方法，其中所述预定阈值为所述参考操作电流的百分比。
19.根据权利要求14的方法，其中所述多个FET中的所述一个是可靠性传感器，并且当所述可靠性传感器在所述第二操作条件下操作时的所述短时长显著短于当所述多个FET在所述第一操作条件下操作时的正常时长，从而所述短时长不会在所述可靠性传感器和除了所述可靠性传感器之外的所述多个FET之间产生任何可检测到的可靠性差异。
20.根据权利要求19的方法，其中所述短时长小于所述正常时长的0.01％。
21.一种集成电路，包括：
多个场效应晶体管(FET)；
模拟电路，其适于向所述多个FET中的至少一个供应正向操作电流和反向操作电流；以及
控制电路，其适于计算通过所述模拟电路测量得到的所述反向操作电流与参考操作电流之间的差异，并适于基于所计算出的差异以与可靠性有关的动作作为响应。
22.根据权利要求21的集成电路，其中所述参考操作电流是在所述多个FET开始正常使用的时刻记录的所述正向操作电流。
23.根据权利要求21的集成电路，其中所述多个FET具有基本上相同的尺寸和基本上相似的结构，从而在正常使用期间经历基本上相同的可靠性劣化过程。
24.根据权利要求23的集成电路，其中基于所计算出的差异，所述控制电路提供警报信号或执行自修复功能，所述警报信号基于所计算出的差异离开预定阈值多远而按比例缩放，所述自修复功能用一套内置的备份FET来替换所述多个FET中的预选的一套FET。
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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN103744008A (zh) * 2013-12-12 2014-04-23 华为技术有限公司 确定电路老化性能的方法和装置

Families Citing this family (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20120266123A1 (en) * 2011-04-12 2012-10-18 Texas Instruments Incorporated Coherent analysis of asymmetric aging and statistical process variation in electronic circuits
CN103198223B (zh) * 2013-04-12 2015-12-09 电子科技大学 一种电子产品实时可靠性的预测方法
US9222971B2 (en) 2013-10-30 2015-12-29 Freescale Semiconductor, Inc. Functional path failure monitor
US9768128B2 (en) * 2014-01-29 2017-09-19 Infineon Technologies Ag Chip and method for detecting an attack on a chip
US9702924B2 (en) 2015-05-19 2017-07-11 International Business Machines Corporation Simultaneously measuring degradation in multiple FETs
CN109164368A (zh) * 2018-09-03 2019-01-08 中国电子产品可靠性与环境试验研究所（（工业和信息化部电子第五研究所）（中国赛宝实验室）） 非接触式板级电路中功率器件退化在线监控系统及方法

Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5600578A (en) * 1993-08-02 1997-02-04 Advanced Micro Devices, Inc. Test method for predicting hot-carrier induced leakage over time in short-channel IGFETs and products designed in accordance with test results
US5615377A (en) * 1994-08-19 1997-03-25 Mitsubishi Denki Kabushiki Kaisha Method of simulating hot carrier deterioration of a P-MOS transistor
US6275059B1 (en) * 1997-04-04 2001-08-14 University Of Florida Method for testing and diagnosing MOS transistors
CN1510736A (zh) * 2002-12-26 2004-07-07 上海贝岭股份有限公司 Pmos管解决cslic1b01集成电路失效的方法
CN1618129A (zh) * 2001-12-21 2005-05-18 普罗格瑞森特技术公司 负微分电阻场效应晶体管及其电路
US7292968B2 (en) * 2000-09-29 2007-11-06 Cadence Design Systems, Inc. Hot carrier circuit reliability simulation

Family Cites Families (28)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US3979672A (en) * 1975-09-12 1976-09-07 Rca Corporation Transistor testing circuit
US5625288A (en) 1993-10-22 1997-04-29 Sandia Corporation On-clip high frequency reliability and failure test structures
JPH08125129A (ja) * 1994-10-26 1996-05-17 Matsushita Electric Ind Co Ltd 半導体装置
JPH08148537A (ja) * 1994-11-18 1996-06-07 Toshiba Corp 半導体集積回路
US6587994B1 (en) 1999-03-09 2003-07-01 Fujitsu Limited Hot-carrier degradation simulation of a semiconductor device
US6214630B1 (en) * 1999-12-22 2001-04-10 United Microelectronics Corp. Wafer level integrated circuit structure and method of manufacturing the same
US6714032B1 (en) * 2000-04-25 2004-03-30 Agere System Inc. Integrated circuit early life failure detection by monitoring changes in current signatures
US7567891B1 (en) * 2000-09-29 2009-07-28 Cadence Design Systems, Inc. Hot-carrier device degradation modeling and extraction methodologies
JP2002131368A (ja) * 2000-10-20 2002-05-09 Advantest Corp Ｃｍｏｓ−ｌｓｉ試験方法及び装置
US6684353B1 (en) 2000-12-07 2004-01-27 Advanced Micro Devices, Inc. Reliability monitor for a memory array
DE10103920A1 (de) * 2001-01-30 2002-08-22 Infineon Technologies Ag Schaltungsanordnung mit einem Lasttransistor und einer Strommessanordnung
US6815970B2 (en) * 2001-08-31 2004-11-09 Texas Instruments Incorporated Method for measuring NBTI degradation effects on integrated circuits
US6724214B2 (en) 2002-09-13 2004-04-20 Chartered Semiconductor Manufacturing Ltd. Test structures for on-chip real-time reliability testing
US6663323B1 (en) * 2002-11-18 2003-12-16 Mark A. Boys Retaining wall block and drainage system
US7471941B2 (en) * 2002-12-02 2008-12-30 Broadcom Corporation Amplifier assembly including variable gain amplifier, parallel programmable amplifiers, and AGC
ATE391926T1 (de) * 2003-02-20 2008-04-15 Ibm Testverfahren für integrierte schaltungen mit verwendung modifikation von well-spannungen
JP2004340877A (ja) * 2003-05-19 2004-12-02 Matsushita Electric Ind Co Ltd 半導体装置
EP1665535A1 (en) * 2003-09-03 2006-06-07 Philips Intellectual Property & Standards GmbH Failure prediction for parallel mosfets
US20050144524A1 (en) 2003-12-04 2005-06-30 International Business Machines Corporation Digital reliability monitor having autonomic repair and notification capability
US7106087B2 (en) * 2004-08-31 2006-09-12 Matsushita Electric Industrial Co., Ltd. Method and apparatus for evaluating semiconductor device
US7106088B2 (en) * 2005-01-10 2006-09-12 Taiwan Semiconductor Manufacturing Company, Ltd. Method of predicting high-k semiconductor device lifetime
US7274247B2 (en) * 2005-04-04 2007-09-25 Freescale Semiconductor, Inc. System, method and program product for well-bias set point adjustment
US7256605B2 (en) * 2005-11-14 2007-08-14 Semiconductor Components Industries, L.L.C. Diagnostic circuit and method therefor
US7332924B2 (en) 2005-11-15 2008-02-19 Agere Systems, Inc. Embedded test circuitry and a method for testing a semiconductor device for breakdown, wearout or failure
US7437620B2 (en) 2005-11-30 2008-10-14 International Business Machines Corporation Method and system for extending the useful life of another system
US7397072B2 (en) * 2005-12-01 2008-07-08 Board Of Regents, The University Of Texas System Structure for and method of using a four terminal hybrid silicon/organic field effect sensor device
US7268575B1 (en) * 2006-04-06 2007-09-11 Taiwan Semiconductor Manufacturing Co., Ltd. Method of NBTI prediction
US7545161B2 (en) 2007-08-02 2009-06-09 International Business Machines Corporation Method and apparatus to measure threshold shifting of a MOSFET device and voltage difference between nodes

Patent Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5600578A (en) * 1993-08-02 1997-02-04 Advanced Micro Devices, Inc. Test method for predicting hot-carrier induced leakage over time in short-channel IGFETs and products designed in accordance with test results
US5615377A (en) * 1994-08-19 1997-03-25 Mitsubishi Denki Kabushiki Kaisha Method of simulating hot carrier deterioration of a P-MOS transistor
US6275059B1 (en) * 1997-04-04 2001-08-14 University Of Florida Method for testing and diagnosing MOS transistors
US7292968B2 (en) * 2000-09-29 2007-11-06 Cadence Design Systems, Inc. Hot carrier circuit reliability simulation
CN1618129A (zh) * 2001-12-21 2005-05-18 普罗格瑞森特技术公司 负微分电阻场效应晶体管及其电路
CN1510736A (zh) * 2002-12-26 2004-07-07 上海贝岭股份有限公司 Pmos管解决cslic1b01集成电路失效的方法

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN103744008A (zh) * 2013-12-12 2014-04-23 华为技术有限公司 确定电路老化性能的方法和装置
CN103744008B (zh) * 2013-12-12 2016-02-03 华为技术有限公司 确定电路老化性能的方法和装置

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