CN1307365A - N沟道金属氧化物半导体驱动电路及其制造方法 - Google Patents

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Abstract

一种N沟道金属氧化物半导体(NMOS)驱动电路(及其制造方法),它包括制作在衬底上并具有用低浓度N型注入方法制作的源和漏的增压栅叠层,以及耦合到增压栅叠层的N驱动器。

Description

N沟道金属氧化物半导体 驱动电路及其制造方法
本发明一般涉及到NMOS驱动电路以及制造具有改进的性能和可靠性的NMOS驱动电路的方法。
已知N沟道金属氧化物半导体(NMOS)驱动器比之常规的互补氧化物半导体(CMOS)驱动器(例如诸如P沟道场效应晶体管(PFET)、N沟道场效应晶体管(NFET)之类)，具有某些优点，例如面积更小、开关性能提高、且栅氧化物应力更小。
NMOS驱动器比之基于相似性能的CMOS驱动器具有更小的面积。这一更小的面积是由于CMOS器件(例如PFET、NFET等)因空穴和电子迁移率的差别而具有二倍于NFET器件的设计宽度。作为NFET的导电载流子的电子，其迁移率大约是作为PFET的导电载流子的空穴的迁移率的二倍。为了以相似的上升时间和下降时间来开关驱动器，PFET器件的宽度必须是NFET器件的宽度的二倍。
而且，为了降低典型的动态随机存取存储器(DRAM)的成本，采用了单功函数栅材料(例如用于NFET和PFET的N+多晶硅栅)，而不是双功函数栅材料(例如用于NFET的N+多晶硅和用于PFET的P+多晶硅栅)。由于双功函数栅工艺要求额外的掩蔽步骤和额外的注入步骤，故通常比单功函数栅工艺更昂贵。然而，当采用单功函数栅工艺时(例如仅仅N+多晶硅栅)，PFET通常是掩埋沟道PFET，比之表面沟道PFET或NFET，它具有明显更差的短沟道效应。为了本发明的目的，“短沟道效应”被定义为当与长沟道晶体管比较时，短沟道晶体管的器件阈值电压的下降。当阈值电压低于设计目标时，假设栅处于“OFF”时，也可能出现过量的漏电流。
掩埋沟道PFET还倾向于对“穿通效应”更敏感。当施加在晶体管漏端的高电压造成耗尽区从晶体管的源区和漏区消失时，就发生“穿通”。当发生穿通时，漏电流将不再受栅电压控制。失去栅控制，能够导致电路出错。
为了避免掩埋沟道PFET中的短沟道效应和穿通效应，电路中使用的标称PFET的沟道长度通常被设计成比NFET的沟道长度更长。这不仅导致电路面积的损失，而且导致性能退化。
而且，还由于常规CMOS工艺在PFET器件与NFET器件之间要求有最小距离，故常规CMOS驱动器的尺寸比NMOS驱动器的尺寸更大。PFET与NFET之间的良好隔离，要求最佳的设计和抗闭锁性。例如，PFET器件与NFET器件之间的典型距离的范围是大约150nm-大约175nm(例如典型的与器件有关并依赖于衬底掺杂水平的设计规则或基本规则)。若在字线(WL)驱动器区域中仅仅使用NFET，则由于仅仅存在p阱而消除了最小距离要求，从而减小了电路面积。
此外，常规器件(诸如PFET之类的CMOS器件)要求断路开关，用来使被激活但不被行地址选取的字线驱动器不启动。由于每一个字线被选择，被激活的任何其它字线必须不被启动。但对于NMOS字线驱动器，由于未被选择的字线上的电荷能够经由上拉或下拉器件被放电到地，故不需要断路开关。因此能够进一步减小NMOS字线驱动电路的尺寸。
由于上述的所有理由，借助于在所有字线中使用NMOS代替CMOS，对于1Gb的DRAM能够得到大约1％的芯片面积尺寸减小。
借助于使用NMOS代替CMOS，还能够实现开关性能的提高。其理由在二方面：1)电子迁移率大于空穴迁移率。NFET器件比PFET器件运行更快，这导致数据存取操作过程中更快的信号发生；以及2)由于掩埋沟道PFET的亚阈值斜率退化，故NFET具有远远优于掩埋沟道PFET的开启(过渡)特性。这是被电路模拟所支持的。例如，如图5所示，比较了常规CMOS字线驱动器和NMOS字线驱动器的输出波形。如所示，NMOS驱动电路表现出更快的开关性能。
NMOS驱动器的可靠性比常规CMOS驱动器的可靠性更好。对最高提升的WL电压Vpp的一个限制是WL驱动器区域中所使用的掩埋沟道PFET的可靠性。由于栅和漏之间固有的功函数差别，故对于PFET栅与源/漏重叠区，存在一个内建的1V电压差。因此，掩埋沟道PFET的断态应力或栅致漏极漏(GIDL)应力，比表面沟道PFET或NFET差得多。当在栅与漏区之间存在大电场时，就出现断态应力。这一大电场能够导致空穴或电子二者的碰撞离化。具有足够高的能量的载流子，能够克服栅氧化物界面处的势垒，向着栅氧化物行进，从而引起栅氧化物界面的永久性损伤。对于掩埋沟道PFET，栅与漏重叠区处的额外的1V内建电位意味着掩埋沟道PFET的可靠性比表面沟道PFET或NFET的可靠性更差。
NMOS驱动器比CMOS驱动器的进一步优点是，出现的栅氧化物应力更小，以及NMOS更适合于负WL低应用。
曾经试图在常规方法和结构中补充一个NMOS驱动器来解决CMOS驱动器使用中固有的问题。但NMOS驱动器也有某些缺点。
例如，在图1B所示的由M.Nakamura等人("A 20 Ns,64M DRAMWith Hierarchical Array Architecture",IEEE J.of SSC,Vol.32,No.9,Sept.1996,p.1302)提出的常规NMOS中，特别是在施加高得多的电压(例如通常为标称运行电压的1.5倍)时的老化条件的过程中，出现与增压节点上的结击穿相关的严重可靠性问题。
在常规方法(例如典型的CMOS方法)中，支持器件的结仅仅能够承受大到7V的电压。通常，在老化过程中，跨越增压节点结的反偏压大于7V。结果，可能发生对结的损伤。亦即，反偏压可能导致结击穿以及结与衬底之间的大的漏电流。在常规NMOS驱动器中，这种条件能够引起增压器件的永久性损伤或处于最小的高结漏电下。
这种损伤或漏电的结果是，在字线操作过程中，不再能够承受NMOS驱动器的增压节点电压。这一限制是NMOS驱动器在目前的高性能和高密度存储器设计中之所以不被使用的主要原因。
考虑到常规结构和方法的上述问题、缺点和不利，本发明的目的是提供一种解决常规NMOS驱动器中遇到的结击穿问题的结构和制造方法。
本发明的进一步目的是提供一种驱动器，确切地说是NMOS驱动器，它具有更小的面积、性能等于或好于常规NMOS驱动器、且可靠性得到了改进。
此外，本发明的目的是安排成本-效果最好的驱动电路的物理布局，致使能够利用阵列工艺来形成增压节点，以改善增压节点的可靠性。
本发明的目的是提供一种更适合于负WL低应用的结构。
本发明的另一目的是借助于将NMOS驱动器的增压节点的结击穿电压从7V提高到10V以上而提供改进了的可靠性。
在本发明的第一情况中，N沟道金属氧化物半导体(NMOS)驱动电路包括制作在衬底上并具有用低浓度注入方法制作的源和漏的增压栅叠层、以及耦合到增压栅叠层的N驱动器。
在本发明的第二情况中，制作N沟道金属氧化物半导体(NMOS)驱动电路的方法包括在衬底上制作栅叠层、用DRAM阵列注入剂来形成NMOS增压传送门的源和漏从而改善驱动电路的可靠性、以及制作邻近栅叠层的接触。
在本发明的另一情况中，本发明的方法包括形成浅沟槽隔离(STI)、包括侧壁间隔的栅、用低浓度掺杂剂对增压器件进行注入(例如通常用浓度水平约为每立方厘米1014-1013离子的磷的阵列结注入，相比之下，外围器件的源/漏注入剂通常使用浓度水平约为每立方厘米1015离子范围的砷)、对增压器件的源(S)和漏(D)进行退火、在其上淀积介电层、整平介电层、用特别设计的掩模进行接触图形化、淀积掺杂的多晶硅层、对掺杂的多晶硅层进行整平以便用与制作阵列中的位线接触相同的方法形成支柱、对这些位线接触即所谓CB接触进行退火以便驱入掺杂剂从而进一步降低接触电阻、增加第二介电层淀积、整平第二介电层淀积、用支持器件接触掩模对CS进行图形化、形成接触以便将扩散区连接到栅、以及将N1器件的增压节点连接到NMOS驱动器的上拉N2器件的栅。
介电层可以是硼磷硅酸盐玻璃(BPSG)。用特别设计的CB掩模，对CB进行图形化。掺杂的多晶硅层可以被用来形成CB支柱，并执行退火以驱入掺杂剂。
利用本发明的独一无二的非显而易见的特点，克服了常规NMOS驱动器中遇到的结击穿问题。而且，产生了面积更小、性能比常规NMOS驱动器相似或更好、可靠性得到了改进的NMOS驱动器。部分地借助于将NMOS驱动器的增压节点的结击穿电压从7V提高到10V以上而使得这种改进了的可靠性成为可能。
而且，用本发明的结构和方法得到了更小的栅氧化物应力。本发明的结构能够有利地(且确实更适合于)用于负WL低应用。
从参照附图对本发明的最佳实施例的下列详细描述中，将更好地了解上述和其它的目的、情况和优点，其中：
图1A是根据本发明的NMOS驱动电路的布局图；
图1B是常规NMOS驱动电路的示意图；
图2A-2D示出了根据本发明的制造NMOS驱动电路的方法；
图2E示出了按图2A-2D所示的方法制作的NMOS驱动电路的俯视图；
图3是一种布局，示出了具有根据本发明的局部NMOS驱动器的存储器子阵列；
图4示出了字线驱动器边界处的详细布局；以及
图5示出了常规CMOS字线驱动器和根据本发明的NMOS驱动器的模拟波形。
现参照附图，更确切地说是参照图2A-5，来描述本发明的实施例。
在图1A中，示出了NMOS驱动电路100的俯视图。图1A中示出了增压器件11(例如N1)的接触位线(CB)掩模的形状，即阴影区域。CB掩模是用来制作接触并用来驱入更多的掺杂剂的。
结果，增压器件11将具有XA注入剂，即更低浓度的N型阵列掺杂剂，11A及其串联电阻被自对准的CB扩散降低。将器件11安排成紧靠阵列，使之能够用XA掩模注入而不增大支持面积，从而提高了密度。
如图1A所示，以自对准方式，通过CB延伸12，制作CB接触12，它靠近上拉NMOS器件N2的栅。如图1A所示，用接触支持(CS)13来执行增压节点到栅的连接(例如接合)。
为了与本发明进行比较，下面参照图1B来描述常规结构。
参照图1B，它示出了常规NMOS驱动器的电路图，关于作为示范性N-MOS增压器件的例子的N1，在老化过程中，N1的Vg、Vd和Vs分别是4.45V、7.1V和4.45V。器件在被激活之后是不导电的。
老化过程中的问题(以及主要考虑)是增压结电压的高反偏压。亦即，若不着手解决增压结电压的高反偏压，则NMOS驱动器变得无用(例如被损伤或毁坏)。这是由于在增压节点的结被损伤之后，它变成漏电并不再能够保持增压电压。实施下面所述并示于图2A-2D的本发明中的解决方案以避免结击穿，使NMOS驱动器的使用非常有利。
而且，如上所述，若器件的沟道长度太小，则容易穿通。
因此，此器件的沟道长度应该大于最小沟道长度(例如，依赖于制作的器件和使用的基本/设计规则)。能够保持增压电压的时间长度，取决于节点被隔离得如何。正常条件(例如没有结击穿)时，结击穿电流的近似值在每微米100fA的范围内。亚阈值漏电在1.0pA范围以下。如下所述，用本发明解决了结击穿问题，则保持增压节点满足Tras=100微秒不再成为问题。
如图2A-2D所示，示出了说明根据最佳实施例的制造NMOS驱动电路的方法的剖面图。图2E示出了得到的产品的俯视图，与图1A所示的相似。
在图2A中，示出了本发明的方法的第一步骤。首先，与包括侧壁间隔202的栅201一起，制作浅沟槽隔离(STI)200。如所示，N1增压器件被制作在图2A的左侧。
然后，如箭头A所示，执行对增压器件203的XA注入。通常用大约每立方厘米1×1013掺杂剂离子到大约每立方厘米1×1014掺杂剂离子的比较低的浓度水平的磷或硼执行XA注入。在制作N1器件以及N1器件的n型(例如n+)源204和漏205的过程中，使用光刻胶2001。
然后，在图2B中，对增压器件(例如N1)的源(S)204和漏(D)205进行退火，并在其上淀积介电层206(例如诸如硼磷硅酸盐玻璃(BPSG)之类的玻璃)。用例如化学机械抛光(CMP)方法整平介电层206。也可以用其它的整平方法。在图2B中，虽然未示出，仍然执行相似的操作，以形成相似于N1器件但具有深沟槽电容器的阵列器件。在图2B中，相似于光刻胶2001的光刻胶2002被用来清除玻璃。
然后，在图2C中，用特别设计的掩模对接触位线(CB)进行图形化，并制作(例如淀积)和整平掺杂的多晶硅层，以形成CB支柱207。对CB进行退火，以便驱入掺杂剂(如图2C中参考号208处所示)。如上所述，掺杂剂通常是磷或硼。于是，源和漏掺杂剂被多晶硅的退火驱入得更深。掺杂剂的这一深入，有助于更快地激活掺杂剂，从而降低器件的击穿电压。
如图2C所示，增压节点N1的右侧上所示的掺杂的多晶硅207(例如形成在N1与N2之间的掺杂多晶硅)，在这一阶段仍然不在接触和N2器件之间提供接触。
如图2D所示，淀积第二介电层209，并用另一个特别设计的掩模对CB进行图形化。然后，最好用钨等制作CS(例如支持器件的栅、源和漏的接触)接触210，以便降低电阻，并将N1器件的增压节点连接到上拉N2器件的栅。亦即，增压节点N1经由钨接触210被连接到N2器件。钨210将N1节点接合到N2的多晶硅栅。
注意，图2A-2D的栅叠层的各个层被示为导电的。当然，如本技术领域一般熟练人员所知，把本发明作为一个整体，适当地修正层结构，也能够结合导电层使用不导电的层。
于是，本发明好于常规工艺的理由是XA(较低浓度掺杂剂水平)在本发明中得到了使用。亦即，若使用更高的掺杂剂水平，则阵列可能有漏电。阵列通常具有沟槽电容器，且若掺杂剂太高，则可能引起漏电。在本发明中，用较低的掺杂剂水平，漏电被减为最小。而且，若掺杂剂水平太低，则接触电阻可能太高。本发明利用掺杂的多晶硅207(例如在图2C中)来驱入掺杂剂(例如在208处)以降低接触电阻，从而克服了这一缺点。这与阵列位线(即CB)接触工艺同时完成，因而不涉及额外的费用。于是，本发明获得了较低的掺杂剂水平和较低的接触电阻，且增压节点能够达到高得多的击穿电压(例如从常规工艺中的7V到本发明工艺中的大约10V)。因此，NFET能够以更高的可靠性被用作驱动器。
因此，本发明提供了用来降低结应力和“结穿通”现象的新工艺，从而提高了NMOS驱动电路的可靠性，并使NMOS驱动电路能够得到更广泛的应用。亦即，本发明认识到增压节点具有非常高的电压并超过常规工艺下能够承受的最高电压。于是，本发明必须以某种方式修正增压节点，以获得本发明的出乎意外的优越结果。亦即，本发明提供了邻近(靠近)阵列且有利地驱入掺杂剂的驱动器的增压器件，并使用了阵列注入而无需牺牲面积。
具体地说，在制作驱动器的过程中，本发明使用了阵列注入剂11A(例如对于作为DRAM传送门阵列的NFET阵列)。例如，如下面参照图3更详细地描述的那样，示出了邻近二个阵列的3行驱动器(例如左侧、中间和右侧)。如所示，在阵列边界中示出了的一部分(例如三角形部分)。这一三角形部分(例如图1的11A区域部分)接受阵列注入剂。结果，N1器件能够被制作成邻近阵列并能够接受阵列注入剂。
本发明的布局与通常将N1增压器件置于电路中任何地方(例如不特定的地方)的常规布局形成对比。本发明有目的地有意地断然将N1器件制作成邻近阵列(图3)，以便XA注入剂能够延伸以覆盖此区域(例如制作增压器件的区域)且N1器件被建立成具有制作在其上的保护结(例如掺杂剂浓度较低的XA注入剂)。因此，由于使用了较低的结注入剂(XA)而能够使本发明的增压器件的结击穿电压高于常规方法中的结击穿电压。于是，能够制作可靠的增压节点N1而无需任何额外的加工步骤或占据任何额外的“芯片实际面积”。
利用本发明的独一无二的和非显而易见的特点，克服了常规NMOS驱动器中遇到的结击穿问题。而且，生产了面积更小、性能相似于常规NMOS驱动器、可靠性得到了改善的NMOS驱动器。借助于将NMOS驱动器的增压节点的结击穿电压从7V提高到10V以上，使得这一改善的可靠性部分成为可能。
而且，用本发明的结构和方法得到了更小的栅氧化物应力。本发明的结构能够有利地用于(且确实更适合于)负WL低应用。
再者，要指出的是，本发明将增压器件N1置于存储器单元阵列附近。如图3所示，对于分层的字线构造，增压器件N1可以被放置成直接靠近子阵列300。其理由是为了包括XA注入剂掩模301(例如现有阵列NFET注入剂)以覆盖增压器件，代替XN注入剂(例如支持NFET注入剂)。XA注入剂是为考虑到维持时间而具有fA数量级的严格漏电流要求的DRAM阵列单元而设计的。
对比之下，XN注入剂(例如，通常用于诸如支持器件之类的性能更高的器件，和通常使用浓度为每立方厘米大约1×1014到大约1×1015掺杂剂离子的砷)通常被设计来获得低的薄层电阻和浅结，以便得到外围NFET器件的高性能。由于对阵列和中心/外围器件的不同的要求，XA注入剂剂量通常低于用在XN注入剂中的剂量1.0-2.0个数量级。得到的XA结的等级比NFET结高得多，从而提供了更好的急速返回灵敏度。
此外，支持NFET通常接收斜角光环(例如注入剂的最终形成的形状)，以便改善高性能考虑的短沟道效应。高剂量的p+光环注入剂由于高得多的局部电场而使支持NFET结的漏电和结击穿电压恶化。
基于这二个因素，支持器件的结(例如用XN注入制成的)具有大约7V的击穿电压，而阵列结(例如用XA注入制成的)的击穿电压大于10V。因此，利用XA掩模代替XN掩模，本发明克服了与NFET位线(WL)驱动电路的常规设计相关的高结漏电流和急速返回灵敏度问题。
再次参照图1B中的电路图，在老化和测试中，示范性常规N2驱动电路的Vg、Vd和Vs(例如栅、漏和源上的电压)分别为4.45V、7.1V4和4.45V。由于热载流子效应，衬底注入造成的漏诱发阈值移动(LITS)，引起器件的Vt(例如阈值电压)上升大约30-40mV。
在增压过程中，当上拉器件20的漏从0V上升到Vpp时，漏侧捕获的热电子将引起不对称的局部Vt变化，它进一步增大沟道(例如源与漏之间)电阻。利用沟道长度比最小沟道长度更长(例如比器件的基本/设计规则更长)的器件，能够减轻热电子问题。
比之常规方法和结构中所用的NMOS上拉器件(如图1B所示)，上述图2A-2D所示的本发明的最佳实施例明显地减轻了这一问题的影响。
而且，考虑到器件的栅应力，由于栅氧化物在正常NMOS运行的任何时刻绝对不会经受2.5V以上的应力，因此，对栅氧化物的击穿不用太多考虑。相比之下，对于常规CMOS驱动器，栅氧化物将经受整个Vpp应力。
参照受让人的示范性存储器的老化数据，栅氧化物是62A，而最大脱片驱动器(OCD)应力是3.8V(例如，此时应力电压为2.5×1.5=3.75V，即Vdd电压的1.5倍)。因此，示范性存储器的OCD栅氧化物通过老化测试，从而跨越栅上的2.5V应力在老化时不成问题。相比之下，常规CMOS器件将经受4.95V(即3.3V×1.5=4.95V，即Vpp电压的1.5倍)，这就成问题。
在制造NMOS驱动电路的常规方法中，CS被制作在结上，以便连接到栅。对于175nm的设计/基本规则，这意味着接触漏(CD)到栅导体(GC)的150nm的间隔+200nm的CD尺寸+CD到XA的边沿的150nm(如图4所示)=从栅边沿到STI的500nm的距离。
当使用自对准接触位线(CB)时，如在本发明中那样，借助于减小增压节点结的尺寸，此距离能够被减为最小(例如150nm或175nm)设计规则。这就沿X方向节省了额外的325nm-350nm。
于是，能够基本上弥补XA对准容差所要求的总的面积损失。
如NFET WL驱动器工艺流程所述，增压器件N1的源侧和漏侧将具有自对准的CB外扩散。典型(常规)的阵列器件将仅仅在位线侧上的小面积中具有CB外扩散。从高掺杂的多晶硅支柱的外扩散，降低了增压器件N1的接触电阻，因而增强了器件的性能。
虽然根据最佳实施例已经描述了本发明，但本技术领域的熟练人员可以理解，能够以所附权利要求的构思与范围内的修正的形式来实施本发明。

Claims (41)

1．一种N沟道金属氧化物半导体(NMOS)驱动电路，它包含：
制作在衬底上且具有用低浓度N型注入剂形成的源和漏的增压栅叠层，以及
耦合到所述增压栅叠层的N驱动器。
2．根据权利要求1的NMOS驱动电路，还包含制作成邻近所述栅叠层的各侧用来将所述增压栅叠层耦合到所述N驱动器的接触。
3．根据权利要求1的NMOS驱动电路，其中所述增压栅叠层被制作成邻近阵列，所述低浓度N型注入剂是存储器阵列注入剂。
4．根据权利要求1的NMOS驱动电路，其中借助于提高结击穿电压和降低其接触电阻，所述低浓度N型注入剂的掺杂水平改善了所述NMOS驱动电路的可靠性。
5．根据权利要求2的NMOS驱动电路，其中所述接触包含存储器阵列位线接触。
6．权利要求5所述的NMOS驱动电路，其中所述位线接触由多晶硅组成。
7．权利要求5所述的NMOS驱动电路，其中所述位线接触由N型掺杂的多晶硅组成，且其中的掺杂剂被退火并被驱入所述衬底，以降低接触电阻。
8．权利要求5所述的NMOS驱动电路，其中所述位线接触被制作成邻近所述增压栅叠层的第一和第二侧。
9．权利要求1所述的NMOS驱动电路，其中所述增压栅叠层组成增压器件，所述增压器件的沟道长度大于最小沟道长度，所述最小沟道长度是能够光刻图形化的特征尺寸。
10．根据权利要求1的NMOS驱动电路，还包含耦合到多个子阵列驱动器的主字线驱动器，各个所述子阵列驱动器被耦合到相应的增压栅叠层。
11．权利要求10所述的NMOS驱动电路，其中所述各个增压栅叠层的增压节点被连接到所述子阵列驱动器的对应的栅。
12．根据权利要求1的NMOS驱动电路，其中从所述低浓度N型注入剂的边沿到器件结的N扩散区的距离是最小基本规则，且
其中从所述低浓度N型注入剂的边沿到邻近的上拉器件的边沿的距离是最小基本规则。
13．根据权利要求2的NMOS驱动电路，其中所述接触包含掺杂的多晶硅接触，且其中所述掺杂的多晶硅接触与所述源和漏被自对准于增压栅叠层。
14．根据权利要求1的NMOS驱动电路，其中所述接触包含掺杂的多晶硅接触，且其中所述掺杂的多晶硅接触与所述增压栅叠层形成自对准的结。
15．一种制作N沟道金属氧化物半导体(NMOS)驱动电路的方法，它包含：
在衬底上制作增压栅叠层，所述增压栅叠层具有用低浓度N型注入形成的源和漏；以及
将N驱动器耦合到所述增压栅叠层。
16．根据权利要求15的方法，还包含：
制作邻近所述增压栅叠层的各侧的接触，用来将所述增压栅叠层耦合到所述N驱动器。
17．根据权利要求16的方法，其中所述增压栅叠层被制作成邻近存储器阵列，所述低浓度N型注入是存储器阵列注入。
18．根据权利要求15的方法，其中借助于提高结击穿电压和降低其接触电阻，所述低浓度N型注入改善了所述驱动电路的可靠性。
19．根据权利要求16的方法，其中所述接触包含存储器阵列位线接触。
20．根据权利要求19的方法，其中所述位线接触由多晶硅组成。
21．根据权利要求20的方法，其中所述位线接触由N型掺杂的多晶硅组成，且掺杂剂被退火并被驱入所述衬底，以降低接触电阻。
22．根据权利要求15的方法，其中接触被制作成邻近所述增压栅叠层的第一和第二侧。
23．根据权利要求15的方法，其中所述增压栅叠层组成增压器件，所述增压器件的沟道长度大于最小沟道长度，所述最小沟道长度是能够光刻图形化的特征尺寸。
24．根据权利要求15的制作NMOS驱动电路的方法，还包含：
制作耦合到多个子阵列驱动器的主字线驱动器，所述多个子阵列驱动器的每一个被耦合到相应的增压栅叠层。
25．根据权利要求24的方法，其中所述各个增压栅叠层的增压节点，被连接到所述子阵列驱动器的相应的栅。
26．根据权利要求25的方法，其中从所述低浓度N型注入的边沿到器件结的N扩散区的距离是最小基本规则，且
其中从所述低浓度N型注入的边沿到邻近的上拉器件的边沿的距离也是最小基本规则。
27．根据权利要求15的方法，其中所述接触包含掺杂的多晶硅接触，且其中所述掺杂的多晶硅接触与所述源和漏被自对准于增压栅叠层。
28．根据权利要求21的方法，其中所述掺杂的多晶硅接触与所述增压栅叠层形成自对准的结。
29．一种制作N沟道金属氧化物半导体(NMOS)驱动电路的方法，它包含：
在衬底上制作邻近存储器阵列的增压栅叠层；
用低浓度N型注入，在所述衬底中形成所述增压栅叠层的源和漏；以及
将N驱动器耦合到所述增压栅叠层。
30．根据权利要求29的方法，还包含：
制作邻近所述栅叠层的接触。
31．一种制作N沟道金属氧化物半导体(NMOS)驱动电路的方法，它包含：
在衬底上制作浅沟槽隔离(STI)和栅，所述栅形成驱动电路的部分增压器件；
用低浓度N型注入，制作所述增压器件的源和漏；
淀积邻近所述增压器件的介电层；
对所述介电层进行图形化；
在所述介电层的所述图形化区域中制作接触；
对所述接触进行退火；以及
将所述增压器件的增压节点连接到子阵列器件的栅。
32．权利要求31所述的方法，其中所述子阵列器件邻近且接触所述增压器件。
33．权利要求31所述的方法，其中所述接触以自对准方式被制作。
34．权利要求31所述的方法，其中所述增压器件的沟道长度大于设计规则确定的最小沟道长度。
35．权利要求32所述的方法，其中所述子阵列器件的沟道长度大于设计规则确定的最小沟道长度。
36．权利要求31所述的方法，其中所述增压器件的节点被连接到所述子阵列器件的栅。
37．一种用来驱动局部字线(WL)的N沟道金属氧化物半导体(NMOS)驱动电路的布局安排，它包含：
制作在衬底上并具有源和漏的栅叠层，所述栅叠层形成所述驱动电路的增压器件的一部分；以及
制作成邻近所述栅叠层的各侧的接触，子阵列被连接到所述字线，
其中所述源和所述漏包括低浓度N型注入。
38．一种N沟道金属氧化物半导体(NMOS)驱动电路，它包含：
制作在衬底上并具有源和漏的栅叠层；以及
制作成邻近所述栅叠层的各侧的接触，
其中所述源和所述漏包括低浓度注入，从而改善了所述驱动电路的可靠性。
39．一种用来驱动局部字线(WL)的N沟道金属氧化物半导体(NMOS)驱动电路，它包含：
制作在衬底上并具有源和漏的栅叠层，所述栅叠层形成所述驱动电路的增压器件的一部分；以及
制作成邻近所述栅叠层的各侧的接触，子阵列被连接到所述字线，
其中所述源和所述漏包括低浓度N型注入，以形成高电压应用的所述驱动电路，以避免结击穿。
40．一种N沟道金属氧化物半导体(NMOS)驱动电路，它包含：
主字线驱动器；以及
耦合到所述主字线驱动器的多个子阵列驱动器，各个所述子阵列驱动器耦合到相应的增压栅叠层。
41．一种制作N沟道金属氧化物半导体(NMOS)驱动电路的方法，它包含：
制作耦合到多个子阵列驱动器的主字线驱动器，所述多个子阵列驱动器的每一个耦合到相应的增压栅叠层。
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