JPH0646652B2 - ダイナミツクランダムアクセスメモリ装置 - Google Patents
ダイナミツクランダムアクセスメモリ装置Info
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- JPH0646652B2 JPH0646652B2 JP62061102A JP6110287A JPH0646652B2 JP H0646652 B2 JPH0646652 B2 JP H0646652B2 JP 62061102 A JP62061102 A JP 62061102A JP 6110287 A JP6110287 A JP 6110287A JP H0646652 B2 JPH0646652 B2 JP H0646652B2
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- H10B12/03—Making the capacitor or connections thereto
- H10B12/038—Making the capacitor or connections thereto the capacitor being in a trench in the substrate
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Description
【発明の詳細な説明】 〔概 要〕 ＤＲＡＭ装置であって、一導電型の半導体基板面に形成
された逆導電型の埋込み層に達するように半導体層を貫
通して形成されたトレンチの内部に絶縁層を介して形成
されたキャパシタと、該キャパシタへの電荷の充放電を
スイッチングするＭＩＳトランジスタとを具備し、該キ
ャパシタを、埋込み層にオーミックに接続された第１の
導電層と、該トランジスタのソースまたはドレインのい
ずれか一方の領域にオーミックに接続された第２の導電
層と、第１および第２の導電層間に介在された誘電体層
とにより形成し、該一方の領域の下部領域でかつ該絶縁
層の近傍の領域における不純物濃度を該ＭＩＳトランジ
スタのチャネル領域における不純物濃度より高く設定す
ることにより、セル内に生じる寄生ＭＩＳトランジスタ
におけるパンチスルー電流の発生を防止してメモリセル
データのリークを防止し、メモリとしての保持特性を高
めるものである。
された逆導電型の埋込み層に達するように半導体層を貫
通して形成されたトレンチの内部に絶縁層を介して形成
されたキャパシタと、該キャパシタへの電荷の充放電を
スイッチングするＭＩＳトランジスタとを具備し、該キ
ャパシタを、埋込み層にオーミックに接続された第１の
導電層と、該トランジスタのソースまたはドレインのい
ずれか一方の領域にオーミックに接続された第２の導電
層と、第１および第２の導電層間に介在された誘電体層
とにより形成し、該一方の領域の下部領域でかつ該絶縁
層の近傍の領域における不純物濃度を該ＭＩＳトランジ
スタのチャネル領域における不純物濃度より高く設定す
ることにより、セル内に生じる寄生ＭＩＳトランジスタ
におけるパンチスルー電流の発生を防止してメモリセル
データのリークを防止し、メモリとしての保持特性を高
めるものである。
本発明は、ダイナミックランダムアクセスメモリ（以下
ＤＲＡＭと称する）装置に関し、特にトレンチ型キャパ
シタを有するＤＲＡＭセルの構造に関する。
ＤＲＡＭと称する）装置に関し、特にトレンチ型キャパ
シタを有するＤＲＡＭセルの構造に関する。
トレンチ型キャパシタは、キャパシタ部が立体的（溝
状）に構成されたＭＯＳ構造で、256 ＫビットＤＲＡＭ
まで一般的に用いられてきたプレーナ型セルに比べて、
実効的なキャパシタ面積を広くとることができるため、
小型で大きな蓄積容量が得られるという特徴を有してい
る。
状）に構成されたＭＯＳ構造で、256 ＫビットＤＲＡＭ
まで一般的に用いられてきたプレーナ型セルに比べて、
実効的なキャパシタ面積を広くとることができるため、
小型で大きな蓄積容量が得られるという特徴を有してい
る。
しかしながら、トレンチ型キャパシタは以下に説明する
問題点を有し、さらに小型で蓄積容量が大きく、高集積
化に際して電気的な障害がなく、かつ長期的に信頼度が
保証される構造が要望されている。
問題点を有し、さらに小型で蓄積容量が大きく、高集積
化に際して電気的な障害がなく、かつ長期的に信頼度が
保証される構造が要望されている。
第６図(a) および(b) には従来形の一例としてのトレン
チ型キャパシタを有するＤＲＡＭセルの構成が示され、
(a) は模式断面図、(b) は等価回路図を示す。
チ型キャパシタを有するＤＲＡＭセルの構成が示され、
(a) は模式断面図、(b) は等価回路図を示す。
同図において、51はｐ−型シリコン(Si)からなる半導体
基板、52はセル領域を画定するための二酸化珪素（SiO
２）からなるフィールド絶縁層、53は蓄積電極として機
能する電子を含む反転層、54は誘電体層、55は対向電極
として機能する多結晶珪素（ポリSi）からなるセルプレ
ート、をそれぞれ示し、反転層53、誘電体層54およびセ
ルプレート55によりトレンチ型キャパシタが構成され
る。また、56はゲート絶縁層、57はポリSiからなるゲー
ト電極、58A および58B はそれぞれ高濃度（ｎ＋）の不
純物領域からなるソース領域およびドレイン領域を示
す。このソース領域およびドレイン領域58A および58B
と、ゲート電極57により金属酸化物半導体（ＭＯＳ）ト
ランジスタが構成される。
基板、52はセル領域を画定するための二酸化珪素（SiO
２）からなるフィールド絶縁層、53は蓄積電極として機
能する電子を含む反転層、54は誘電体層、55は対向電極
として機能する多結晶珪素（ポリSi）からなるセルプレ
ート、をそれぞれ示し、反転層53、誘電体層54およびセ
ルプレート55によりトレンチ型キャパシタが構成され
る。また、56はゲート絶縁層、57はポリSiからなるゲー
ト電極、58A および58B はそれぞれ高濃度（ｎ＋）の不
純物領域からなるソース領域およびドレイン領域を示
す。このソース領域およびドレイン領域58A および58B
と、ゲート電極57により金属酸化物半導体（ＭＯＳ）ト
ランジスタが構成される。
このような従来のトレンチ型セルにおいては、 第６図(a) に破線で示されるように、隣接セルと近
接していることに起因してそれぞれのセルの空乏層が互
いに連絡し、パンチスルー状態となり、それによって、
キャパシタ間が電気的に結合して蓄積情報の信頼度が損
なわれる、 基板中に蓄積電極すなわち反転層53から空乏層が広
く拡がり基板中に発生した小数キャリヤを捕獲し易く、
例えばα線入射によるソフトエラーを起こし易い、 キャパシタはトレンチ内に形成されたＭＯＳ構造の
反転層53とセルプレート55間の容量を用いるため、電源
電圧すなわちセルプレート55の電圧に対して反転層53を
形成するためのしきい値電圧分だけ低い電圧までしか書
込むことができず（第６図(b) の等価回路図参照）、電
源電圧の利用率が悪い、 書込みに際して論理レベルの電圧がそのままキャパ
シタのセルプレート55と反転層53の間に印加されるの
で、誘電体層54を薄くしてキャパシタ容量を一層増大さ
せた場合には、キャパシタに印加される電圧によって誘
電体層の絶縁破壊が生じ易く、そのためキャパシタの寿
命が短くなる、という問題があった。
接していることに起因してそれぞれのセルの空乏層が互
いに連絡し、パンチスルー状態となり、それによって、
キャパシタ間が電気的に結合して蓄積情報の信頼度が損
なわれる、 基板中に蓄積電極すなわち反転層53から空乏層が広
く拡がり基板中に発生した小数キャリヤを捕獲し易く、
例えばα線入射によるソフトエラーを起こし易い、 キャパシタはトレンチ内に形成されたＭＯＳ構造の
反転層53とセルプレート55間の容量を用いるため、電源
電圧すなわちセルプレート55の電圧に対して反転層53を
形成するためのしきい値電圧分だけ低い電圧までしか書
込むことができず（第６図(b) の等価回路図参照）、電
源電圧の利用率が悪い、 書込みに際して論理レベルの電圧がそのままキャパ
シタのセルプレート55と反転層53の間に印加されるの
で、誘電体層54を薄くしてキャパシタ容量を一層増大さ
せた場合には、キャパシタに印加される電圧によって誘
電体層の絶縁破壊が生じ易く、そのためキャパシタの寿
命が短くなる、という問題があった。
上述した問題点に対処するための一つのアプローチとし
て、例えば1986年のＩＥＤＭにおいて、ＤＩＥＴ(Diele
ctrically Encapsulated Trench)セルが提案されてい
る。（引用文献：M.Taguch et.al. “Dielectrically E
ncapsulated Trench Capacitor Cell",IEEE,IEDM Diges
t of Technical Papers,pp136〜139,1986）。
て、例えば1986年のＩＥＤＭにおいて、ＤＩＥＴ(Diele
ctrically Encapsulated Trench)セルが提案されてい
る。（引用文献：M.Taguch et.al. “Dielectrically E
ncapsulated Trench Capacitor Cell",IEEE,IEDM Diges
t of Technical Papers,pp136〜139,1986）。
第７図(a) および(b) にはＤＩＥＴセルの一例が示さ
れ、(a) は模式断面図、(b) は等価回路図を示す。
れ、(a) は模式断面図、(b) は等価回路図を示す。
同図において、56、57、58A および35B は第６図に示さ
れる要素と同一のものを示し、61はｐ−型Siからなる半
導体基板、62はフィールド絶縁層、63はトレンチ、64は
トレンチ内の側壁に形成された絶縁層、65は該絶縁層を
覆って形成された対向電極として機能する、ｐ＋型ポリ
Siからなる導電層（セルプレート）、66は誘電体層、67
は蓄積電極として機能する、ｎ＋型ポリSiからなる導電
層、68はドレイン領域58B と導電層67を接続するための
導電層、をそれぞれ示す。
れる要素と同一のものを示し、61はｐ−型Siからなる半
導体基板、62はフィールド絶縁層、63はトレンチ、64は
トレンチ内の側壁に形成された絶縁層、65は該絶縁層を
覆って形成された対向電極として機能する、ｐ＋型ポリ
Siからなる導電層（セルプレート）、66は誘電体層、67
は蓄積電極として機能する、ｎ＋型ポリSiからなる導電
層、68はドレイン領域58B と導電層67を接続するための
導電層、をそれぞれ示す。
第７図に示されるＤＩＥＴセルによれば、トレンチ内の
側壁に形成された絶縁層64によって空乏層の拡がりが抑
制されるので、前述したおよびの問題点を解消する
ことができる。また、ＤＩＥＴセルにおけるトレンチ型
キャパシタはＭＯＳ構造を有しておらず、それ故、キャ
パシタの蓄積電極67には最大電圧まで書込むことができ
るので、前述のの問題点を解消することができる。
側壁に形成された絶縁層64によって空乏層の拡がりが抑
制されるので、前述したおよびの問題点を解消する
ことができる。また、ＤＩＥＴセルにおけるトレンチ型
キャパシタはＭＯＳ構造を有しておらず、それ故、キャ
パシタの蓄積電極67には最大電圧まで書込むことができ
るので、前述のの問題点を解消することができる。
しかしながら、セルプレート65は基板61と電気的に接続
されており、言い換えると、基板自体がセルプレートに
なっているので、該セルプレートの電位に自由度が無く
なるという新たな問題が生じる。また、トランジスタの
オン・オフ動作を確実にするために、基板には通常、負
のバイアス電圧（およそ−3V）が印加されている。従っ
て、蓄積電極67に最大書込み電圧（例えば4V）が印加さ
れた時はキャパシタには7Vの電圧が加わることになり、
結果として誘電体層66が絶縁破壊する可能性が増大する
ので、前述のの問題点を解消することができない。
されており、言い換えると、基板自体がセルプレートに
なっているので、該セルプレートの電位に自由度が無く
なるという新たな問題が生じる。また、トランジスタの
オン・オフ動作を確実にするために、基板には通常、負
のバイアス電圧（およそ−3V）が印加されている。従っ
て、蓄積電極67に最大書込み電圧（例えば4V）が印加さ
れた時はキャパシタには7Vの電圧が加わることになり、
結果として誘電体層66が絶縁破壊する可能性が増大する
ので、前述のの問題点を解消することができない。
第４図のＤＩＥＴセルが提起する問題点を解決するため
のアプローチとして、本発明者は、第８図(a) および
(b) に示されるようなＤＩＥＴセルを提案した（特願昭
61−50309 号）。
のアプローチとして、本発明者は、第８図(a) および
(b) に示されるようなＤＩＥＴセルを提案した（特願昭
61−50309 号）。
同図に示されるセルが第７図のセルと構成上異なる点
は、ｐ−型Siからなる半導体基板61の代わりに、ｐ型Si
の半導体基板71にｎ＋型押込み層72が形成され、さらに
該埋込み層を有する基板面上にｐ−型Siからなるエピタ
キシャル層73が形成されていること、ｐ＋型ポリSiから
なる導電層（セルプレート）65の代わりに、ｎ＋型ポリ
Siからなる導電層（セルプレート）74が設けられている
こと、およびトレンチの先端すなわちセルプレート74が
埋込み層72内に留まっていること、である。従って、セ
ルプレート74は基板71とは電気的に絶縁されるので、基
板電位は関係なくセルプレート電位を任意に設定するこ
とができる。また、蓄積電極67への書込み電圧が0V〜4V
の範囲内にあるものとすれば、セルプレート電位を2Vに
設定することにより、キャパシタに加わる電圧を最大2V
に抑制することができ、これによって誘電体層66の絶縁
破壊を防止することができる。
は、ｐ−型Siからなる半導体基板61の代わりに、ｐ型Si
の半導体基板71にｎ＋型押込み層72が形成され、さらに
該埋込み層を有する基板面上にｐ−型Siからなるエピタ
キシャル層73が形成されていること、ｐ＋型ポリSiから
なる導電層（セルプレート）65の代わりに、ｎ＋型ポリ
Siからなる導電層（セルプレート）74が設けられている
こと、およびトレンチの先端すなわちセルプレート74が
埋込み層72内に留まっていること、である。従って、セ
ルプレート74は基板71とは電気的に絶縁されるので、基
板電位は関係なくセルプレート電位を任意に設定するこ
とができる。また、蓄積電極67への書込み電圧が0V〜4V
の範囲内にあるものとすれば、セルプレート電位を2Vに
設定することにより、キャパシタに加わる電圧を最大2V
に抑制することができ、これによって誘電体層66の絶縁
破壊を防止することができる。
第８図に示されるＤＩＥＴセルによれば、キャパシタへ
の印加電圧は低減され得るが、新たな問題が生じる。以
下、第７図(a) 〜(c) を参照しながらこの問題点につい
て説明する。
の印加電圧は低減され得るが、新たな問題が生じる。以
下、第７図(a) 〜(c) を参照しながらこの問題点につい
て説明する。
第９図(a) は第８図のセルの要部断面図を示し、図中、
Ｑ１およびＱ２は寄生ＭＯＳトランジスタを表してい
る。すなわち、寄生ＭＯＳトランジスタＱ１は、蓄積電
極67をゲートとし、エピタキシャル層73をソースとし、
ドレイン領域58をドレインとして構成され、寄生ＭＯＳ
トランジスタＱ２は、セルプレート74をゲートとし、エ
ピタキシャル層73をソースとし、埋込み層72をドレイン
として構成されており、寄生ＭＯＳトランジスタＱ１の
チャネル長は寄生ＭＯＳトランジスタＱ２のチャネル長
に比べて構造上短くなっている。
Ｑ１およびＱ２は寄生ＭＯＳトランジスタを表してい
る。すなわち、寄生ＭＯＳトランジスタＱ１は、蓄積電
極67をゲートとし、エピタキシャル層73をソースとし、
ドレイン領域58をドレインとして構成され、寄生ＭＯＳ
トランジスタＱ２は、セルプレート74をゲートとし、エ
ピタキシャル層73をソースとし、埋込み層72をドレイン
として構成されており、寄生ＭＯＳトランジスタＱ１の
チャネル長は寄生ＭＯＳトランジスタＱ２のチャネル長
に比べて構造上短くなっている。
第９図(b) にはその等価回路が示され、さらに第９図
(c) には(b) の回路の等価回路が示される。同図に示さ
れるように、本来のキャパシタＣ０は寄生ＭＯＳトラン
ジスタＱ１およびＱ２のゲート間に形成される。寄生Ｍ
ＯＳトランジスタＱ１およびＱ２は、それぞれ等価的に
ダイオードＤ１およびＤ２に置き換えられ、しかも両ダ
イオードは互いに対向接続されているので、両ダイオー
ドの耐圧が充分であれば、寄生ＭＯＳトランジスタがデ
プレッション型にならない限り問題はない。また、寄生
ＭＯＳトランジスタＱ２は構造的に充分に長チャネルで
あるので、問題とはならない。
(c) には(b) の回路の等価回路が示される。同図に示さ
れるように、本来のキャパシタＣ０は寄生ＭＯＳトラン
ジスタＱ１およびＱ２のゲート間に形成される。寄生Ｍ
ＯＳトランジスタＱ１およびＱ２は、それぞれ等価的に
ダイオードＤ１およびＤ２に置き換えられ、しかも両ダ
イオードは互いに対向接続されているので、両ダイオー
ドの耐圧が充分であれば、寄生ＭＯＳトランジスタがデ
プレッション型にならない限り問題はない。また、寄生
ＭＯＳトランジスタＱ２は構造的に充分に長チャネルで
あるので、問題とはならない。
しかしながら、寄生ＭＯＳトランジスタＱ１は相対的に
短チャネルであるので、そのソース・ドレイン間にパン
チスルー電流が流れ易く、特にセルに「０」を書込んで
ダイオードＤ１が逆バイアスされた時はダイオードＤ１
に逆方向リークが生じ、メモリとしての保持特性が劣化
して、セルとしての信頼度が低下するという問題が生じ
る。
短チャネルであるので、そのソース・ドレイン間にパン
チスルー電流が流れ易く、特にセルに「０」を書込んで
ダイオードＤ１が逆バイアスされた時はダイオードＤ１
に逆方向リークが生じ、メモリとしての保持特性が劣化
して、セルとしての信頼度が低下するという問題が生じ
る。
これに対処するために、仮に寄生ＭＯＳトランジスタＱ
１のチャネル長を長くした場合には、ダイオードＤ１の
逆耐圧は良好となり、逆方向リークは防止することがで
きる。しかしながらその一方では、寄生ＭＯＳトランジ
スタＱ２のチャネル長が相対的に短くなるので、蓄積電
極67の部分とセルプレート74の部分との対向面積が減少
し、それによって蓄積容量（Ｃ０の容量）が犠牲にな
り、好ましくない。
１のチャネル長を長くした場合には、ダイオードＤ１の
逆耐圧は良好となり、逆方向リークは防止することがで
きる。しかしながらその一方では、寄生ＭＯＳトランジ
スタＱ２のチャネル長が相対的に短くなるので、蓄積電
極67の部分とセルプレート74の部分との対向面積が減少
し、それによって蓄積容量（Ｃ０の容量）が犠牲にな
り、好ましくない。
本発明の主な目的は、上述した従来技術における問題点
に鑑み、セル内に生じる寄生ＭＯＳトランジスタにおけ
るパンチスルー電流の発生を防止してメモセルデータの
リークを防止し、メモリとしての保持特性を高めること
ができるＤＲＡＭ装置を提供することにある。
に鑑み、セル内に生じる寄生ＭＯＳトランジスタにおけ
るパンチスルー電流の発生を防止してメモセルデータの
リークを防止し、メモリとしての保持特性を高めること
ができるＤＲＡＭ装置を提供することにある。
本発明の他の目的は、従来のＤＩＥＴセルにおけるセル
プレートの電位に自由度を与え、キャパシタの印加電圧
を低減して該キャパシタの寿命低下を防止することにあ
る。
プレートの電位に自由度を与え、キャパシタの印加電圧
を低減して該キャパシタの寿命低下を防止することにあ
る。
上述した従来技術における問題点は、一導電型の半導体
基板と、該半導体基板に形成された逆導電型の埋込み層
層と、該埋込み層を有する該半導体基板面上に形成され
た一導電型の半導体層と、該半導体層を貫通して該埋込
み層に達するように形成されたトレンチの内部に絶縁層
を介して形成されたキャパシタと、該半導体層に形成さ
れた逆導電型のソース領域およびドレイン領域を有し、
該キャパシタシに対し電荷の充放電のスイッチングを行
うＭＩＳトランジスタとを具備し、該キャパシタは、該
絶縁層の上端部が残るように覆って被膜状に形成され該
埋込み層を介して所定のバイアス電圧が印加されるよう
に該埋込み層にオーミックに接続された逆導電型の第１
の導電層と、該第１導電層を有する該トレンチの内面全
域に被膜状に形成された誘電体層と該誘電体層を有する
トレンチ内に埋込み形成され該ＭＩＳトランジスタのソ
ース領域またはドレイン領域のいずれか一方の領域にオ
ーミックに接続された逆導電型の第２の導電層と、を有
し、該第２の導電層にオーミックに接続された該一方の
領域の下部領域であってかつ該絶縁層の近傍の領域にお
ける不純物濃度は該ＭＩＳトランジスタのチャネル領域
における不純物濃度よりも高く設定されている、ＤＲＡ
Ｍ装置を提供することにより、解決される。
基板と、該半導体基板に形成された逆導電型の埋込み層
層と、該埋込み層を有する該半導体基板面上に形成され
た一導電型の半導体層と、該半導体層を貫通して該埋込
み層に達するように形成されたトレンチの内部に絶縁層
を介して形成されたキャパシタと、該半導体層に形成さ
れた逆導電型のソース領域およびドレイン領域を有し、
該キャパシタシに対し電荷の充放電のスイッチングを行
うＭＩＳトランジスタとを具備し、該キャパシタは、該
絶縁層の上端部が残るように覆って被膜状に形成され該
埋込み層を介して所定のバイアス電圧が印加されるよう
に該埋込み層にオーミックに接続された逆導電型の第１
の導電層と、該第１導電層を有する該トレンチの内面全
域に被膜状に形成された誘電体層と該誘電体層を有する
トレンチ内に埋込み形成され該ＭＩＳトランジスタのソ
ース領域またはドレイン領域のいずれか一方の領域にオ
ーミックに接続された逆導電型の第２の導電層と、を有
し、該第２の導電層にオーミックに接続された該一方の
領域の下部領域であってかつ該絶縁層の近傍の領域にお
ける不純物濃度は該ＭＩＳトランジスタのチャネル領域
における不純物濃度よりも高く設定されている、ＤＲＡ
Ｍ装置を提供することにより、解決される。
今仮に、一導電型をｐ型、逆導電型をｎ型とする。上述
した構成によれば、ｐ型の半導体層とｎ型の第２の導電
層と該第２の導電層にオーミックに接続されたｎ他の一
方の領域とから第１の寄生ＭＯＳトランジスタが形成さ
れ、半導体層とｎ型の第１の導電層と該第１の導電層に
オーミックに接続されたｎ型の埋込み層とから第２の寄
生ＭＯＳトランジスタが形成される。この第１および第
２の寄生ＭＯＳトランジスタは、それぞれ等価的にダイ
オードに置き換えられ、しかも両ダイオードは互いに対
向接続された形となっている。また、トレンチの深さ方
向における第１の導電層の長さ（寄生ＭＯＳトランジス
タのゲート長に相当）は第２の導電層のそれよりも長
い。つまり、第２の導電層を含む第１の寄生ＭＯＳトラ
ンジスタは相対的に短チャネルとなるので、そのソース
およびドレイン間にはパンチスルー電流が流れ易く、特
に該一方の領域に低論理レベルの電圧が印加されている
場合、すなわち「０」が書込まれて当該ダイオードが逆
バイアスされた時は、該ダイオードに逆方向リークが生
じる場合もあり得る。
した構成によれば、ｐ型の半導体層とｎ型の第２の導電
層と該第２の導電層にオーミックに接続されたｎ他の一
方の領域とから第１の寄生ＭＯＳトランジスタが形成さ
れ、半導体層とｎ型の第１の導電層と該第１の導電層に
オーミックに接続されたｎ型の埋込み層とから第２の寄
生ＭＯＳトランジスタが形成される。この第１および第
２の寄生ＭＯＳトランジスタは、それぞれ等価的にダイ
オードに置き換えられ、しかも両ダイオードは互いに対
向接続された形となっている。また、トレンチの深さ方
向における第１の導電層の長さ（寄生ＭＯＳトランジス
タのゲート長に相当）は第２の導電層のそれよりも長
い。つまり、第２の導電層を含む第１の寄生ＭＯＳトラ
ンジスタは相対的に短チャネルとなるので、そのソース
およびドレイン間にはパンチスルー電流が流れ易く、特
に該一方の領域に低論理レベルの電圧が印加されている
場合、すなわち「０」が書込まれて当該ダイオードが逆
バイアスされた時は、該ダイオードに逆方向リークが生
じる場合もあり得る。
しかしながら、第１の寄生ＭＯＳトランジスタのチャネ
ル近傍の不純物（ｐ型）の濃度は本来のＭＯＳトランジ
スタのチャネル領域の不純物（ｐ型）の濃度よりも高く
設定おり、これによって、問題となる第１の寄生ＭＯＳ
トランジスタのチャネル近傍においては高濃度のｐｎ接
合領域が形成される。すなわち、高いポテンシャル・バ
リヤが形成されるので、キャリヤ（この場合には電子）
の移動が妨げられ、パンチスルー電流が流れ難い状態と
なる。従って、メモリセルデータのリークが防止され、
メモリとしての保持特性が高まる。
ル近傍の不純物（ｐ型）の濃度は本来のＭＯＳトランジ
スタのチャネル領域の不純物（ｐ型）の濃度よりも高く
設定おり、これによって、問題となる第１の寄生ＭＯＳ
トランジスタのチャネル近傍においては高濃度のｐｎ接
合領域が形成される。すなわち、高いポテンシャル・バ
リヤが形成されるので、キャリヤ（この場合には電子）
の移動が妨げられ、パンチスルー電流が流れ難い状態と
なる。従って、メモリセルデータのリークが防止され、
メモリとしての保持特性が高まる。
また、基板とは電気的に絶縁された埋込み層を介して第
１の導電層（セルプレートに相当）にバイアス電圧を任
意に印加することができるので、セルプレート電位の自
由度が高まる。さらに、このセルプレート電位を適宜設
定することにより、キャパシタの印加電圧を低減して該
キャパシタの寿命低下を防止することが可能となる。
１の導電層（セルプレートに相当）にバイアス電圧を任
意に印加することができるので、セルプレート電位の自
由度が高まる。さらに、このセルプレート電位を適宜設
定することにより、キャパシタの印加電圧を低減して該
キャパシタの寿命低下を防止することが可能となる。
第１図には本発明の一実施例としてのＤＩＥＴセルの構
造が断面的に示される。
造が断面的に示される。
第１図において、 １はｐ型Siからなる半導体基板、 ２は1019cm-3〜1020cm-3程度の不純物濃度を有するｎ＋
型埋込み層、 ３はｐ−型Siのエピタキシャル層、 ４はセル領域を画定するための SiO２からなるフィール
ド絶縁層、 ５はフィールド領域を含んで形成され底部が埋込み層２
内に達するトレンチ（溝）、 ６はトレンチ側面に形成された厚さ800 〜1000Å程度の
SiO２からなる絶縁層、 ７は厚さ1000Å程度で1019cm-3程度の不純物濃度を有す
るｎ＋型ポリSiからなるキャパシタの対向電極（セルプ
レート）、 ８は厚さ150 Å程度のSi３Ｎ４等からなるキャパシタの
誘電体層、 ９は1019cm-3程度の不純物濃度を有するｎ＋型ポリSiか
らなるキャパシタの蓄積電極、 を示す。
型埋込み層、 ３はｐ−型Siのエピタキシャル層、 ４はセル領域を画定するための SiO２からなるフィール
ド絶縁層、 ５はフィールド領域を含んで形成され底部が埋込み層２
内に達するトレンチ（溝）、 ６はトレンチ側面に形成された厚さ800 〜1000Å程度の
SiO２からなる絶縁層、 ７は厚さ1000Å程度で1019cm-3程度の不純物濃度を有す
るｎ＋型ポリSiからなるキャパシタの対向電極（セルプ
レート）、 ８は厚さ150 Å程度のSi３Ｎ４等からなるキャパシタの
誘電体層、 ９は1019cm-3程度の不純物濃度を有するｎ＋型ポリSiか
らなるキャパシタの蓄積電極、 を示す。
絶縁層６によって側面が画定されたトレンチ５の底部が
埋込み層２にオーミックに接する対向電極（セルプレー
ト）７と、該セルプレートを有するトレンチ５の内面に
形成された誘電体層８と、蓄積電極９とによりメモリセ
ルのキャパシタが構成される。さらに、 10は濃度分布のピークで1017cm-3程度の不純物濃度を有
するｐ＋型ボロン(B) からなる高濃度領域、 11は SiO２からなるゲート絶縁層、 12A はチタンシリサイド（TiSi２）等からなる自己セル
のワード線（ゲート電極）、 12B は同じく隣接セルのワード線、 13は厚さ1000Å程度の SiO２からなる絶縁層、 14A および14B はそれぞれ1019cm-3程度の不純物濃度を
有するｎ＋型のソース領域およびドレイン領域、 14C はソース領域およびドレイン領域と同時に形成され
るｎ＋型領域、 を示す。
埋込み層２にオーミックに接する対向電極（セルプレー
ト）７と、該セルプレートを有するトレンチ５の内面に
形成された誘電体層８と、蓄積電極９とによりメモリセ
ルのキャパシタが構成される。さらに、 10は濃度分布のピークで1017cm-3程度の不純物濃度を有
するｐ＋型ボロン(B) からなる高濃度領域、 11は SiO２からなるゲート絶縁層、 12A はチタンシリサイド（TiSi２）等からなる自己セル
のワード線（ゲート電極）、 12B は同じく隣接セルのワード線、 13は厚さ1000Å程度の SiO２からなる絶縁層、 14A および14B はそれぞれ1019cm-3程度の不純物濃度を
有するｎ＋型のソース領域およびドレイン領域、 14C はソース領域およびドレイン領域と同時に形成され
るｎ＋型領域、 を示す。
エピタキシャル層３と、ゲート絶縁層11と、ワード線
（ゲート電極）12A と、ソース領域14A およびドレイン
領域14B とによりメモリセルのＭＯＳトランジスタが構
成される。さらに、 15A はｎ型不純物がドープされた例えばTiSi２からなる
導電層、 15B は同じくTiSi２からなり、トランジスタのドレイン
領域14B とキャパシタの蓄積電極９を電気的に接続する
導電層、 を示す。
（ゲート電極）12A と、ソース領域14A およびドレイン
領域14B とによりメモリセルのＭＯＳトランジスタが構
成される。さらに、 15A はｎ型不純物がドープされた例えばTiSi２からなる
導電層、 15B は同じくTiSi２からなり、トランジスタのドレイン
領域14B とキャパシタの蓄積電極９を電気的に接続する
導電層、 を示す。
この導電層15B により、キャパシタとトランジスタが接
続されてＤＲＡＭセルが構成される。さらに、 16は厚さ8000Å程度の SiO２からなる層間絶縁層、 17は配線用コンタクト窓、 18はソース領域14A にコンタクト窓17および導電層15A
を介してコンタクトし、層間絶縁層16上にワード線12A
、12B と直交する方向に延びるアルミニウム（A1）等
のビット線、 を示す。
続されてＤＲＡＭセルが構成される。さらに、 16は厚さ8000Å程度の SiO２からなる層間絶縁層、 17は配線用コンタクト窓、 18はソース領域14A にコンタクト窓17および導電層15A
を介してコンタクトし、層間絶縁層16上にワード線12A
、12B と直交する方向に延びるアルミニウム（A1）等
のビット線、 を示す。
第１図のセルの特徴は、ｐ＋型領域10がドレイン領域14
B の下部において絶縁層６に接して形成されていること
である。以下、この構成上の特徴によるセルの効果につ
いて第２図、第３図を参照しながら説明する。
B の下部において絶縁層６に接して形成されていること
である。以下、この構成上の特徴によるセルの効果につ
いて第２図、第３図を参照しながら説明する。
第２図(a) および(b) は第１図のセルに対するシミュレ
ーションを説明するための図で、(a) は主要部のモデル
構造図、(b) は等価回路図、を示す。本発明者は、シミ
ュレーションを実施するに際し、 メモリ容量を４Ｍビット〜16Ｍビットとし、 基板バイアスを−３Ｖとし、 セルプレート電位すなわち埋込み層２の電位を2.25Ｖと
し、該埋込み層の条件としては、砒素(As)、ドーズ量５
×1019cm-3とし、 セル書込み電圧すなわちドレイン領域14B に印加する電
圧を０〜４Ｖ、特に寄生ＭＯＳトランジスタＱ１の逆リ
ークが生じる最も厳しい条件である０Ｖとし、該ドレイ
ン領域の条件としては、砒素(As)、ドーズ量４×1015cm
-3、加速電圧70KeV 、900 ℃のＮ２ガスで120 分、の条
件で行なった。
ーションを説明するための図で、(a) は主要部のモデル
構造図、(b) は等価回路図、を示す。本発明者は、シミ
ュレーションを実施するに際し、 メモリ容量を４Ｍビット〜16Ｍビットとし、 基板バイアスを−３Ｖとし、 セルプレート電位すなわち埋込み層２の電位を2.25Ｖと
し、該埋込み層の条件としては、砒素(As)、ドーズ量５
×1019cm-3とし、 セル書込み電圧すなわちドレイン領域14B に印加する電
圧を０〜４Ｖ、特に寄生ＭＯＳトランジスタＱ１の逆リ
ークが生じる最も厳しい条件である０Ｖとし、該ドレイ
ン領域の条件としては、砒素(As)、ドーズ量４×1015cm
-3、加速電圧70KeV 、900 ℃のＮ２ガスで120 分、の条
件で行なった。
第３図(a) および(b) はそのシミュレーション結果によ
る電位分布を示すもので、(a) は第１図のセルの場合、
(b) は従来形（第８図）セルの場合であって、比較のた
めに示したものである。図中、ハッチングで示される部
分は−３Ｖの領域を表わしている。
る電位分布を示すもので、(a) は第１図のセルの場合、
(b) は従来形（第８図）セルの場合であって、比較のた
めに示したものである。図中、ハッチングで示される部
分は−３Ｖの領域を表わしている。
(b) の場合には、分布図の右上の部分、すなわち寄生Ｍ
ＯＳトランジスタＱ１のチャネル近傍の部分は＋１Ｖの
領域となっており、それ故、キャリヤ（電子）は移動し
易く、パンチスルー電流が流れる可能性は高くなる。こ
れに対し、(a) の場合には、深さ１μｍの近傍に前述の
高濃度のｐ＋型領域が形成されているため、寄生ＭＯＳ
トランジスタＱ１のチャネル近傍の部分にまで該−３Ｖ
の領域が延びている。これによって、電子の移動が妨げ
られるので、パンチスルー電流の可能性はほとんど皆無
となる。従って、セルデータのリークが防止され得るの
で、メモリとしての保持特性は高まる。
ＯＳトランジスタＱ１のチャネル近傍の部分は＋１Ｖの
領域となっており、それ故、キャリヤ（電子）は移動し
易く、パンチスルー電流が流れる可能性は高くなる。こ
れに対し、(a) の場合には、深さ１μｍの近傍に前述の
高濃度のｐ＋型領域が形成されているため、寄生ＭＯＳ
トランジスタＱ１のチャネル近傍の部分にまで該−３Ｖ
の領域が延びている。これによって、電子の移動が妨げ
られるので、パンチスルー電流の可能性はほとんど皆無
となる。従って、セルデータのリークが防止され得るの
で、メモリとしての保持特性は高まる。
また、基板（基板バイアス；−３Ｖ）とは電気的に絶縁
された埋込み層２を介して対向電極（セルプレート）７
にバイアス電圧（2.25V ）を任意に印加することができ
るので、セルプレート電位の自由度が高まる。この場
合、セル書込み電圧が０〜４Ｖであるので、キャパシタ
の印加電圧は最大でも2.25V となり、誘電体層８の損傷
の可能性は激減する。これは、キャパシタの信頼度が高
まることを意味する。
された埋込み層２を介して対向電極（セルプレート）７
にバイアス電圧（2.25V ）を任意に印加することができ
るので、セルプレート電位の自由度が高まる。この場
合、セル書込み電圧が０〜４Ｖであるので、キャパシタ
の印加電圧は最大でも2.25V となり、誘電体層８の損傷
の可能性は激減する。これは、キャパシタの信頼度が高
まることを意味する。
次に、上記実施例によるＤＩＥＴセルの製造方法を、第
４図(a) 〜(h) に示す製造工程図を参照しながら説明す
る。
４図(a) 〜(h) に示す製造工程図を参照しながら説明す
る。
（第４図(a) 参照） まず通常の方法に従い、１Ωcm程度の比抵抗を有するｐ
型Siの半導体基板１面にマスクパターン（図示せず）を
用いて選択的に1016cm-2程度の高ドーズ量でAsをイオン
注入し、活性化処理を行なってｎ＋型埋込み層２を形成
する。
型Siの半導体基板１面にマスクパターン（図示せず）を
用いて選択的に1016cm-2程度の高ドーズ量でAsをイオン
注入し、活性化処理を行なってｎ＋型埋込み層２を形成
する。
（第２図(b) 参照） 次いで上記基板上に10Ωcm程度の比抵抗を有する厚さ２
〜３μｍ程度のｐ−型Siのエピタキシャル層３を形成
し、次いで素子形成領域上に選択酸化用の耐酸化膜し
て、例えばSi３Ｎ４層（またはSi３Ｎ４とSiＯ２との複
合層）21を形成し、これをマスクにしてエピタキシャル
層３の表面を酸化し、厚さ4000Åのフィールド絶縁層４
を形成する。
〜３μｍ程度のｐ−型Siのエピタキシャル層３を形成
し、次いで素子形成領域上に選択酸化用の耐酸化膜し
て、例えばSi３Ｎ４層（またはSi３Ｎ４とSiＯ２との複
合層）21を形成し、これをマスクにしてエピタキシャル
層３の表面を酸化し、厚さ4000Åのフィールド絶縁層４
を形成する。
（第４図(c) 参照） 次いで通常のリゾグラフィと反応性イオン・エッチング
（ＲＩＥ）を用いて、フィールド絶縁層４の一部を含め
て耐酸化領域に底部が埋込み層２内に達する深さのトレ
ンチ５を形成する。
（ＲＩＥ）を用いて、フィールド絶縁層４の一部を含め
て耐酸化領域に底部が埋込み層２内に達する深さのトレ
ンチ５を形成する。
次いで熱酸化を行なってトレンチ５の内面に例えば厚さ
800 Å程度のキャパシタ画定隔離用のSiＯ２絶縁層６を
形成する。この厚さは特に制約はないが、余り厚過ぎる
とトレンチの実効寸法が小さくなるので、1000Å以下が
望ましい。
800 Å程度のキャパシタ画定隔離用のSiＯ２絶縁層６を
形成する。この厚さは特に制約はないが、余り厚過ぎる
とトレンチの実効寸法が小さくなるので、1000Å以下が
望ましい。
ついでＲＩＥ処理によりトレンチ５の底部の絶縁層６を
選択的に除去し、この部分に埋込み層２面を露出させ
る。
選択的に除去し、この部分に埋込み層２面を露出させ
る。
（第４図(d) 参照） 次いで、トレンチ６の内面を含む基板面全面に化学気相
成長（ＣＶＤ）法を用いて厚さ1000Å程度のｎ＋型ポリ
Si層を形成し、ＰＩＥ処理により基板面上の該ｎ＋型ポ
リSi層を除去し、トレンチ５の側壁面にｎ＋型ポリSiか
らなる対向電極（セルプレート）７を残留形成する。そ
してこの後、若干の溶液エッチングまたはプラズマエッ
チングを行なってトレンチ５の開口部付近のポリSi層を
除去し、対向電極（セルプレート）７の上端部をトレン
チ５の開口面より奥へ例えば１μｍ程度後退させる。こ
れは、キャパシタ耐圧の向上に有利なためである。
成長（ＣＶＤ）法を用いて厚さ1000Å程度のｎ＋型ポリ
Si層を形成し、ＰＩＥ処理により基板面上の該ｎ＋型ポ
リSi層を除去し、トレンチ５の側壁面にｎ＋型ポリSiか
らなる対向電極（セルプレート）７を残留形成する。そ
してこの後、若干の溶液エッチングまたはプラズマエッ
チングを行なってトレンチ５の開口部付近のポリSi層を
除去し、対向電極（セルプレート）７の上端部をトレン
チ５の開口面より奥へ例えば１μｍ程度後退させる。こ
れは、キャパシタ耐圧の向上に有利なためである。
なお、上記エッチング処理を完了した時点で、トレンチ
５底部の埋込み層２の露出面上にｎ＋型ポリSi層が残留
しても差し支えない。
５底部の埋込み層２の露出面上にｎ＋型ポリSi層が残留
しても差し支えない。
ここで、ｎ＋型埋込み層２に下部が接し電気的に接続さ
れたｎ＋型ポリSiの対向電極（セルプレート）７が形成
される。
れたｎ＋型ポリSiの対向電極（セルプレート）７が形成
される。
（第４図(e) 参照） 次いで対向電極７の表面を50Å程度酸化（図示せず）し
た後、トレンチ５の内面を含む基板上に例えば厚さ100
Å程度のSi３Ｎ４層からなる誘電体層８を形成する。こ
の誘電体層は、酸素雰囲気中でアニールすることにより
絶縁耐圧が向上することが知られている。
た後、トレンチ５の内面を含む基板上に例えば厚さ100
Å程度のSi３Ｎ４層からなる誘電体層８を形成する。こ
の誘電体層は、酸素雰囲気中でアニールすることにより
絶縁耐圧が向上することが知られている。
次いで、誘電体層８を有するトレンチ５内を含む基板上
に、トレンチを充分に埋める程度の厚さに、砒素または
燐を高濃度にドープしたｎ＋型ポリSi層を成長させ、次
いで異方性のエッチング処理により基板上の該ｎ＋型ポ
リSi層を除去し、トレンチ５内を誘電体層８を介して完
全に埋めるｎ＋型ポリSi層からなる蓄積電極９を形成す
る。
に、トレンチを充分に埋める程度の厚さに、砒素または
燐を高濃度にドープしたｎ＋型ポリSi層を成長させ、次
いで異方性のエッチング処理により基板上の該ｎ＋型ポ
リSi層を除去し、トレンチ５内を誘電体層８を介して完
全に埋めるｎ＋型ポリSi層からなる蓄積電極９を形成す
る。
この場合、マスク工程を用いないでトレンチ５内のみに
セルフアライメント的に蓄積電極を形成することができ
るので、トレンチ型キャパシタの占有面積は縮小され
る。
セルフアライメント的に蓄積電極を形成することができ
るので、トレンチ型キャパシタの占有面積は縮小され
る。
次いで、基板面上に表出している誘電体層８を除去し、
更に選択酸化時に用いたSi３Ｎ４層21を除去する。なお
ここで、基板面にはトランジスタを形成する活性領域と
トレンチ５に埋込まれた蓄積電極９の上面が表出する
が、前述したように対向電極の上端部はトレンチ５の開
口面から後退して形成されているので、蓄積電極９のパ
ターニングの際多少オーバーエッチングになっても対向
電極７の上端部が表出することはなく、従って、キャパ
シタ耐圧の劣化あるいはキャパシタショート障害が発生
することはない。
更に選択酸化時に用いたSi３Ｎ４層21を除去する。なお
ここで、基板面にはトランジスタを形成する活性領域と
トレンチ５に埋込まれた蓄積電極９の上面が表出する
が、前述したように対向電極の上端部はトレンチ５の開
口面から後退して形成されているので、蓄積電極９のパ
ターニングの際多少オーバーエッチングになっても対向
電極７の上端部が表出することはなく、従って、キャパ
シタ耐圧の劣化あるいはキャパシタショート障害が発生
することはない。
（第４図(f) 参照） 次いで、マスクパターン（図示せず）を用いて選択的
に、すなわちトレンチ型キャパシタとフィールド絶縁層
４の部分を除く基板面全面に、深さ0.9 μｍ近傍の領域
が最高濃度となるように、４×1012cm-2程度の高ドーズ
量で砒素(B) をイオン注入（加速電圧300KeV）し、活性
化処理を行なってｐ＋型領域10を形成する。
に、すなわちトレンチ型キャパシタとフィールド絶縁層
４の部分を除く基板面全面に、深さ0.9 μｍ近傍の領域
が最高濃度となるように、４×1012cm-2程度の高ドーズ
量で砒素(B) をイオン注入（加速電圧300KeV）し、活性
化処理を行なってｐ＋型領域10を形成する。
（第４図(g) 参照） 次いで、通常のＭＯＳトランジスタの形成方法に従いエ
ピタキシャル層３の表面を酸化し、メモリセルのＭＯＳ
トランジスタおよび周辺回路のＭＯＳトランジスタのゲ
ート絶縁層として例えば厚さ220 Å程度のSiＯ２からな
る絶縁層11を形成する。この際900 ℃程度の低温で酸化
を行うと、蓄積電極９の表面のゲート絶縁層11は600 Å
程度の厚さになる。
ピタキシャル層３の表面を酸化し、メモリセルのＭＯＳ
トランジスタおよび周辺回路のＭＯＳトランジスタのゲ
ート絶縁層として例えば厚さ220 Å程度のSiＯ２からな
る絶縁層11を形成する。この際900 ℃程度の低温で酸化
を行うと、蓄積電極９の表面のゲート絶縁層11は600 Å
程度の厚さになる。
次いで、ゲート材料例えば2000Å程度の厚さのチタンシ
リサイド（TiSi２）層を被着し、パターニングを行なっ
てTiSi２からなるワード線12A 、12B 等を形成し、次い
で公知の方法により該ワード線12A 、12B 等の表面を厚
さ1000Å程度のSiＯ２からなる絶縁層13で被覆する。
リサイド（TiSi２）層を被着し、パターニングを行なっ
てTiSi２からなるワード線12A 、12B 等を形成し、次い
で公知の方法により該ワード線12A 、12B 等の表面を厚
さ1000Å程度のSiＯ２からなる絶縁層13で被覆する。
次いで、エピタキシャル層３および蓄積電極９の表面に
ワード線（ゲート電極）12A をマスクにして砒素(B) を
選択的にイオン注入してｎ＋型のソース領域14A および
ドレイン領域14B を形成する。この際トレンチ５内に埋
込まれた蓄積電極９にもｎ＋型領域14C が形成される。
ワード線（ゲート電極）12A をマスクにして砒素(B) を
選択的にイオン注入してｎ＋型のソース領域14A および
ドレイン領域14B を形成する。この際トレンチ５内に埋
込まれた蓄積電極９にもｎ＋型領域14C が形成される。
次いで、ウエットエッチング等によりソース領域14A 、
ドレイン領域14B および蓄積電極９のｎ＋型領域14C の
表面を露出させた後、該基板上に厚さ1000Å程度のチタ
ン(Ti)層をスパッタ法等により形成し、所定の熱処理を
行なって上記シリコン露出面に接する領域のTi層を選択
的にシリサイド化し、次いでシリサイド化していないTi
層を選択的にエッチング除去して、チタンシリサイドか
らなる導電層15A 、15B を形成する。この際、ドレイン
領域14B と蓄積電極９のｎ＋型領域14C は導電層15B に
より電気的に接続される。
ドレイン領域14B および蓄積電極９のｎ＋型領域14C の
表面を露出させた後、該基板上に厚さ1000Å程度のチタ
ン(Ti)層をスパッタ法等により形成し、所定の熱処理を
行なって上記シリコン露出面に接する領域のTi層を選択
的にシリサイド化し、次いでシリサイド化していないTi
層を選択的にエッチング除去して、チタンシリサイドか
らなる導電層15A 、15B を形成する。この際、ドレイン
領域14B と蓄積電極９のｎ＋型領域14C は導電層15B に
より電気的に接続される。
なお、ｎ＋型領域14C はシリコン露出面上へのポリSiの
選択成長技術によって形成してもよい。
選択成長技術によって形成してもよい。
（第４図(h) 参照） 最後に、通常の方法により、基板全面に層間絶縁層16を
被着し、ソース領域14A およびドレイン領域14B 上に配
線用のコンタクト窓17を明け、A1からなるビット線18を
形成する。
被着し、ソース領域14A およびドレイン領域14B 上に配
線用のコンタクト窓17を明け、A1からなるビット線18を
形成する。
なお、上述した実施例においては、層状にｐ＋型領域10
を設けた例について説明したが、それに限らず、例えば
第５図の他の実施例に図示されるように、ソースおよび
ドレイン領域のそれぞれの下部にｐ＋型領域10A 、10B
を設けてもよい。これは、第４図の工程(h) においてゲ
ート電極を形成した後で、ボロン（Ｂ＋）イオンを注入
することにより形成され得る。
を設けた例について説明したが、それに限らず、例えば
第５図の他の実施例に図示されるように、ソースおよび
ドレイン領域のそれぞれの下部にｐ＋型領域10A 、10B
を設けてもよい。これは、第４図の工程(h) においてゲ
ート電極を形成した後で、ボロン（Ｂ＋）イオンを注入
することにより形成され得る。
また、この場合に、ｐ＋型領域10A については必ずしも
形成する必要性はなく、少くとも絶縁層６側の領域10B
さえ形成されていればよい。
形成する必要性はなく、少くとも絶縁層６側の領域10B
さえ形成されていればよい。
なお、上述した実施例においてはｎチャネル型のセルに
ついて説明したが、それに限らず、逆のｐチャネル型の
セルについても同様に適用され得ることは明らかであろ
う。
ついて説明したが、それに限らず、逆のｐチャネル型の
セルについても同様に適用され得ることは明らかであろ
う。
以上説明したように本発明のＤＲＡＭ装置によれば、セ
ル内に生じる寄生ＭＯＳトランジスタにおけるパンチス
ルー電流の発生を防止してメモリセルデータのリークを
防止し、メモリとしての保持特性を高めることができる
と共に、従来のＤＩＥＴセルにおけるセルプレートの電
位に自由度を与え、キャパシタの印加電圧を低減して該
キャパシタの寿命低下を防止することができる。
ル内に生じる寄生ＭＯＳトランジスタにおけるパンチス
ルー電流の発生を防止してメモリセルデータのリークを
防止し、メモリとしての保持特性を高めることができる
と共に、従来のＤＩＥＴセルにおけるセルプレートの電
位に自由度を与え、キャパシタの印加電圧を低減して該
キャパシタの寿命低下を防止することができる。
第１図は本発明の一実施例としてのＤＩＥＴセルの構造
を示す断面図、 第２図(a) および(b) は第１図のセルに対するシミュレ
ーションを説明するための図で、(a) はモデル構造図、
(b) は等価回路図、 第３図(a) および(b) はそれぞれ第１図のセルの場合、
従来形（第８図）セルの場合におけるシミュレーション
結果による電位分布図、 第４図(a) 〜(h) は第１図のＤＩＥＴセルの製造工程
図、 第５図は本発明の他の実施例としてのＤＩＥＴセルの構
造を示す断面図、 第６図(a) および(b) は従来形の一例としてのトレンチ
型キャパシタを有するＤＲＡＭセルの構成を示す図で、
(a) は模式断面図、(b) は等価回路図、 第７図(a) および(b) は従来形の他の例としてのＤＩＥ
Ｔセルの構成を示す図で、(a) は模式断面図、(b) は等
価回路図、 第８図(a) および(b) は従来形のさらに他の例としての
ＤＩＥＴセルの構成を示す図で、(a) は模式断面図、
(b) は等価回路図、 第９図(a) 〜(c) は第８図のセルにおける問題点を説明
するための図で、(a) は要部断面図、(b)はセル内に生
じる寄生ＭＯＳトランジスタの等価回路図、(c) はさら
にその等価回路図、 である。 （符号の説明） １……半導体基板、２……埋込み層、３……半導体層
（エピタキシャル層）、４……フィールド絶縁層、５…
…トレンチ、６……絶縁層、７……第１の導電層（対向
電極）、８……誘電体層、９……第２の導電層（蓄積電
極）、10、10A 、10B ……ｐ＋型領域、11……ゲート絶
縁層、12A ……自己セルのワード線（ゲート電極）、12
B ……隣接セルのワード線、13……絶縁層、14A ……ソ
ース領域、14B ……ドレイン領域、14C ……ｎ＋型領
域、15A ……導電層、15B ……導電層、16……層間絶縁
層、17……コンタクト窓、18……ビット線。
を示す断面図、 第２図(a) および(b) は第１図のセルに対するシミュレ
ーションを説明するための図で、(a) はモデル構造図、
(b) は等価回路図、 第３図(a) および(b) はそれぞれ第１図のセルの場合、
従来形（第８図）セルの場合におけるシミュレーション
結果による電位分布図、 第４図(a) 〜(h) は第１図のＤＩＥＴセルの製造工程
図、 第５図は本発明の他の実施例としてのＤＩＥＴセルの構
造を示す断面図、 第６図(a) および(b) は従来形の一例としてのトレンチ
型キャパシタを有するＤＲＡＭセルの構成を示す図で、
(a) は模式断面図、(b) は等価回路図、 第７図(a) および(b) は従来形の他の例としてのＤＩＥ
Ｔセルの構成を示す図で、(a) は模式断面図、(b) は等
価回路図、 第８図(a) および(b) は従来形のさらに他の例としての
ＤＩＥＴセルの構成を示す図で、(a) は模式断面図、
(b) は等価回路図、 第９図(a) 〜(c) は第８図のセルにおける問題点を説明
するための図で、(a) は要部断面図、(b)はセル内に生
じる寄生ＭＯＳトランジスタの等価回路図、(c) はさら
にその等価回路図、 である。 （符号の説明） １……半導体基板、２……埋込み層、３……半導体層
（エピタキシャル層）、４……フィールド絶縁層、５…
…トレンチ、６……絶縁層、７……第１の導電層（対向
電極）、８……誘電体層、９……第２の導電層（蓄積電
極）、10、10A 、10B ……ｐ＋型領域、11……ゲート絶
縁層、12A ……自己セルのワード線（ゲート電極）、12
B ……隣接セルのワード線、13……絶縁層、14A ……ソ
ース領域、14B ……ドレイン領域、14C ……ｎ＋型領
域、15A ……導電層、15B ……導電層、16……層間絶縁
層、17……コンタクト窓、18……ビット線。
Claims (1)
- 【請求項１】一導電型の半導体基板(1) と、 該半導体基板面に形成された逆導電型の埋込み層(2)
と、 該埋込み層を有する該半導体基板面上に形成された一導
電型の半導体層(3) と、 該半導体層を貫通して該埋込み層に達するように形成さ
れたトレンチ(5) の内部に絶縁層(6) を介して形成され
たキャパシタと、 該半導体層に形成された逆導電型のソース領域およびド
レイン領域を有し、該キャパシタに対し電荷の充放電の
スイッチングを行うＭＩＳトランジスタとを具備し、 該キャパシタは、該絶縁層の上端部が残るように覆って
被膜状に形成され該埋込み層を介して所定のバイアス電
圧が印加されるように該埋込み層にオーミックに接続さ
れた逆導電型の第１の導電層(7) と、該第１の導電層を
有する該トレンチの内面全域に被膜状に形成された誘電
体層(8) と、該誘電体層を有するトレンチ内に埋込み形
成され該ＭＩＳトランジスタのソース領域またはドレイ
ン領域のいずれか一方の領域(14B) にオーミックに接続
された逆導電型の第２の導電層(9) と、を有し、 該第２の導電層にオーミックに接続された該一方の領域
(14B) の下部領域であってかつ該絶縁層(6) の近傍の領
域における不純物濃度は該ＭＩＳトランジスタのチャネ
ル領域における不純物濃度よりも高く設定されている、 ダイナミックランダムアクセスメモリ装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62061102A JPH0646652B2 (ja) | 1987-03-18 | 1987-03-18 | ダイナミツクランダムアクセスメモリ装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62061102A JPH0646652B2 (ja) | 1987-03-18 | 1987-03-18 | ダイナミツクランダムアクセスメモリ装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS63228664A JPS63228664A (ja) | 1988-09-22 |
| JPH0646652B2 true JPH0646652B2 (ja) | 1994-06-15 |
Family
ID=13161386
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62061102A Expired - Fee Related JPH0646652B2 (ja) | 1987-03-18 | 1987-03-18 | ダイナミツクランダムアクセスメモリ装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0646652B2 (ja) |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH02135776A (ja) * | 1988-11-17 | 1990-05-24 | Hitachi Ltd | 半導体記憶装置 |
| JP2794750B2 (ja) * | 1989-03-07 | 1998-09-10 | 日本電気株式会社 | 半導体メモリセルとその製造方法 |
| JP7032263B2 (ja) * | 2017-10-25 | 2022-03-08 | シャープ株式会社 | 細胞刺激装置、細胞培養装置及び細胞刺激方法 |
-
1987
- 1987-03-18 JP JP62061102A patent/JPH0646652B2/ja not_active Expired - Fee Related
Non-Patent Citations (1)
| Title |
|---|
| 日経マイクロデバイス１９８７年１月号（昭和６２−１−１発行第１９号）ＰＰ．５９−７３ |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS63228664A (ja) | 1988-09-22 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |