JPH0691215B2 - ダイナミツクランダムアクセスメモリ装置 - Google Patents
ダイナミツクランダムアクセスメモリ装置Info
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- JPH0691215B2 JPH0691215B2 JP62053029A JP5302987A JPH0691215B2 JP H0691215 B2 JPH0691215 B2 JP H0691215B2 JP 62053029 A JP62053029 A JP 62053029A JP 5302987 A JP5302987 A JP 5302987A JP H0691215 B2 JPH0691215 B2 JP H0691215B2
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- H10B12/00—Dynamic random access memory [DRAM] devices
- H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
- H10B12/37—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells the capacitor being at least partially in a trench in the substrate
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Description
【発明の詳細な説明】 〔概 要〕 DRAM装置であって、一導電型の半導体基板面に形成され
た逆導電型の埋込み層に達するように半導体層を貫通し
て形成されたトレンチの内部に絶縁層を介して形成され
たキャパシタと、該キャパシタへの電荷の充放電をスイ
ッチングするMISトランジスタとを具備し、該キャパシ
タを、埋込み層にオーミックに接続された第１の導電層
と、該トランジスタのソースまたはドレインのいずれか
一方の領域にオーミックに接続された第２の導電層と、
第１および第２の導電層間に介在された誘電体層とによ
り形成し、該第１の導電層と該埋込み層と該半導体層と
により構成される寄生MISトランジスタのしきい値電圧
を書込み電圧の低い方の論理レベル値と高い方の論理レ
ベル値とのレベル差の二分の一以上に説明することによ
り、メモリセルデータのリークを防止し、メモリとして
の保持特性を高めるものである。
た逆導電型の埋込み層に達するように半導体層を貫通し
て形成されたトレンチの内部に絶縁層を介して形成され
たキャパシタと、該キャパシタへの電荷の充放電をスイ
ッチングするMISトランジスタとを具備し、該キャパシ
タを、埋込み層にオーミックに接続された第１の導電層
と、該トランジスタのソースまたはドレインのいずれか
一方の領域にオーミックに接続された第２の導電層と、
第１および第２の導電層間に介在された誘電体層とによ
り形成し、該第１の導電層と該埋込み層と該半導体層と
により構成される寄生MISトランジスタのしきい値電圧
を書込み電圧の低い方の論理レベル値と高い方の論理レ
ベル値とのレベル差の二分の一以上に説明することによ
り、メモリセルデータのリークを防止し、メモリとして
の保持特性を高めるものである。
本発明は、ダイナミックランダムアクセスメモリ（以下
DRAMと称する）装置に関し、特にトレンチ型キャパシタ
を有するDRAMセルの構造に関する。
DRAMと称する）装置に関し、特にトレンチ型キャパシタ
を有するDRAMセルの構造に関する。
トレンチ型キャパシタは、キャパシタ部が立体的（溝
状）に構成されたMOS構造で、256KビットDRAMまで一般
的に用いられてきたプレーナ型セルに比べて、実効的な
キャパシタ面積を広くとることができるため、小型で大
きな蓄積容量が得られるという特徴を有している。
状）に構成されたMOS構造で、256KビットDRAMまで一般
的に用いられてきたプレーナ型セルに比べて、実効的な
キャパシタ面積を広くとることができるため、小型で大
きな蓄積容量が得られるという特徴を有している。
しかしながら、トレンチ型キャパシタは以下に説明する
問題点を有し、さらに小型で蓄積容量が大きく、高集積
化に際して電気的な障害がなく、かつ長期的に信頼度が
保証される構造が要望されている。
問題点を有し、さらに小型で蓄積容量が大きく、高集積
化に際して電気的な障害がなく、かつ長期的に信頼度が
保証される構造が要望されている。
第４図（ａ）および（ｂ）には従来形の一例としてのト
レンチ型キャパシタを有するDRAMセルの構成が示され、
（ａ）は模式断面図、（ｂ）は等価回路図を示す。
レンチ型キャパシタを有するDRAMセルの構成が示され、
（ａ）は模式断面図、（ｂ）は等価回路図を示す。
同図において、41はp-型シリコン（Si）からなる半導体
基板、42はセル領域を画定するための二酸化珪素（Si
O2）からなるフィールド絶縁層、43は蓄積電極として機
能する電子を含む反転層、54は誘電体層、45は対向電極
として機能する多結晶珪素（ポリSi）からなるセルプレ
ート、をそれぞれ示し、反転層43、誘電体層44およびセ
ルプレート45によりトレンチ型キャパシタが構成され
る。また、46はゲート絶縁層、47はポリSiからなるゲー
ト電極、48Aおよび48Bはそれぞれ高濃度（n+）の不純物
領域からなるソース領域およびドレイン領域を示す。こ
のソース領域およびドレイン領域48Aおよび48Bと、ゲー
ト電極47により金属酸化物半導体（MOS）トランジスタ
が構成される。
基板、42はセル領域を画定するための二酸化珪素（Si
O2）からなるフィールド絶縁層、43は蓄積電極として機
能する電子を含む反転層、54は誘電体層、45は対向電極
として機能する多結晶珪素（ポリSi）からなるセルプレ
ート、をそれぞれ示し、反転層43、誘電体層44およびセ
ルプレート45によりトレンチ型キャパシタが構成され
る。また、46はゲート絶縁層、47はポリSiからなるゲー
ト電極、48Aおよび48Bはそれぞれ高濃度（n+）の不純物
領域からなるソース領域およびドレイン領域を示す。こ
のソース領域およびドレイン領域48Aおよび48Bと、ゲー
ト電極47により金属酸化物半導体（MOS）トランジスタ
が構成される。
このような従来のトレンチ型セルにおいては、 第４図（ａ）に破線で示されるように、隣接セルと
近接していることに起因してそれぞれのセルの空乏層が
互いに連結し、パンチスルー状態となり、それによっ
て、キャパシタ間が電気的に結合して蓄積情報の信頼度
が損なわれる、 基板中に蓄積電極すなわち反転層43から空乏層が広
く拡がり基板中に発生した小数キャリヤを捕獲し易く、
例えばα線入射によるソフトエラーを起こし易い、 キャパシタはトレンチ内に形成されたMOS構造の反
転層43とセルプレート45間の容量を用いるため、電源電
圧すなわちセルプレート45の電圧に対して反転層43を形
成するためのしきい値電圧分だけ低い電圧までしか書込
むことができず（第４図（ｂ）の等価回路図参照）、電
源電圧の利用率が悪い、 書込みに際して論理レベルの電圧がそのままキャパ
シタのセルプレート45と反転層43の間に印加されるの
で、誘電体層44を薄くしてキャパシタ容量を一層増大さ
せた場合には、キャパシタに印加される電圧によって誘
電体層の絶縁破壊が生じ易く、そのためキャパシタの寿
命が短くなる、 という問題があった。
近接していることに起因してそれぞれのセルの空乏層が
互いに連結し、パンチスルー状態となり、それによっ
て、キャパシタ間が電気的に結合して蓄積情報の信頼度
が損なわれる、 基板中に蓄積電極すなわち反転層43から空乏層が広
く拡がり基板中に発生した小数キャリヤを捕獲し易く、
例えばα線入射によるソフトエラーを起こし易い、 キャパシタはトレンチ内に形成されたMOS構造の反
転層43とセルプレート45間の容量を用いるため、電源電
圧すなわちセルプレート45の電圧に対して反転層43を形
成するためのしきい値電圧分だけ低い電圧までしか書込
むことができず（第４図（ｂ）の等価回路図参照）、電
源電圧の利用率が悪い、 書込みに際して論理レベルの電圧がそのままキャパ
シタのセルプレート45と反転層43の間に印加されるの
で、誘電体層44を薄くしてキャパシタ容量を一層増大さ
せた場合には、キャパシタに印加される電圧によって誘
電体層の絶縁破壊が生じ易く、そのためキャパシタの寿
命が短くなる、 という問題があった。
上述した問題点に対処するための一つのアプローチとし
て、例えば1986年のIEDMにおいて、DIET（Dielectrical
ly Encapsulated Trench）セルが提案されている（引用
文献;M.Taguchi et.al. “Dielectrically Encapsulate
d Trench Capacitor Cell" IEEE, IEDM Digest of Tech
nical Papers,PP136〜139,1986.）。
て、例えば1986年のIEDMにおいて、DIET（Dielectrical
ly Encapsulated Trench）セルが提案されている（引用
文献;M.Taguchi et.al. “Dielectrically Encapsulate
d Trench Capacitor Cell" IEEE, IEDM Digest of Tech
nical Papers,PP136〜139,1986.）。
第５図（ａ）および（ｂ）にはDIETセルの一例が示さ
れ、（ａ）は模式断面図、（ｂ）は等価回路図を示す。
れ、（ａ）は模式断面図、（ｂ）は等価回路図を示す。
同図において、46、47、48Aおよび48Bは第４図に示され
る要素と同一のものを示し、51はp-型Siからなる半導体
基板、52はフィールド絶縁層、53はトレンチ、54はトレ
ンチ内の側壁に形成された絶縁層、55は該絶縁層を覆っ
て形成された対向電極として機能する。p+型ポリSiから
なる導電層（セルプレート）、56は誘電体層、57は蓄積
電極として機能する。n+型ポリSiからなる導電層、58は
ドレイン領域48Bと導電層57を接続するための導電層、
をそれぞれ示す。
る要素と同一のものを示し、51はp-型Siからなる半導体
基板、52はフィールド絶縁層、53はトレンチ、54はトレ
ンチ内の側壁に形成された絶縁層、55は該絶縁層を覆っ
て形成された対向電極として機能する。p+型ポリSiから
なる導電層（セルプレート）、56は誘電体層、57は蓄積
電極として機能する。n+型ポリSiからなる導電層、58は
ドレイン領域48Bと導電層57を接続するための導電層、
をそれぞれ示す。
第５図に示されるDIETセルによれば、トレンチ内の側壁
に形成された絶縁層54によって空乏層の拡がりが抑制さ
れるので、前述したおよびの問題点を解消すること
ができる。また、DIETセルにおけるトレンチ型キャパシ
タはMOS構造を有しておらず、それ故、キャパシタの蓄
積電極57には最大電圧まで書込むことができるので、前
述のの問題点を解消することができる。
に形成された絶縁層54によって空乏層の拡がりが抑制さ
れるので、前述したおよびの問題点を解消すること
ができる。また、DIETセルにおけるトレンチ型キャパシ
タはMOS構造を有しておらず、それ故、キャパシタの蓄
積電極57には最大電圧まで書込むことができるので、前
述のの問題点を解消することができる。
しかしながら、セルプレート55は基板51と電気的に接続
されており、言い換えると、基板自体がセルプレートに
なっているので、該セルプレートの電位に自由度が無く
なるという新たな問題が生じる。また、トランジスタの
オン・オフ動作を確実にするために、基板には通常、負
のバイアス電圧（およそ−3V）が印加されている。従っ
て、蓄積電極57に最大書込み電圧（例えば4V）が印加さ
れた時はキャパシタには7Vの電圧が加わることになり、
結果として誘電体層56が損傷する可能性が増大するの
で、前述のの問題点を解消することができない。
されており、言い換えると、基板自体がセルプレートに
なっているので、該セルプレートの電位に自由度が無く
なるという新たな問題が生じる。また、トランジスタの
オン・オフ動作を確実にするために、基板には通常、負
のバイアス電圧（およそ−3V）が印加されている。従っ
て、蓄積電極57に最大書込み電圧（例えば4V）が印加さ
れた時はキャパシタには7Vの電圧が加わることになり、
結果として誘電体層56が損傷する可能性が増大するの
で、前述のの問題点を解消することができない。
第５図のDIETセルが提起する問題点を解決するためのア
プローチとして、本発明者は、第６図（ａ）および
（ｂ）に示されるようなDIETセルを提案した（特願昭61
−50309号）。
プローチとして、本発明者は、第６図（ａ）および
（ｂ）に示されるようなDIETセルを提案した（特願昭61
−50309号）。
同図に示されるセルが第５図のセルト構成上異なる点
は、p-型Siからなる半導体基板51の代わりに、ｐ型Siの
半導体基板61にn+型埋込み層62が形成され、さらに該埋
込み層を有する基板面上にp-型Siからなるエピタキシャ
ル層63が形成されていること、p+型ポリSiからなる導電
層（セルプレート）55の代わりに、n+型ポリSiからなる
導電層（セルプレート）64が設けられていること、およ
びトレンチの先端すなわちセルプレート64が埋込み層62
内に留まっていること、である。従って、セルプレート
64は基板61とは電気的に絶縁されるので、基板電位に関
係なくセルプレート電位を任意に設定することができ
る。また、蓄積電極57への書込み電圧が低レベル値で0
V、高レベル値で4Vである場合に、セルプレート電位を
上記低レベル値と高レベル値の和の半分である2Vに設定
することにより、キャパシタに加わる電圧を最大2Vに抑
制することができ、これによって誘電体層56の絶縁破壊
を防止することができる。
は、p-型Siからなる半導体基板51の代わりに、ｐ型Siの
半導体基板61にn+型埋込み層62が形成され、さらに該埋
込み層を有する基板面上にp-型Siからなるエピタキシャ
ル層63が形成されていること、p+型ポリSiからなる導電
層（セルプレート）55の代わりに、n+型ポリSiからなる
導電層（セルプレート）64が設けられていること、およ
びトレンチの先端すなわちセルプレート64が埋込み層62
内に留まっていること、である。従って、セルプレート
64は基板61とは電気的に絶縁されるので、基板電位に関
係なくセルプレート電位を任意に設定することができ
る。また、蓄積電極57への書込み電圧が低レベル値で0
V、高レベル値で4Vである場合に、セルプレート電位を
上記低レベル値と高レベル値の和の半分である2Vに設定
することにより、キャパシタに加わる電圧を最大2Vに抑
制することができ、これによって誘電体層56の絶縁破壊
を防止することができる。
第６図に示されるDIETセルによれば、キャパシタへの印
加電圧は低減され得るが、新たな問題が生じる。以下、
第７図（ａ）〜（ｃ）を参照しながらこの問題点につい
て説明する。
加電圧は低減され得るが、新たな問題が生じる。以下、
第７図（ａ）〜（ｃ）を参照しながらこの問題点につい
て説明する。
第７図（ａ）は第６図のセル内に生じる寄生MOSトラン
ジスタの等価回路図を示す。すなわち、寄生MOSトラン
ジスタQ1は、蓄積電極57をゲートとし、エピタキシャル
層63をソースとし、ドレイン領域48Bをドレインとして
構成され、寄生MOSトランジスタQ2は、セルプレート64
をゲートとし、エピタキシャル層63をソースとし、埋込
み層62をドレインとして構成されている。
ジスタの等価回路図を示す。すなわち、寄生MOSトラン
ジスタQ1は、蓄積電極57をゲートとし、エピタキシャル
層63をソースとし、ドレイン領域48Bをドレインとして
構成され、寄生MOSトランジスタQ2は、セルプレート64
をゲートとし、エピタキシャル層63をソースとし、埋込
み層62をドレインとして構成されている。
第７図（ｂ）には（ａ）の回路の等価回路が示される。
同図に示されるように、寄生MOSトランジスタQ1およびQ
2は、それぞれ等価的にダイオードD1およびD2に置き換
えられ、しかも両ダイオードは互いに対向接続されてお
り、本来のキャパシタC0は寄生MOSトランジスタQ1およ
びQ2のゲート間、すなわちダイオードD1およびD2の両ア
ノード間に形成される。この場合、両ダイオードの耐圧
が充分であれば、寄生MOSトランジスタがデプレッショ
ン型にならない限り問題はない。
同図に示されるように、寄生MOSトランジスタQ1およびQ
2は、それぞれ等価的にダイオードD1およびD2に置き換
えられ、しかも両ダイオードは互いに対向接続されてお
り、本来のキャパシタC0は寄生MOSトランジスタQ1およ
びQ2のゲート間、すなわちダイオードD1およびD2の両ア
ノード間に形成される。この場合、両ダイオードの耐圧
が充分であれば、寄生MOSトランジスタがデプレッショ
ン型にならない限り問題はない。
しかしながら、寄生MOSトランジスタQ1は寄生MOSトラン
ジスタQ2に比べて構造上相対的に短チャネルであるので
逆方向耐圧はそれほど大きくなく、従って、そのソース
・ドレイン間にパンチスルー電流が流れ易く、特にセル
に「０」を書込んでダイオードD1が逆バイアスされた時
はダイオードD1に逆方向リークが生じる。従って、ダイ
オードD2のカソード側はセル書込み電位、すなわちこの
場合には0V、と同レベルになり、この時ダイオードD2の
アノード・カソード間には順方向に約2Vの電圧がかか
る。この順方向電圧が寄生MOSトランジスタQ2のしきい
値電圧（Vth'とする）より低ければ、該寄生MOSトラン
ジスタQ2はターンオンしないので問題はないが、第７図
（ｃ）に示されるようにしきい値電圧Vth'が順方向電圧
（2V）より低い場合には、寄生MOSトランジスタQ2はタ
ーンオンするので、同図（ｂ）に矢印で示されるように
電流が流れる。この電流は上述のダイオードD1の逆方向
リーク電流を助長する方向に働く。これによってダイオ
ードD1およびD2の両アノード間が短絡状態となるので、
キャパシタC0の蓄積電荷はリークし、メモリとしての保
持特性が劣化するという問題が生じる。
ジスタQ2に比べて構造上相対的に短チャネルであるので
逆方向耐圧はそれほど大きくなく、従って、そのソース
・ドレイン間にパンチスルー電流が流れ易く、特にセル
に「０」を書込んでダイオードD1が逆バイアスされた時
はダイオードD1に逆方向リークが生じる。従って、ダイ
オードD2のカソード側はセル書込み電位、すなわちこの
場合には0V、と同レベルになり、この時ダイオードD2の
アノード・カソード間には順方向に約2Vの電圧がかか
る。この順方向電圧が寄生MOSトランジスタQ2のしきい
値電圧（Vth'とする）より低ければ、該寄生MOSトラン
ジスタQ2はターンオンしないので問題はないが、第７図
（ｃ）に示されるようにしきい値電圧Vth'が順方向電圧
（2V）より低い場合には、寄生MOSトランジスタQ2はタ
ーンオンするので、同図（ｂ）に矢印で示されるように
電流が流れる。この電流は上述のダイオードD1の逆方向
リーク電流を助長する方向に働く。これによってダイオ
ードD1およびD2の両アノード間が短絡状態となるので、
キャパシタC0の蓄積電荷はリークし、メモリとしての保
持特性が劣化するという問題が生じる。
本発明の主な目的は、上述した従来技術における問題点
に鑑み、メモリセルデータのリークを防止してメモリと
しての保持特性を高め、ひいてはメモリセルの信頼度を
高めることができるDRAM装置を提供することにある。
に鑑み、メモリセルデータのリークを防止してメモリと
しての保持特性を高め、ひいてはメモリセルの信頼度を
高めることができるDRAM装置を提供することにある。
本発明の他の目的は、従来のDIETセルにおけるセルプレ
ートの電位に自由度を与え、キャパシタの印加電圧を低
減して該キャパシタの寿命低下を防止することにある。
ートの電位に自由度を与え、キャパシタの印加電圧を低
減して該キャパシタの寿命低下を防止することにある。
上述した従来技術における問題点は、一導電型の半導体
基板と、該半導体基板面に形成された逆導電型の埋込み
層と、該埋込み層を有する該半導体基板面上に形成され
た一導電型の半導体層と、該半導体層を貫通して該埋込
み層に達するように形成されたトレンチの内部に絶縁層
を介して形成されたキャパシタと、該半導体層に形成さ
れ該キャパシタに対し電荷の充放電のスイッチングを行
うMISトランジスタとを具備し、該キャパシタは、該絶
縁層を覆って被膜状に形成され該埋込み層を介して書込
み電圧の低い方の論理レベル値と高い方の論理レベル値
とのレベル和の二分の一のバイアス電圧が印加されるよ
うに該埋込み層にオーミックに接続された逆導電型の第
１の導電層と、該第１の導電層を有する該トレンチの内
面全域に被膜状に形成された誘電体層と、該誘電体層を
有するトレンチ内に埋込み形成され該MISトランジスタ
のソースまたはドレインのいずれか一方の領域にオーミ
ックに接続された逆導電型の第２の導電層と、を有し、
該第１の導電層と該埋込み層と該半導体層とにより構成
される寄生MISトランジスタのしきい値電圧が書込み電
圧の低い方の論理レベル値と高い方の論理レベル値との
レベル差の二分の一以上に設定されている、DRAM装置を
提供することにより、解決される。
基板と、該半導体基板面に形成された逆導電型の埋込み
層と、該埋込み層を有する該半導体基板面上に形成され
た一導電型の半導体層と、該半導体層を貫通して該埋込
み層に達するように形成されたトレンチの内部に絶縁層
を介して形成されたキャパシタと、該半導体層に形成さ
れ該キャパシタに対し電荷の充放電のスイッチングを行
うMISトランジスタとを具備し、該キャパシタは、該絶
縁層を覆って被膜状に形成され該埋込み層を介して書込
み電圧の低い方の論理レベル値と高い方の論理レベル値
とのレベル和の二分の一のバイアス電圧が印加されるよ
うに該埋込み層にオーミックに接続された逆導電型の第
１の導電層と、該第１の導電層を有する該トレンチの内
面全域に被膜状に形成された誘電体層と、該誘電体層を
有するトレンチ内に埋込み形成され該MISトランジスタ
のソースまたはドレインのいずれか一方の領域にオーミ
ックに接続された逆導電型の第２の導電層と、を有し、
該第１の導電層と該埋込み層と該半導体層とにより構成
される寄生MISトランジスタのしきい値電圧が書込み電
圧の低い方の論理レベル値と高い方の論理レベル値との
レベル差の二分の一以上に設定されている、DRAM装置を
提供することにより、解決される。
今仮に、一導電型をｐ型、逆導電型をｎ型とする。上述
した構成によれば、ｐ型の半導体層とｎ型の第２の導電
層と該第２の導電層にオーミックに接続されたｎ型の一
方の領域とから第１の寄生MOSトランジスタが形成さ
れ、半導体層とｎ型の第１の導電層と該第１の導電層に
オーミックに接続されたｎ型の埋込み層とから第２の寄
生MOSトランジスタが形成される。この第１および第２
の寄生MOSトランジスタは、それぞれ等価的に第１およ
び第２のダイオードに置き換えられ、しかも両ダイオー
ドは互いに対向接続された形となっている。なお、トレ
ンチの深さ方向における第１の導電層の長さ（寄生MOS
トランジスタのゲート長に相当）は第２の導電層のそれ
よりも長い。つまり、第２の導電層を含む第１の寄生MO
Sトランジスタは相対的に短チャネルとなるので、その
ソースおよびドレイン間にはパンチスルー電流が流れ易
く、特に該一方の領域に低論理レベルの電圧が印加され
ている場合、すなわち「０」が書込まれて第１のダイオ
ードが逆バイアスされた時は、該ダイオードに逆方向リ
ークが生じる場合もあり得る。
した構成によれば、ｐ型の半導体層とｎ型の第２の導電
層と該第２の導電層にオーミックに接続されたｎ型の一
方の領域とから第１の寄生MOSトランジスタが形成さ
れ、半導体層とｎ型の第１の導電層と該第１の導電層に
オーミックに接続されたｎ型の埋込み層とから第２の寄
生MOSトランジスタが形成される。この第１および第２
の寄生MOSトランジスタは、それぞれ等価的に第１およ
び第２のダイオードに置き換えられ、しかも両ダイオー
ドは互いに対向接続された形となっている。なお、トレ
ンチの深さ方向における第１の導電層の長さ（寄生MOS
トランジスタのゲート長に相当）は第２の導電層のそれ
よりも長い。つまり、第２の導電層を含む第１の寄生MO
Sトランジスタは相対的に短チャネルとなるので、その
ソースおよびドレイン間にはパンチスルー電流が流れ易
く、特に該一方の領域に低論理レベルの電圧が印加され
ている場合、すなわち「０」が書込まれて第１のダイオ
ードが逆バイアスされた時は、該ダイオードに逆方向リ
ークが生じる場合もあり得る。
この場合、第２のダイオードのカソード側は「０」レベ
ルになり、該第２のダイオードは順方向電流が流れ得る
状態となる。
ルになり、該第２のダイオードは順方向電流が流れ得る
状態となる。
しかしながら、上述した構成によれば、該第１の導電層
と該埋込み層と該半導体層とにより構成される寄生MIS
トランジスタのしきい値電圧を所定電圧以上に設定する
ことにより該寄生MISトランジスタがターンオンしない
ようになっている。言い換えると、該所定電圧以下の範
囲内で第２のダイオードに順方向電流が流れ得ない状態
となっているので、上述の逆方向リークは防止され、そ
れ故、メモリセルデータのリークが防止され、メモリと
しての保持特性が高まる。
と該埋込み層と該半導体層とにより構成される寄生MIS
トランジスタのしきい値電圧を所定電圧以上に設定する
ことにより該寄生MISトランジスタがターンオンしない
ようになっている。言い換えると、該所定電圧以下の範
囲内で第２のダイオードに順方向電流が流れ得ない状態
となっているので、上述の逆方向リークは防止され、そ
れ故、メモリセルデータのリークが防止され、メモリと
しての保持特性が高まる。
また、基板とは電気的に絶縁された埋込み層を介して第
１の導電層（セルプレートに相当）にバイアス電圧を任
意に印加することができるので、セルプレート電位の自
由度が高まる。さらに、このセルプレート電位を適宜設
定することにより、キャパシタの印加電圧を低減して該
キャパシタの寿命低下を防止することが可能となる。
１の導電層（セルプレートに相当）にバイアス電圧を任
意に印加することができるので、セルプレート電位の自
由度が高まる。さらに、このセルプレート電位を適宜設
定することにより、キャパシタの印加電圧を低減して該
キャパシタの寿命低下を防止することが可能となる。
第１図には本発明の一実施例としてのDIETセルの構造が
断面的に示される。
断面的に示される。
第１図において、 １はｐ型Siからなる半導体基板、 ２は1019cm-3程度の不純物濃度を有するn+型埋込み層、 ３は２×1015cm-3程度の不純物濃度を有するp-型Siのエ
ピタキシャル層、 ４はセル領域を画定するためのSiO2からなるフィールド
絶縁層、 ５はフィールド領域を含んで形成され底部が埋込み層２
内に達するトレンチ（溝）、 ６はトレンチ側面に形成された厚さ800〜1000Å程度のS
iO2からなる絶縁層、 ７は５×1018cm-3程度の不純物濃度を有するp+型ボロン
（Ｂ）からなる高濃度領域、 ８は厚さ1000Å程度で1019cm-3程度の不純物濃度を有す
るn+型ポリSiからなるキャパシタの対向電極（セルプレ
ート）、 ９は厚さ150Å程度のSi3N4等からなるキャパシタの誘電
体層、 10は1019cm-3程度の不純物濃度を有するn+型ポリSiから
なるキャパシタの蓄積電極、 を示す。
ピタキシャル層、 ４はセル領域を画定するためのSiO2からなるフィールド
絶縁層、 ５はフィールド領域を含んで形成され底部が埋込み層２
内に達するトレンチ（溝）、 ６はトレンチ側面に形成された厚さ800〜1000Å程度のS
iO2からなる絶縁層、 ７は５×1018cm-3程度の不純物濃度を有するp+型ボロン
（Ｂ）からなる高濃度領域、 ８は厚さ1000Å程度で1019cm-3程度の不純物濃度を有す
るn+型ポリSiからなるキャパシタの対向電極（セルプレ
ート）、 ９は厚さ150Å程度のSi3N4等からなるキャパシタの誘電
体層、 10は1019cm-3程度の不純物濃度を有するn+型ポリSiから
なるキャパシタの蓄積電極、 を示す。
絶縁層６によって側面が画定されたトレンチ５の底部が
埋込み層２にオーミックに接する対向電極（セルプレー
ト）８と、該セルプレートを有するトレンチ５の内面に
形成された誘電体層９と、蓄積電極10とによりメモリセ
ルのキャパシタが構成される。さらに、 11はSiO2からなるゲート絶縁層、 12Aはチタンシリサイド（TiSi2）等からなる自己セルの
ワード線（ゲート電極）、 12Bは同じく隣接セルのワード線、 13は厚さ1000Å程度のSiO2からなる絶縁層、 14Aおよび14Bはそれぞれ1019cm-3程度の不純物濃度を有
するn+型のソース領域およびドレイン領域、 14Cはソース領域およびドレイン領域と同時に形成され
るn+型領域、 を示す。
埋込み層２にオーミックに接する対向電極（セルプレー
ト）８と、該セルプレートを有するトレンチ５の内面に
形成された誘電体層９と、蓄積電極10とによりメモリセ
ルのキャパシタが構成される。さらに、 11はSiO2からなるゲート絶縁層、 12Aはチタンシリサイド（TiSi2）等からなる自己セルの
ワード線（ゲート電極）、 12Bは同じく隣接セルのワード線、 13は厚さ1000Å程度のSiO2からなる絶縁層、 14Aおよび14Bはそれぞれ1019cm-3程度の不純物濃度を有
するn+型のソース領域およびドレイン領域、 14Cはソース領域およびドレイン領域と同時に形成され
るn+型領域、 を示す。
エピタキシャル層３と、ゲート絶縁層11と、ワード線
（ゲート電極）12Aと、ソース領域14Aおよびドレイン領
域14BとによりメモリセルのMOSトランジスタが構成され
る。さらに、 15Aは例えばTiSi2からなる導電層、 15Bは同じくTiSi2からなり、トランジスタのドレイン領
域14Bとキャパシタの蓄積電極９を電気的に接続する導
電層、 を示す。
（ゲート電極）12Aと、ソース領域14Aおよびドレイン領
域14BとによりメモリセルのMOSトランジスタが構成され
る。さらに、 15Aは例えばTiSi2からなる導電層、 15Bは同じくTiSi2からなり、トランジスタのドレイン領
域14Bとキャパシタの蓄積電極９を電気的に接続する導
電層、 を示す。
この導電層15Bにより、キャパシタとトランジスタが接
続されてDRAMセルが構成される。さらに、 16は厚さ8000Å程度のSiO2からなる層間絶縁層、 17は配線用コンタクト窓、 18はソース領域14Aにコンタクト窓17および導電層15Aを
介してコンタクトし、層間絶縁層16上にワード線12A、1
2Bと直交する方向に延びるアルミニウム（A1）等のビッ
ト線、 を示す。
続されてDRAMセルが構成される。さらに、 16は厚さ8000Å程度のSiO2からなる層間絶縁層、 17は配線用コンタクト窓、 18はソース領域14Aにコンタクト窓17および導電層15Aを
介してコンタクトし、層間絶縁層16上にワード線12A、1
2Bと直交する方向に延びるアルミニウム（A1）等のビッ
ト線、 を示す。
ところで、ｐ型基板でｎチャネル型MOSトランジスタの
しきい値電位（Vthとする）は、一般に次式で表わされ
る。
しきい値電位（Vthとする）は、一般に次式で表わされ
る。
ただし である。ここで、 φMSはn+型ポリSiの領域（ゲート側）とp+型Siの領域
（ソースおよびドレイン側）との間の仕事関数、 φＲはp+型Siにおける真性レベルとフェルミレベルとの
エネルギーレベル差、 Egはp+型Siにおけるハンドギャップ、 ｋはボルツマン定数、 Ｔは絶対温度、 ｑは電子の電荷量、 NAはp+型Siにおける不純物濃度（アクセプタ濃度）、 niは真性キャリヤ濃度、 CiはSiO2層の静電容量、 ε１はSiの誘電率、 ε２はSi2O層の誘電率、 t0はSi2O層の厚さ、 を表わす。
（ソースおよびドレイン側）との間の仕事関数、 φＲはp+型Siにおける真性レベルとフェルミレベルとの
エネルギーレベル差、 Egはp+型Siにおけるハンドギャップ、 ｋはボルツマン定数、 Ｔは絶対温度、 ｑは電子の電荷量、 NAはp+型Siにおける不純物濃度（アクセプタ濃度）、 niは真性キャリヤ濃度、 CiはSiO2層の静電容量、 ε１はSiの誘電率、 ε２はSi2O層の誘電率、 t0はSi2O層の厚さ、 を表わす。
従って、（１）式は以下のように表わされる。
（２）式から明らかなようにNAまたはt0の値を増大させ
ることによりMOSトランジスタのしきい値電圧Vthを上げ
ることができる。
ることによりMOSトランジスタのしきい値電圧Vthを上げ
ることができる。
第１図の一実施例は、不純物濃度NAを高くすることによ
りMOSトランジスタのしきい値電圧を高くして、所期の
効果を得るようにしたものである。以下、第２図（ａ）
〜（ｃ）を参照しながらこの効果について説明する。
りMOSトランジスタのしきい値電圧を高くして、所期の
効果を得るようにしたものである。以下、第２図（ａ）
〜（ｃ）を参照しながらこの効果について説明する。
第２図（ａ）はセル内に生じる寄生MOSトランジスタの
等価回路を示し、（ｂ）はさらにその等価回路を示す。
同図において、セルに「０」が書込まれてダイオードD1
が逆バイアスされた時に、仮にダイオードD1に逆方向リ
ークが発生したものとする。この場合、ダイオードD2の
カソード側は「０」レベルとなり、ダイオードD2には順
方向に2Vの電圧が加わる。しかしながら第１図のセルの
構造によれば、寄生MOSトランジスタQ2のソース・ドレ
イン側、すなわちトレンチ５の周囲の領域は高濃度のp+
型領域７となっており、それ故、寄生MOSトランジスタQ
2のしきい値電圧Vthは2Vを越えるほど充分に高く設定さ
れている（第２図（ｃ）参照）ので、該寄生MOSトラン
ジスタQ2はターンオンしない。つまり、（ｂ）に破線で
示されるように、ダイオードD2は無い状態と等価にな
る。
等価回路を示し、（ｂ）はさらにその等価回路を示す。
同図において、セルに「０」が書込まれてダイオードD1
が逆バイアスされた時に、仮にダイオードD1に逆方向リ
ークが発生したものとする。この場合、ダイオードD2の
カソード側は「０」レベルとなり、ダイオードD2には順
方向に2Vの電圧が加わる。しかしながら第１図のセルの
構造によれば、寄生MOSトランジスタQ2のソース・ドレ
イン側、すなわちトレンチ５の周囲の領域は高濃度のp+
型領域７となっており、それ故、寄生MOSトランジスタQ
2のしきい値電圧Vthは2Vを越えるほど充分に高く設定さ
れている（第２図（ｃ）参照）ので、該寄生MOSトラン
ジスタQ2はターンオンしない。つまり、（ｂ）に破線で
示されるように、ダイオードD2は無い状態と等価にな
る。
従って、上述した逆方向リークは流れず、これによって
セルデータのリークが防止され、メモリとしての保持特
性が高まる。
セルデータのリークが防止され、メモリとしての保持特
性が高まる。
また、セルプレート電位は基板電位に関係なく設定され
得るのでセルプレート電位の自由度が高まり、しかもこ
の場合、キャパシタC0の印加電圧は最大でも2Vなので誘
電体層９の絶縁破壊の可能性は激減する。これは、キャ
パシタの信頼度が高まることを意味する。
得るのでセルプレート電位の自由度が高まり、しかもこ
の場合、キャパシタC0の印加電圧は最大でも2Vなので誘
電体層９の絶縁破壊の可能性は激減する。これは、キャ
パシタの信頼度が高まることを意味する。
上述した実施例ではNAの値、すなわちトレンチ周囲の不
純物濃度を高くすることにより所期の効果を得るように
したが、他の形態としてt0の値、すなわち絶縁層６の厚
さを所定の値（1000Å程度）より厚くすることにより同
様の効果を得ることもできる。
純物濃度を高くすることにより所期の効果を得るように
したが、他の形態としてt0の値、すなわち絶縁層６の厚
さを所定の値（1000Å程度）より厚くすることにより同
様の効果を得ることもできる。
次に、上記実施例によるDIETセルの製造方法を、第３図
（ａ）〜（ｈ）に示す製造工程図を参照しながら説明す
る。
（ａ）〜（ｈ）に示す製造工程図を参照しながら説明す
る。
（第３図（ａ）参照） まず通常の方法に従い、１Ωcm程度の比抵抗を有するｐ
型Siの半導体基板１面にマスクパターン（図示せず）を
用いて選択的に1016cm-3程度の高ドーズ量をAsをイオン
注入し、活性化処理を行なってn+型埋込み層２を形成す
る。
型Siの半導体基板１面にマスクパターン（図示せず）を
用いて選択的に1016cm-3程度の高ドーズ量をAsをイオン
注入し、活性化処理を行なってn+型埋込み層２を形成す
る。
（第３図（ｂ）参照） 次いで上記基板上に10Ωcm程度の比抵抗を有する厚さ２
〜３μｍ程度のp-型Siのエピタキシャル層３を形成し、
次いで素子形成領域上に選択酸化用の耐酸化膜として、
例えばSi3N4層（またはSi3N4とSiO2との複合層）21を形
成し、これをマスクにしてエピタキシャル層３の表面を
酸化し、厚さ4000Åのフィールド絶縁層４を形成する。
〜３μｍ程度のp-型Siのエピタキシャル層３を形成し、
次いで素子形成領域上に選択酸化用の耐酸化膜として、
例えばSi3N4層（またはSi3N4とSiO2との複合層）21を形
成し、これをマスクにしてエピタキシャル層３の表面を
酸化し、厚さ4000Åのフィールド絶縁層４を形成する。
（第３図（ｃ）参照） 次いで通常のリソグラフィと反応性イオン・エッチング
（RIE）を用いて、フィールド絶縁層４の一部を含めて
耐酸化領域に底部が埋込み層２内に達する深さのトレン
チ５を形成する。
（RIE）を用いて、フィールド絶縁層４の一部を含めて
耐酸化領域に底部が埋込み層２内に達する深さのトレン
チ５を形成する。
次いで熱酸化を行なってトレンチ５の内面に厚さ1000Å
のキャパシタ画定隔離用のSiO2絶縁層６を形成する。
のキャパシタ画定隔離用のSiO2絶縁層６を形成する。
次いでRIE処理によりトレンチ５の底部の絶縁層６を選
択的に除去し、この部分に埋込み層２面を露出させる。
択的に除去し、この部分に埋込み層２面を露出させる。
（第３図（ｄ）参照） 次いで、マスクパターン（図示せず）を用いてトレンチ
周囲の領域に絶縁層６を介して５×1018cm-3程度のドー
ズ量でボロン（Ｂ）をイオン注入し、活性化処理を行な
ってp+型領域７を形成する。この場合、n+型の埋込み層
２内にもボロン（Ｂ）イオンが入り込むが、その濃度は
埋込み層２の不純物濃度より小さく、しかも次の工程に
おいて対向電極（セルプレート）８のn+型不純物により
充分に相殺されるので、埋込み層２の抵抗値は実質上低
下することはない。
周囲の領域に絶縁層６を介して５×1018cm-3程度のドー
ズ量でボロン（Ｂ）をイオン注入し、活性化処理を行な
ってp+型領域７を形成する。この場合、n+型の埋込み層
２内にもボロン（Ｂ）イオンが入り込むが、その濃度は
埋込み層２の不純物濃度より小さく、しかも次の工程に
おいて対向電極（セルプレート）８のn+型不純物により
充分に相殺されるので、埋込み層２の抵抗値は実質上低
下することはない。
なお、p+型領域７を形成する方法としては上述のイオン
注入による方法の他に、BSG（珪酸ボロンガラス）をト
レンチに充填し、熱処理を行なってp+型領域を形成した
後、該BSGを除去する方法を採用してもよい。
注入による方法の他に、BSG（珪酸ボロンガラス）をト
レンチに充填し、熱処理を行なってp+型領域を形成した
後、該BSGを除去する方法を採用してもよい。
（第３図（ｅ）参照） 次いでトレンチ５の内面を含む基板面全面に化学気相成
長（CVD）法を用いて厚さ1000Å程度のn+型ポリSi層を
形成し、RIE処理により基板面上の該n+型ポリSi層を除
去し、トレンチ５の側壁面にn+型ポリSiからなる対向電
極（セルプレート）８を残留形成する。そしてこの後、
若干の溶液エッチングまたはプラズマエッチングを行な
ってトレンチ５の開口部付近のポリSi層を除去し、対向
電極（セルプレート）８の上端部をトレンチ５の開口面
より奥へ例えば１μｍ程度後退させる。これは、キャパ
シタ耐圧の向上に有利なためである。
長（CVD）法を用いて厚さ1000Å程度のn+型ポリSi層を
形成し、RIE処理により基板面上の該n+型ポリSi層を除
去し、トレンチ５の側壁面にn+型ポリSiからなる対向電
極（セルプレート）８を残留形成する。そしてこの後、
若干の溶液エッチングまたはプラズマエッチングを行な
ってトレンチ５の開口部付近のポリSi層を除去し、対向
電極（セルプレート）８の上端部をトレンチ５の開口面
より奥へ例えば１μｍ程度後退させる。これは、キャパ
シタ耐圧の向上に有利なためである。
なお、上記エッチング処理を完了した時点で、トレンチ
５底部の埋込み層２の露出面上にn+型ポリSi層が残留し
ても差し支えない。
５底部の埋込み層２の露出面上にn+型ポリSi層が残留し
ても差し支えない。
ここで、n+型埋込み層２に下部が接し電気的に接属され
たn+型ポリSiの対向電極（セルプレート）８が形成され
る。
たn+型ポリSiの対向電極（セルプレート）８が形成され
る。
（第３図（ｆ）参照） 次いで対向電極８の表面を50Å程度酸化（図示せず）し
た後、トレンチ５の内面を含む基板上に例えば厚さ100
Å程度のSi3N4層からなる誘電体層９を形成する。この
誘電体層は、酸素雰囲気中でアニールすることにより絶
縁耐圧が向上することが知られている。
た後、トレンチ５の内面を含む基板上に例えば厚さ100
Å程度のSi3N4層からなる誘電体層９を形成する。この
誘電体層は、酸素雰囲気中でアニールすることにより絶
縁耐圧が向上することが知られている。
次いで、誘電体層９を有するトレンチ５内を含む基板上
に、トレンチを充分に埋める程度の厚さに、砒素または
燐を高濃度にドープしたn+型ポリSi層を成長させ、次い
で異方性のエッチング処理により基板上の該n+型ポリSi
層を除去し、トレンチ５内を誘電体層９を介して完全に
埋めるn+型ポリSi層からなる蓄積電極10を形成する。
に、トレンチを充分に埋める程度の厚さに、砒素または
燐を高濃度にドープしたn+型ポリSi層を成長させ、次い
で異方性のエッチング処理により基板上の該n+型ポリSi
層を除去し、トレンチ５内を誘電体層９を介して完全に
埋めるn+型ポリSi層からなる蓄積電極10を形成する。
この場合、マスク工程を用いないでトレンチ５内のみに
セルフアライメント的に蓄積電極を形成することができ
るので、トレンチ型キャパシタの占有面積は縮小され
る。
セルフアライメント的に蓄積電極を形成することができ
るので、トレンチ型キャパシタの占有面積は縮小され
る。
次いで、基板面上に表出している誘電体層９を除去し、
更に選択酸化時に用いたSi3N4層21を除去する。なおこ
こで、基板面にはトランジスタを形成する活性領域とト
レンチ５に埋込まれた蓄積電極10の上面が表出するが、
前述したように対向電極の上端部にトレンチ５の開口面
から後退して形成されているので、蓄積電極10のパター
ニングの際多少オーバーエッチングになっても対向電極
８の上端部が表出することはなく、従って、キャパシタ
耐圧の劣化あるいはキャパシタショート障害が発生する
ことはない。
更に選択酸化時に用いたSi3N4層21を除去する。なおこ
こで、基板面にはトランジスタを形成する活性領域とト
レンチ５に埋込まれた蓄積電極10の上面が表出するが、
前述したように対向電極の上端部にトレンチ５の開口面
から後退して形成されているので、蓄積電極10のパター
ニングの際多少オーバーエッチングになっても対向電極
８の上端部が表出することはなく、従って、キャパシタ
耐圧の劣化あるいはキャパシタショート障害が発生する
ことはない。
（第３図（ｇ）参照） 次いで、通常のMOSトランジスタの形成方法に従いエピ
タキシャル層３の表面の酸化し、メモリセルのMOSトラ
ンジスタおよび周辺回路のMOSトランジスタのゲート絶
縁層として例えば厚さ220Å程度のSiO2からなる絶縁層1
1を形成する。この際に900℃程度の低温で行うと、蓄積
電極10の表面のゲート絶縁層11は600Å程度の厚さにな
る。
タキシャル層３の表面の酸化し、メモリセルのMOSトラ
ンジスタおよび周辺回路のMOSトランジスタのゲート絶
縁層として例えば厚さ220Å程度のSiO2からなる絶縁層1
1を形成する。この際に900℃程度の低温で行うと、蓄積
電極10の表面のゲート絶縁層11は600Å程度の厚さにな
る。
次いで、ゲート材料例えば2000Å程度の厚さのチタンシ
リサイド（TiSi2）層を被着し、パターニングを行なっ
てTiSi2からなるワード線12A、12B等を形成し、次いで
公知の方法により該ワード線12A、12B等の表面を厚さ10
00Å程度のSiO2からなる絶縁層13で被覆する。
リサイド（TiSi2）層を被着し、パターニングを行なっ
てTiSi2からなるワード線12A、12B等を形成し、次いで
公知の方法により該ワード線12A、12B等の表面を厚さ10
00Å程度のSiO2からなる絶縁層13で被覆する。
次いで、エピタキシャル層３および蓄積電極10の表面に
ワード線（ゲート電極）12Aをマスクにしてヒ素（As）
を選択的にイオン注入してn+型のソース領域14Aおよび
ドレイン領域14Bを形成する。この際トレンチ５内に埋
込まれた蓄積電極10にもn+型領域14Cが形成される。
ワード線（ゲート電極）12Aをマスクにしてヒ素（As）
を選択的にイオン注入してn+型のソース領域14Aおよび
ドレイン領域14Bを形成する。この際トレンチ５内に埋
込まれた蓄積電極10にもn+型領域14Cが形成される。
次いで、ウエットエッチング等によりソース領域14A、
ドレイン領域14Bおよび蓄積電極10のn+型領域14Cの表面
を露出させた後、該基板上に厚さ3000Å程度のチタン
（Ti）層をスパッタ法等により形成し、所定の熱処理を
行なって上記シリコン露出面に接する領域のTi層を選択
的にシリサイド化し、次いでシリサイド化していないTi
層を選択的にエッチング除去して、チタンシリサイドか
らなる導電層15A、15Bを形成する。この際、ドレイン領
域14Bと蓄積電極10のn+型領域14Cは導電層15Bにより電
気的に接続される。
ドレイン領域14Bおよび蓄積電極10のn+型領域14Cの表面
を露出させた後、該基板上に厚さ3000Å程度のチタン
（Ti）層をスパッタ法等により形成し、所定の熱処理を
行なって上記シリコン露出面に接する領域のTi層を選択
的にシリサイド化し、次いでシリサイド化していないTi
層を選択的にエッチング除去して、チタンシリサイドか
らなる導電層15A、15Bを形成する。この際、ドレイン領
域14Bと蓄積電極10のn+型領域14Cは導電層15Bにより電
気的に接続される。
なお、n+型領域14Cはシリコン露出面上へのポリSiの選
択成長技術によって形成してもよい。
択成長技術によって形成してもよい。
（第３図（ｈ）参照） 最後に、通常の方法により、基板全面に層間絶縁層16を
被着し、ソース領域14Aおよびドレイン領域14B上に配線
用のコンタクト窓17を明け、A1からなるビット線18を形
成する。
被着し、ソース領域14Aおよびドレイン領域14B上に配線
用のコンタクト窓17を明け、A1からなるビット線18を形
成する。
なお、上述した実施例においてはｎチャネル型のセルに
ついて説明したが、それに限らず、逆のｐチャネル型の
セルについても同様に適用され得ることは明らかであろ
う。
ついて説明したが、それに限らず、逆のｐチャネル型の
セルについても同様に適用され得ることは明らかであろ
う。
以上説明したように本発明のDRAM装置によれば、メモリ
セルデータのリークを防止してメモリとしての保持特性
を高め、メモリセルの信頼度を高めることができると共
に、従来のDIETセルにおけるセルプレートの電位に自由
度を与え、キャパシタの印加電圧を低減して該キャパシ
タの寿命低下を防止することができる。
セルデータのリークを防止してメモリとしての保持特性
を高め、メモリセルの信頼度を高めることができると共
に、従来のDIETセルにおけるセルプレートの電位に自由
度を与え、キャパシタの印加電圧を低減して該キャパシ
タの寿命低下を防止することができる。
第１図は本発明の一実施例としてのDIETセルの構造を示
す断面図、 第２図（ａ）〜（ｃ）は第１図のセルによる効果を説明
するための図で、（ａ）はセル内に生じる寄生MOSトラ
ンジスタの等価回路図、（ｂ）は回路（ａ）の等価回路
図、（ｃ）はトランジスタQ2の電流・電圧特性図、 第３図（ａ）〜（ｈ）は第１図のDIETセルの製造工程
図、 第４図（ａ）および（ｂ）は従来形の一例としてのトレ
ンチ型キャパシタを有するDRAMセルの構成を示す図で、
（ａ）は模式断面図、（ｂ）は等価回路図、 第５図（ａ）および（ｂ）は従来形の他の例としてのDI
ETセルの構成を示す図で、（ａ）は模式断面図、（ｂ）
は等価回路図、 第６図（ａ）および（ｂ）は従来形のさらに他の例とし
てのDIETセルの構成を示す図で、（ａ）は模式断面図、
（ｂ）は等価回路図、 第７図（ａ）〜（ｃ）は第６図のセルにおける問題点を
説明するための図で、（ａ）はセル内に生じる寄生MOS
トランジスタの等価回路図、（ｂ）は回路（ａ）の等価
回路図、（ｃ）はトランジスタQ2の電流・電圧特性図、 である。 （符号の説明） １……半導体基板、２……埋込み層、 ３……半導体層（エピタキシャル層）、 ４……フィールド絶縁層、 ５……トレンチ、６……絶縁層、 ７……p+型領域、 ８……第１の導電層（対向電極）、 ９……誘電体層、 10……第２の導電層（蓄積電極）、 11……ゲート絶縁層、 12A……自己セルのワード線（ゲート電極）、 12B……隣接セルのワード線、 13……絶縁層、14A……ソース領域、 14B……ドレイン領域、14C……n+型領域、 15A……導電層、15B……導電層、 16……層間絶縁層、17……コンタクト窓、 18……ビット線。
す断面図、 第２図（ａ）〜（ｃ）は第１図のセルによる効果を説明
するための図で、（ａ）はセル内に生じる寄生MOSトラ
ンジスタの等価回路図、（ｂ）は回路（ａ）の等価回路
図、（ｃ）はトランジスタQ2の電流・電圧特性図、 第３図（ａ）〜（ｈ）は第１図のDIETセルの製造工程
図、 第４図（ａ）および（ｂ）は従来形の一例としてのトレ
ンチ型キャパシタを有するDRAMセルの構成を示す図で、
（ａ）は模式断面図、（ｂ）は等価回路図、 第５図（ａ）および（ｂ）は従来形の他の例としてのDI
ETセルの構成を示す図で、（ａ）は模式断面図、（ｂ）
は等価回路図、 第６図（ａ）および（ｂ）は従来形のさらに他の例とし
てのDIETセルの構成を示す図で、（ａ）は模式断面図、
（ｂ）は等価回路図、 第７図（ａ）〜（ｃ）は第６図のセルにおける問題点を
説明するための図で、（ａ）はセル内に生じる寄生MOS
トランジスタの等価回路図、（ｂ）は回路（ａ）の等価
回路図、（ｃ）はトランジスタQ2の電流・電圧特性図、 である。 （符号の説明） １……半導体基板、２……埋込み層、 ３……半導体層（エピタキシャル層）、 ４……フィールド絶縁層、 ５……トレンチ、６……絶縁層、 ７……p+型領域、 ８……第１の導電層（対向電極）、 ９……誘電体層、 10……第２の導電層（蓄積電極）、 11……ゲート絶縁層、 12A……自己セルのワード線（ゲート電極）、 12B……隣接セルのワード線、 13……絶縁層、14A……ソース領域、 14B……ドレイン領域、14C……n+型領域、 15A……導電層、15B……導電層、 16……層間絶縁層、17……コンタクト窓、 18……ビット線。
Claims (3)
- 【請求項１】一導電型の半導体基板（１）と、 該半導体基板面に形成された逆導電型の埋込み層（２）
と、 該埋込み層を有する該半導体基板面上に形成された一導
電型の半導体層（３）と、 該半導体層を貫通して該埋込み層に達するように形成さ
れたトレンチ（５）の内部に絶縁層（６）を介して形成
されたキャパシタと、 該半導体層に形成され該キャパシタに対し電荷の充放電
のスイッチングを行うMISトランジスタとを具備し、 該キャパシタは、該絶縁層を覆って被膜状に形成され該
埋込み層を介して書込み電圧の低い方の論理レベル値と
高い方の論理レベル値とのレベル和の二分の一のバイア
ス電圧が印加されるように該埋込み層にオーミックに接
続された逆導電型の第１の導電層（８）と、該第１の導
電層を有する該トレンチの内面全域に被膜状に形成され
た誘電体層（９）と、該誘電体層を有するトレンチ内に
埋込み形成され該MISトランジスタのソースまたはドレ
インのいずれか一方の領域（14B）にオーミックに接続
された逆導電型の第２の導電層（10）とを有し、 該第１の導電層（８）と該埋込み層（２）と該半導体層
（３）とにより構成される寄生MISトランジスタ（Q2）
のしきい値電圧が、前記書込み電圧の低い方の論理レベ
ル値と高い方の論理レベル値とのレベル差の二分の一以
上に設定されている、 ダイナミックランダムアクセスメモリ装置。 - 【請求項２】前記寄生MISトランジスタ（Q2）のしきい
値電圧の設定は、前記トレンチ（５）の周囲の領域
（７）の不純物濃度を前記MISトランジスタのチャネル
領域の不純物濃度よりも高く設定することにより行われ
る、特許請求の範囲第１項に記載のダイナミックランダ
ムアクセスメモリ装置。 - 【請求項３】前記寄生MISトランジスタ（Q2）のしきい
値電圧の設定は、前記絶縁層（６）の厚さを所定値以上
に設定することにより行われる、特許請求の範囲第１項
に記載のダイナミックランダムアクセスメモリ装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62053029A JPH0691215B2 (ja) | 1987-03-10 | 1987-03-10 | ダイナミツクランダムアクセスメモリ装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62053029A JPH0691215B2 (ja) | 1987-03-10 | 1987-03-10 | ダイナミツクランダムアクセスメモリ装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS63220565A JPS63220565A (ja) | 1988-09-13 |
| JPH0691215B2 true JPH0691215B2 (ja) | 1994-11-14 |
Family
ID=12931465
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62053029A Expired - Fee Related JPH0691215B2 (ja) | 1987-03-10 | 1987-03-10 | ダイナミツクランダムアクセスメモリ装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0691215B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0479143A1 (en) * | 1990-10-02 | 1992-04-08 | Ramtron International Corporation | Trench capacitor DRAM with voltage field isolation |
-
1987
- 1987-03-10 JP JP62053029A patent/JPH0691215B2/ja not_active Expired - Fee Related
Non-Patent Citations (1)
| Title |
|---|
| 日経マイクロデバイス１９８７年１月号（昭６２−１−１発行第１９号）ｐｐ．５９−７３ |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS63220565A (ja) | 1988-09-13 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |