JPS63220565A - ダイナミツクランダムアクセスメモリ装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔概　要〕 ＤＲＡＭ装置であって、−ｉ電型の半導体基板面に形成
された逆導電型の埋込み層に達するように半導体層を貫
通して形成されたトレンチの内部に絶縁層を介して形成
されたキャパシタと、該キャパシタへの電荷の充放電を
スイッチングするＭＩｓトランジスタとを具備し、該キ
ャパシタを、埋込み層にオーミックに接続された第１の
導電層と、該トランジスタのソースまたはドレインのい
ずれか一方の領域にオーミックに接続された第２の導電
層と、第１および第２０ｍ電層間に介在された誘電体層
とにより形成し、該第１の導電層と該埋込み層と該半導
体層とにより構成される寄生ＭＩＳトランジスタのしき
い値電圧を所定電圧以上に設定することにより、メモリ
セルデータのリークを防止し、メモリとしての保持特性
を高めるものである。

〔産業上の利用分野〕

本発明は、グイナミソクランダムアクセスメモリ　（以
下ＤＲＡＭと称する）装置に関し、特にトレンチ型キャ
パシタを有するＤＲＡＭセルの構造に関する。

トレンチ型キャパシタは、キャパシタ部が立体的（溝状
）に構成されたＭＯ３構造で、２５６にピッｌ−Ｄ　Ｒ
Ａ　Ｍまで一般的に用いられてきたプレーナ型セルに比
べて、実効的なキャパシタ面積を広くとることができる
ため、小型で大きな蓄積容量が得られるという特徴を有
している。

しかしながら、トレンチ型キャパシタは以下に説明する
問題点を有し、さらに小型で蓄積容量が大きく、高集積
化に際して電気的な障害がなく、かつ長期的に信頼度が
保証さ力、る構造が要望されている。

〔従来の技術〕

第４図（ａ）および（ｂ）には従来形の一例としてのト
レンチ型キャパシタを有するＤＲＡＭセルの構成が示さ
れ、（ａ）は模式断面図、（ｂ）は等価回路図を示す。

同図において、４１はｐ−型シリコン（Ｓｉ）からなる
半導体基板、４２はセル領域を画定するための二酸化珪
素（ＳｉＯ□）からなるフィールド絶縁層、４３は蓄積
電極として機能する電子を含む反転層、５４は誘電体層
、４５は対向電極として機能する多結晶珪素（ポリＳｉ
）からなるセルプレート、をそれぞれ示し、反転層４３
、誘電体層４４およびセルプレート４５によりトレンチ
型キャパシタが構成される。

また、４６はゲート絶縁層、４７はポリＳ＋からなるゲ
ート電極、４８八および４８Ｂはそれぞれ高濃度（ｎ＋
）の不純物領域からなるソース領域およびドレイン領域
を示す。このソース領域およびドレイン領域４８八およ
び４８Ｂと、ゲート電極４７により金属酸化物半導体（
ＭＯＳ）ｌ−ランジスタが構成される。

このような従来のトレンチ型セルにおいては、■　第４
図（ａ）に破線で示されるように、隣接セルと近接して
いることに起因してそれぞれのセルの空乏層が互いに連
絡し、パンチスルー状態となす、それによって、キャパ
シタ間が電気的に結合して蓄積情報の信頼度が損なわれ
る、 ■　基板中に蓄積電極ずなわち反転層４３から空乏層が
広く拡がり基板中に発生した小数キャリヤを捕獲し易く
、例えばα線入射によるソフトエラーを起こし易い、 ■　キャパシタはトレンチ内に形成されたＭＯ３構造の
反転層４３とセルプレート４５間の容量を用いるため、
電源電圧すなわちセルプレート４５の電圧に対して反転
層４３を形成するためのしきい値電圧骨だけ低い電圧ま
でしか書込むことができず（第４図（ｂ）の等価回路図
参照）、電源電圧の利用率が悪い、 ■　書込みに際して論理レベルの電圧がそのままキャパ
シタのセルプレート４５と反転層４３の間に印加される
ので、誘電体層４４を薄くシてキャパシタ容量を一層増
大させた場合には、キャパシタに印加される電圧によっ
て誘電体層の絶縁破壊が生し易く、そのためキャパシタ
の寿命が短くなる、という問題があった。

上ｊホした問題点に対処するための一つのアプローチと
して、例えば１９８６年のＩＥＤＭにおいて、Ｄ　Ｉ　
Ｅ　Ｔ　（Ｄｉｅｌｅｃｔｒｉｃａｌｌｙ　Ｉミｎｃａ
ｐｓｕｌａｔｅｄ　Ｔｒｅｎｃｈ）セルが提案されてい
る（引用文献；　Ｍ、Ｔａｇｕｃｈｉ　ｅｔ。

ａｔ、Ｄｉｅｌｅｃｔｒｉｃａｌｌｙ　Ｅｎｃａｐｓｕ
ｌａｔｅｄ　ＴｒｅｎｃｈＣａｐａｃｉｔｏｒ　Ｃｅ１
ｌ″ＴＲＥＥ、ＴＥＤＭ　ｌ）ｉｇｅｓｔ　ｏｆ　Ｔｏ
ｃｈｎｉｃａｌＰａｐｅｒｓ、ＰＰ１３６〜１３９．１
９８６．）。

第５図（ａ）および（ｂ）にはＤＩＥＴセルの一例が示
され、（ａ）は模式断面図、仙）は等価回路図を示す。

同図において、４６．４７．４８八および４８Ｂは第４
図に示される要素と同一のちのを示し、５１はｐ−型Ｓ
ｉからなる半導体基板、５２はフィールド絶縁層、５３
はトレンチ、５４はトレンヂ内の側壁に形成された絶縁
層、５５は該絶縁層を覆って形成された対向電極として
機能する、ｐ゛型ポリＳｉからなる導電層（セルプレー
ト）、５６は誘電体層、５７は蓄積電極として機能する
、ｎ゛型ポリＳｉからなる導電層、５８はトレイン領域
４８Ｂと導電層５７を接続するための導電層、をそれぞ
れ示す。

第５図に示されるＤＩＥＴセルによれば、トレンチ内の
側壁に形成された絶縁層５４によって空乏層の拡がりが
抑制されるので、前述した■および■の問題点を解消す
ることができる。また、ＤＩＥ′ｒセルにおけるトレン
チ型キャパシタはＭＯ３構造を有しておらず、それ故、
キャパシタの蓄積電極５７には最大電圧まで書込むこと
かできるので、前述の■の問題点を解消することができ
る。

しかしながら、セルプレー１〜５５は基板５１と電気的
に接続されており、言い換えると、基板自体かセルプレ
ー１・になっているので、該セルプレートの電位に自由
度か無くなるという新たな問題が生じる。また、トラン
ジスタのオン・オフ動作を確実にするために、基板には
通常、負のバイアス電圧（およそ−３ｖ）が印加されて
いる。従って、蓄積電極５７に最大書込み電圧（例えば
４Ｖ）が印加された時はキャパシタには７ｖの電圧が加
わることになり、結果として誘電体層５６か損傷する可
能性が増大するので、前ｊホの■の問題点を解消するこ
とができない。

第５図のＤ　Ｉ　ＥＴセルが提起する問題点を解決する
ためのアプローチとして、本発明者は、第６図（ａ）お
よび（ｂ）に示されるようなりＩＥＴＥＴセル案した（
特願昭６１−５０３０９号）。

同図に示されるセルが第５図のセルと構成上界なる点は
、ｐ−型Ｓｉからなる半導体基板５１の代わりに、ｐ型
Ｓｉの半導体基板６１にｎ゛型埋込み層６２が形成され
、さらに該埋込み層を有する基板面上にｐ−型Ｓｉから
なるエピタキシャル層６３が形成されていること、ｐ゛
型ポリＳｉからなる導電層（セルプレート）５５の代わ
りに、ｎ＋型ポリＳｉからなる導電層（セルプレート）
６４が設けられていること、およびトレンチの先端すな
わちセルプレート６４が埋込み層６２内に留まっている
こと、である。

従って、セルプレート６４は基板６１とは電気的に絶縁
されるので、基板電位に関係なくセルプレート電位を任
意に設定するごとができる。また、蓄積電極５７への書
込み電圧がＯＶ〜４ｖの範囲内にあるものとずれは、セ
ルプレー１・電位を２Ｖに設定することにより、キャパ
シタに加わる電圧を最大２ｖに抑制する、−とができ、
これによって誘電体層５６の絶縁破壊を防ＩＩ−するこ
とができる。

〔発明か解決しようとする問題点〕

第６図に示されるＤＩＥＴセルによれは、キャパシタへ
の印加電圧は低減され得るか、新たな問題が生じる。以
下、第７図（ａ）〜（ｃ）を参照しながらこの問題点に
ついて説明する。

第７図（ａ）は第６図のセル内に生じる寄生ＭＯＳトラ
ンジスタの等価回路図を示す。すなわち、寄生ＭＯＳト
ランジスタＱ１は、蓄積電極５７をゲートとし、エピタ
キシャル層６３をソースとし、トレインｗ４１＝５４８
　Ｂをドレインとして構成され、寄生ＭＯＳトランジス
タＱ２ば、セルプレート６４をゲートとし、エピタキシ
ャル層６３をソースとし、理込み層６２をドレインとＵ
２て構成されている。

第７図（ｈ）には（ａ）の回路の等価回路が示される。

同図に示されるように、寄生ＭＯＳトランジスタＱ、お
よびＱ２は、それぞれ等測的にダイオードＤ、およびＤ
２に置き換えられ、しかも両りイオードは互いに対向接
続されており、本来のキャパシタＣ０は寄生ＭＯ３トラ
ンジスタＱ、およびＱ２のゲート間、すなわちダイオー
ドＤ１およびＤ２の両アノード間に形成される。この場
合、両ダイオードの耐圧が充分であれば、寄生ＭＯＳト
ランジスタがデプレッション型にならない限り問題はな
い。

しかしながら、寄生ＭＯ３トランジスタＱ、は寄生ＭＯ
５トランジスタＱ２に比べて構造上相対的に短チャネル
であるので逆方向耐圧はそれほど大きくなく、従って、
そのソース・ドレイン間にパンチスルー電流が流れ易く
、特にセルに１０−１を書込んでダイオードＤ、が逆バ
イアスされた時はダイオードＤ、に逆方向リークが生じ
る。従って、ダイオードＤ２のカソード側はセル書込み
電位、すなわちこの場合にはＯＶ、と同レベルになり、
この時、ダイオードＤ２のアノード・カソード間には順
方向に約２Ｖの電圧がかかる。この順方向電圧が寄生Ｍ
ＯＳトランジスタＱ２のしきい値電圧（Ｖｔｈ’　とす
る）より低ければ、該寄生Ｍ０ＳトランジスタＱ２はタ
ーンオンしないので問題はないが、第７図（ｃ）に示さ
れるようにしきい値電圧ｖｔｈ’が順方向電圧（２Ｖ）
より低い場合には、寄生ＭＯ８トランジスタＱ２はター
ンオンするので、同図（ｂ）に矢印で示されるように電
流が流れる。この電流は上述のダイオードＤ１の逆方向
リーク電流を助長する方向に働く。これによってダイオ
ードＤ１およびＤ２の両アノード間が短絡状態となるの
で、キャパシタＣ８の蓄積電荷はリークし、メモリとし
ての保持特性が劣化するという問題が生じる。

本発明の主な目的は、上述した従来技術における問題点
に鑑み、メモリセルデータのリークを防１トシてメモリ
としての保持特性を高め、ひいてはメモリセルの信頼度
を高めることができるＤＲＡＭ装置を提供することにあ
る。

本発明の他の目的は、従来のＤＩＥＴセルにおけるセル
プレートの電位に自由度を与え、キャパシタの印加電圧
を低減して該キャパシタの寿命低下を防止することにあ
る。

〔問題点を解決するための手段〕

上述した従来技術における問題点は、−ｉ電型の半導体
基板と、該半導体基板面に形成された逆導電型の埋込み
層と、該埋込み層を有する該半導体基板面上に形成され
た一解電型の半導体層と、該半導体層を貫通して該埋込
み層に達するように形成されたトレンチの内部に絶縁層
を介して形成されたキャパシタと、該半導体層に形成さ
れ該キャパシタに対し電荷の充放電のスイッチングを行
うＭＩＳトランジスタとを具備し、該キャパシタは、該
絶縁層を覆って被膜状に形成され該埋込み層を介して所
定のバイアス電圧が印加されるように該埋込み層にオー
ミックに接続された逆導電型の第１の導電層と、該第１
の導電層を有する該トレンチの内面全域に被膜状に形成
された誘電体層と、該誘電体層を有するトレンチ内に埋
込み形成され該ＭＩＳトランジスタのソースまたはドレ
インのいずれか一方の領域にオーミックに接続された逆
導電型の第２の導電層と、を有し、該第１の導電層と該
埋込み層と該半導体層とにより構成さく１２） れる寄生ＭＴＳトランジスタのしきい値電圧が書込み電
圧の低い方の論理レベル値と高い方の論理レベル値との
レベル差の二分の一以上に設定されテイル、ＤＲＡＭ装
置を提供することにより、解決される。

〔作　用〕

今仮に、一導電型をｐ型、逆導電型をｎ型とする。上述
した構成によれば、ｐ型の半導体層とｎ型の第２の導電
層と該第２の導電層にオーミックに接続されたｎ型の一
方の領域とから第１の寄生ＭＯ５トランジスタが形成さ
れ、半導体層とｎ型の第１の導電層と該第１の導電層に
オーミックに接続されたｎ型の埋込み層とから第２の寄
生ＭＯＳトランジスタが形成される。この第１および第
２の寄生ＭＯ３トランジスタは、それぞれ等測的に第１
および第２のダイオードに置き換えられ、しかも両ダイ
オードは互いに対向接続された形となっている。また、
トレンチの深さ方向における第１の導電層の長さく寄生
ＭＯＳトランジスタのゲーｂｇｂご相当）は第２の導電
層のそれよりも長い。一つまり、第２の＞７７電層を含
む第１の寄η−Ｍ　０８１−ランジスタは相対的に短チ
ャネルとなるので、ぞのソースおよびドレイン間にはパ
ンチスルー電流が流れ易く、特に該一方の領域に低論理
レベルの電圧が印加されている場合、すなわち「０」が
書込まれて第１のダイオードが逆バイアスされた時は、
該ダイオードに逆方向リークが／−１＝しる場合もあり
得る。

この場合、第２のダイオードのカソード側ば［０」レベ
ルになり、該第２のダイオードは順方向電流が流れ得る
状態となる。

しかしながら、−上述した構成によれば、該第１の導電
層と該埋込み層と該半導体層とにより構成される寄／−
ｔ、Ｍ　Ｉ　Ｓ　トランジスタのしきい値電圧を所定電
圧以上に設定するごとにより該寄生ＭＩＳトランジスタ
かターンオンしないよ・うになっている。言い換えると
、該所定電圧以下の範囲内で第２のダイオード乙こ順方
向電流か流れ得ない状態となっているので、上述の逆方
向リークは防屯され、それ故、メモリセルデータのリー
クか防Ｉヒされ、メモリとしての保持特性が高まる。

また、基板とは電気的に絶縁された埋込み層を介して第
１のλ導電層（セルプレー１・に相当）にバイアス電圧
を任意に印加することができるので、セルプレー１・電
位の自由度が高まる。さらに、このセルプレート電位を
適宜設定することにより、キャパシタの印加電圧を低減
して該キャパシタの寿命低下を防市することが可能とな
る。

〔実施例〕

第１図には本発明の一実施例としてのＤ　Ｉ　Ｅ　Ｔセ
ルの構造か断面的に示される。

第１図において、 １はｐ型Ｓｉからなる半導体基板、 ２ばｌＱ１９ｃｍ−３程度の不純物濃度を有するｎ゛゛
埋込み層、 ３ば２　Ｘ　１０”　ｃｍ−３程度の不純物？速度を有
するｐ型Ｓｉのエピタキシャル層、 ４はセル領域を画定するためのＳ　ｉ、　Ｏｚからなる
フィールド絶縁層、 ５はフィールド領域を含んで形成され底部が埋込み層２
内に達するｌ〜レンチ（溝）、６はトレンチ側面に形成
された厚さ８００〜１０００人程度のＳｉＯ□からなる
絶縁層、 ７は５　Ｘ　１０’　８ｃｍ’程度の不純物濃度を有す
るｐ゛型型口ロンＲ）からなる高濃度領域、 ８は厚さ１０００　Ａ程度で１０１９ｃｍ−３程度の不
純物濃度を有するｎ＋型ポリＳｉからなるキャパシタの
対向電極（セルプレート）、 ９は厚さ１５０　人程度のＳｉｉ　Ｎ、を等からなるキ
ャパシタの誘電体層、 １０はｌ　Ｑ　１９　ｃ　ｍ　３程度の不純物濃度を有
するｎ゛゛ポリＳｉからなるキャパシタの蓄積電極、を
示ず。

絶縁層６によって側面が画定されたＩ・レンチ５の底部
が埋込み層２にオーミックに接する対向電極（セルプレ
ート）８と、該セルプレー１・を有するトレンチ５の内
面に形成された誘電体層９と、蓄積電極ＩＯとによりメ
モリセルのキャパシタが横成される。さらに、 １１は５ｉｎ２からなるゲート絶縁層、１２八ばチタン
シリサイド（ＴｉＳｉｚ　）等からなる自己セルのワー
ド綿（ゲート電極）、 １．２Ｂは同じく隣接セルのワード線、１３は厚さ１０
００人程度のＳｉＯ□からなる絶縁層、１４、Ａおよび
１４Ｂはそれぞれ１０　Ｉｑ　ｃ　ｍ−１程度の不純物
濃度を有するｎ＋型のソース領域およびトレイン領域、 １４Ｃはソース領域およびドレイン領域と同時に形成さ
れるｎ゛型領領域 を示ず。

エピタキシャル層３と、ゲート絶縁層１１と、ワード線
（ケー］・電極）１２Ａと、ソース領域１４Ａおよびド
レイン領域１４Ｂ　とによりメモリセルのＭＯＳ　ｌ−
ランジスタか構成される。さらに、１５八は例えば’Ｉ
’１Ｓｉ２からなる導電層、１５Ｂは同じ＜’ｒｉｓｉ
２からなり、Ｉ・ランジスタのドレイン領域］４Ｂとキ
ャパシタの蓄積電極９を電気的に接続する導電層、 を示す。

この導電層１５Ｂにより、キャパシタとトランジスタが
接続されてＤＲＡＭセルが構成される。さらに、 １６は厚さ８０００人程度のＳｉＯ□からなる眉間絶縁
層、 １７は配線用コンタクト窓、 １８はソース領域１４４にコンタクト窓１７および導電
層１５Ａを介してコンタクトし、層間絶縁層１６上にワ
ード線１２Ａ　、１２Ｂと直交する方向に延びるアルミ
ニウム（八１）等のビット線、 を示す。

ところで、ｐ型基板でｎチャネル型ＭＯＳトランジスタ
のしきい値電圧（Ｖｔｈとする）は、一般に次式で表わ
される。

ただし φＭＳ−−φＲＥｇ　　・ ｑ　　　　　　　　　ｎｉ。

ε　２ Ｃｉ　　−− ｔｏ　１ である。ここで、 φ□はｎ゛゛ポリＳｉの領域（ゲート側）とｐ＋型Ｓｉ
の領域（ソースおよびドレイン側）との間の仕事関数、 φ８はｐ＋型Ｓｉにおける真性レベルとフェルミレベル
とのエネルギーレベル差、 Ｅｇはｐ＋型Ｓｉにおけるバンドギャップ、ｋはポルツ
マン定数、 Ｔは絶対温度、 ｑは電子の電荷量、 ＮＡはｐ゛゛Ｓｉにおける不純物濃度（アクセプタ濃度
）、 ｎｉは真性キャリヤ濃度、 ＣｉはＳｉＯ，層の静電容量、 ε１はＳｉの誘電率、 ε２はＳｉＯ２層の誘電率、 １ｏはＳｉＯ７層の厚さ、 を表わす。

従って、（１）式は以下のように表わされる。

ε２　　　　　　　　　　・・・（２）（２）式から明
らかなようにＮＡまたはｔｏの値を増大させることによ
りＭＯＳトランジスタのしきい値電圧ｖｔｈを上げるこ
とができる。

第１図の一実施例は、不純物濃度ＮＡを高くすることに
よりＭＯＳトランジスタのしきい値電圧を高くして、所
期の効果を得るようにしたものである。以下、第２図（
ａ）〜（ｃ）を参照しながらこの効果について説明する
。

第２図（ａ）はセル内に生じる寄生ＭＯ３トランジスタ
の等価回路を示し、（ｈ）はさらにその等価回路を示す
。同図において、セルに「０」が書込まれてダイオード
Ｄ、が逆バイアスされた時に、仮にダイオードＤ１に逆
方向リークが発生したものとする。この場合、ダイオー
ドＤ２のカソード側は「０」レベルとなり、ダイオード
Ｄ２には順方向に２ｖの電圧が加わる。しかしながら第
１図のセルの構造によれば、寄生ＭＯ３トランジスタＱ
２のソース・ドレイン側、すなわちトレンチ５の周囲の
領域は高濃度のｐ゛型領領域７なっており、それ故、寄
生ＭＯ８トランジスタＱ２のしきい値電圧ｖｔｈは２■
を越えるほど充分に高く設定されている（第２図（ｃ）
参照）ので、該寄生ＭＯＳトランジスタＱ２はターンオ
ンしない。つまり、（ｂ）に破線で示されるように、ダ
イオードＤ２は無い状態と等価になる。

従って、上述した逆方向リークは流れず、これによって
セルデータのリークが防止され、メモリとしての保持特
性が高まる。

また、セルプレート電位は基板電位に関係なく設定され
得るのでセルプレート電位の自由度が高まり、しかもこ
の場合、キャパシタＣ８の印力Ｕ電圧は最大でも２Ｖな
ので誘電体層９の絶４゛５Ａ破壊の可能性は激減する。

これは、キャパシタの信顛度が高まることを意味する。

一ヒ述した実施例ではＮＡの値、すなわＩうトレンチ周
囲の不純物濃度を高くすることにより所期の効果を得る
ようにしたが、他の形態としてｔ。の値、すなわち絶縁
層６の厚さを所定の値（１００ＯＡ程度）より厚くする
ことにより同様の効果を得ることもできる。

次に、上記実施例によるＤＩＥＴセルの製造方法を、第
３図（ａ）〜（１１）に示す製造工程図を参照しながら
説明する。

（第３図（ａ）参照） まず通常の方法に従い、１層ｃｍ程度の比抵抗を有する
ｐ型Ｓｉの半導体基板１面にマスクパターン（図示せず
）を用いて選択的に１０１６ｃｍ−３程度の高ドーズ量
でＡｓをイオン注入し、活性化処理を行なってｎ゛゛埋
込み層２を形成する。

（第３図（ｂ）参照） 次いで上記拮板上に１０Ωｃｍ程度の比抵抗を有する厚
さ２〜３μｍ程度のｐ−型Ｓｉのエピタキシャル層３を
形成し、次いで素子形成領域上に選択酸化用の耐酸化膜
として、例えば５ｉｆｔ　Ｎ４層（またばＳｉ：＋Ｎａ
とＳｉＯ□との複合層）２１を形成し、これをマスクに
してエピタキシャル層３の表面を酸化し、厚さ４０００
人のフィールド絶縁層４を形成する。

（第３図（ｃ）参照） 次いで通常のりソグラフイと反応性イオン・エツチング
（ＲＩ　Ｅ）を用いて、フィールド絶縁層４の一部を含
めて耐酸化領域に底部が埋込み層２内に達する深さのト
レンチ５を形成する。

次いで熱酸化を行なって１−レンチ５の内面に厚さ１０
００人のキャパシタ画定隔離用の５ｉＯｚ絶縁層６を形
成する。

次いでＲ■Ｅ処理によりトレンチ５の底部の絶縁層６を
選択的に除去し、この部分に埋込み層２面を露出させる
。

（第３図（ｄ）参照） 次いで、マスクパターン（図示せず）を用いてトレンチ
周囲の領域に絶縁層６を介して５×１０Ｉ１０ｌ８程度
のドーズ量でボロン（Ｂ）をイオン注入し、活性化処理
を行なってｐ゛型領領域７形成する。

この場合、ｎ“型の埋込み層２内にもホロン（Ｂ）イオ
ンが入り込むが、その濃度は埋込み層２の不純物濃度よ
りも小さく、しかも次の工程において対向電極（セルプ
レート）８のｎ＋＋不純物により充分に相殺されるので
、埋込み層２の抵抗値は実質」二低下することはない。

なお、ｐ＋型領領域７形成する方法としては上Ｊのイオ
ン注入による方法の他に、ＢＳＧ　（珪酸ボロンガラス
）をトレンチに充填し、熱処理を行なってｐ゛型領領域
形成した後、該ＲＳＧを除去する方法を採用してもよい
。

（第３図（ｅ）参照） 次いでトレンチ５の内面を含む基板面全面に化学気相成
長（ＣＶＩ））法を用いて厚さ１００ＯＡ程度のｎ゛型
ポリＳｉ層を形成し、ＲＩＥ処理により基板面上の該ｎ
“型ポリＳｉ層を除去し、トレンチ５の側壁面にｎ“型
ポリＳｉからなる対向電極（セルプレート）８を残留形
成する。そしてこの後、若干の溶液エツチングまたはプ
ラズマエツチングを行なってトレンチ５の開口部付近の
ポリＳｉ層を除去し、対向電極（セルプレート）８の上
端部をトレンチ５の開口面より奥へ例えはｌｌ！ｍ程度
後退させる。これは、キャパシタ耐圧の向上に有利なた
めである。

なお、−ト記エツチング処理を完Ｙした時点で、トレン
チ５底部の埋込み層２の露出面子にｎ゛型ポリＳｉ層が
残留しても差し支えない。

ここで、ｎ゛゛埋込み層２に下部か接し電気的に接続さ
れたｎ゛゛ポリＳｉの対向電極（セルプレート）８が形
成される。

（第３図（ｆ）参照） 次いで対向電極８の表面を５ＯＡ程度酸化（図示せず）
した後、１−レンチ５の内面を含む基板子に例えば厚さ
１００人程鹿のＳｉ３　Ｎ４層からなる誘電体層９を形
成する。この誘電体層は、酸素雰囲気中でアニールする
ことにより絶縁耐圧が向上することが知られている。

次いで、誘電体層９を有するトレンチ５内を含む基板上
に、トレンチを充分に埋める程度の厚さに、砒素または
燐を高濃度にドープしたｎ１型ポリＳｉ層を成長させ、
次いで異方性のエツチング処理により基板上の該ｎ゛型
ポリＳｉ層を除去し、トレンチ５内を誘電体層９を介し
て完全に埋めるｎ゛型ポリＳｉ層からなる蓄積電極１０
を形成する。

この場合、マスク工程を用いないでトレンチ５内のみに
セルフアライメント的に蓄積電極を形成することができ
るので、トレンチ型キャパシタの占有面積は縮小さ・れ
る。

次いで、基板面上に表出している誘電体層９を除去し、
更に選択酸化時に用いたＳｉ３Ｎ４層２１を除去する。

なおここで、基板面にはトランジスタを形成する活性領
域とトレンチ５に埋込まれた蓄積電極１０の上面が表出
するが、前述したように対向電極の上端部はトレンチ５
の開口面から後退して形成されているので、蓄積電極１
０のバターニングの際多少オーハーエソチングになって
も対向電極８の一ヒ端部が表出することはなく、従って
、キャパシタ耐圧の劣化あるいはキャパシタショート障
害が発生することはない。

（第３図（ｇ）参照） 次いで、通常のＭＯＳトランジスタの形成方法に従いエ
ピタキシャル層３の表面を酸化し、メモリセルのＭＯＳ
トランジスタおよび周辺回路のＭＯＳトランジスタのゲ
ート絶縁層として例えば厚さ２２０人程鹿の５ｉＯｚか
らなる絶縁層１１を形成する。この際に９００℃程度の
低温で酸化を行うと、蓄積電極１０の表面のグーｌ−絶
縁層１１は６００人程鹿の厚さになる。

次いで、デー１−材料例えば２０００人程度０厚さのチ
タンシリサイド（ＴｉＳｉ２　）層を被着し、パターニ
ングを行なってＴｉ５ｉｚからなるワード線１２八、１
２８等を形成し、次いで公知の方法により該ワード線１
２Ａ　、１２８等の表面を厚さ１０００人程度人程ｉＯ
□からなる絶縁層１３で被覆する。

次いで、エピタキシャル層３および蓄積電極１０の表面
にワード線（ゲート電極）１２八をマスクにしてヒ素（
Ａｓ）を選択的にイオン注入してｎ＋型のソース領域１
４八およびドレイン領域１４１３を形成する。この際ト
レンチ５内に埋込まれた蓄積電極１０にもｎ゛型領領域
１４Ｃ形成される。

次いで、ウェットエツチング等によりソース領域１４Ａ
、ドレイン領域１４Ｂおよび蓄積電極１０のｎ゛型領領
域１４Ｃ表面を露出させた後、該基板上に厚さ３０００
人程度０チタン（Ｔｉ）層をスパッタ法等により形成し
、所定の熱処理を行なって上記シリコン露出面に接する
領域のＴｉ層を選択的にシリサイド化し、次いでシリサ
イド化していないＴｉ層を選択的にエツチング除去して
、チタンシリサイドからなる導電層１５Ａ　、１５Ｂを
形成する。この際、ドレイン領域１４Ｂと蓄積電極１０
のｎ′″型領域１４Ｃは導電層１．５Ｂにより電気的に
接続される。

なお、ｎ＋型領領域１４Ｃシリコン露出面上へのポリＳ
ｉの選択成長技術によって形成してもよい。

（第３図（ｈ）参照） 最後に、通常の方法により、基板全面に層間絶線層１６
を被着し、ソース領域１４八およびドレイン領域１４Ｂ
上に配線用のコンタクト窓１７を明け、ＡＩからなるビ
ット線１８を形成する。

なお、上述した実施例においてはｎチャネル型のセルに
ついて説明したが、それに限らず、逆のｎチャネル型の
セルについても同様に適用され得ることは明らかであろ
う。

〔発明の効果〕

以上説明したように本発明のＤＲＡＭ装置によれば、メ
モリセルデータのリークを防止してメモリとしての保持
特性を高め、メモリセルの信頼度を高めるこ七ができる
と共に、従来のＩ）ＪＥＴセルにおけるセルプレー１・
の電位に自由度を与え、キャパシタの印加電圧を低減し
て該キャパシタの寿命低下を防Ｉトすることができる。

【図面の簡単な説明】

第１図は本発明の一実施例としてのＤＩＥＴセルの構造
を示す断面図、 第２図（ａ）〜（ｃ）は第１図のセルによる効果を説明
するだめの図で、（ａ）はセル内に生じる畜牛ＭＯＳト
ランジスタの等価回路図、（ｂ）は回路（ａ）の等価回
路図、（ｃ）はトランジスタＱ２の電流・電圧特性図、 第３図（ａ）〜（ｈ）は第１図のＤＩＥＴセルの製造工
程図、 第４図（ａ）および（ｂ）は従来形の一例としてのトレ
ンチ型キャパシタを有するＤＲＡＭセルの構成を示す図
で、（ｉ〕）は模式断面図、（ｂ）は等価回路図、 第５図（ａ）および（ｂ）は従来形の他の例としてのＤ
ＩＥＴセルの構成を示す図で、（ａ）は模式断面図、（
ｂ）は等価回路図、 第６図（ａ）および（ｂ）は従来形のさらに他の例とし
てのＤＴＥＴセルの構成を示す図で、（ａ）は模式断面
図、（ｂ）は等価回路図、 第７図（ａ）〜（ｃ）は第６図のセルにおける問題点を
説明するだめの図で、（ａ）はセル内に生じる寄生ＭＯ
３トランジスタの等価回路図、（ｂ）は回路（ａ）の等
価回路図、（ｃ）はトランジスタＱ２の電流・電圧特性
図、 である。 （符号の説明） ■・・・半導体基板、　　２・・・埋込み層、３・・・
半導体層（エピタキシャル層）、４・・・フィールド絶
縁層、 ５・・・トレンチ、　　　　６・・・絶縁層、７・・・
ｐ゛型領領域 ８・・・第１の導電層（対向電極）、 ９・・・誘電体層、 １０・・・第２の導電層（蓄積電極）、１１・・・ゲー
ト絶縁層、 １．２Ａ・・・自己セルのワード線（デー１〜電極）、
１２Ｂ・・・隣接セルのワード線、 １３・・・絶縁層、　　　　　１４八　・・・ソース領
域、１４Ｂ・・・ドレイン領域、１４Ｃ・・・ｎ゛型ｔ
ａ域、１．５Ａ・・・導電層、　　　　１．５Ｂ・・・
導電層、１６・・・層間絶縁層、　　１７・・・コンタ
クト窓、１８・・・ピッ１へ線。 （ａ）　セル内に生じる寄生ＭＯ８（ｂ）回路（ａ）の
等価トランジスタの等価回路図　　　　　　　　　回路
図第１図のセルによる効果を説明す 第２図 （ｃ）トランジスタＱ２の電流・電 圧特性図 るための図 ククク エ、″ト ヤ１ト 惣傅 （Ｑ）　　セル内に生じる寄生ＭＯ８（ｂ）回路（ａ）
の等価トランジスタの等価回路図　　　　　　　　　回
路図第６図のセルにおける問題点を説明 第７図 （Ｃ）　　ｌ−ランジスタＱ２の電流・電圧特性図 するための図

Claims (1)

1. 【特許請求の範囲】 １、一導電型の半導体基板（１）と、 該半導体基板面に形成された逆導電型の埋込み層（２）
   と、 該埋込み層を有する該半導体基板面上に形成された一導
   電型の半導体層（３）と、 該半導体層を貫通して該埋込み層に達するように形成さ
   れたトレンチ（５）の内部に絶縁層（６）を介して形成
   されたキャパシタと、 該半導体層に形成され該キャパシタに対し電荷の充放電
   のスイッチングを行うＭＩＳトランジスタとを具備し、 該キャパシタは、該絶縁層を覆って被膜状に形成され該
   埋込み層を介して所定のバイアス電圧が印加されるよう
   に該埋込み層にオーミックに接続された逆導電型の第１
   の導電層（８）と、該第１の導電層を有する該トレンチ
   の内面全域に被膜状に形成された誘電体層（９）と、該
   誘電体層を有するトレンチ内に埋込み形成され該ＭＩＳ
   トランジスタのソースまたはドレインのいずれか一方の
   領域（１４Ｂ）にオーミックに接続された逆導電型の第
   ２の導電層（１０）と、を有し、 該第１（７）導電層（８）と該埋込み層（２）と該半導
   体層（３）とにより構成される寄生ＭＩＳトランジスタ
   （Ｑ＿２）のしきい値電圧が書込み電圧の低い方の論理
   レベル値と高い方の論理レベル値とのレベル差の二分の
   一以上に設定されている、 ダイナミックランダムアクセスメモリ装置。 ２、前記寄生ＭＩＳトランジスタ（Ｑ＿２）のしきい値
   電圧の設定は、前記トレンチ（５）の周囲の領域（７）
   の不純物濃度を前記ＭＩＳトランジスタのチャネル領域
   の不純物濃度よりも高く設定することにより行われる、
   特許請求の範囲第１項に記載のダイナミックランダムア
   クセスメモリ装置。 ３、前記寄生ＭＩＳトランジスタ（Ｑ＿２）のしきい値
   電圧の設定は、前記絶縁層（６）の厚さを所定値以上に
   設定することにより行われる、特許請求の範囲第１項に
   記載のダイナミックランダムアクセスメモリ装置。