KR19980070397A - 반도체장치 - Google Patents

반도체장치 Download PDF

Info

Publication number
KR19980070397A
KR19980070397A KR1019980000266A KR19980000266A KR19980070397A KR 19980070397 A KR19980070397 A KR 19980070397A KR 1019980000266 A KR1019980000266 A KR 1019980000266A KR 19980000266 A KR19980000266 A KR 19980000266A KR 19980070397 A KR19980070397 A KR 19980070397A
Authority
KR
South Korea
Prior art keywords
electrode
transistor
gate
drain
source
Prior art date
Application number
KR1019980000266A
Other languages
English (en)
Other versions
KR100317741B1 (ko
Inventor
노구치미츠히로
Original Assignee
니시무로타이조
가부시키가이샤도시바
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 니시무로타이조, 가부시키가이샤도시바 filed Critical 니시무로타이조
Publication of KR19980070397A publication Critical patent/KR19980070397A/ko
Application granted granted Critical
Publication of KR100317741B1 publication Critical patent/KR100317741B1/ko

Links

Classifications

    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
    • H10B12/31—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells having a storage electrode stacked over the transistor
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/823412—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type with a particular manufacturing method of the channel structures, e.g. channel implants, halo or pocket implants, or channel materials
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/823481—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type isolation region manufacturing related aspects, e.g. to avoid interaction of isolation region with adjacent structure
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/01—Manufacture or treatment
    • H10B12/02—Manufacture or treatment for one transistor one-capacitor [1T-1C] memory cells
    • H10B12/05—Making the transistor
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells

Landscapes

  • Engineering & Computer Science (AREA)
  • Manufacturing & Machinery (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Dram (AREA)
  • Semiconductor Memories (AREA)

Abstract

셀 기록시에는 전류를 충분히 확보하면서, 메모리셀의 데이터 유지시에는 셀로부터의 서브스레셜드 누설전류를 억제할 수 있으며, 동작의 고속화와 안정성의 향상 등을 도모할 수 있다.
게이트(1)가 게이트 제어선(7)에 접속되고, 드레인전극(3)이 데이터 전송선(8)에 접속된 MIS형 트랜지스터와, 축적전극(5)이 트랜지스터의 소스전극(2)에 접속되고, 플레이트전극(6)이 공통전극에 접속된 캐패시터로 메모리셀을 구성하고, 이 메모리셀을 매트릭스 배치하여 이루어지는 반도체 기억장치에 있어서, 게이트전극(1) 아래의 채널영역의 불순물농도를 소스전극(2)측 보다도 드레인전극(3) 측에서 높게 설정함으로써, 축적전극(5)의 전위를 기준으로 데이터 전송선(8)에 부(負)전위(-V)를 인가한 경우의 트랜지스터의 임계치 보다도, 정(正)전위(V)를 인가한 경우의 임계치가 낮게 되도록 했다.

Description

반도체장치
본 발명은 MIS형 트랜지스터와 캐패시터를 갖춘 반도체장치에 관한 것으로, 특히 트랜지스터의 임계치 특성의 개선을 도모한 반도체장치, 더욱이 반도체 기억장치 및 반도체 전압변환장치에 관한 것이다.
최근, 신뢰성 향상이나 저소비전력 용도를 위한 DRAM 메모리셀의 전원전압을 강압하는 것이 행해지고 있으며, 메모리셀 트랜지스터의 임계치(Vth)와 셀 1데이터 기록전압(Vcc)의 차가 작아지고 있다. 이와 같은 DRAM에 있어서는 임계치 저하에 의한 셀 트랜지스터의 소스·드레인간의 누설의 증가와, 워드선 승압에 의한 게이트절연막의 내압 여유의 감소가 문제로 되고 있다.
이 문제를 도 39a의 종래 MIS형 트랜지스터(MISFET)와 캐패시터를 조합시킨 DRAM 메모리셀을 예로 이용하여 설명한다. 도 39a의 메모리셀은 플레이트전극(6) 및 전하축적전극(5)을 갖는 캐패시터와, 게이트 제어선(7)에 접속된 게이트전극(1), 데이터 전송선(8)에 접속된 소스·드레인의 한쪽 전극(3: 편의상 여기에서는 드레인전극이라 칭한다), 축적전극(5)에 접속된 소스·드레인의 다른쪽 전극(2: 편의상 여기에서는 소스전극이라 칭한다) 및, 기판전극(4)으로 되는 MISFET로 구성되어 있다.
여기서, 종래 DRAM 셀의 문제점을 나타낸 바와 같이, 메모리셀 각각의 부분의 전압을 다음과 같이 기호로 나타낸다. 우선, 게이트 제어선(7)의 전압을 VWL, 데이터 전송선(8)의 전압을 VBL, 축전전극(5)의 전압을 VSN으로 한다. 기판전극(4) 및 플레이트전극(6)의 전위에 대한 표시는 벌크기판 또는 보디콘택트를 갖춘 SOI(silicon-on-insulator) 기판에서는 통상 일정 전위로 고정되어 있기 때문에 생략한다.
다음에, 축적전극(5)을 Vcc의 전압까지 승압하여 데이터를 기록하는 경우를 도 39b에 나타냈다. 이 경우, 축적전극(5)의 전압은 데이터 전송선(8)의 전압 보다도 낮기 때문에, 드레인전극(3)에서 소스전극(2)의 방향으로 전류가 흐른다.
여기서, 게이트 제어선(7)의 전압(VWL)은 축적전극(5)의 전위가 Vcc로 되기까지 충분히 기록되기 때문에, VWL=0V 경우의 셀 트랜지스터의 임계치를 Vth, 소스·드레인간의 전압이 Vcc까지 상승한 때의 기판 바이어스 효과에 의한 임계치 상승분을 ΔVth로서 (Vcc+Vth+ΔVth) 보다도 높게될 필요가 있다. 다만, VWL은 게이트절연막의 내압 보다 상한이 제한되기 때문에, VWL을 낮게 억제하기 위해서는 임계치(Vth)를 낮게하는 것이 바람직하다.
이와 관련하여, 축적전극(5)을 0V의 전압까지 저하시켜 데이터를 기록하는 경우에는 상기의 기판 바이어스 효과에 의한 임계치 상승(ΔVth)이 생기지 않기 때문에, 축적전극(5)을 Vcc의 전압까지 승압하여 기록하는 경우에 비해 문제되지 않는다.
다음에, 게이트 제어선(7)의 전위를 저하시켜, 셀 트랜지스터를 오프상태로 하고, 데이터 유지상태로 되었던 경우의 메모리셀의 누설전류를 고려한다. 이 경우, 통상은 게이트 제어선(7)의 전위를 0V로 하기 위하여, 편의적으로 도 39c, 39d에는 VWL=0V로 나타낸다. 축적전극(5)과 데이터 전송선(8)간의 전위차가 존재하는 경우, 트랜지스터의 서브스레셜드 전류(Ileak)가 트랜지스터의 소스·드레인간에 흐른다.
여기서, 예컨대 미리 셀에 1을 기록하고, VSN~Vcc로 되어 있는 경우에, 데이터 전송선(8)의 전위(VBL)를 0V로 한 도 39c의 경우를 고려한다. 이는, 예컨대 여기의 셀과 동일의 데이터 전송선(8)에 접속된 별개의 메모리셀에 0의 데이터를 기록하는 경우에 발생한다. 이 경우, 서브스레셜드 전류(Ileak)가 축적전극(5)으로부터 데이터 전송선(8)으로 흐름으로써, 축적전극(5)의 전위가 하강하고, 데이터 독출시에 충분한 전압진폭을 얻지 못하는 문제가 발생한다. 여기서, 임계치(Vth)에 비해 게이트전극(VWL)을 작게 하면, 서브스레셜드 전류(Ileak)는 작기 때문에, Vth를 상승시키는 것이 바람직하다.
더욱이, 이 서브스레셜드 전류의 문제는 셀에 미리 0을 기록하고, 데이터 전송선의 전위 VBL을 Vcc로 한 도 39d의 경우에도 발생한다. 그러나, 본 발명자들은 도 39d의 경우는 상술한 경우보다도 문제가 일으나는 것이 어렵다는 것을 발견했다. 이 이유를 이하에서 설명한다.
이제, 도 39c의 경우, 축적전극(5)에서 Ileak에 의해 전류가 데이터 전송선(8)으로 흘러나가고, 축적전극(5)의 전위(VSN)가 Vcc에서 (Vcc-dV)로 저하한 것으로 한다. 이 때, 데이터 전송선(8)의 전위는 데이터 전송선의 용량을 CB, 셀의 축적전극의 용량(Cs)으로서 dV·Cs/C3만큼 상승한다. 여기서, 통상의 DRAM에 있어서, 데이터 전송선의 용량(CB)은 셀의 축적전극의 용량(Cs) 보다도 커 데이터 전송선 전위의 변화량은 작다. 이 때, 기판 바이어스 효과는 축적전극(5) 보다도 전압이 낮은 데이터 전송선(8)의 전위, 결국 dV·Cs/CB 상승분에 따라 결정되기 때문에, 서브스레셜드 누설전류는 계속 흐른다.
한편, 도 39d의 경우, 축적전극(5)에 Ileak에 의해 전류가 데이터 전송선(8)으로부터 흘러 들어가고, 축적전극(5)의 전위(VSN)가 0에서 +dV로 상승한 것으로 한다. 이 경우, 축적전극(5)의 전하 변화량은 dV·Cs로, 도 39c에 나타낸 경우와 같다. 그렇지만, 도 39c의 경우와 달리, 데이터 전송선(8)의 전위는 데이터 전송선의 용량을 CB, 셀의 축적전극의 용량 Cs로서 dV·Cs/CB만큼 저하한다. 이 때, 기판 바이어스 효과는 데이터 전송선(8) 보다도 전압이 낮은 축적전극(5)의 전위, 결국 dV 상승에 의해 결정된다. 이 dV 상승은 도 39c에 나타낸 dV·Cs/CB 상승분 보다도 크고, 이 dV 상승에 의한 기판 바이어스 효과에 의해 임계치가 상승하기 때문에, 축적전극(5)의 서브스레셜드 누설전류의 유입은 중지한다.
이상과 같이, 셀에 1의 데이터를 기록하기 위해서는 임계치 전압(Vth)은 낮게 억제할 필요가 있고, 셀로부터의 서브스레셜드 누설전류를 억제하기 위해서는 Vth는 높게 유지할 필요가 있으며, 2개의 임계치에 대한 바람직한 조건이 다르다는 문제가 있었다. 이 문제는 기록전압의 진폭(Vcc)과 임계치(Vth)의 차를 충분히 확보할 수 없는 저전원 전압동작의 DRAM에 있어서 현저하다.
더욱이, 마찬가지의 문제는 데이터 유지시에 플레이트전극(6)의 전압을 소위, 1/2Vcc 전압으로 한 강유전체 캐패시터를 이용한 메모리에서도 발생한다. 메모리셀의 구성법은 캐패시터 절연막에 강유전체막을 이용한 것으로 하면 같은 것이기 때문에 생략한다. 플레이트전극(6)의 전압을 1/2Vcc로 한 강유전체 캐패시터에 있어서는 도39e와 같이, 1을 기록한 셀의 축적전극전압이 서브스레셜드 누설전류에 의해 Vcc에서 0V로 변화하면, 플레이트전극(6)과 축적전극(5)의 사이에 인가되는 전계의 방향이 역전하기 때문에, 소위 분극반전이 생겨, 메모리셀의 데이터가 파괴된다.
또한, 마찬가지의 문제는 차아지펌프회로에서도 생긴다. 도 40은 차아지펌프회로의 기판 유니트를 나타낸 것으로, 플레이트전극(6)과 전하축적전극(5)을 갖는 캐패시터와, 출력단에 접속된 소스·드레인의 한쪽 전극(3: 편의상 여기에서는 드레인 전극이라 한다), 소스·드레인의 다른쪽 전극(2: 편의상 여기에서는 소스전극이라 한다)과 함께 축적전극(5)에 접속된 게이트(1)로 이루어진 MISFET로구성되어 있다. 그리고, 플레이트전극(6)은 2개의 다른 전압(V1,V2)을 갖는 복수의 전압원중 어느 하나가 스위치로 되는 소자를 매개로 시간적으로 서로 접속되도록 되어 있다.
차아지펌프회로의 문제점을 설명한다. 차아지펌프회로에서는 기본적으로 V1, V2 2개의 전원을 서로 연속하여 바꾸고, 소스전극(2)에서 드레인전극(3)의 방향으로 전하를 이동시킴으로써, 전극(2, 3)간에 전위차를 얻는다. 도 40에서는 드레인전극(3)의 전압을 소스전극(2)의 전압에 비교하여 승압하는 경우를 나타내고 있다.
여기서, 도 40a는 플레이트 전압이 V2의 전압원에서 V1의 전압원으로 바꾼 경우를 나타낸다. 이 경우, V1의 전압이 V2의 전압 보다도 높기 때문에, 플레이트 전위가 상승한다. 이에 따라, 축적전극(5)의 전위가 상승하고, 게이트전극(1)의 전압도 임계치(Vth) 이상으로 약 (V1-V2)만큼 상승한다. 이것에 의해, 트랜지스터가 온상태로 되고, 축적전극(5)에 축적된 전하가 드레인전극(3)으로 전송된다. 여기서, 온상태의 축적전극(5)의 전위를 VSN으로 하면, 드레인전극(3)의 전위는 VSN-Vth로된다. 이 VSN-Vth의 저하를 억제하기 위해서는 트랜지스터의 임계치(Vth)는 낮게하는 것이 바람직하다.
다음에, 플레이트 전압이 V1의 전압원에서 V2의 전압원으로 바꾼 경우를 도 40b에 나타냈다. 이 경우, V2의 전압이 V1의 전압 보다도 낮기 때문에, 플레이트 전위가 하강한다. 이에 따라, 축적전극(5)의 전위가 약 (V1-V2)만큼 저하하고, 게이트전극(1)의 전압이 임계치(Vth) 이하로 된다. 이것에 의해, 트랜지스터가 오프상태로 된다. 여기서, 드레인전극(3)에서 소스전극(2)으로는 온상태로 반대의 방향으로 서브스레셜드 전류가 흐르고, 도 40a에서 전송한 전하와 역방향으로 흐르게 되기 때문에, 전하전송의 손실이 발생한다. 이 전하손실을 억제하는데는 트랜지스터의 임계치(Vth)를 높게하는 것이 바람직하다.
이상으로부터 트랜지스터 온시의 전압저하를 방지하는데는 임계치 전압(Vth)은 낮게 억제할 필요가 있고, 트랜지스터를 통한 서브스레셜드 누설에 의한 전하전송의 손실을 억제하기 위해서는 Vth는 높게 유지할 필요가 있어, 2개의 임계치에 대한 바람직한 조건이 다르다는 문제가 있었다. 이 문제는 기록전압의 진폭(Vcc)과 임계치 전압(Vth)의 차를 충분히 확보할 수 없는 저전원전압 동작의 승압회로 및, 부전압발생회로에 있어서 현저하다.
이와 관련하여 도 40c에 부전압발생회로의 일예를 나타냈지만, 이 회로에서는 전원(V1, V2) 대신에 전압발진회로를 접속하고 있다. 보다 구체적으로는 게이트·소스를 접속한 MISFET를 2개 직렬로 접속하고, 그 직렬접속부의 드레인전극(3)측을 입력으로서 접지단(0V), 소스전극(2)측을 출력단으로 접속하고, 2개 트랜지스터의 접속점에 캐패시터를 매개로 전압발진회로를 접속하고 있다. 이와 같은 부전압발생회로도 차아지펌프회로를 이용하고 있기 때문에 문제점은 동일하다.
이와 같이, 본 발명자들이 연구한 결과, 이하의 문제점이 밝혀졌다. 종래, DRAM 등의 메모리셀을 이용한 반도체 기억장치에 있어서는 셀 기록전류를 충분히 확보하기 위해서는 임계치(Vth)는 낮게 억제할 필요가 있었다. 한편, 셀로부터의 서브스레셜드 누설전류를 억제하기 위해서는 Vth를 유지할 필요가 있었다. 결국, 2개의 임계치에 대한 상응하는 문제점이 존재하고 있다.
또한, 차아지펌프회로에 있어서도 트랜지스터 온시의 전압저하를 방지하는데는 임계치 전압(Vth)은 낮게 억제할 필요가 있고, 트랜지스터를 통한 서브스레셜드 누설에 의한 전하전송의 손실을 억제하기 위해서는 Vth는 높게 유지할 필요가 있다. 결국, 2개의 임계치에 대한 상응하는 문제점이 존재하고 있다.
본 발명은 상기한 점을 감안하여 발명된 것으로, 트랜지스터를 매개로 캐패시터로 전류를 공급하는 경우에는 전류량을 충분히 확보하면서, 트랜지스터에 의한 서브스레셜드 누설을 억제할 수 있는 반도체장치를 제공하는 것에 그 목적이 있다.
또한, 셀 기록시에는 전류를 충분히 확보하면서, 메모리셀의 데이터 유지시에는 셀로부터의 서브스레셜드 누설전류를 억제할 수 있어, 동작의 고속화와 안정성의 향상 등을 도모할 수 있는 반도체 기억장치를 제공하는 것에 그 목적이 있다.
더욱이, 트랜지스터 온시의 전압저하를 작게하면서, 트랜지스터의 서브스레셜드 누설을 억제할 수 있어, 승압효율의 향상 등을 도모할 수 있는 반도체 전압변환장치를 제공하는 것에 그 목적이 있다.
도 1은 제1실시예에 따른 반도체 기억장치를 나타낸 회로구성도,
도 2는 제2실시예에 따른 COB형 DRAM의 셀부분의 평면도,
도 3은 도 2의 A-A´ 및 B-B´의 단면도,
도 4는 제2실시예에 있어서, 전압의 방향을 변경한 경우의 트랜지스터 채널의 전자에 대한 포텐셜을 나타낸 도면,
도 5는 제2실시예의 제조공정을 나타낸 평면도와 단면도,
도 6은 제2실시예의 제조공정을 나타낸 평면도와 단면도,
도 7은 제2실시예의 제조공정을 나타낸 평면도와 단면도,
도 8은 제2실시예의 변형예를 나타낸 평면도와 단면도,
도 9는 제2실시예의 제조공정을 나타낸 평면도와 단면도,
도 10은 제2실시예의 변형예를 나타낸 평면도와 단면도,
도 11은 제2실시예의 변형예를 나타낸 단면도,
도 12는 도 11의 구성을 실현하기 위한 제조공정을 나타낸 평면도와 단면도,
도 13은 제3실시예에 따른 COB형 DRAM의 셀부분의 평면도,
도 14는 도 13의 A-A´ 및 B-B´의 단면도,
도 15는 제3실시예에 있어서의 트랜지스터가 만족하는 채널폭과 임계치의 관계를 나타낸 도면,
도 16은 제3실시예의 제조공정을 나타낸 평면도와 단면도,
도 17은 제4실시예에 따른 COB형 DRAM의 셀부분의 평면도,
도 18은 도 17의 A-A´ 및 B-B´의 단면도,
도 19는 제4실시예에 있어서의 트랜지스터가 만족하는 채널폭과 임계치의 관계를 나타낸 도면,
도 20은 제5실시예에 따른 COB형 DRAM의 셀부분의 평면도,
도 21은 A-A´ 및 B-B´의 단면도,
도 22는 도 20의 C-C´ 및 D-D´의 단면도,
도 23은 제5실시예의 제조공정을 나타낸 평면도와 단면도,
도 24는 제5실시예의 변형예를 나타낸 단면도,
도 25는 제5실시예의 변형예를 나타낸 단면도,
도 26은 제6실시예에 따른 COB형 DRAM의 셀부분의 단면도,
도 27은 제6실시예의 제조공정을 나타낸 평면도와 단면도,
도 28은 제6실시예에 있어서의 채널 아래 공핍층의 상태를 나타낸 도면,
도 29는 제7실시예에 따른 COB형 DRAM의 셀부분의 단면도,
도 30은 제7실시예의 제조공정을 나타낸 평면도와 단면도,
도 31은 제8실시예에 따른 COB형 DRAM의 셀부분을 나타낸 단면도,
도 32는 제8실시예에 따른 COB형 DRAM의 셀부분을 나타낸 단면도,
도 33은 제8실시예에 있어서의 소자분리형상을 실현하는 패턴예를 나타낸 평면도,
도 34는 제8실시예의 변형예를 나타낸 단면도,
도 35는 도 34의 구성을 실현하기 위한 제조공정을 나타낸 평면도와 단면도,
도 36은 제9실시예에 따른 반도체 승압장치를 나타낸 회로구성도,
도 37은 제10실시예에 따른 반도체 기억장치를 나타낸 회로구성도,
도 38은 제3실시예에 대응하는 변형예를 나타낸 평면도와 단면도,
도 39는 종래 DRAM 메모리셀의 구성과 문제점을 설명하기 위한 도면,
도 40은 종래 차아지펌프회로의 구성과 문제점을 설명하기 위한 도면이다.
〈도면의 주요부분에 대한 부호의 설명〉
1 --- 게이트전극, 2 --- 소스전극(제2주전극),
3 --- 드레인전극(제1주전극), 4 --- 기판전극,
5 --- 축적전극, 6 --- 플레이트전극,
7 --- 게이트 제어선, 8 --- 데이터 전송선,
9 --- 비트선 콘택트, 10 --- 축적전극 콘택트,
11 --- 캐패시터 절연막, 12 --- 게이트절연막,
13 --- 측벽 및 층간절연막, 14 --- 소자분리절연막,
15 --- p형 기판영역, 16 --- 레지스트,
30 --- p+형층, 31 --- p-형층,
33 --- p+형 펀치스루 방지층.
상기한 바와 같은 목적을 달성하기 위한 본 발명은, 전류의 흐름방향에 따라 임계치가 변화하는 트랜지스터를 메모리셀이나 차아지펌프회로 등의 트랜지스터에 이용하는 것에 있다.
본 발명의 특징으로는, 메모레셀에 높은 전압의 데이터를 기록하는 경우에는 임계치(Vth)가 낮게 되도록 하고, 메모리셀 데이터 유지시에는 임계치(Vth)가 높게 되도록 한다. 또한, 차아지펌프회로에 있어서는 전하를 전송하는 방향의 전류에 대해서는 임계치 전압(Vth)은 낮게 억제하여 임계치분의 전압저하를 작게하고, 전하를 전송하는 방향과 역방향의 전류에 대해서는 임계치(Vth)를 높게하여 서브스레셜드 누설에 의한 전하전송의 손실을 억제한다.
즉, 본 발명은 이하의 구성을 특징으로 하고 있다. 더욱이, 여기서 임계치 전압으로서는 예컨대, 게이트 길이를 L, 트랜지스터 폭을 W로 하고, 20nA×(W/L)을 만족하는 게이트 전압으로 정의한다.
(1) 단일의 도전영역으로 이루어진 게이트를 갖는 MIS형 트랜지스터의 소스·드레인전극의 한쪽에 캐패시터의 축적전극을 접속한 반도체장치에 있어, 상기 트랜지스터 게이트의 전위 및 상기 캐패시터 플레이트전극의 전위를 일정하게 유지한 상태로, 상기 캐패시터의 축적전극의 전위를 기준으로서 상기 소스·드레인의 다른쪽에 부의 전위 -V를 인가한 경우에 소스·드레인간에 흐르는 전류 보다도, 정의 전위 V를 인가한 경우에 소스·드레인간에 흐르는 전류의 쪽이 큰 것을 특징으로 한다.
(2) 단일의 도전영역으로 이루어진 게이트가 게이트 제어선에 접속되고, 소스·드레인의 한쪽을 이루는 제1주전극이 전송선에 접속된 MIS형 트랜지스터와, 축적전극이 그 트랜지스터의 소스·드레인의 다른쪽을 이루는 제2주전극에 접속되고, 플레이트전극이 공통전극에 접속된 캐패시터로 메모리셀을 구성하고, 이 메모리셀을 매트릭스 배치하여 이루어진 반도체 기억장치에 있어서, 상기 트랜지스터를 그 트랜지스터 게이트의 전극 및 상기 캐패시터의 플레이트전극의 전위를 일정하게 유지한 상태로, 상기 캐패시터의 축적전극의 전위를 기준으로 하여 상기 데이터 전송선에 부의 전위 -V를 인가한 경우의 임계치 보다도, 정의 전위 V를 인가한 경우의 임계치의 쪽이 낮게 되도록 구성한 것을 특징으로 한다.
(2-1) 게이트의 전압이 임계치 보다 작은 경우, 소스·드레인간에 흐르는 전류가 트랜지스터의 제2주전극과 기판간의 사이에 흐르는 전류 보다도 많을 것.
(2-2) 1개의 데이터 전송선에 복수개의 메모리셀이 접속되어 있으며, 데이터 전송선의 용량이 축적전극의 용량 보다도 많을 것.
(3) 단일의 도전영역으로 이루어진 게이트가 게이트 제어선에 접속되고, 소스·드레인의 한쪽을 이루는 제1주전극이 데이터 전송선에 접속된 MIS형 트랜지스터와, 축적전극이 그 트랜지스터의 소스·드레인의 다른쪽을 이루는 제2주전극에 접속되고, 플레이트전극이 공통전극에 접속된 캐패시터로 메모리셀을 구성하고, 이 메모리셀을 매트릭스 배치하여 이루어진 반도체 기억장치에 있어서, 상기 트랜지스터의 게이트 아래의 채널영역의 불순물농도를 제2주전극측 보다도 제1주전극의 쪽에서 높게 설정하면서, 불순물농도가 높은 쪽의 영역을 상기 소스·드레인 형성을 위한 마스크로는 별도 마스크로 형성하여 되는 것을 특징으로 한다.
(3´) 단일의 도전영역으로 이루어진 게이트가 게이트 제어선에 접속되고, 소스·드레인의 한쪽을 이루는 제1주전극이 데이터 전송선에 접속된 MIS형 트랜지스터와, 축적전극이 그 트랜지스터의 소스·드레인의 다른쪽을 이루는 제2주전극에 접속되고, 플레이트전극이 공통전극에 접속된 캐패시터로 메모리셀을 구성하고, 이 메모리셀을 매트릭스 배치하여 이루어진 반도체 기억장치에 있어서, 상기 게이트는 기판 주평면에 제1방향에 따라 형성되고, 본질적으로 제1방향에서 게이트를 포함하는 2개의 평행한 단면으로, 상기 2개의 단면의 제1단면은 제2단면 보다도 상기 트랜지스터의 제1주전극에 가깝고, 제1단면에서 상기 게이트의 단(端)까지의 거리와 제2단면에서 상기 게이트의 단까지의 거리가 같고, 소스·드레인영역의 도전형을 제1도전형, 역의 도전형을 제2도전형으로 하면, 제1단면에서의 채널영역(제2도전형 불순물의 농도-제1도전형 불순물의 농도) 보다도, 제2단면에서의 채널영역(제2도전형 불순물의 농도-제1도전형 불순물의 농도) 쪽이 낮은 것을 특징으로 한다.
(4) 단일의 도전영역으로 이루어진 게이트가 게이트 제어선에 접속되고, 소스·드레인의 한쪽을 이루는 제1주전극이 데이터 전송선에 접속된 MIS형 트랜지스터와, 축적전극이 그 트랜지스터의 소스·드레인의 다른쪽을 이루는 제2주전극에 접속되고, 플레이트전극이 공통전극으로 접속된 캐패시터로 메모리셀을 구성하고, 이 메모리셀을 매트릭스 배치하여 이루어진 반도체 기억장치에 있어서, 상기 트랜지스터의 게이트 아래의 채널영역의 불순물농도를 제2주전극측 보다도 제1주전극측에서 높게 설정하면서, 불순물농도가 높은쪽의 영역을 기판표면으로부터 떨어져 형성하여 되는 것을 특징으로 한다.
(5) 단일의 도전영역으로 되는 게이트가 게이트 제어선에 접속되고, 소스·드레인의 한쪽을 이루는 제1주전극이 데이터 전송선에 접속된 MIS형 트랜지스터와, 축적전극이 그 트랜지스터의 소스·드레인의 다른쪽을 이루는 제2주전극에 접속되고, 플레이트전극이 공통전극에 접속된 캐패시터로 메모리셀을 구성하고, 이 메모리셀을 매트릭스 배치하여 이루어진 반도체 기억장치에 있어서, 상기 트랜지스터는 채널 폭이 좁게되면 임계치가 저하하는 것이고, 그 트랜지스터의 제1주전극측의 채널폭을 제2주전극측의 채널폭 보다도 넓은 것을 특징으로 한다.
(5´) 단일의 도전영역으로 이루어진 게이트가 게이트 제어선에 접속되고, 소스·드레인의 한쪽을 이루는 제1주전극이 데이터 전송선에 접속된 MIS형 트랜지스터와, 축적전극이 그 트랜지스터의 소스·드레인의 다른쪽을 이루는 제2주전극에 접속되고, 플레이트전극이 공통전극에 접속된 캐패시터로 메모리셀을 구성하고, 이 메모리셀을 매트릭스 배치하여 이루어진 반도체 기억장치에 있어서, 상기 트랜지스터는 채널폭이 좁게되면 임계치가 상승하고, 상기 게이트가 기판 주평면에 제1방향에 따라 형성된 것이고, 본질적으로 제1방향에서 게이트를 포함하는 2개의 평행한 단면으로, 상기 2개의 단면의 제1단면은 제2단면 보다도 상기 트랜지스터의 제1주전극에 가깝고, 제1단면에서 상기 게이트의 단까지의 거리와 제2단면에서 상기 게이트의 단까지의 거리가 같고, 제1단면에서 상기 주평면에 걸친, 게이트와 게이트절연막을 매개로 접한 트랜지스터 영역의 폭이 제2단면에서 상기 주평면에 걸친, 게이트와 게이트절연막을 매개로 접한 트랜지스터 영역의 폭 보다도 좁은 것을 특징으로 한다.
(5´-1) 임의의 제1단면의 트랜지스터 영역의 폭이 임의의 제2단면의 트랜지스터 영역의 폭 보다도 좁을 것.
단일의 도전영역으로 이루어진 게이트가 게이트 제어선에 접속되고, 소스·드레인의 한쪽을 이루는 제1주전극이 데이터 전송선에 접속된 MIS형 트랜지스터와, 축적전극이 그 트랜지스터의 소스·드레인의 다른쪽을 이루는 제2주전극에 접속되고, 플레이트전극이 공통전극에 접속된 캐패시터로 메모리셀을 구성하고, 이 메모리셀을 매트릭스 배치하여 이루어진 반도체 기억장치에 있어서, 상기 트랜지스터는 채널폭이 좁게되면 임계치가 저하하고, 상기 게이트가 기판 주평면에 제1방향에 따라 형성된 것이고, 본질적으로 제1방향에서 게이트를 포함하는 2개의 평행한 단면으로, 상기 2개 단면의 제1단면은 제2단면 보다도 상기 트랜지스터의 제1주전극에 가깝고, 제1단면에서 상기 게이트의 단까지의 거리와 제2단면에서 상기 게이트의 단까지의 거리가 같고, 제1단면에서 상기 주평면에 걸친, 게이트와 게이트절연막을 매개로 접한 트랜지스터 영역의 폭이 제2단면에서 상기 주평면에 걸친, 게이트와 게이트절연막을 매개로 접한 트랜지스터 영역의 폭 보다도 넓은 것을 특징으로 한다.
(5˝-1) 임의의 제1단면의 트랜지스터 영역의 폭이 임의의 제2단면의 트랜지스터 영역의 폭 보다도 넓을 것.
(6) 단일의 도전영역으로 이루어진 게이트가 게이트 제어선에 접속되고, 소스·드레인의 한쪽을 이루는 제1주전극이 데이터 전송선에 접속된 MIS형 트랜지스터와, 축적전극이 그 트랜지스터의 소스·드레인의 다른쪽을 이루는 제2주전극에 접속되고, 플레이트전극이 공통전극에 접속된 캐패시터로 메모리셀을 구성하고, 이 메모리셀을 매트릭스 배치하여 이루어진 반도체 기억장치에 있어서, 상기 트랜지스터를 형성하는 소자형성영역 주변이 소자분리절연막으로 매립되어 있으며, 그 트랜지스터의 채널폭 방향으로, 소자형성영역측면의 기판 주평면과의 이루는 각도가 제1주전극측 보다도 제2주전극측이 직각에 가까운 것을 특징으로 한다.
(6´) 단일의 도전영역으로 이루어진 게이트가 게이트 제어선에 접속되고, 소스·드레인의 한쪽을 이루는 제1주전극이 데이터 전송선에 접속된 MIS형 트랜지스터와, 축적전극이 그 트랜지스터의 소스·드레인의 다른쪽을 이루는 제2주전극에 접속되고, 플레이트전극이 공통전극에 접속된 캐패시터로 메모리셀을 구성하고, 이 메모리셀을 매트릭스 배치하여 이루어진 반도체 기억장치에 있어서, 상기 트랜지스터는 기판 주평면에 따라 형성되고, 소자분리절연막과 측면을 접하여 형성되고, 게이트가 제1방향에 따라 형성된 것이고, 본질적으로 제1방향에서 게이트를 포함하는 2개의 평행한 단면으로, 상기 2개 단면의 제1단면은 제2단면 보다도 상기 트랜지스터의 제1주전극에 가깝고, 제1단면에서 상기 게이트의 단까지의 거리와 제2단면에서 상기 게이트의 단까지의 거리가 같고, 제1단면에 상기 트랜지스터 영역측면의 상기 주평면에 대한 각도 보다도, 제2단면에 상기 트랜지스터 영역측면의 상기 주평면에 대한 각도의 쪽이 직각에 가까운 것을 특징으로 한다.
(7) 소스·드레인의 한쪽을 제1주전극, 다른쪽을 제2주전극으로 하고, 제2주전극을 단일의 도전영역으로 이루어진 게이트에 접속한 MIS형 트랜지스터와, 축적전극과 플레이트전극간에 절연층을 끼우고, 그 축적전극을 그 트랜지스터의 제2주전극에 접속한 캐패시터를 구비한 반도체 전압변환장치에 있어서, 상기 축적전극의 전위가 적어도 상기 트랜지스터의 임계치 보다도 높은 전압 a 및 낮은 전압 b의 2개의 값을 취하도록 상기 플레이트전극에 소정 전압이 인가되고, 상기 축적전극에 상기 전압 a를 인가하는 경우는 제1주전극의 전위 보다도 상기 축적전극의 전위의 쪽이 높고, 상기 전압 b를 인가하는 경우는 상기 축적전극의 전위 보다도 제1주전극의 전위의 쪽이 높게 되며, 상기 트랜지스터를 상기 축적전극에 상기 b에 전압을 인가하는 경우 보다도 상기 a의 전압을 인가하는 경우의 쪽에서 임계치가 낮게 되도록 구성한 것을 특징으로 한다.
(8) 단일의 도전영역으로 이루어진 게이트 제어선과 접속되고, 소스·드레인의 한쪽을 이루는 제1주전극이 데이터 전송선에 접속된 제1MIS형 트랜지스터와, 이 제1MIS형 트랜지스터의 소스·드레인의 다른쪽을 이루는 제2주전극에 게이트가 접속된 제2MIS형 트랜지스터로 이루어지고, 제2MIS형 트랜지스터의 게이트는 축적전극을 만들고, 제2MIS형 트랜지스터의 기판 전극 또는 소스·드레인의 적어도 한쪽을 공통전극에 접속하여 MIS캐패시터를 형성하고, 제2MIS형 트랜지스터의 임계치는 축적전극의 전압의 진폭범위 내에 있는 다이나믹형 반도체 기억장치에 있어서, 제1MIS형 트랜지스터를 그 트랜지스터의 게이트 및 상기 공통전극의 전위를 일정하게 유지한 상태로, 상기 캐패시터의 축적전극의 전위를 기준으로서 상기 데이터 전송선에 부의 전위 -V를 인가한 경우의 임계치 보다도 정의 전위 V를 인가한 경우의 임계치의 쪽이 낮게 되도록 구성한 것을 특징으로 한다.
(9) 단일의 도전영역으로 이루어진 게이트를 갖는 MIS형 트랜지스터의 소스·드레인의 한쪽을 이루는 제2주전극에 캐패시터의 축적전극을 접속한 반도체장치에 있어서, 상기 트랜지스터의 소스·드레인의 다른쪽을 이루는 제1주전극에는 그 트랜지스터의 임계치 보다도 높은 전압 a 및 낮은 전압 b의 적어도 2개의 값을 취하도록 전압인가되고, 상기 전압 a를 인가하는 경우에는 상기 캐패시터의 축적전극의 전위 보다도 상기 트랜지스터의 제1주전극의 전위가 높게되는 경우가 있고, 상기 전압 b를 인가하는 경우에는 상기 트랜지스터의 제1주전극의 전위 보다도 상기 캐패시터의 축적전극의 전위가 높게되는 경우가 있으며, 상기 트랜지스터를 상기 캐패시터의 축적전극의 전위를 기준으로서 그 트랜지스터의 제1주전극에 부의 전위 -V를 인가한 경우의 임계치 보다도 정의 전위 V를 인가한 경우의 임계치의 쪽이 낮게 되도록 구성한 것을 특징으로 한다.
(10) 단일의 도전영역으로 이루어진 게이트가 게이트 제어선에 접속되고, 소스·드레인의 한쪽을 이루는 제1주전극이 데이터 전송선에 접속된 MIS형 트랜지스터와, 축적전극이 그 트랜지스터의 소스·드레인의 다른쪽을 이루는 제2전극에 접속되고, 플레이트전극이 공통전극에 접속된 캐패시터로 메모리셀을 구성하고, 데이터 전송선을 매개로 축적전극이 적어도 2개의 다른 전압을 갖는 전원과 전기적으로 접속되고, 전하 또는 전기분극의 정보로서 기억하는 반도체 기억장치에 있어서, 높은 전압을 갖는 제1전원에 접속된 경우의 전하 또는 전기분극의 유지시간이, 낮은 전압을 갖는 제2전원에 접속된 경우의 전하 또는 전기분극의 유지시간 보다도 긴 것을 특징으로 한다.
(10-1) 데이터 전송선에 복수의 메모리셀이 접속되고, 제1메모리셀을 임계치 보다도 높은 전압을 갖는 제1전원에 접속하고, 상기 게이트 전압을 임계치 이하의 어떤 전압 V0로 한 후, 상기 데이터 전송선을 낮은 전압을 갖는 제2전원에 접속한 경우의 제1메모리셀의 데이터 유지시간 보다도, 제1메모리셀을 임계치 보다도 낮은 전압을 갖는 제2전원에 접속하고, 상기 게이트 전압을 임계치 이하의 전압 V0로 한 후, 상기 데이터 전송선을 높은 전압을 갖는 제1전원에 접속한 경우의 제1메모리셀의 데이터 유지시간의 쪽이 길 것.
(11) 단일의 도전영역으로 이루어진 게이트가 게이트 제어선에 접속되고, 소스·드레인의 한쪽을 이루는 제1주전극이 데이터가 전송선에 접속된 MIS형 트랜지스터와, 축적전극이 그 트랜지스터의 소스·드레인의 다른쪽을 이루는 제2주전극에 접속되고, 플레이트전극이 공통전극에 접속된 캐패시터로 메모리셀을 구성하고, 이 메모리셀을 매트릭스 배치하여 이루어진 반도체 기억장치에 있어서, 상기 트랜지스터의 게이트는 기판 주평면에 제1방향에 따라 형성되고, 본질적으로 제1방향에서 게이트를 포함하는 2개의 평행한 단면으로, 상기 2개의 단면의 제1단면은 제2단면 보다도 상기 트랜지스터의 제1주전극에 가깝고, 제1단면에서 상기 게이트의 단까지의 거리와 제2단면에서 상기 게이트의 단까지의 거리가 같고, 소스·드레인영역의 도전형을 제1도전형, 역의 도전형을 제2도전형으로 하면, 소스·드레인간의 전압차를 0V로 하고, 게이트에 임계치 이하의 전압을 인가한 경우, 제1단면에서의 반도체중의 공핍층단의 반도체-게이트절연막 경계면으로부터의 게이트·게이트절연막 경계면에 수직방향의 길이 보다도 제2단면에서의 반도체중의 공핍층단의 반도체-게이트절연막으로부터의 게이트·게이트절연막 경계면에 수직방향의 길이의 쪽이 큰 것을 특징으로 한다.
(12) 단일의 도전영역으로 이루어진 게이트가 게이트 제어선에 접속되고, 소스·드레인의 한쪽을 이루는 제1주전극이 데이터 전송선에 접속된 MIS형 트랜지스터와, 축적전극이 그 트랜지스터의 소스·드레인의 다른쪽을 이루는 제2주전극에 접속되고, 플레이트전극이 공통전극에 접속된 캐패시터로 메모리셀을 구성하고, 이 메모리셀을 매트릭스 배치하여 이루어진 반도체 기억장치에 있어서, 상기 트랜지스터의 게이트는 기판 주평면에 제1방향에 따라 형성되고, 본질적으로 제1방향에서 게이트를 포함하는 2개의 평행한 단면으로, 상기 2개 단면의 제1단면은 제2단면 보다도 상기 트랜지스터의 제1주전극에 가깝고, 제1단면으로부터 상기 게이트의 단까지의 거리와 제2단면에서 상기 게이트의 단까지의 거리가 같고, 제2단면의 게이트절연막 두께가 제1단면의 게이트절연막 두께 보다도 얇은 것을 특징으로 한다.
(13) 단일의 도전영역으로 이루어진 게이트가 제어선에 접속되고, 소스·드레인의 한쪽을 이루는 제1주전극이 데이터 전송선에 접속된 MIS형 트랜지스터와, 축적전극이 그 트랜지스터의 소스·드레인의 다른쪽을 이루는 제2주전극에 접속되고, 플레이트전극이 공통전극에 접속된 캐패시터로 메모리셀을 구성하고, 이 메모리셀을 매트릭스 배치하여 이루어진 반도체 기억장치에 있어서, 상기 트랜지스터 영역은 기판 주평면에 따라 형성되면서, 소자분리절연막과 측면을 접하여 형성되고, 게이트가 제1방향에 따라 형성된 것이고, 본질적으로 제1방향에서 게이트를 포함하는 2개의 평행한 단면으로, 상기 2개 단면의 제1단면은 제2단면 보다도 상기 트랜지스터의 제1주전극에 가깝고, 제1단면으로부터 상기 게이트의 단까지의 거리와 제2단면으로부터 상기 게이트의 단까지의 거리가 같고, 제1단면에서 상기 트랜지스터 영역측면에 있어서, 상기 소자분리절연막과 게이트의 경계면으로부터의 상기 트랜지스터의 영역측면에 있어서, 상기 소자분리절연막과 게이트의 경계면으로부터의 상기 트랜지스터의 게이트절연막-반도체 채널 주평면까지의 높은 쪽이 낮은 것을 특징으로 한다.
(13-1) 트랜지스터 영역측면에 있어서, 소자분리절연막과 게이트의 경계면의 높이가 상기 트랜지스터의 게이트절연막-반도체 채널 주평면의 높이 보다도 낮을 것.
(14) 단일의 도전영역으로 이루어진 게이트가 게이트 제어선에 접속되고, 소스·드레인의 한쪽을 이루는 제1주전극이 데이터 전송선에 접속된 MIS형 트랜지스터와, 축적전극이 그 트랜지스터의 소스·드레인의 다른쪽을 이루는 제2주전극에 접속되고, 플레이트전극이 공통전극에 접속된 캐패시터로 메모리셀을 구성하고, 이 메모리셀을 매트릭스 배치하여 이루어진 반도체 기억장치에 있어서, 상기 트랜지스터 영역은 기판 주평면에 따라 형성되면서, 소자분리절연막과 측면을 접하여 형성되고, 게이트가 제1방향에 따라 형성된 것이고, 본질적으로 제1방향에서 게이트를 포함하는 2개의 평행한 단면으로, 상기 2개 단면의 제1단면은 제2단면 보다도 상기 트랜지스터의 제1주전극에 가깝고, 제1단면에서 상기 게이트의 단까지의 거리와 제2단면에서 상기 게이트의 단까지의 거리가 같고, 제1단면에서 상기 트랜지스터 영역측면과, 기판과 게이트절연막의 경계면의 사이에 형성되는 각부의 곡률반경이 제2단면에 상기 트랜지스터 영역측면과, 기판과 게이트절연막의 경계면의 사이에 형성되는 각부의 곡률반경 보다도 큰 것을 특징으로 한다.
(작용)
본 발명을 DRAM 등에 적용한 경우, MIS형 트랜지스터의 캐패시터에 접속되어 있는 제2주전극의 전위를 캐패시터에 접속되어 있지 않은 제1주전극의 전위 보다도 낮게한 경우에, 트랜지스터의 임계치를 낮게할 수 있다. 또한, 반대로 캐패시터에 접속되어 있는 제2주전극의 전위를 캐패시터에 접속되어 있지 않은 제1주전극의 전위 보다도 높게 한 경우에, 트랜지스터의 임계치를 높게 할 수 있다.
따라서, 트랜지스터를 온상태로 하여 캐패시터가 접속되어 있지 않은 측의 제1주전극에서 접속되어 있는 측의 제2주전극으로 전류를 흐르게 하여 캐패시터에 전하를 축적하는 경우, 임계치를 낮게 유지함으로써, 큰 기록전류를 유지할 수 있다. 이 때문에, 일정량의 전하를 기록하는데 필요한 기록시간을 짧게 할 수 있다. 또한, 일정의 드레인 전류를 얻기 위하여 필요한 게이트 전압을 낮게 억제할 수 있기 때문에, 게이트절연막에 관련한 전압 스트레스를 작게할 수 있다. 이 때문에, 게이트절연막의 전계 스트레스 인가에 의한 절연막중의 트랩 발생이나 경계면 준위발생을 억제할 수 있고, 임계치의 변동이나 트랩을 매개로 한 절연막의 누설전류, 경계면 준위를 통한 트랜지스터의 누설전류 및 기생용량을 억제할 수 있다. 또한, 게이트절연막의 절연파괴까지의 시간을 길게 유지할 수 있으며, 보다 얇은 게이트절연막을 이용할 수 있다.
반대로, 트랜지스터를 오프상태로 하여 전하를 유지하는 경우에 있어서는 캐패시터가 접속되어 있는 측의 제2주전극에서 접속되어 있지 않은 측의 제1주전극으로의 서브스레셜드 누설전류는 임계치를 높게 유지함으로써, 작게 할 수 있다. 따라서, 캐패시터에 축적된 전하의 손실을 작은 값으로 할 수 있으며, 전하손실에 의한 리프레쉬 횟수 증가나 소비전력증가를 억제할 수 있다.
또한, 본 발명을 차아지펌프 등에 적용한 경우, 제2주전극의 전위를 제1주전극의 전위 보다도 높게한 경우에, 트랜지스터의 임계치를 높게 할 수 있다. 또한, 반대로 제2주전극의 전위를 제1주전극의 전위 보다도 낮게한 경우에, 트랜지스터의 임계치를 낮게 할 수 있다.
따라서, 트랜지스터를 온상태로 하여, 제2주전극에서 제1주전극으로 전류를 흘려 캐패시터에 전하를 방전하는 경우, 임계치를 낮게 유지함으로써, 큰 드레인 전류를 확보할 수 있다. 이 때문에, 캐패시터의 용량을 크게 해도 충분히 전하를 방전할 수 있기 때문에, 캐패시터의 구동주파수를 올림으로써, 큰 출력전류를 얻을 수 있다. 또한, 트랜지스터의 임계치분의 출력전압 저하를 억제할 수 있으며, 보다 높은 출력전압과 고변환효율을 얻을 수 있다. 더욱이, 일정의 드레인 전류를 얻기 위하여 필요한 게이트 전압을 낮게 억제할 수 있기 때문에, 게이트절연막에 관련한 전압 스트레스를 작게 할 수 있다. 이 때문에, 게이트절연막의 전계 스트레스 인가에 의한 절연막중의 트랩 발생이나 경계면 준위발생을 억제할 수 있으며, 임계치의 변동이나 트랩을 매개로 한 절연막의 누설전류, 경계면 준위를 통한 트랜지스터의 누설전류 및 기생용량을 억제할 수 있다. 또한, 게이트절연막의 절연파괴까지의 시간을 길게유지할 수 있으며, 보다 얇은 게이트절연막을 이용할 수 있다.
반대로, 트랜지스터를 오프상태로 하여, 전하를 유지하는 경우에 있어서는 제1주전극에서 제2주전극으로의 서브스레셜드 누설전류는 임계치를 높게 유지함으로써, 작게 할 수 있다. 따라서, 캐패시터에 축적된 전하의 손실을 작게한 값으로 할 수 있으며, 전하손실에 의한 소비전력증가 및 효율저하를 억제할 수 있다.
(실시예)
이하, 본 발명의 실시예를 도면을 참조하면서, 상세히 설명한다.
(제1실시예)
도 1a는 본 발명의 제1실시예에 따른 반도체 기억장치를 나타낸 회로구성도이다. 도 1b는 트랜지스터를 온상태로 하여 캐패시터전극에 전하를 주입하는 경우, 도 1c는 트랜지스터를 오프상태로 하여 캐패시터 전하를 유지하는 경우를 나타내고 있다.
도 1의 회로는 캐패시터를 이용한 메모리셀을 구성하고 있으며, 플레이트전극(6)과 캐패시터 절연막을 매개로 대향한 전하축적전극(5)을 갖는 캐패시터와, 게이트 제어선(7)에 접속된 게이트전극(1), 데이터 전송선(8)에 접속된 소스·드레인의 한쪽을 이루는 제1주전극(3: 편의상 여기에서는 드레인전극으로 한다), 축적전극(5)에 접속된 소스·드레인의 다른쪽을 이루는 제2주전극(2: 편의상 여기에서는 소스전극으로 한다) 및, 기판전극(4)으로 이루어진 MIS형의 전계효과트랜지스터(MISFET)로 구성되어 있다.
여기서, 메모리셀 각 부분의 전압을 다음과 같이 기호로 나타냈다. 우선, 게이트 제어선(7)의 전압을 VWL, 데이터 전송선(8)의 전압을 VBL, 축적전극(5)의 전압을 VSN으로 한다. 기판전극(4) 및 플레이트전극(6)의 전위에 대한 표시는 벌크기판 또는 보디콘덕터를 갖춘 SOI기판에서는 일정한 전위로 고정되어 있기 때문에 생략한다.
다음에, 데이터 전송선(8)에서 축적전극(5)으로 데이터를 기록하는 경우를 도 1b에 나타냈다. 이 경우, 축적전극(5)의 전압은 데이터 전송선(8)의 전압 보다도 낮기 때문에, 드레인전극(3)으로부터 소스전극(2)의 방향으로 전류가 흐른다. 이 경우의 셀 트랜지스터의 임계치를 Vth로 하고, 임계치를 인가하는 데이터 전송선(8)으로부터 흐르는 전류를 Ith로 한다. 더욱이, 반대로, 소스전극(2)으로부터 드레인전극(3)의 방향으로 전류를 흐르게 하는 것을 고려하여, 축적전극(5)으로부터 흐르는 전류가 Ith로 되는 임계치 전압을 Vth2로 한다. 본 발명에서는 Vth1〈Vth2로 하는 것에 특징이 있다. 이 임계치 관계를 실현하는 방법에 대해서는 후의 실시예에서 기술한다.
여기서, 데이터 전송선(8)으로부터 축적전극(5)으로 데이터를 기록하는 경우, 게이트 제어선(7)의 전압 VWL은 축적전극(5)의 전위가 Vcc로 되기까지 충분히 기록되기 때문에, 셀 트랜지스터의 VWL=0V 경우의 임계치를 Vth1, 소스·드레인 전압이 Vcc까지 상승한 경우의 기판 바이어스 효과에 의한 임계치 상승분을 ΔVth로 하여, (Vcc+Vth1+ΔVth) 보다도 높게 될 필요가 있지만, Vth1이 낮기 때문에 VWL을 낮게 억제 할 수 있다.
반대로, 게이트 제어선(7)의 전위를 저하시켜 셀 트랜지스터를 오프상태, 결국 VWL〈Vth2로 하고, 데이터 유지상태로 된 경우의 메모리셀의 누설전류를 고려한다. 특히, 예컨대 미리 셀에 1을 기록하고, 축적전극(5)의 전위 VSN 보다도, 데이터 전송선(8)의 전위 VBL을 낮게한 도 1c의 경우를 고려한다. 이는, 예컨대 본 셀과 동일의 데이터 전송선(8)에 접속된 제2메모리셀에 0의 데이터를 기록하는 경우에 발생한다. 이 경우, Ileak가 축적전극(5)에서 데이터 전송선(8)으로 흐름으로써, 축적전극(5)의 전위가 내려가고, 데이터 독출시에 충분한 전압진폭이 얻어지지 않는 문제가 생긴다.
그러나, 본 발명과 같이 Vth2〉Vth1의 조건을 만족하도록 하면, 종래의 기술 보다도 서브스레셜드 전류(Ileak)를 작게하여 누설전류를 억제할 수 있다. 예컨대, 서브스레셜드 스윙계수를 S[V/decade]로 하면, 서브스레셜드 전류(Ileak)는 통상의 Vth2=Vth1[V]에 비교하여, 본 발명의 회로구성에서는 10의 {(Vth2-Vth1)/S}승으로 감소한다.
이와 같은 회로구성에서는 캐패시터에 접속되어 있는 소스전극(2)의 전위를 접속되어 있지 않은 측의 드레인전극(3)의 전위 보다도 낮게한 경우에, MISFET의 임계치를 낮게할 수 있다. 또한, 반대로 캐패시터에 접속되어 있는 소스전극(2)의 전위를 접속되어 있지 않은 측의 드레인전극(3)의 전위 보다도 높게한 경우에는 MISFET의 임계치를 높게할 수 있다. 따라서, MISFET를 온상태로 하여, 캐패시터가 접속되어 있지 않은 측의 드레인전극(3)에서 접속되어 있는 측의 소스전극(2)으로 전류를 흐르게 하여 캐패시터에 전하를 축적하는 경우, 임계치를 낮게 유지함으로써, 큰 기록전류를 확보할 수 있다. 이 때문에, 일정량의 전하를 기록하는데 필요한 기록시간을 단축할 수 있다.
또한, 일정의 드레인 전류를 얻기 위하여 필요한 게이트 전압을 낮게 억제할 수 있기 때문에, 게이트절연막에 관련한 전압 스트레스를 작게 할 수 있다. 이 때문에, 게이트절연막의 전계 스트레스 인가에 의한 절연막중의 트랩 발생이나 경계면 준위발생을 억제할 수 있으며, 캐리어 포획에 기인한 임계치 변동, 트랩을 매개로 한 절연막의 누설전류, 경계면 준위를 통한 트랜지스터의 누설전류 및 기생용량을 억제할 수 있다. 더욱이, 게이트절연막의 절연파괴까지의 시간을 짧게 유지할 수 있으며, 보다 얇은 게이트절연막을 이용할 수 있다.
반대로, MISFET를 오프상태로 하여, 전하를 유지하는 경우에 있어서는 캐패시터가 접속되어 있는 측의 소스전극(2)으로부터 접속되어 있지 않은 측의 드레인전극(3)으로의 서브스레셜드 누설전류는 임계치를 높게 유지함으로써, 작게할 수 있다. 따라서, 캐패시터에 축적된 전하의 손실을 작은 값으로 할 수 있으며, 전하손실에 의한 소비전력증가를 억제할 수 있다.
특히, 전류의 흐름 방향에 따라 임계치가 변화하지 않는 종래 예에서는 전하를 유지하는 경우에 있어서는 캐패시터가 접속되어 있는 측의 소스전극에서 접속되어 있지 않은 측의 드레인전극으로의 서브스레셜드 누설전류는 역방향으로 흐르는 전류 보다도 기판 바이어스 효과가 작을수록 크다. 이에 대해, 본 실시예와 같은 임계치 관계, 즉 Vth1〈Vth2로 되도록 하면, 캐패시터가 접속되어 있는 측의 소스전극(2)에서 접속되어 있지 않은 측의 드레인전극(3)으로의 서브스레셜드 누설전류, 결국 데이터 전송선(8)의 전위 보다도 축적전극(5)의 전위가 높은 경우의 누설전류는 역방향으로 흐르는 전류, 결국 데이터 전송선(8)의 전위 보다도 축적전극(5)의 전위가 낮은 경우의 누설전류 보다도 작게할 수 있다.
물론, 이들 구성의 캐패시터로서는 강유전체막을 이용해도 된다. 종래 기술한 바와 같이, 1/2Vcc 플레이트 방식의 강유전체 캐패시터에서는 캐패시터가 접속되어 있는 측의 소스전극에서 접속되어 있지 않은 측의 플레이트전극으로의 서브스레셜드 누설전류에 의해 분극반전이 생기지만, 본 구성을 이용하면, 누설전류를 작게하여 분극반전을 방지할 수 있다.
더욱이, 이들 반도체장치를 메모리셀 어레이로서도 이용하는데는 예컨대, 도 1d와 같이, 1개의 데이터 전송선에 복수개의 메모리셀을 접속한 구조가 고려된다.
이 경우, 제1메모리셀을 유지상태로 하고, 이 메모리셀과 데이터 전송선(8)을 공유하는 제2메모리셀에 데이터를 기록할 필요가 있다. 따라서, 데이터의 기억장치에 의해 축적전극(5) 전압의 고저의 변화를 수반하는 장치에 있어서는 예컨대, 미리 제1메모리셀에 고전압을 기록해 두어 유지상태로 한 직후, 제2메모리셀에 저전압을 기록하는 과정으로, 축적전극(5)의 전위(VSN) 보다도, 데이터 전송선(8)의 전위(VBL)을 낮게한 경우가 필요하게 된다. 따라서, 본 실시예의 임계치 조건에 따라 유효하게 서브스레셜드 누설전류를 억제할 수 있다.
다음에, 이하의 실시예에서는 상기의 회로구성을 실현하기 위한 구체적인 디바이스 구조의 예를 설명한다.
(제2실시예)
본 실시예에서는 COB(Capacitor-on-bitline)형 DRAM에 관한 실시예를 나타낸다.
도 2는 COB형 DRAM의 셀 부분의 평면도, 도 3b, 도 3c는 도 2의 A-A´ 및 B-B´의 단면도이다. 더욱이, 캐패시터 아래의 구조를 나타내기 쉽게하기 위하여, 도 2에서는 캐패시터 축적전극(5), 캐패시터 절연막(11), 플레이트전극(6)은 윤곽만 나타내고 있다.
도 2 및 도 3에 있어서, 2는 n형 확산층으로 이루어진 소스전극(제2주전극), 3은 n형 확산층으로 이루어진 드레인전극(제1주전극), 5는 캐패시터의 축적전극, 6은 캐패시터의 플레이트전극, 7은 게이트전극(게이트 제어선), 8은 비트선(데이터 전송선), 9는 데이터 전송선(8)에 대한 콘택트, 10은 축적전극(5)에 대한 콘택트, 11은 캐패시터 절연막, 12는 게이트절연막, 13(13a, 13b, 13c)은 측벽절연막 및 층간절연막, 14는 소자분리절연막, 15는 p형 반도체영역, 30은 고농도 불순물층(p+형 층)을 나타내고 있다.
더욱이, 본 실시예에서는 소자분리절연막(14)에 둘러싸인 1개의 소자형성영역에 2개의 메모리셀을 형성하고 있지만, 이들은 반드시 도면의 배치에 형성할 필요는 없고, 각각 단독으로 실시할 수도 있다.
메모리셀 영역은 p형 반도체영역(15) 상에 만들어지고, 소자형성영역은 기판 표면에 형성된 소자분리절연막(14)에 의해 구획되어 있다. 영역(15)의 상부에는 게이트절연막(12)을 매개로 게이트전극(7)이 형성되어 있다. 이 게이트전극(7)은 셀 어레이의 한쪽방향으로 패터닝되어 게이트 제어선으로 되어 있다. 게이트전극(7)의 양측에는 각각 n형층 2 및 3이 형성되고, 게이트전극(7)과 합쳐져 셀 트랜지스터의 MISFET를 구성하고 있다.
n형층(2: 소스전극)의 상부에는 축적전극(5)과 전기적 접속을 취하기 위하여 축적전극 콘택트(10)가 형성되어 있다. 또한, n형층(3: 드레인전극)의 상부에는 비트선 콘택트(9)를 매개로 도체선(8)과 접속되어 있으며, 도전체(8)는 한쪽방향으로 패터닝되어 데이터 전송선을 형성하고 있다. 더욱이, 게이트전극(7)을 매개로 반대측의 소스전극(2)의 상부에는 축적전극 콘택트(10)를 매개로 축적전극(5)이 형성되어 있다. 여기서, 축적전극(5)은 캐패시터 절연막(11)을 끼운 플레이트전극(6)과 대향하고, DRAM의 캐패시터를 형성하고 있다. 여기서, 캐패시터 전극(5)은 데이터 전송선(8)의 상부에 형성되고, 소위 COB구조로 되어 있다.
본 실시예의 구조적인 특징으로서는 데이터 전송선(8)의 접속된 드레인전극(3)의 채널근방영역에 선택적으로 소스·드레인 확산층을 형성하고 있는 도전층(n형층)과 반대의 도전형을 갖는 불순물농도가 높은 층(30: p+형층)이 형성되어 있는 것이다. 여기서, 이와 같은 구조로, 게이트 전압을 임계치 이하로 소스·드레인전극간에 관련한 전압의 방향을 변화한 경우의 트랜지스터 채널의 전자에 대한 포텐셜을 도 4에 나타냈다.
여기서, 축적전극(5)의 전압을 데이터 전송선(8)의 전압 보다도 낮게한 경우, 데이터 전송선(8)의 접속된 드레인전극(3)에 가까운 채널부분의 포텐셜의 절정을 보다 높게되도록 할 수 있다. 따라서, 축적전극(5)의 전압이 데이터 전송선(8)의 전압 보다도 낮고, 드레인전극(3)에서 소스전극(2)의 방향으로 전류가 흐르는 경우의 셀 트랜지스터의 임계치를 Vth1로 하고, 역방향으로 전류를 흐르게 하는 경우의 임계치 전압을 Vth2로 하면, 드레인전극(3)과 소스전극(2)간의 전위차의 절대치를 같게한 조건으로, Vth1〈Vth2로 할 수 있다. 이 임계치의 비대칭성은 드레인·소스간에 가하는 전위차에 의존하고, V가 0V에 가깝게 감소하고, V가 큰 경우에는 보다 크게 된다.
다음에, 도 5에서 도 12까지를 이용하여, 본 실시예의 반도체 구조의 제조공정을 설명한다. 도 5~도 12에 있어서, a는 도 2에 대응하고, b, c는 도 3b,c에 대응한 구조도이다.
우선, 예컨대 보론농도 1015cm-3의 p형 영역(15)을 형성한 반도체 기판을 준비한다. 다음에, 셀 어레이영역에 보론을 이온주입하여 웰 확산하고, 셀 어레이영역의 p형층의 농도를 최적화 해도 된다. 예컨대, 이 농도는 1015cm-3~1018cm-3으로 하면 된다. 이어서, 반도체영역(15)의 표면을 산화하고, 예컨대 0.01~0.05㎛ 두께의 Si산화막을 작성한다. 더욱이, 트랜치의 마스크재로는 실리콘 산화막 또는 실리콘막을 예컨대, 0.03~0.05㎛ 퇴적한다.
이어서, 예컨대 트랜치 분리로 이루어진 소자분리절연막(14)을 형성한다. 트랜치 분리의 깊이는 0.1~2㎛의 사이로 하고, 소자분리의 트랜치를 형성후에, 예컨대 실리콘 산화막으로 이루어진 절연막을 0.1~4㎛ 퇴적한다. 이 후, 영역(15)의 깊이에 비해 ±0.3㎛ 깊이의 범위에 들어가도록 에치백 또는 폴리싱에 의해 트랜치 이외의 소자분리막을 제거한다. 이어서, 트랜치의 마스크재를, 예컨대 반응성 에칭에 의해 제거하고, 도 5a~c의 형상을 얻는다. 이어서, 셀 어레이영역에 보론을 이온주입하여 웰 확산하고, 셀 어레이영역의 p형층의 농도를 최적화 해도 된다.
다음에, 본 실시예의 구조를 작성하기 위하여, 예컨대 도 6a~c와 같이 레지스트(16)를 도포하고, 리소그래피를 행한 후, 예컨대 보론 또는 BF2를 1012cm-2~1015cm-2주입하여, 데이터 전송선(8)에 접속되는 드레인전극(3) 근방의 p형 기판의 농도를 미리 높게 하여 p+형층(30)을 형성한다. DRAM의 메모리셀에 있어서는 셀부분과 주변회로의 임계치의 설정치가 크게 다르기 때문에, 통상 웰이나 임계치 맞춤의 도핑 프로파일 형성도 셀부분과 주변회로 부분으로 나눈다. 종래, 주변부분의 도핑 프로파일 형성을 위하여 이온주입을 하는 경우, 셀부분은 전면 레지스트(16)로 덮여 이온주입되지 않도록 하지만, 본 실시예의 경우에는 상기 주변 리소그래피를 도 6과 같이 셀부분에 대해서도 행함으로써, 공정수를 증가시키지 않고 본 실시예에 필요한 불순물의 프로파일을 형성할 수 있다.
다음에, p형 반도체영역(15)의 표면을, 예컨대 3~20nm 산화 또는 질화하여 게이트절연막(12)을 형성한 후, 게이트전극(7)으로 되는 제2층다결정실리콘막을 전면에 퇴적하고, POCl3확산을 행해 이를 저저항화 한다. 더욱이, 절연막(13a)으로 되는 실리콘 산화막을 전면 퇴적한 후, 리소그래피와 반응성 이온에칭에 의해 가공하여, 게이트전극(7)을 형성한다. 더욱이, 전면에 예컨대 As를 이온주입하여 n형 소스·드레인전극(2, 3)을 작성한다.
이어서, 절연막(13a)으로 되는 실리콘 산화막을 또한 전면퇴적하고, 이방성에칭에 의해 잘라낸 게이트전극(7)의 측벽에 절연막(13a)을 남김으로써, 게이트의 측벽절연막을 형성하고, 도 7a~c의 형상을 얻는다. 이 측벽막과 리소그래피 직전에 퇴적한 실리콘 질화막이 게이트전극(7)을 둘러싸는 형으로 되고, 데이터 전송선(8)과 전기적 절연을 유지하기 쉽게 된다. 이 후, 데이터 전송선(8)과, n형 소스·드레인 확산층(2, 3)과의 접속저항을 내리기 위하여, 예컨대 비소 등을 확산층(2, 3)에 이온주입해도 된다.
본 실시예에서 중요한 것은 트랜지스터 게이트(7)의 아래의 채널에 p+형층(30)이 형성되어 있는 것이고, 드레인 확산층(3)의 바로 아래에는, 예컨대 도 8a~c와 같이, p+형층(30)이 형성되어 있지 않아도 된다.
더욱이, 층간절연막(13b)을 전면퇴적한 후, 리소그래피와 반응성 이온에칭에 의해 데이터 전송선 콘택트(9)를 작성한다. 그 후, 예컨대 텅스텐을 전면퇴적하고, 리소그래피와 반응성 이온에칭에 의해 데이터 전송선(8)으로 가공하고, 도 9a~c의 형상을 얻는다.
이 후는 도시하지 않았지만, 층간절연막(13c)을 퇴적한 후, 리소그래피와 반응성 이온에칭에 의해 축적전극 콘택트(10)를 작성한다. 그 후, 예컨대 Ru, RuO2또는 Pt를 퇴적하고, 리소그래피와 반응성 이온에칭에 의해 축적전극(5)으로 가공한다. 더욱이, 예컨대 BaSrTiO로 이루어진 캐패시터 절연막(11) 및 Pt로 이루어진 플레이트전극(6)을 퇴적하고, 상부의 배선층을 형성하여 완성한다.
여기서, p+형층(30)을 형성하는데는 상기 도 6a~c에 나타낸 공정 외에, 도 10a~c에 나타낸 바와 같이, 소스·드레인 확산층(2, 3)의 형성후에, 레지스트(16)를 도포하여 리소그래피를 행하는, 예컨대 보론 또는 BF2를 주입법에 의해 1012cm-2~1015cm-2주입하여 데이터 전송선(8)에 접속되는 드레인전극(3) 근방의 p형 기판의 농도를 높게함으로써, 30의 p+형층을 형성해도 된다. 이 경우, p+형층(30)은 게이트에 대하여 맞춤오차 없이 형성되기 때문에, p+형층(30)의 게이트단으로부터의 위치를 제어하기 쉽다는 이점을 갖고, 임계치의 제어가 용이하게 된다. 더욱이, 게이트 형성의 열공정을 거치지 않기 때문에, 이온의 열에 의한 확산을 작게할 수 있으며, 보다 급준한 도핑 프로파일을 형성할 수 있다.
더욱이, 도 10b에 나타낸 바와 같이, 이온주입으로 형성된 p+형층(30)은 기판 표면에는 이르지 않지만, 공핍층이 p+형층(30)에 이르는 한 임계치는 소스·드레인의 설치방향에 비대칭으로 된다.
본 실시예의 변형예로서는 도 11b,c와 같이, p+형층(30) 대신에 축적전극(5)의 접속된 소스 확산층(2)에 가까운 채널부분에 선택적으로 소스·드레인층을 형성하고 있는 도전층(n형)과 반대의 도전형을 갖는 불순물농도를 낮게한 p-형층(31)을 형성하는 방법이 있다. 도 11에 있어서, 평면도는 나타내지 않았지만, 이는 상기 도 2와 동일하다.
p-형층(31)을 형성하는 공정은 p+형층(30)을 형성하는 공정과 동일하고, 예컨대 도 12a~c와 같이, 소스·드레인 확산층(2, 3)을 형성후, 리소그래피 패턴과 이온종을 p-형층(31)을 형성해야할 부분 상부의 레지스트(16)를 개구를 하고, n형 이온종(種), 예컨대 As, P가 주입되도록 하면, 이 부분의 p형층의 농도를 저하시킬 수 있다.
본 실시예에서는 데이터 전송선(8)의 접속된 드레인전극(3)에 가까운 채널부분의 p형층의 농도를 축적전극(5)의 접속된 소스전극(2)에 가까운 부분의 채널부분의 농도 보다도 높게하고 있다. 따라서, Vth1〈Vth2로 할 수 있는 이외에도, 드레인전극(3)의 만드는 공핍층영역을 작게할 수 있다. 따라서, 예컨대 드레인전극(3)의 근방에 입사한 알파선 등의 입자선이 원인으로 생기는 전자-정공쌍이 드레인전극(3)에 수집되는 영향을 작게 할 수 있다. 이것에 의해, 소위 비트선 모드의 소프트 에러를 일으키지 못하게 할 수 있다.
더욱이, 본 실시예에서는 축적전극(5)의 접속된 소스전극(2)에 가까운 채널부분의 p형층의 농도를 데이터 전송선(8)의 접속된 드레인전극(3)에 가까운 부분의 채널부분의 농도 보다도 낮게하고 있다. 따라서, 예컨대 문헌(Hamamoto etal. Tech. Dig. of IEDM '95 p915)에 나타낸 바와 같이, 기판의 보론농도가 높아짐에 따라 증가하는 누설전류를 억제할 수 있으며, 셀의 데이터 유지시간을 보다 길게할 수 있다. 더욱이, 기판농도가 낮기 때문에, 공핍층에 포함되는 기판 불순물량을 감소할 수 있으며, 기판 바이어스 효과를 작게 할 수 있다. 이것에 의해, 게이트절연막에 인가되는 전계를 작게할 수 있으며, 보다 게이트절연막의 신뢰성을 향상할 수 있다.
(제3실시예)
도 13은 본 발명의 제3실시예에 따른 COB형 DRAM의 셀부분의 평면도이고, 도 14b 및 도 14c는 도 13의 A-A' 및 B-B'의 단면도이다. 또한, 도 2 및 도 3과 동일부분에는, 동일부호를 부여하고 상세한 설명은 생략한다.
본 실시예는, 기본적으로는 제2실시예와 동일하지만, 트랜지스터 영역의 형상이 제2실시예와 다르다. 여기에서, 게이트전극(7)의 하부에, 데이터 전송선 콘택터(9)에 접속된 드레인전극(3)에 근접한 부분의 트랜지스터 영역의 폭이, 축적전극 콘택터(10)에 접속된 소스전극(2)에 근접한 부분의 트랜지스터의 폭보다 넓게 되어 있다. 여기에서, 트랜지스터 임계치의 채널폭에 대한 관계는, 도 15에서와 같이, 폭이 좁을수록 임계치의 전압이 하강하는 관계가 될 필요가 있다.
예컨대, 소자분리로서 트랜치분리를 이용한 트랜지스터에서는, 소자분리와 트랜지스터 영역과의 경계의 엣지부분에서 게이트 전계가 집중하기 때문에, 임계치가 저하한다. 그러므로, 이와 같은 트랜지스터를 이용하면, 트랜지스터의 폭이 작아 지게 됨에 따라, 엣지부분의 효과가 크게 되고, 채널폭이 좁을수록 임계치가 하강하는 트랜지스터를 용이하게 실시할 수 있다.
여기에서, 제조공정은, 예컨대 보론농도 1015cm-3의 p형 반도체영역(15)을 형성한 반도체 기판을 준비한다. 다음으로, 셀 어레이영역의 p형층의 농도를 최적화 해도 된다. 예컨대, 이 농도는 1015cm-3~ 1018cm-3로 하면 된다. 다음으로, 반도체 영역(15)의 표면을 산화하고, 예컨대 0.01 ~ 0.05㎛의 두께의 Si산화막을 작성한다. 더욱이, 트랜치의 마스크재가 되는 실리콘 질화막 및 실리콘막을 예컨대 0.03 ~ 0.5㎛ 퇴적한다.
다음에, 예컨대 트랜치분리로 이루어진 소자분리(14)를 형성한다. 트랜치분리의 깊이는 예컨대, 0.1 ~ 2㎛로 하고, 소자분리의 트랜치를 형성한 후, 예컨대 실리콘산화막으로 이루어진 절연막을 0.1 ~ 4㎛ 퇴적한다. 이 후, 반도체영역(15)의 높이에 비해 0.3㎛의 높이의 범위에 들어가도록 에치백 및 폴리싱에 의해 소자분리 트랜치 이외에 제거한다. 다음에, 트랜치의 마스크재를, 예컨대 반응성 에칭에 의해 처리제거하고, 도 16a~c의 형상을 얻는다. 다음에, 셀 어레이영역에 보론을 이온주입하여 웰 확산하고, 셀 어레이영역의 p형층의 농도를 최적화 해도 된다. 나머지의 제조공정은, 제2실시예의 p+형층(30)을 형성하는 공정을 제거한 게이트형성 다음의 공정과 동일한 것이므로 생략한다.
본 실시예에서는, 제2실시예와 다르고, 공정을 증가시키지 않고, Vth1 ＜ Vth2의 관계가 실현가능하다. 또한, 제2실시예와 달리, 소스·드레인전극(3)의 p+형층(30) 형성에 의한 확산용량이나 누설전류 증가가 없다. 더욱이, 데이터 전송선 콘택터(9)가 게이트 제어선(7)이 연장하는 방향으로 합쳐져도, 데이터 전송선 콘택터(9)가 형성된 드레인영역(3)을 넓게 확보할 수 있기 때문에, 데이터 전송선 콘택터(9)의 맞춤오차에 강하고, 콘택터 접속저항을 낮게 유지한 데이터 전송선 콘택터(9)를 형성할 수 있다.
(제4실시예)
도 17은 본 발명의 제4실시예에 따른 COB형 DRAM의 셀부분의 평면도이고, 도 18b 및 도 18c는 도 17의 A-A' 및 B-B'의 단면도이다. 또, 도 2 및 도 3과 동일 부분에서는, 동일부호를 부여하고 상세한 설명은 생략한다.
본 실시예는, 기본적으로는 제3실시예와 동일하지만, 트랜지스터 영역의 형상이 제3실시예와 다르다. 본 실시예의 특징은, 트랜지스터 영역의 형상을 도 17의 파선으로 나타냈지만, 게이트전극(7)의 하부에, 데이터 전송선 콘택터(9)에 접속된 드레인전극(3)에 가까운 부분의 폭이, 축적전극 콘택터(10)에 접속된 소스전극(2)에 가까운 부분의 폭 보다도 좁게 되어 있다. 여기에서, 트랜지스터의 임계치의 채널폭에 대한 관계는, 제3실시예와는 반대로, 도 19와 같이, 폭이 좁아질수록 임계치 전압이 올라가는 관계가 될 필요가 있다.
이와 같이 폭이 좁아질수록 임계치전압이 올라가는 트랜지스터는, 다음과 같이 작성하면 된다. 예컨대, 소자분리영역에 펀치스루를 방지하기 위하여, 필드이온주입을 한 트랜지스터에서는, 주입한 필드이온이 채널영역에 확산하기 때문에, 채널폭이 좁아질수록 임계치가 증가한다. 또한, LOCOS와 개량 LOCOS법으로 형성한 나머지 소자분리 형상에서는, 게이트 전계가 소자분리 아래의 반도체영역 및 그 부분을 공핍화시킬 필요가 있기 때문에, 채널폭이 좁아질수록 임계치가 증가한다. 여기에서, 제조공정은, 예컨대 보론농도 1015cm-3의 p형 반도체영역(15)을 형성한 기판을 준비한다. 다음에, 셀 어레이영역에 보론을 이온주입하여 웰 확산하고, 셀 어레이영역의 p형층의 농도를 최적화 해도 된다. 예컨대, 이 농도는 1015cm-3~ 1018cm-3가 좋다. 다음에, 반도체영역(15)의 표면을 산화하고, 예컨대 0.01 ~ 0.05㎛의 두께의 Si산화막을 만든다. 더욱이, LOCOS의 마스크재가 되는 실리콘 질화막을 예컨대, 0.03 ~ 0.5㎛ 퇴적한다.
다음에, 예컨대 LOCOS분리로 이루어진 소자분리(14)를 형성한다. 우선, 예컨대 마스크재의 실리콘 질화막을 리소그래피와 에칭에 의해 소자분리부에서 제거한 후, 예컨대 H2O 등의 산화분위기에서 1000 ~ 1200도로 반도체영역(15)을 산화하고, 소자분리절연막(14)을 얻는다. 이 후, LOCOS의 마스크재를, 예컨대 반응성 에칭에 의해 제거한다. 산화의 전 또는 후에, 필드산화막 아래의 펀치스루를 방지하기 때문에, 예컨대,보론이온을 1012cm-2~ 1014cm-2주입하여, p+형 펀치스루 방지층(33)을 형성한다. 또한, 마스크재의 실리콘 질화막을 리소그래피와 에칭에 의해 소자분리부에서 처리하여 제거한 후에, 예컨대 기판을 0.05 ~ 1㎛정도 에칭하여 홈을 형성해도 된다.
다음으로, 채널영역에 보론을 이온주입하여 웰을 확산하고, 셀 어레이영역의 p형층의 농도를 최적화 해도 된다. 나머지의 제조공정은, 제2실시예의 p+형층(30)을 형성하는 공정을 제거한 것과 동일한 것으로 생략한다.
본 실시예에서는, 제3실시예와 동일하게, 공정을 증가하지 않고, Vth1 ＜ Vth2의 관계가 실현가능하고, 드레인전극(3)의 확산용량의 증가도 없기 때문에, 데이터 전송선(8)의 용량을 적게 할 수 있다. 더욱이, 축적전극(5)의 콘택터(10)에 대한 소스영역(2)을 넓게 확보할 수 있기 때문에, 축적전극(5)에 대하여 접속저항을 낮게 유지한 콘택터(10)를 형성할 수 있다.
(제5실시예)
도 20은 본 발명의 제5실시예에 따른 COB형 DRAM 셀부분의 평면도이고, 도 21b 및 도 21c는 도 20의 A-A' 및 B-B'의 단면도이고, 도 22d 및 도 22e는 도 20의 C-C' 및 D-D'의 단면도이다.
또, 도 2 및 도 3과 동일 부분에는 동일부호를 부여하고, 그 상세한 설명은 생략한다.
본 실시예는, 기본적으로는 제2실시예와 동일하지만, 트랜지스터 영역의 형상이 제2실시예와 다르다. 본 실시예의 특징은, 트랜지스터 영역의 형상을, 게이트전극(7)의 하부에, 데이터 전송선 콘택터(9)에 접속된 드레인전극(3)에 가까운 부분의 MISFET측면에 있어서, 소자분리절연막(14)과 게이트전극(7)과의 경계면으로부터의 상기 MISFET의 게이트 절연막-반도체 채널 주평면까지의 높이가, 축적전극콘택터(10)에 접속된 소스전극(2)에 가까운 부분의 MISFET측면에 있어서, 상기 소자분리절연막(14)과 게이트전극(7)과의 경계면으로부터의 높이 보다도 높게 되어 있다.
여기서, 소자분리로서 트랜치분리를 이용한 트랜지스터에서는, 소자분리와 트랜지스터 영역과의 경계의 엣지부분에 게이트 전계가 집중하기 때문에, 상기 소자분리절연막(14)과 게이트전극(7)과의 경계면으로부터의 높이가 낮을수록 임계치가 저하한다. 따라서, 이와 같은 트랜지스터를 이용하면, Vth1 ＜ Vth2의 관계를 만족하는 트랜지스터를 용이하게 실현할 수 있다.
여기서, 제조공정은, 도 23a~c와 같이, 제2실시예와 동일하게 하여 소자분리절연막(14)을 형성한후, 데이터 전송선 콘택터(9)에 접속시킨 드레인전극(3)에 가까운 트랜지스터 영역을 레지스터(16)로 덮는 리소그래피를 실시한다. 더욱이, 소자분리절연막(14)을, 예컨대 도 23c와 같이, NH4F 수용액과 이온에칭에 의해 제거한다. 제거깊이는, 소자분리 깊이 보다도 낮고, 예컨대, 0.01 ~ 0.20㎛정도로 한다. 이 후, 레지스터(16)을 에싱과 유기용제에 의해 제거한다.
이와 같이 리소그래피를 이용하는 방법 외에, 예컨대 소자분리절연막(14)의 두꺼운 패턴 의존성을 이용하여 단차를 형성해도 된다. 이것은, 예컨대 트랜치 폭이 협소한 부분의 소자분리 퇴적막 두께가 얇게 되는 현상을 이용하여 후술하는 도 33과 같은 패턴을 배치함에 의해 용이하게 실현가능하다.
나머지 제조공정은, 제2실시예의 p+형층을 형성하는 공정을 제거한 것과 동일하기 때문에, 생략한다. 본 실시예의 변형예로서는, 도 24b,c 및 도 25d,e와 같은, 소자분리절연막(14)이 반도체영역(15)보다도 높은 경우가 고려되지만, 효과는 동일하다. 또한, 이 예에 있어서 평면도는 상기 도 20과 동일하기 때문에 생략한다.
본 실시예에서는, 트랜지스터의 폭을 변화시킬 필요가 없고, 소자분리절연막(14)의 에칭량을 조정함에 따라 임계치를 제어할 수 있기 때문에, 제3 및 제4실시예에 비하여 평면 패턴의 자유도가 크게 된다. 따라서, 평면설계치수법과 리소그래피의 해상성을 손상하지 않고, 임계치를 제어할 수 있다.
(제6실시예)
도 26b,c는, 본 발명의 제6실시예에 따른 COB형 DRAM 셀부분의 단면도이다. 평면도는 상기 도 2와 동일하고, 도 26b는 도 2의 실시예 A-A'단면도이고, 도 26c는 도 2의 B-B' 단면도에 상당한다. 또, 도 2 및 도 3에 동일한 부분에는 동일부호를 부여하고 상세한 설명은 생략한다.
본 실시예는, 기본적으로는 제2실시예와 동일하지만, 트랜지스터의 게이터절연막(12)의 형상이 제2실시예와 다르게 되어 있다. 본 실시예의 특징은, 데이터 전송선 콘택터(9)에 접속된 드레인전극(3)에 가까운 부분의 게이트절연막(12)의 두께를, 축적전극 콘택터(10)에 접속시킨 소스전극(2)에 가까운 부분의 게이트절연막(12)의 두께 보다도 두껍게 되어 있다. 여기서, 게이트절연막(12)이 두꺼울수록, 임계치가 상승한다. 따라서, 이와 같은 트랜지스터를 이용하면, Vth1 ＜ Vth2의 관계를 만족하는 트랜지스터를 용이하게 실현할 수 있다.
여기서, 제조공정은 게이트전극(7)을 형성한 후, 이방성 에칭에 의해 잘라낸 게이트전극(7)의 측벽에 절연막(13)을 남김으로써 게이트의 측벽절연막을 형성하고, 상기 도 7의 형상을 얻은 후, 전면에 예컨대 SiN으로 이루어진 산화방지 절연막(34)을, 예컨대 5~50nm 퇴적한다. 그 후, 레지스터(16)를 도포하고, 리소그래피에 의해 데이터 전송선(8)에 대한 콘택터가 형성되는 드레인영역(3)을 개구하고, 산화방지 절연막(34)을 에칭에 의해 제거함으로서 도 27a~c의 형상을 얻는다.
다음에, 레지스터(16)를 예컨대 재화(灰化)하여 제거한 후, 예컨대 700~1000도로 산화함으로써, 데이터 전송선(8)에 대한 콘택터가 형성되는 드레인영역(3)측의 게이트전극(7) 또는 반도체영역(15)을 선택적으로 산화 또는 질화를 행한다. 이 때, 축적전극(5)이 접속되는 소스영역(2)측은 산화방지막(34)이 형성되고 있기 때문에, 산화가 드레인영역(3)측 보다는 발생하지 않고, 도 27c의 형상을 얻을 수 있다.
나머지 제조공정은, 제2실시예의 p+형층(30)을 형성하는 공정을 제거한 것과 동일하기 때문에 생략한다.
이와 같이, 게이트절연막(12)의 두께를 일부 산화에 의해 증가시키는 방법 외에, 축적전극(5)이 접속되는 소스영역(2)측의 절연막을 에칭하여 박막화 해도 된다. 또한, 소스(2)측에 소정 질소를 이온주입 및 질화하여 두고, 그 후에 게이트산화를 함으로써, 소스(2)측의 산화를 억제하고, 산화막을 박막화 해도 된다. 또한, 도 28에 본 실시예에서 채널아래의 공핍층을 나타낸다.
본 실시예에서는, 트랜지스터의 폭을 변화시킬 필요가 없고, 게이트절연막(12)의 두께를 조정함으로써 임계치를 제어할 수 있기 때문에, 제3 및 제4실시예에 비해서 평면 패턴의 자유도를 크게할 수 있다. 더욱이, 제5실시예와 비교하여, 소자분리절연막(14)에 단차를 형성할 필요가 없고, 게이트절연막의 작은 두께 변화로 임계치를 제어할 수 있기 때문에, 단차를 작게 할 수 있다. 따라서, 게이트형성 이후의 리소그래피와 에칭의 여유를 크게 할 수 있다.
(제7실시예)
도 29b,c는 본 발명의 제7실시예에 따른 COB형 DRAM의 셀부분의 단면도이다. 평면도는 상기 도 2와 마찬가지이고, 도 29b는 도 2의 A-A´의 단면도, 도 29c는 도 2의 B-B´의 단면도에 상당한다. 더욱이, 도2 및 도 3과 동일부분에는 동일부호를 부여하여, 그 상세한 설명은 생략한다.
본 실시예는 기본적으로는 제2실시예와 동일하지만, 게이트전극(7)의 불순물농도의 분포가 제2실시예와 다르게 되어 있다. 본 실시예의 특징은 데이터 전송선 콘택트(9)에 접속된 드레인전극(3)에 가까운 부분의 게이트전극(36)의 (도너농도-어셉터농도)가 축적전극 콘택트(10)에 접속된 소스전극(2)에 가까운 부분의 게이트전극(37)의 (도너농도-어셉터농도) 보다도 작게되어 있다.
여기서, 예컨대 p형 반도체에 형성된 게이트와 n형 반도체에 형성된 게이트를 고려하면, 채널의 불순물 밀도를 고정한 n형 MOSFET에 대해서는 일함수의 차로부터 p형 반도체에 형성된 게이트의 쪽이 임계치가 높게 된다. 따라서, 데이터 전송선 콘택트(9)에 접속된 드레인전극(3)에 가까운 부분의 게이트전극(36)의 (도너농도-어셉터농도)를 내림으로써, 이 부분의 임계치를 올릴 수 있다. 따라서, 이와 같은 구성을 채용하면, Vth1〈Vth2의 관계를 만족하는 트랜지스터를 용이하게 실현할 수 있다.
여기서, 제조공정은 제2실시예와 마찬가지로 하여 소자분리절연막(14)을 형성한 후, 게이트절연막(12) 및 게이트전극(7)을 형성하는 것 까지 동일하다. 이 후에, 게이트전극(7) 전면에, 예컨대 보론이나 BF2등의 p형 불순물로 되는 이온을 주입하여 게이트전극을 미리 p형으로 저항화 해도 된다. 그 후, 도 30a,b와 같이, 데이터 전송선 콘택트(9)에 접속된 드레인전극(3)에 가까운 트랜지스터 영역을 레지스트(16)로 덮는 리소그래피를 실시한다.
이어서, 예컨대 인이나 비소 등의 n형 불순물로 되는 이온을 37의 영역에 선택적으로 주입함으로써, (도너농도-어셉터농도)가 높은 37의 영역과, (도너농도-어셉터농도)가 낮은 36의 영역을 형성한다. 이 후, 레지스트(16)를 에싱이나 유기용제에 의해 제거한다. 또한, 먼저 n형 불순물영역(37)을 형성해 두고, 후에 도 30c와 같이, 데이터 전송선 콘택트(9)에 접속된 드레인전극(3)에 가까운 트랜지스터 영역이 레지스트(16)의 개구로 되는 리소그래피를 실시하고, 예컨대 보론 등의 불순물을 이온주입하여 (도너농도-어셉터농도)가 낮은 36의 영역을 형성해도 된다. 더욱이, 불순물의 도핑에는 이온주입 대신에, 예컨대 PoCl3가스에 의한 확산에 의해 n형층을 형성해도 되고, PSG, AsSG나 BSG로 한 고상(固相)확산원으로부터의 P, As나 B의 확산에 의해 형성해도 된다.
본 실시예에서는 트랜지스터의 폭을 변경하지 않고, 게이트전극(7)의 불순물농도를 변경함으로써, 임계치를 제어할 수 있기 때문에, 제3 및 제4실시예에 비해 평면패턴의 자유도를 크게 할 수 있다. 또한, 주변 트랜지스터에 p형 반도체 게이트 및 n형 반도체 게이트를 이용하는 경우에는 공정수의 증가없이 소자형성이 가능하다.
더욱이, 제4실시예와 비교하여, 소자분리절연막(14)에 단차를 형성할 필요가 없다. 따라서, 게이트 형성 이하의 리소그래피와 에칭의 여유를 크게 할 수 있다. 더욱이, 제2실시예와 다르고, 드레인전극(3)의 확산용량의 증가도 없기 때문에, 데이터 전송선(87)의 용량을 작게할 수 있다.
(제8실시예)
도 31 및 도 32는 본 발명의 제8실시예에 따른 COB형 DRAM의 셀부분을 나타낸 단면도이다. 평면도는 상기 도 2 및 도 20과 동일하고, 도 31b,c는 도 2c의 A-A´ 및 B-B´의 단면도, 도 32d,e는 도 20의 C-C´ 및 D-D´의 단면도에 상당한다. 더욱이, 도 2 및 도 3과 동일부분에는 동일부호를 부여하여, 그 상세한 설명은 생략한다.
본 실시예는 기본적으로는 제2실시예와 마찬가지이지만, 소자분리영역(14)에 접한 트랜지스터 측면의 기울기가 제2실시예와 다르게 되어 있다. 본 실시예의 특징은 데이터 전송선 콘택트(9)에 접속된 드레인전극(3)에 가까운 부분의 소자분리에 접한 트랜지스터 측면의 경사(도 32e에 a로 나타낸 각도)가 90도에 가깝다. 여기서, 소자분리에 접한 트랜지스터의 경사가 클수록, 트랜지스터의 각부분에 게이트 전계가 집중하기 때문에, 보다 임계치가 저하한다. 따라서, 이와 같은 구조를 채용하면, Vth1〈Vth2의 관계를 만족하는 트랜지스터를 용이하게 실현할 수 있다.
제조공정은 제2실시예로부터 p+형 영역(30)을 형성하는 공정을 제거한 것과 동일하기 때문에 생략한다. 또한, 이와 같은 소자분리에 접한 트랜지스터 측면의 경사를 변화시키는데는 예컨대, 도 33의 평면도와 같이 패턴을 배치하면 된다. 도 33에 있어서, 데이터 전송선 콘택트(9)에 접속된 드레인전극(3)에 가까운 부분은 축적전극 콘택트(10)에 접속된 소스전극(2)에 가까운 부분의 소자분리에 비해 간격이 넓다. 예컨대, 실리콘 반도체의 에칭에서는 소자분리 간격이 좁을수록 에칭되는 경사가 급하게 되는 경향이 있다. 따라서, 도 33과 같이, 데이터 전송선 콘택트(9)에 접속된 드레인전극(3)에 가까운 부분은 축적전극 콘택트(10)에 접속된 소스전극(2)에 가까운 부분의 소자분리에 비해 간격이 넓게 되도록 패턴 배치함으로써, Vth1〈Vth2의 관계를 만족하는 트랜지스터를 용이하게 실현할 수 있다.
본 실시예의 변형예로서는 도 34d,e와 같이, 데이터 전송선 콘택트(9)에 접속된 드레인전극(3)에 가까운 부분의 소자분리에 접한 트랜지스터 각의 곡률반지름을, 예컨대 축적전극 콘택트(10)에 접속된 소스전극(2)에 가까운 부분의 소자분리에 접한 트랜지스터 각의 곡률반지름 보다도 크게 함으로써, Vth1〈Vth2의 관계를 만족하는 트랜지스터를 실현하는 것도 가능하다.
이 변형예의 제조공정으로서는 트랜치 소자분리로 되는 홈을 형성한 후, 도 35a~c와 같이, 축적전극 콘택트(10)에 접속된 드레인전극(3)에 가까운 부분을 레지스트(16)로 덮고, 레지스트(16)로 덮여져 있지 않은 부분의 각을, 예컨대 이온에칭에 의해 5~200nm 둥굴게 깍는 것에 의해 형성할 수 있다. 도 35a는 평면도를, 도 35b는 둥글게 깍기 전의 D-D´단면의 형상을, 도 35c는 둥굴게 깍은 후의 형상을 나타내고 있다.
본 실시예에서는 트랜지스터의 폭을 변경할 필요가 없기 때문에, 제3 및 제4실시예에 비해 평면패턴의 자유도를 크게할 수 있다. 더욱이, 제4실시예와 비교하여 소자분리절연막(14)에 단차를 형성할 필요가 없고, 게이트 형성 이하의 리소그래피와 에칭의 여유를 크게할 수 있다. 또한, 소자분리절연막(14)에 단차를 형성할 필요가 없기 때문에, 소자분리 형성 이하의 리소그래피나 초점 여유나 에칭의 깊이 여유를 향상시킬 수 있다.
제2실시예에서 제8실시예까지에 있어서, Vth1〈Vth2의 관계를 만족하는 구조는, 예컨대 상기 도 28과 같은 게이트(7) 아래의 공핍층단(35)에 비대칭성이 생긴다. 도 28은 도 26b에 대응한 구조의 공핍층단(35)의 깊이를 파선으로 나타내고 있다. 여기서, 소스·드레인간의 전압차를 0V로 하고, 게이트전극에 임계치 이하의 전압을 인가한 경우를 나타내고 있지만, 이 경우 축적전극 콘택트(10)에 접속된 소스전극(2)에 가까운 게이트(7) 아래의 공핍층단의 반도체 중의 공핍층단의 반도체 게이트절연막 경계면으로부터의 깊이가 데이터 전송선에 대한 콘택트가 형성되는 드레인영역(3)에 가까운 게이트(7) 아래의 공핍층단의 반도체 중의 공핍층단의 반도체 게이트절연막 경계면으로부터의 깊이 보다도 깊어 보다 반전층을 형성하기 쉽게 되어 있으며, 임계치가 낮게 된다. 여기에서는 제6실시예를 예로 들었지만, 제2실시예로부터 제8실시예까지의 다른 실시예에서도 도 28의 공핍층의 비대칭 관계를 얻을 수 있다.
(제9실시예)
도 36은 본 발명의 실시예에 따른 반도체 전압변환장치를 나타낸 회로구성도이다. 도 36a는 트랜지스터를 온상태로 하여 축적전극(5)으로부터 전하를 소스·드레인전극(3)으로 전송하는 경우, 도 36b는 트랜지스터를 오프상태로 하여 축적전극(5)에 재충전하는 경우를 나타내고 있다.
도 36의 회로는 캐패시터를 이용한 차아지펌프회로를 구성하고 있으며, 플레이트전극(6)과 캐패시터 절연막을 매개로 대향한 전하축적전극(5)을 갖는 캐패시터와, 게이트 제어선(7)에 접속된 게이트전극(1), 데이터 전송선(8)에 접속된 소스·드레인의 한쪽을 이루는 제1주전극(3: 편의상 여기에서는 드레인전극으로 한다), 축적전극(5) 및 게이트전극(1)에 접속된 소스·드레인의 다른쪽을 이루는 제2주전극(2: 편의상 여기에서는 소스전극으로 한다) 및, 기판전극(4)으로 이루어진 전계효과 트랜지스터로 구성되어 있다.
여기서, 도 36 회로의 각각의 부분의 전압을 다음과 같이 기호로 나타낸다. 우선, 드레인전극(3)의 전압을 V3, 축적전극(5)의 전압을 VSN으로 한다. 기판전극(4) 및 플레이트전극(6)의 전위에 대한 표시는 벌크기판 또는 보디콘택트를 갖춘 SOI기판에서는 일정한 전위로 고정되어 있기 때문에 생략한다.
다음에, 축적전극(5)에서 드레인전극(3)으로 트랜지스터를 온상태로 하여 전류를 흐르게 하는 경우를 도 36e에 나타냈다. 이 경우, 축적전극(5)의 전압은 드레인전극(3)의 전압 보다도 높기 때문에, 전극 5에서 전극 3의 방향으로 전류가 흐른다. 이 경우의 셀 트랜지스터의 임계치를 Vth1으로 하고, 임계치를 인가하는 데이터 전송선(8)으로부터 흐르는 전류를 Ith로 한다. 더욱이, 반대로 전극 3에서 전극 5의 방향으로 전류를 흐르게 하는 것을 고려할 경우, 축적전극(5)으로부터 흐르는 전류가 Ith로 되는 임계치 전압을 Vth2로 한다. 본 발명에서는 Vth1〈Vth2로 하는 것에 특징이 있다. 이 임계치 관계를 실현하는 방법에 대해서는 제8실시예까지의 비대칭 임계치의 셀 트랜지스터의 실현방법과 동일하기 때문에 생략한다.
차아지펌프회로에서는 기본적으로 V1, V2 2개의 전원을 번갈아 연속해서 바꾸고, 소스전극(2)에서 드레인전극(3)의 방향으로 전하를 이동시킴으로써, 전극 2와 전극 3의 사이에 전위차를 얻는다. 도 36a에서는 전극(3)의 전압을 전극(2)의 전압에 비교하여 승압하는 경우를 나타내고 있다. 여기서, 도 36a는 플레이트 전압이 V2의 전압원에서 V1의 전압원으로 바꾼 경우를 나타낸다. 이 경우, V1의 전압이 V2의 전압 보다도 높기 때문에, 플레이트 전위가 상승한다. 이에 따라, 축적전극(5)의 전위가 상승하고, 게이트전극(1)의 전압도 임계치(Vth1) 이상으로 약 (V1-V2)만큼 상승한다. 이것에 의해, 트랜지스터가 오프상태로 되고, 축적전극(5)에 축적된 전하가 드레인전극(3)으로 전송된다. 여기서, 온상태의 축적전극(5)의 전위를 VSN으로 하면, 전극(3)의 전위를 VSN-Vth1으로 된다. 이 Vth에 의한 전극(3)의 전위의 저하는 트랜지스터의 임계치(Vth1)를 낮게함으로써 억제할 수 있다.
다음에, 플레이트 전압이 V1의 전압원에서 V2의 전압원으로 바꾼 경우를 도 36b에 나타냈다. 이 경우, V2의 전압이 V1의 전압 보다도 낮기 때문에, 플레이트 전위가 하강한다. 이것에 따라, 축적전극(5)의 전위가 약 (V1-V2)만큼 저하하고, 게이트전극(1)의 전압이 임계치(Vth2) 이하로 된다. 이것에 의해, 트랜지스터가 오프상태로 된다. 여기서, 드레인전극(3)으로부터 소스전극(2)으로는 온상태로 역방향으로 서브스레셜드 전류가 흐르고, 도 36a에 전송한 전하와 역방향으로 흐르게 되기 때문에, 전하전송의 손실이 발생한다. 이 전하손실을 억제하는데는 트랜지스터의 임계치(Vth2)를 높게하는 것이 바람직하지만, Vth1〈Vth2를 만족하도록 하면, 종래 보다도 전하손실을 억제할 수 있다.
본 실시예의 구성에서는 캐패시터에 접속되어 있는 소스전극(2)의 전위를 접속되어 있지 않은 측의 드레인전극(3)의 전위 보다도 높게한 경우에, MISFET의 임계치를 높게할 수 있다. 또한, 반대로 캐패시터에 접속되어 있는 소스전극(2)의 전위를 접속되어 있지 않은 측의 드레인전극(3)의 전위 보다도 낮게한 경우에, MISFET의 임계치를 낮게할 수 있다. 따라서, 트랜지스터를 온상태로 하여, 캐패시터가 접속되어 있는 측의 소스전극(2)으로부터 접속되어 있지 않은 측의 드레인전극(3)으로 전류를 흐르게 하여 캐패시터에 전하를 방전하는 경우, 임계치를 낮게 유지함으로써, 큰 드레인 전류를 확보할 수 있다. 이 때문에, 캐패시터의 구동주파수를 올림으로써, 큰 출력전류를 얻을 수 있다.
또한, 트랜지스터의 임계치분의 출력전압 저하를 억제할 수 있으며, 보다 높은 출력전압과 고변환효율을 얻을 수 있다. 더욱이, 일정한 드레인 전류를 얻기 위하여 필요한 게이트 전압을 낮게 억제할 수 있기 때문에, 게이트절연막에 관련한 전압 스트레스를 작게할 수 있다. 이 때문에, 게이트절연막의 전계 스트레스 인가에 의한 절연막 중의 트랩 발생이나 경계면 준위발생을 억제할 수 있으며, 임계치의 변동이나 트랩을 매개로 한 절연막의 누설전류를 경계면 준위를 통한 트랜지스터의 누설전류 및 기생용량을 억제할 수 있다. 또한, 게이트절연막의 절연파괴까지의 시간을 길게 유지할 수 있어, 보다 얇은 게이트절연막을 이용할 수 있다.
반대로, 트랜지스터를 오프상태로 하여, 전하를 유지하는 경우에 있어서는 캐패시터가 접속되어 있지 않은 측의 드레인전극(3)으로부터 접속되어 있는 측의 소스전극(2)으로의 서브스레셜드 누설전류는 임계치를 높게 유지함으로써, 작게할 수 있다. 따라서, 캐패시터에 축적된 전하의 손실을 작은 값으로 할 수 있으며, 전하손실에 의한 소비전력증가 및 효율저하를 억제하는 것이 가능하다.
(제10실시예)
도 37은 본 발명의 제10실시예에 따른 반도체 기억장치를 나타낸 회로구성도이다.
기본적으로는 제1실시예와 마찬가지이지만, 축적전극이 제2 MISFET의 게이트전극(55)으로 구성되어 있으며, 플레이트전극으로서 제2 MISFET의 다른 전극(55, 56)을 이용하고 있는 점이 다르다. 즉, 도 37a에서는 제2 MISFET의 기판전극(56)이 플레이트전극으로 되고, 도 37b에서는 제2 MISFET의 소스·드레인의 적어도 한쪽 57이 플레이트전극으로 되어 있다. 여기서, 제2 MISFET에서는 축적전극(55)의 최대진폭범위 내에 임계치가 있다.
이와 같은 구성을 취함으로써, 축적전극(55)에 축적된 전하의 양에 의해, 제2 MISFET의 소스·드레인간의 콘덕턴스가 변화하기 때문에, 비파괴로 축적정보를 독출할 수 있다. 이 경우, 데이터 전송선(8)의 전위가 축적전극(55) 보다도 아래인 경우, 축적전극(55)으로부터 데이터 전송선(8)으로 누설전류가 흐르게 됨으로써, 축적전극(55)의 전위가 하강한다. 이 때문에, 게이트전극(55)의 전압도 저하하고, 독출에 관하여 콘덕턴스가 부족한 문제가 생긴다. 또한, 데이터 전송선(8)의 전위를 축적전극(55) 보다도 상승시켜, 축적전극(55)으로 데이터를 기록하는 경우, 기판 바이어스 효과에 의해 임계치가 상승하여 기록이 어렵게 된다. 이와 같이, 본 실시예의 구조에 있어서도 제1실시예에서 설명한 바와 같은 문제가 발생한다.
그래서, 본 실시예에 있어서도 제1실시예와 마찬가지로, 제1 MISFET의 임계치가 Vth1〈Vth2로 되도록 설정하고 있다. 이것에 의해, 상기의 문제를 해결하고, 동작의 고속화와 안정성의 향상을 도모할 수 있다. 더욱이, 본 실시예의 특징으로서, 제1 MISFET의 게이트절연막과 게이트전극을 형성하는 것과 동일한 프로세스로 제2 MISFET를 형성할 수 있기 때문에, 공정수를 감소할 수 있다.
또한, 본 실시예에서는 축적부분으로서 1개의 MISFET를 이용했지만, 도 37c에 나타낸 바와 같이, 축적부분을 2개의 MISFET로 구성한 소위 래치회로로서의 반도체 기억장치에 적용할 수도 있다.
더욱이, 본 발명은 상술한 각 실시예에 한정되는 것은 아니다. 실시예에 있어서는 소자분리로서 트랜치 분리에 의한 방법을 나타냈지만, 소위 LOCOS법으로 형성해도 된다. 물론, 트랜치 분리와 LOCOS법을 조합시켜도 된다.
절연막(11~14)의 작성법으로서, 예컨대 30keV 정도의 저가속 에너지로 산소 또는 질소를 주입하여 절연막을 형성해도 되고, 절연막을 퇴적하는 방법으로 형성해도 되며, 이들을 조합시켜도 된다. 또한, 소자분리절연막이나 절연막 형성법 자신은 실리콘을 실리콘 산화막이나 실리콘 질화막, 실리콘옥시나이드라이드막으로 변환하는 이들 이외의 방법, 예컨대 이온이나 질소이온을 퇴적한 실리콘에 주입하는 방법이나, 퇴적한 실리콘을 산화하는 방법을 이용해도 상관없다. 실리콘 산화막으로는 PSG, BPSG 등의 실리케이트글래스, 또는 소위 TEOS 등의 퇴적산화막을 이용할 수도 있다. 또한, 물론 이 절연막에 실리콘 질화막, 또는 예컨대 티탄산 바륨, 티탄산 납(鉛), SrBiTaO, 티탄산 스트론튬바륨 등의 강유전체막이나, 티탄산 바륨이나 탄탈산화막 등의 상유전체막, GaAs 기판에 대한 AlGaAs 혼정(混晶)의 단층막 또는 그들의 복합막을 이용할 수 있다.
실시예에서는 반도체영역으로서 p형영역을 형성한 단결정 실리콘기판을 상정했지만, p형 또는 n형 단결정 실리콘 기판에서도 되고, SiGe혼정, SiC혼정, GaAs, InP를 이용해도 되며, 소위 SOI기판을 이용해도 된다. 물론, n형 반도체를 이용해도 되고, n형 MISFET 대신에 p형 MISFET를 형성해도 된다.
소스·드레인영역으로서는 인이나 비소에 의한 n형영역 형성을 나타냈지만, 도펀트로서 안티몬을 이용해도 되고, 이온주입이 아니라, 예컨대 BPSG, PSG, AsSG 등을 이용한 고상확산이나 기상확산에 의해 형성해도 된다. 또한, 보론이나 인듐을 이온주입 또는 확산함으로써, p형영역을 n형 기판에 형성해도 된다. 더욱이, 반도체영역으로서 GaAs를 이용하는 경우에는 소스·드레인의 도펀트로서 n형영역 형서에는 Ge, Si, Sn, Sb, p형 영역 형성에는 Zn, Be, In을 고상확산이나 이온주입에 의해 형성해도 된다.
게이트전극, 축적전극, 플레이트전극, 데이터 전송선의 재료로서는 POCl3를 확산한 다결정실리콘이나 비소를 첨가한 다결정실리콘을 나타냈지만, 비소를 이온주입한 실리콘막을 이용해도 되고, 인이나 비소를 PSG, AsSG에 의해 고상확산해도 되며, 막 형성시에 동시에 인 또는 비소 또는 보론을 도프한, 소위 도프된 실리콘막을 이용해도 된다. 또한, 다결정실리콘 이외에, 예컨대 단결정실리콘, 폴라스실리콘, 아몰파스실리콘, W, Ta, Ti, Hf, Co, Pt, Pd, AI, Cu, Ru, RuO2, IrO2등의 금속, 도전성 금속산화물, 도전성 금속질화물, 또는 그 실리사이드를 이용할 수 있다. 또한, 이들의 적층구조로 해도 된다.
또한, 제2실시예에서 제8실시예까지는 COB형 DRAM의 구성을 나타냈지만, 상기 실시예는 트랜지스터에 관한 것에 있어 캐패시터의 위치 및 형상은 임의성이 있다. 예컨대, 도 38a~c에 제3실시예에 대응하는 변형예를 나타냈다. 이 도면에 나타낸 바와 같이, 전하축적 캐패시터(축적전극(5, 캐패시터 절연막(11) 및 플레이트전극(6))을 데이터 전송선(8)의 아래에 형성한 스택드캐패시터 구조에서도 되고, 트랜치형 캐패시터를 이용한 DRAM이나 평면형 캐패시터를 이용한 DRAM에 적용해도 된다. 또한, 제9실시예의 캐패시터 형성방법도 마찬가지로, 스택드캐패시터, 트랜치캐패시터 및, 평면캐패시터중 하나를 이용해도 된다.
그 외, 본 발명의 요지를 이탈하지 않는 범위에서 다양하게 변형하여 실시할 수 있다.
이상 설명한 바와 같이, 본 발명에 의하면, 전류의 흐르는 방향에 따라 임계치가 변화하는 트랜지스터를 메모리셀이나 차아지펌프회로 등의 트랜지스터에 이용함으로써, 트랜지스터를 매개로 캐패시터로 전류를 공급하는 경우에는 전류량을 충분히 확보하면서, 트랜지스터에 의한 서브스레셜드 누설을 억제할 수 있는 반도체장치를 실현할 수 있다.
그리고, DRAM 등의 반도체 기억장치에 적용하는 경우, 메모리셀에 높은 전압의 데이터를 기록하는 경우에는 임계치(Vth)가 낮게되고, 메모리셀 데이터 유지시에는 임계치(Vth)가 높게되도록 설정함으로써, 셀 기록시에는 전류를 충분히 확보하면서, 메모리셀의 데이터 유지시에는 셀로부터의 서브스레셜드 누설전류를 억제할 수 있으며, 동작의 고속화와 안정성의 향상 등을 도모할 수 있다.
또한, 반도체 전압변환회로 등에 적용하는 경우, 전하를 전송하는 방향의 전류에 대해서는 임계치 전압(Vth)은 낮게 억제하여 임계치분의 전압저하를 작게하고, 전하를 전송하는 방향과 역방향의 전류에 대해서는 임계치(Vth)를 높게하여 서브스레셜드 누설에 의한 전하전송의 손실을 억제한다. 이것에 의해, 트랜지스터 온시의 전압저하를 작게하면서, 트랜지스터의 서브스레셜드 누설을 억제할 수 있으며, 전압변화효율의 향상 등을 도모할 수 있다.

Claims (8)

  1. 단일의 도전영역으로 이루어진 게이트를 갖춘 MIS형 트랜지스터의 소스·드레인의 한쪽에 캐패시터의 축적전극을 접속한 반도체장치에 있어서,
    상기 트랜지스터의 게이트 전위 및 상기 캐패시터의 플레이트전극의 전위를 일정하게 유지한 상태로, 상기 캐패시터의 축적전극의 전위를 기준으로 하여 상기 소스·드레인의 다른쪽에 부의 전위 -V를 인가한 경우에 소스·드레인간에 흐르는 전류 보다도, 정의 전위 V를 인가한 경우에 소스·드레인간에 흐르는 전류가 큰 것을 특징으로 하는 반도체장치.
  2. 단일의 도전영역으로 이루어진 게이트가 게이트 제어선에 접속되고, 소스·드레인의 한쪽을 이루는 제1주전극이 데이터 전송선에 접속된 MIS형 트랜지스터와, 축적전극이 트랜지스터의 소스·드레인의 다른쪽을 이루는 제2주전극에 접속되고, 플레이트전극이 공통전극으로 접속된 캐패시터로 메모리셀을 구성하고, 이 메모리셀을 매트릭스 배치하여 이루어진 반도체 기억장치에 있어서,
    상기 트랜지스터를 그 트랜지스터의 게이트 전위 및 상기 캐패시터의 플레이트전극 전위를 일정하게 유지한 상태로, 상기 캐패시터의 축적전극의 전위를 기초로 하여 상기 데이터 전송선에 부의 전위 -V를 인가한 경우의 임계치 보다도, 정의 전위 V를 인가한 경우의 임계치가 작게 되도록 구성한 것을 특징으로 하는 반도체 기억장치.
  3. 단일의 도전영역으로 이루어진 게이트가 게이트 제어선에 접속되고, 소스·드레인의 한쪽을 이루는 제1주전극이 데이터 전송선에 접속된 MIS형 트랜지스터와, 축적전극이 그 트랜지스터의 소스·드레인의 다른쪽을 이루는 제2주전극에 접속되고, 플레이트전극이 공통전극에 접속된 캐패시터로 메모리셀을 구성하고, 이 메모리셀을 매트릭스 배치하여 이루어진 반도체 기억장치에 있어서,
    상기 트랜지스터의 게이트 하부의 채널영역의 불순물농도를, 제2주전극측 보다도 제1주전극측이 높게 설정하면서, 불순물농도가 높은 쪽의 영역을 상기 소스·드레인을 형성하기 위한 마스크와 다른 마스크로 형성하여 이루어진 것을 특징으로 하는 반도체 기억장치.
  4. 단일의 도전영역으로 이루어진 게이트가 게이트 제어선에 접속되고, 소스·드레인의 한쪽을 이루는 제1주전극이 데이터 전송선에 접속된 MIS형 트랜지스터와, 축적전극이 그 트랜지스터의 소스·드레인의 다른쪽을 형성하는 제2주전극에 접속되고, 플레이트전극이 공통전극에 접속된 캐패시터로 메모리셀을 구성하고, 이 메모리셀을 매트릭스 배치하여 이루어진 반도체 기억장치에 있어서,
    상기 트랜지스터의 게이트 하부의 채널영역의 불순물농도를, 제2주전극측 보다도 제1주전극측이 높게 설정하면서, 불순물농도가 높은 쪽의 영역을 기판표면으로부터 분리하여 형성된 것을 특징으로 하는 반도체 기억장치.
  5. 단일의 도전영역으로 이루어진 게이트가 게이트 제어선에 접속되고, 소스·드레인의 한쪽을 이루는 제1주전극이 데이터 전송선에 접속된 MIS형 트랜지스터와, 축적전극이 그 트랜지스터의 소스·드레인의 다른쪽을 이루는 제2주전극에 접속되고, 플레이트전극이 공통전극에 접속된 캐패시터로 메모리셀을 구성하고, 이 메모리셀을 매트릭스 배치하여 이루어진 반도체 기억장치에 있어서,
    상기 트랜지스터는 채널폭이 협소하게 되면 임계치가 저하하는 것이고, 그 트랜지스터의 제1주전극측의 채널폭을 제2주전극측의 채널폭 보다도 넓게 한 것을 특징으로 하는 반도체 기억장치.
  6. 단일의 도전영역으로 이루어진 게이트가 게이트 제어선에 접속되고, 소스·드레인의 한쪽을 형성하는 제1주전극이 데이터 전송선에 접속된 MIS형 트랜지스터와, 축적전극이 그 트랜지스터의 소스·드레인의 다른쪽을 형성하는 제2주전극에 접속되고, 플레이트전극이 공통전극에 접속된 캐패시터로 메모리셀을 구성하고, 이 메모리셀을 매트릭스 배치하여 이루어진 반도체 기억장치에 있어서,
    상기 트랜지스터를 형성하는 소자형성영역 주변이 소자분리절연막으로 매립되어 있고, 그 트랜지스터의 채널폭 방향에서, 소자형성 영역측면의 기판주평면과 이루는 각도가, 제1주전극측 보다도 제2주전극측이 직각에 가까운 것을 특징으로 하는 반도체 기억장치.
  7. 소스·드레인의 한쪽을 제1주전극, 다른쪽을 제2주전극으로 하고, 제2주전극을 단일의 도전영역으로 이루어진 게이트에 접속한 MIS형 트랜지스터와, 축적전극과 플레이트전극간에 절연층을 삽입하게 되고, 그 축적전극을 그 트랜지스터의 제2주전극에 접속한 캐패시터를 구비한 반도체 전압변환장치에 있어서,
    상기 축적전극의 전위가 적어도 상기 트랜지스터의 임계치 보다도 높은 전압(a) 및 낮은 전압(b) 2개의 값을 갖도록, 상기 플레이트전극에 소정의 전압이 인가되고, 상기 축적전극에 상기 전압(a)을 공급하는 경우는 상기 축적전극의 전위보다도 제1주전극의 전위가 높게 되고,
    상기 트랜지스터를, 상기 축적전극에 상기(b)의 전압을 공급하는 경우 보다도 상기(a)의 전압을 공급하는 경우에 임계치가 높게 되도록 구성한 것을 특징으로 하는 반도체 전압변환장치.
  8. 단일의 도전영역으로 이루어진 게이트가 게이트 제어선과 접속되고, 소스·드레인의 한쪽을 이루는 제1주전극이 데이터 전송선에 접속된 제1 MIS형 트랜지스터와, 이 제1 MIS형 트랜지스터의 소스·드레인의 다른쪽을 이루는 제2주전극에 게이트가 접속된 제2 MIS형 트랜지스터로 이루어지고,
    제2 MIS형 트랜지스터의 게이트는 축적전극을 형성하고, 제2 MIS형 트랜지스터의 기판전극 및 소스·드레인의 적어도 1개를 공통전극에 접속하여 MIS 캐패시터를 형성하고, 제2 MIS형 트랜지스터의 임계치는 축적전극의 전압의 진폭범위내에 있는 다이나믹형 반도체 기억장치에 있어서,
    제1 MIS형 트랜지스터를, 그 트랜지스터의 게이트 및 상기 공통전극의 전위를 일정하게 유지한 상태로, 상기 캐패시터의 축적전극 전위를 기준으로 하여 상기 데이터 전송선에 부의 전위 -V를 인가한 경우의 임계치 보다도 정의 전위 V를 인가한 경우의 임계치가 작게 되도록 구성한 것을 특징으로 하는 반도체 기억장치.
KR1019980000266A 1997-01-08 1998-01-08 반도체장치 KR100317741B1 (ko)

Applications Claiming Priority (4)

Application Number Priority Date Filing Date Title
JP143897 1997-01-08
JP97-001438 1997-01-08
JP97-164427 1997-06-20
JP16442797A JP3272979B2 (ja) 1997-01-08 1997-06-20 半導体装置

Publications (2)

Publication Number Publication Date
KR19980070397A true KR19980070397A (ko) 1998-10-26
KR100317741B1 KR100317741B1 (ko) 2002-08-13

Family

ID=26334654

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1019980000266A KR100317741B1 (ko) 1997-01-08 1998-01-08 반도체장치

Country Status (4)

Country Link
US (1) US6054730A (ko)
JP (1) JP3272979B2 (ko)
KR (1) KR100317741B1 (ko)
TW (1) TW444384B (ko)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100712972B1 (ko) * 1998-12-01 2007-04-30 엘피다 메모리 가부시키가이샤 반도체 집적회로 장치 및 그 제조방법

Families Citing this family (18)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5910880A (en) 1997-08-20 1999-06-08 Micron Technology, Inc. Semiconductor circuit components and capacitors
JP3382144B2 (ja) * 1998-01-29 2003-03-04 株式会社東芝 半導体集積回路装置
US6191443B1 (en) * 1998-02-28 2001-02-20 Micron Technology, Inc. Capacitors, methods of forming capacitors, and DRAM memory cells
US6156638A (en) 1998-04-10 2000-12-05 Micron Technology, Inc. Integrated circuitry and method of restricting diffusion from one material to another
US6730559B2 (en) 1998-04-10 2004-05-04 Micron Technology, Inc. Capacitors and methods of forming capacitors
US6225665B1 (en) * 1999-01-11 2001-05-01 Mitsubishi Denki Kabushiki Kaisha Semiconductor device having multiple source regions
US6248601B1 (en) * 1999-04-19 2001-06-19 Taiwan Semiconductor Manufacturing Company Fix the glassivation layer's micro crack point precisely by using electroplating method
JP3390704B2 (ja) * 1999-08-26 2003-03-31 株式会社半導体理工学研究センター 強誘電体不揮発性メモリ
US6579751B2 (en) * 1999-09-01 2003-06-17 Micron Technology, Inc. Semiconductor processing methods of forming integrated circuitry
US7005695B1 (en) 2000-02-23 2006-02-28 Micron Technology, Inc. Integrated circuitry including a capacitor with an amorphous and a crystalline high K capacitor dielectric region
DE10119873A1 (de) * 2001-04-24 2002-10-31 Infineon Technologies Ag Verfahren zur Herstellung von Metall/Halbleiter-Kontakten
US6781892B2 (en) * 2001-12-26 2004-08-24 Intel Corporation Active leakage control in single-ended full-swing caches
US6759712B2 (en) * 2002-09-12 2004-07-06 Micron Technology, Inc. Semiconductor-on-insulator thin film transistor constructions
JP2005142484A (ja) * 2003-11-10 2005-06-02 Hitachi Ltd 半導体装置および半導体装置の製造方法
CN101678994B (zh) 2007-07-12 2012-10-10 三菱电机株式会社 电梯系统
US20090130813A1 (en) * 2007-11-20 2009-05-21 Micrel, Inc. Method and System to Provide a Polysilicon Capacitor with Improved Oxide Integrity
US9607991B2 (en) * 2013-09-05 2017-03-28 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
KR20210002369A (ko) 2019-06-24 2021-01-08 삼성전자주식회사 반도체 소자

Family Cites Families (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS5367326A (en) * 1976-11-29 1978-06-15 Cho Lsi Gijutsu Kenkyu Kumiai Memory cell
JPS58119B2 (ja) * 1977-12-20 1983-01-05 工業技術院長 半導体記憶装置
JP2875544B2 (ja) * 1989-03-20 1999-03-31 富士通株式会社 半導体記憶装置
USH986H (en) * 1989-06-09 1991-11-05 International Business Machines Corporation Field effect-transistor with asymmetrical structure
KR950000141B1 (ko) * 1990-04-03 1995-01-10 미쓰비시 뎅끼 가부시끼가이샤 반도체 장치 및 그 제조방법
KR960026960A (ko) * 1994-12-16 1996-07-22 리 패치 비대칭 저전력 모스(mos) 소자
JP3520144B2 (ja) * 1995-10-26 2004-04-19 株式会社ルネサステクノロジ 半導体記憶装置およびその製造方法
JPH09270461A (ja) * 1996-03-29 1997-10-14 Mitsubishi Electric Corp 半導体装置

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100712972B1 (ko) * 1998-12-01 2007-04-30 엘피다 메모리 가부시키가이샤 반도체 집적회로 장치 및 그 제조방법

Also Published As

Publication number Publication date
TW444384B (en) 2001-07-01
JPH10256507A (ja) 1998-09-25
US6054730A (en) 2000-04-25
KR100317741B1 (ko) 2002-08-13
JP3272979B2 (ja) 2002-04-08

Similar Documents

Publication Publication Date Title
KR0163759B1 (ko) 반도체장치 및 반도체기억장치
US6770535B2 (en) Semiconductor integrated circuit device and process for manufacturing the same
KR100317741B1 (ko) 반도체장치
US5442584A (en) Semiconductor memory device and method for fabricating the same dynamic random access memory device construction
US6686624B2 (en) Vertical one-transistor floating-body DRAM cell in bulk CMOS process with electrically isolated charge storage region
US4646118A (en) Semiconductor memory device
US20060049467A1 (en) Body-tied-to-source MOSFETs with asymmetrical source and drain regions and methods of fabricating the same
US7795658B2 (en) Semiconductor memory device and manufacturing method thereof
US6303432B1 (en) Method of manufacturing a semiconductor device
KR20010092365A (ko) 트랜지스터형 강유전체 불휘발성 기억소자
US6479852B1 (en) Memory cell having a deep trench capacitor and a vertical channel
JPS61185965A (ja) メモリセルおよびその製法
JPS6145390B2 (ko)
JPS61107762A (ja) 半導体記憶装置の製造方法
EP0793274A1 (en) Ferroelectric nonvolatile memory cell and a process for forming the memory cell
KR20170055031A (ko) 터널링 전계효과 트랜지스터를 이용한 1t 디램 셀 소자와 그 제조방법 및 이를 이용한 메모리 어레이
KR100517219B1 (ko) 동적이득메모리셀을갖는dram셀장치및그의제조방법
JPH0640573B2 (ja) 半導体集積回路装置
KR100238609B1 (ko) 메모리 셀용 스위칭 트랜지스터 및 캐패시터
JPS6136384B2 (ko)
JP3421230B2 (ja) 半導体記憶装置およびその製造方法
KR100344489B1 (ko) 반도체집적회로장치의제조방법
US20050133843A1 (en) Semiconductor device and method of manufacturing a semiconductor device
US6573575B1 (en) DRAM MOS field effect transistors with thresholds determined by differential gate doping
JPH077823B2 (ja) 半導体集積回路装置

Legal Events

Date Code Title Description
A201 Request for examination
AMND Amendment
E902 Notification of reason for refusal
AMND Amendment
E601 Decision to refuse application
J201 Request for trial against refusal decision
AMND Amendment
B701 Decision to grant
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20091127

Year of fee payment: 9

LAPS Lapse due to unpaid annual fee