JPH02135776A - 半導体記憶装置 - Google Patents
半導体記憶装置Info
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- JPH02135776A JPH02135776A JP63288840A JP28884088A JPH02135776A JP H02135776 A JPH02135776 A JP H02135776A JP 63288840 A JP63288840 A JP 63288840A JP 28884088 A JP28884088 A JP 28884088A JP H02135776 A JPH02135776 A JP H02135776A
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Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
- H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
- H10B12/37—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells the capacitor being at least partially in a trench in the substrate
- H10B12/373—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells the capacitor being at least partially in a trench in the substrate the capacitor extending under or around the transistor
Landscapes
- Semiconductor Memories (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、半導体記憶装置に係り、特に高集積化に好適
な半導体記憶装置に関する。
な半導体記憶装置に関する。
従来の半導体記憶装置は、例えば、１９８８年ブイ・エ
ルニスアイ・シンポジウム第２１及び２２頁（１９８８
Ｖ Ｌ Ｓ Ｉ Ｓｙｍｐｏｓｉｕｍ、 ｐ２１〜２２
）で論じられている。
ルニスアイ・シンポジウム第２１及び２２頁（１９８８
Ｖ Ｌ Ｓ Ｉ Ｓｙｍｐｏｓｉｕｍ、 ｐ２１〜２２
）で論じられている。
この半導体記憶装置は、第２図に示すように、ｐ中基板
２１を電極として用いたいわゆる基板プレート型の溝容
量を用いたものである。溝容量上には、溝容量の周囲の
単結晶を核としてエピタキシャル成長させたｐ−″Ｓｉ
単結晶層２５、ｎ型Ｓ１単結晶層２６を有し、このｎ型
Ｓｉ単結晶層２６の表面にＰチャネルＭＯＳトランジス
タを有する。このトランジスタのソース又はドレイン１
１２は２士多結晶Ｓｉからなる蓄積電極１６とｐ１不純
物層からなる導電体１９と電気的に接続され、全体とし
て１トランジスタ１容量のＤＲＡＭ用半導体記憶装置を
構成している。
２１を電極として用いたいわゆる基板プレート型の溝容
量を用いたものである。溝容量上には、溝容量の周囲の
単結晶を核としてエピタキシャル成長させたｐ−″Ｓｉ
単結晶層２５、ｎ型Ｓ１単結晶層２６を有し、このｎ型
Ｓｉ単結晶層２６の表面にＰチャネルＭＯＳトランジス
タを有する。このトランジスタのソース又はドレイン１
１２は２士多結晶Ｓｉからなる蓄積電極１６とｐ１不純
物層からなる導電体１９と電気的に接続され、全体とし
て１トランジスタ１容量のＤＲＡＭ用半導体記憶装置を
構成している。
上記従来技術は、トランジスタのソース又はドレインと
溝容量とを接続する導電体１９としてｐ＋不純物層を用
いているため、不純物が横方向に拡散し、隣接トランジ
スタの電気特性に影響を与えるという問題があった。さ
らに空乏化による容量の損失を防ぐために高濃度の２士
Ｓｉ基板２１を用いると、後のエピタキシャル形成等の
熱工程において、高濃度の不純物が基板表面に向って拡
散し、基板表面に形成しである半導体素子の電気的特性
に影響を及ぼす。これを防ぐために、ｐ−８ｉ単結晶層
２５あるいはｎ型Ｓｉ単結晶層２６を厚くすると、トラ
ンジスタと溝容量間の距離が増え、両者の電気的接続の
難度が増すという問題があった。
溝容量とを接続する導電体１９としてｐ＋不純物層を用
いているため、不純物が横方向に拡散し、隣接トランジ
スタの電気特性に影響を与えるという問題があった。さ
らに空乏化による容量の損失を防ぐために高濃度の２士
Ｓｉ基板２１を用いると、後のエピタキシャル形成等の
熱工程において、高濃度の不純物が基板表面に向って拡
散し、基板表面に形成しである半導体素子の電気的特性
に影響を及ぼす。これを防ぐために、ｐ−８ｉ単結晶層
２５あるいはｎ型Ｓｉ単結晶層２６を厚くすると、トラ
ンジスタと溝容量間の距離が増え、両者の電気的接続の
難度が増すという問題があった。
本発明は、トランジスタのソース又はドレインと溝容量
とを接続する導電体中の不純物が隣接トランジスタに影
響を与えることのない構造の半導体記憶装置を提供する
ことを目的とし、さらに大きな容量を有する半導体記憶
装置を提供することを目的とする。
とを接続する導電体中の不純物が隣接トランジスタに影
響を与えることのない構造の半導体記憶装置を提供する
ことを目的とし、さらに大きな容量を有する半導体記憶
装置を提供することを目的とする。
上記目的は、絶縁ゲート型電界効果トランジスタと容量
とを少なくとも有し、該容量の少なくとも一部は半導体
基板中に形成された溝の中に設けられた半導体記憶装置
において、上記電界効果トランジスタのソース又はドレ
インと上記容量の蓄積ｉｉｉ極とを電気的に接続する導
電体の周囲を絶縁膜で囲んだことを特徴とする半導体記
憶装置によって達成され、さらに絶縁ゲート型電界効果
トランジスタと容量とを少なくとも有し、該容量の少な
くとも一部は半導体基板中に形成された溝の中に設けら
れた半導体記憶装置において、上記容量の蓄積電極は、
周囲を絶縁膜で囲まれた電極の内側に他の絶縁膜を介し
て埋め込まれ、該蓄積電極と上記電界効果トランジスタ
のソース又はドレインとは周囲を絶縁膜で囲まれた導電
体により電気的に接続されていることを特徴とする半導
体記憶装置によって達成される。
とを少なくとも有し、該容量の少なくとも一部は半導体
基板中に形成された溝の中に設けられた半導体記憶装置
において、上記電界効果トランジスタのソース又はドレ
インと上記容量の蓄積ｉｉｉ極とを電気的に接続する導
電体の周囲を絶縁膜で囲んだことを特徴とする半導体記
憶装置によって達成され、さらに絶縁ゲート型電界効果
トランジスタと容量とを少なくとも有し、該容量の少な
くとも一部は半導体基板中に形成された溝の中に設けら
れた半導体記憶装置において、上記容量の蓄積電極は、
周囲を絶縁膜で囲まれた電極の内側に他の絶縁膜を介し
て埋め込まれ、該蓄積電極と上記電界効果トランジスタ
のソース又はドレインとは周囲を絶縁膜で囲まれた導電
体により電気的に接続されていることを特徴とする半導
体記憶装置によって達成される。
電界効果トランジスタのソース又はドレインと容量の蓄
積電極とを電気的に接続する導電体として周囲を絶縁膜
で囲んだ導電体を用いることにより、横方向への不純物
拡散を防止し、隣接素子の電気特性に影響を与えること
がない。
積電極とを電気的に接続する導電体として周囲を絶縁膜
で囲んだ導電体を用いることにより、横方向への不純物
拡散を防止し、隣接素子の電気特性に影響を与えること
がない。
また、高濃度不純物層を持つ基板を用いないときは、高
濃度不純物が基板表面に向って拡散し。
濃度不純物が基板表面に向って拡散し。
基板表面の各種素子への電気特性に影響を与えることが
ない、さらに高濃度領域と低濃度領域の境界領域を容量
電極として用いる必要がないため、この境界領域の空乏
化による容量の損失を防ぐことができる。
ない、さらに高濃度領域と低濃度領域の境界領域を容量
電極として用いる必要がないため、この境界領域の空乏
化による容量の損失を防ぐことができる。
以下、本発明を図面を用いて説明する。
実施例 １
第１図に本発明の一実施例の半導体記憶装置の断面図を
示す。ｐ型Ｓ１基板１１内に埋め込まれ、周囲を５ｉ０
２の絶縁膜１３で囲まれたｎ型多結晶Ｓｉからなる鞘型
の電極１４、キャパシタ絶縁膜１５、ｎ型多結晶Ｓｉの
蓄積電極１６を含む溝容量と、Ｓｉ基板表面に形成され
たワード線１１３． ｎ“拡散層からなるソース又はド
レイン１１２を含むトランジスタとからｌ ＋−ランジ
スタ１容量の半導体記憶装置が構成される。Ｓｉ基板内
に埋め込まれた容量の蓄積電極１６とトランジスタのソ
ース又はドレイン１】２とは、周囲をＳｉＯ□の絶縁膜
１８で囲まれたｎ型多結晶Ｓｉの導電体１９で電気的に
接続される。
示す。ｐ型Ｓ１基板１１内に埋め込まれ、周囲を５ｉ０
２の絶縁膜１３で囲まれたｎ型多結晶Ｓｉからなる鞘型
の電極１４、キャパシタ絶縁膜１５、ｎ型多結晶Ｓｉの
蓄積電極１６を含む溝容量と、Ｓｉ基板表面に形成され
たワード線１１３． ｎ“拡散層からなるソース又はド
レイン１１２を含むトランジスタとからｌ ＋−ランジ
スタ１容量の半導体記憶装置が構成される。Ｓｉ基板内
に埋め込まれた容量の蓄積電極１６とトランジスタのソ
ース又はドレイン１】２とは、周囲をＳｉＯ□の絶縁膜
１８で囲まれたｎ型多結晶Ｓｉの導電体１９で電気的に
接続される。
また鞘型の電極１４は、基板内に埋め込まれたｎす拡散
層の導電層１２と電気的に接続しており、この導電層１
２を介して自由に電位を制御し得る。
層の導電層１２と電気的に接続しており、この導電層１
２を介して自由に電位を制御し得る。
従来の半導体記憶装置においては、第２図に示すように
ｐ＋Ｓｉ基板２１と導電体１９とのショートを防ぐ為、
溝容量の表面とｐ”ｓｉ基板部表面との間には０．５μ
ｍ程度の余裕を必要とする。この部分は不純物濃度が低
い為、ここを容量の電極として用いても空乏化による容
量損失が大きい、従って所望の容量を得ようとすると、
空乏化で損失となる分、深い溝を形成する必要があり、
プロセスの麺皮が増す１本実施例の構造において、上記
０．５μｍ程度の容量として無効な領域はなく、同じ溝
深さを用いた場合の容量値が従来例より大きくなるとい
う効果もある。
ｐ＋Ｓｉ基板２１と導電体１９とのショートを防ぐ為、
溝容量の表面とｐ”ｓｉ基板部表面との間には０．５μ
ｍ程度の余裕を必要とする。この部分は不純物濃度が低
い為、ここを容量の電極として用いても空乏化による容
量損失が大きい、従って所望の容量を得ようとすると、
空乏化で損失となる分、深い溝を形成する必要があり、
プロセスの麺皮が増す１本実施例の構造において、上記
０．５μｍ程度の容量として無効な領域はなく、同じ溝
深さを用いた場合の容量値が従来例より大きくなるとい
う効果もある。
実施例 ２
第３図に、本発明の他の実施例の半導体記憶装置の製造
方法の工程図を示す。
方法の工程図を示す。
ｐ型Ｓｔ基板１１上に熱酸化法で、厚さ約２０ｎｍのＳ
ｉｎ、３１を形成した後、化学気相成長法（ＣＶＤ法）
を用いて厚さ２００ｎｍのＳｉ、Ｎ、３２を被着する（
第３図（ａ））。図示してはいないが、レジストパター
ンを７’ス’） トシテ、 Ｓｉ、Ｎ４３２． Ｓｉｎ
。
ｉｎ、３１を形成した後、化学気相成長法（ＣＶＤ法）
を用いて厚さ２００ｎｍのＳｉ、Ｎ、３２を被着する（
第３図（ａ））。図示してはいないが、レジストパター
ンを７’ス’） トシテ、 Ｓｉ、Ｎ４３２． Ｓｉｎ
。
３１を異方性ドライエツチングする。エツチング用ガス
には、Ｓｉ、Ｎ４を加工する場合には、ＣＦ４＋Ｏ２、
ＣＨ，Ｆ、、ＣＨＦ３、ＣＨ，Ｆ、ＣＨ，＋Ｆ。
には、Ｓｉ、Ｎ４を加工する場合には、ＣＦ４＋Ｏ２、
ＣＨ，Ｆ、、ＣＨＦ３、ＣＨ，Ｆ、ＣＨ，＋Ｆ。
の他、フッ素を含むガスを用いると良い、Ｓｉｎ。
を加工するには、ＣＦ、、ＣＨＦ、等を適宜Ａｒで希釈
したガスを用いる。さらに、レジストパターンをマスク
としてｐ型Ｓｉ基板１１を異方性ドライエッチし、深さ
３μｍの溝を形成する。エツチングには、Ｃ２Ｂｒ２Ｆ
４． ｃｃ Ｑ４． Ｓ Ｆ、等、フッ素あるいは塩素
を含むガスを用いると良い。溝を形成後、全面にＣＶＤ
法でＳｉｎ、３３を７０ｎｍの厚さに被着する。膜厚を
厚くすると内容積が減り、従って蓄積容量が減少する。
したガスを用いる。さらに、レジストパターンをマスク
としてｐ型Ｓｉ基板１１を異方性ドライエッチし、深さ
３μｍの溝を形成する。エツチングには、Ｃ２Ｂｒ２Ｆ
４． ｃｃ Ｑ４． Ｓ Ｆ、等、フッ素あるいは塩素
を含むガスを用いると良い。溝を形成後、全面にＣＶＤ
法でＳｉｎ、３３を７０ｎｍの厚さに被着する。膜厚を
厚くすると内容積が減り、従って蓄積容量が減少する。
薄くすると、このＳｉｎ。
をゲート酸化膜どする縦型の寄生ＭＯＳトランジスタが
ＯＮＬ、てしまう為、適切な膜厚制御が必要であり、５
０〜ｌ ＯＯｎｍとすることが好ましい。但し、さらに
メモリセルを微細化し、基板の不純物濃度を高めた場合
は、不純物濃度Ｎ＾に対し、（Ｎ＾）−１に比例する程
度にＳｉｎ、膜厚を薄くすることができる。これは、縦
型の寄生ＭＯＳトランジスタのしきい電圧Ｖｔｈが、ゲ
ート酸化膜の厚さＴｏｘに比例し、（Ｎ＾）５ に比例
するからである。
ＯＮＬ、てしまう為、適切な膜厚制御が必要であり、５
０〜ｌ ＯＯｎｍとすることが好ましい。但し、さらに
メモリセルを微細化し、基板の不純物濃度を高めた場合
は、不純物濃度Ｎ＾に対し、（Ｎ＾）−１に比例する程
度にＳｉｎ、膜厚を薄くすることができる。これは、縦
型の寄生ＭＯＳトランジスタのしきい電圧Ｖｔｈが、ゲ
ート酸化膜の厚さＴｏｘに比例し、（Ｎ＾）５ に比例
するからである。
Ｖｃｂ ” （ｆ玉７） ・Ｔａｘ （
１）すなわち、しきい電圧を一定値以上に保つにはＴ
ｏ ｘを（Ｎ＾）λ程度以上に維持すれば良いからであ
る（第３図（ｂ））。
１）すなわち、しきい電圧を一定値以上に保つにはＴ
ｏ ｘを（Ｎ＾）λ程度以上に維持すれば良いからであ
る（第３図（ｂ））。
５ｉ０２３３を前述と同じガスを用いて異方性ドライエ
ッチし、溝の内壁のみに残す。さらに多結晶Ｓ ｉ３４
を約７０ｎｍ程度ＣＶＤ法で被着し、さらに気相拡散法
でリンを約ｌＸｌ０”■−３の濃度に拡散する。イオン
打込み法により、リン又はヒ素を多結晶Ｓ ｉ３４中に
入れても良い、溝側壁部には、斜め打込み方法が効果的
である。不純物を多結晶５ｉ３４中に導入した後、９０
０℃〜１０００℃の熱拡散を行なうことによって、溝の
底部にｎ中波散層３５を形成し、なおかっ、このｎ＋拡
散層３５が隣接溝底で接続することによって、これを埋
め込みプレート配線として用いることができる（第３図
（Ｃ））。
ッチし、溝の内壁のみに残す。さらに多結晶Ｓ ｉ３４
を約７０ｎｍ程度ＣＶＤ法で被着し、さらに気相拡散法
でリンを約ｌＸｌ０”■−３の濃度に拡散する。イオン
打込み法により、リン又はヒ素を多結晶Ｓ ｉ３４中に
入れても良い、溝側壁部には、斜め打込み方法が効果的
である。不純物を多結晶５ｉ３４中に導入した後、９０
０℃〜１０００℃の熱拡散を行なうことによって、溝の
底部にｎ中波散層３５を形成し、なおかっ、このｎ＋拡
散層３５が隣接溝底で接続することによって、これを埋
め込みプレート配線として用いることができる（第３図
（Ｃ））。
全面に厚さ１０ｎｍ程度の薄いＳｉｎ、３６をＣＶＤ法
で形成した後、溝内にレジスト３７を埋め込み、Ｓｉ０
□３６を前述と同じ異方性ドライエツチング法で加工す
る。レジスト３７は溝底部のＳｉ０□３６がエツチング
されないように残しである。Ｓｉｎ、３６は溝側壁と溝
底を残してエツチングされる（第３図（ｄ））。
で形成した後、溝内にレジスト３７を埋め込み、Ｓｉ０
□３６を前述と同じ異方性ドライエツチング法で加工す
る。レジスト３７は溝底部のＳｉ０□３６がエツチング
されないように残しである。Ｓｉｎ、３６は溝側壁と溝
底を残してエツチングされる（第３図（ｄ））。
残された５ｉｎ２３６をマスクとして、ＳＦＧを主成分
とする等方性でかつＳｉＯ□に対し高選択比のドライエ
ツチングを行い、多結晶５１３４を０．１〜０．５μｍ
程度エツチングする（第３図（ｅ））。多結晶５ｉ３４
を深くエツチングすることは、エツチング技術の点から
は問題ないが、蓄積容量が減少するため好ましくない、
極力浅い方が好ましい。
とする等方性でかつＳｉＯ□に対し高選択比のドライエ
ツチングを行い、多結晶５１３４を０．１〜０．５μｍ
程度エツチングする（第３図（ｅ））。多結晶５ｉ３４
を深くエツチングすることは、エツチング技術の点から
は問題ないが、蓄積容量が減少するため好ましくない、
極力浅い方が好ましい。
またこの場合、多結晶Ｓｊ、３４を加工する方法として
、第３図（ｃ）に示した多結晶Ｓ ｉ３４を被着し不純
物拡散を行った後、Ｃ，Ｂｒ２Ｆ４．ＣｅＯ２等のガス
を用いた異方性ドライエツチングを用いる方法がある。
、第３図（ｃ）に示した多結晶Ｓ ｉ３４を被着し不純
物拡散を行った後、Ｃ，Ｂｒ２Ｆ４．ＣｅＯ２等のガス
を用いた異方性ドライエツチングを用いる方法がある。
但しこの場合、溝底部の多結晶シリコンとＳｉ基板がエ
ツチングされる為、あまりエツチングが進んで埋め込み
ｎ＋拡散Ｍ３５がなくならない様、注意が必要である。
ツチングされる為、あまりエツチングが進んで埋め込み
ｎ＋拡散Ｍ３５がなくならない様、注意が必要である。
レジスト３７を除き、さらに５ｉｎ２３６をウェットエ
ツチングで除き、ＣＶＤ法で１００人の厚みのＳｉＯ□
のキャパシタ絶縁膜１５を形成する。キャパシタ絶縁膜
には、上記の他に熱酸化で形成したＳｉＯ２、ＣＶＤ法
で被着したＳｉ、Ｎ４． Ｔａ、Ｏ，、、ＮＨｌを用い
て窒化法で形成したＳｉ、Ｎ４あるいはこれらの複合膜
の他、ＫＮＯ３，Ｐｂ（Ｚｒ（ｔ−ｘ）Ｔｉｘ）Ｏｌ等
の強誘電体及び、通常の絶縁膜とこれら強誘電体の複合
膜を用いることができる。通常の絶縁膜の場合、膜厚は
２０〜２００人程度、強誘電体の場合は比誘電率が大き
いので膜厚は２００〜１０００人程度が良い。ついで蓄
積電極１６としてリンを約１ＸＩＯ２１１（！！−”の
濃度で含むｎ型多結晶ＳｉをＣＶＤ法で被着し、ＳＦ、
を主成分とする等方性ドライエツチングを用いて、蓄積
電極１６を加工する（第３図（ｆ））、ついで蓄積電極
１６の表面を熱酸化法で酸化し、厚さ２００ｎａ＋のＳ
ｉｎ、の絶縁膜１７を形成する（第３図（ｇ））。
ツチングで除き、ＣＶＤ法で１００人の厚みのＳｉＯ□
のキャパシタ絶縁膜１５を形成する。キャパシタ絶縁膜
には、上記の他に熱酸化で形成したＳｉＯ２、ＣＶＤ法
で被着したＳｉ、Ｎ４． Ｔａ、Ｏ，、、ＮＨｌを用い
て窒化法で形成したＳｉ、Ｎ４あるいはこれらの複合膜
の他、ＫＮＯ３，Ｐｂ（Ｚｒ（ｔ−ｘ）Ｔｉｘ）Ｏｌ等
の強誘電体及び、通常の絶縁膜とこれら強誘電体の複合
膜を用いることができる。通常の絶縁膜の場合、膜厚は
２０〜２００人程度、強誘電体の場合は比誘電率が大き
いので膜厚は２００〜１０００人程度が良い。ついで蓄
積電極１６としてリンを約１ＸＩＯ２１１（！！−”の
濃度で含むｎ型多結晶ＳｉをＣＶＤ法で被着し、ＳＦ、
を主成分とする等方性ドライエツチングを用いて、蓄積
電極１６を加工する（第３図（ｆ））、ついで蓄積電極
１６の表面を熱酸化法で酸化し、厚さ２００ｎａ＋のＳ
ｉｎ、の絶縁膜１７を形成する（第３図（ｇ））。
Ｓ ｉ、 Ｎ４３２を熱リン酸を用いて除去し、さらに
ＨＦ水溶液を用いてＳｉｎ、３１を除去しＰ型Ｓｉ基板
１１を露出させた後、このＳｉ表面を核として不純物と
してＢを約Ｉ Ｘ １０” Ｑｌ−’の濃度で含むＰ型
のＳｉエピタキシャル層２０を約２μｍ成長させる（第
３図（ｈ））。エピタキシャル成長は、５ｉＣＱ、を主
成分とし、Ｈ２をキャリアガスに用い、温度は８００℃
〜１０００℃、圧力はＩ Ｔｏｒｒから１００Ｔｏｒｒ
とすると、（１００’）面を持つＳＬの核からＳｉＯ□
上にまでＳｉのエピタキシャル領域が成長する。
ＨＦ水溶液を用いてＳｉｎ、３１を除去しＰ型Ｓｉ基板
１１を露出させた後、このＳｉ表面を核として不純物と
してＢを約Ｉ Ｘ １０” Ｑｌ−’の濃度で含むＰ型
のＳｉエピタキシャル層２０を約２μｍ成長させる（第
３図（ｈ））。エピタキシャル成長は、５ｉＣＱ、を主
成分とし、Ｈ２をキャリアガスに用い、温度は８００℃
〜１０００℃、圧力はＩ Ｔｏｒｒから１００Ｔｏｒｒ
とすると、（１００’）面を持つＳＬの核からＳｉＯ□
上にまでＳｉのエピタキシャル領域が成長する。
第３図（ｈ）にはＳｉの核となる部分、すなわちシード
部を１３２として示しである。
部を１３２として示しである。
エピタキシャル成長の後に、ＩＭｅＶで１μｍ程度の深
さにボロンをＩ Ｘ １０”ａｎ−”打ち込み、比較的
高濃度のｐす不純物層１３４を形成する。この層は後に
出来る縦型の寄生ＭＯＳトランジスタのしきい電圧を高
くし、寄生ＭｏＳトランジスタがＯＮするのを防ぐ為に
有効である他、エピタキシャル層の抵抗を下げ、その電
位を安定に保つ働きを有する。この層は、エピタキシャ
ル成長の途中で、例えば１０”ａ＋＋−’から１０″５
１−３の濃度のボロンを含む厚さ０．１〜０６５μｍの
Ｓｉ層を形成することによっても製造できる。エピタキ
シャル層を形成した後。
さにボロンをＩ Ｘ １０”ａｎ−”打ち込み、比較的
高濃度のｐす不純物層１３４を形成する。この層は後に
出来る縦型の寄生ＭＯＳトランジスタのしきい電圧を高
くし、寄生ＭｏＳトランジスタがＯＮするのを防ぐ為に
有効である他、エピタキシャル層の抵抗を下げ、その電
位を安定に保つ働きを有する。この層は、エピタキシャ
ル成長の途中で、例えば１０”ａ＋＋−’から１０″５
１−３の濃度のボロンを含む厚さ０．１〜０６５μｍの
Ｓｉ層を形成することによっても製造できる。エピタキ
シャル層を形成した後。
Ｌ ＯＧ ＯＳ （Ｌｏｃａｌ ０ｘｉｄａｔｉｏｎ
ｏｆ ５ｉｌｉｃｏｎ）技術を用いてアイソレーション
領域となる酸化膜１３５を形成する。高濃度ｐす不純物
層１３４は、アイソレーション領域（酸化膜１３５）形
成の後にイオン打ち込み法で形成しても良い（第３図（
ｉ））。
ｏｆ ５ｉｌｉｃｏｎ）技術を用いてアイソレーション
領域となる酸化膜１３５を形成する。高濃度ｐす不純物
層１３４は、アイソレーション領域（酸化膜１３５）形
成の後にイオン打ち込み法で形成しても良い（第３図（
ｉ））。
全面にＣＶＤ法で厚さ２００ｎｍの””１Ｎ４１３６を
被着した後、図示してはいないが、レジストをマスクと
してＳｉ３Ｎ、１３６、酸化膜１３５、Ｓｉエピタキシ
ャル層２０、及び５ｉＯｄ７をつぎつぎに異方性ドライ
エツチングで加工する（第３図（ｊ））、各々層のドラ
イエツチングには前述の方法を用いるのが良い。
被着した後、図示してはいないが、レジストをマスクと
してＳｉ３Ｎ、１３６、酸化膜１３５、Ｓｉエピタキシ
ャル層２０、及び５ｉＯｄ７をつぎつぎに異方性ドライ
エツチングで加工する（第３図（ｊ））、各々層のドラ
イエツチングには前述の方法を用いるのが良い。
全面にＣＶＤ法で厚さ？０ｎｍの５ｉｎ２を被着し、異
方性ドライエツチングで加工し、Ｓｉ溝側壁にＳｉＯ２
の絶縁膜１８を残した後、溝内にｎ型多結晶Ｓｉの導電
体層１９を埋め込む（第３図（ｋ））。
方性ドライエツチングで加工し、Ｓｉ溝側壁にＳｉＯ２
の絶縁膜１８を残した後、溝内にｎ型多結晶Ｓｉの導電
体層１９を埋め込む（第３図（ｋ））。
基板表面のＳｉ、Ｎ、１３６を熱リン酸を用いて除去し
た後、ゲート酸化膜２３１を８５０℃のＨ２−０２雰囲
気で約１０分間Ｓｉ基板を酸化して厚さ１５ｎｍに形成
する。ゲート酸化膜２３１形成後、厚さ２００ｎｍの多
結晶５ｉ２３２をＣＶＤ法を用いて被着する。多結晶Ｓ
Ｌ２３２中には気相リン拡散法を用いてリンを約ｌＸ
ｌ０”ａｎ−’拡散し、ｎｔ型にする。多結晶５ｉ２３
２被着後、厚さ３００ｎｍの５ｉｎ２２３３をＣＶＤ法
を用いて被着する。リソグラフィ技術を用いてレジスト
パターン形成後（図示はしていない）、このレジストを
マスクとして５ｉｎ２２３３、ｎ＋型多結晶５ｉ２３２
を異方性ドライエツチング技術を用いて加工する。レジ
スト除去後、イオン打込み法を用いてＡｓｔ４０ｋｅＶ
、２ Ｘ １０” ｃｓ−”の打ち込みを行い、トラン
ジスタのソース又はドレイン１１２となるｎｉ″拡散層
を形成する（第３図（Ｑ））。
た後、ゲート酸化膜２３１を８５０℃のＨ２−０２雰囲
気で約１０分間Ｓｉ基板を酸化して厚さ１５ｎｍに形成
する。ゲート酸化膜２３１形成後、厚さ２００ｎｍの多
結晶５ｉ２３２をＣＶＤ法を用いて被着する。多結晶Ｓ
Ｌ２３２中には気相リン拡散法を用いてリンを約ｌＸ
ｌ０”ａｎ−’拡散し、ｎｔ型にする。多結晶５ｉ２３
２被着後、厚さ３００ｎｍの５ｉｎ２２３３をＣＶＤ法
を用いて被着する。リソグラフィ技術を用いてレジスト
パターン形成後（図示はしていない）、このレジストを
マスクとして５ｉｎ２２３３、ｎ＋型多結晶５ｉ２３２
を異方性ドライエツチング技術を用いて加工する。レジ
スト除去後、イオン打込み法を用いてＡｓｔ４０ｋｅＶ
、２ Ｘ １０” ｃｓ−”の打ち込みを行い、トラン
ジスタのソース又はドレイン１１２となるｎｉ″拡散層
を形成する（第３図（Ｑ））。
ｎ＋型多結晶Ｓ １２３５を用いてトランジスタのソー
ス又はドレイン１１２と溝内に埋めたｎ＋型多結晶５ｉ
１３９を接続する（第３図（ｍ））。
ス又はドレイン１１２と溝内に埋めたｎ＋型多結晶５ｉ
１３９を接続する（第３図（ｍ））。
厚さ２００〜４００ｒ＋ｍのリンケイ酸ガラス（Ｐ Ｓ
Ｇ）２３６をＣＶＤ法で被着した後、コンタクト２３
７を開孔後、例えば、Ｗ Ｓ ｉ ２／ Ｔ ｉ Ｎ
、Ｗ ／ Ｔ 、ｔ Ｎ 、 Ｗ、ＷＳｉ、／多結晶Ｓ
ｉ、Ｍｏ、Ｍｏ／ＴｉＮ、ＡＱ−Ｓｉ合金、ＡＱ−８ｉ
／ＴｉＮ、その他の配線材料を被着、加工し、データ線
１１５を形成する（第３図（ｎ））。
Ｇ）２３６をＣＶＤ法で被着した後、コンタクト２３
７を開孔後、例えば、Ｗ Ｓ ｉ ２／ Ｔ ｉ Ｎ
、Ｗ ／ Ｔ 、ｔ Ｎ 、 Ｗ、ＷＳｉ、／多結晶Ｓ
ｉ、Ｍｏ、Ｍｏ／ＴｉＮ、ＡＱ−Ｓｉ合金、ＡＱ−８ｉ
／ＴｉＮ、その他の配線材料を被着、加工し、データ線
１１５を形成する（第３図（ｎ））。
実施例 ３
第４図（ａ）、（ｂ）、（、）は、それぞれ本発明の半
導体記憶装置のレイアウトの一例を示す、第４図（ａ）
は、トランジスタのチャネル部４６の下に溝容量４１が
レイアウトされている。第４図（ｂ）は、チャネル部４
６の直下には溝容量４１がないようにレイアウトした例
である。第４図（Ｑ）は、第４図（ｂ）の変形で、同様
にチャネル部４６の直下には溝容量４１がないようにレ
イアウトした例である。
導体記憶装置のレイアウトの一例を示す、第４図（ａ）
は、トランジスタのチャネル部４６の下に溝容量４１が
レイアウトされている。第４図（ｂ）は、チャネル部４
６の直下には溝容量４１がないようにレイアウトした例
である。第４図（Ｑ）は、第４図（ｂ）の変形で、同様
にチャネル部４６の直下には溝容量４１がないようにレ
イアウトした例である。
第４図（ｂ）、（ｃ）に示した半導体記憶装置において
は、溝容量４１の中心部真上の比較的結晶性の悪い領域
に接続用穴１３７が形成され、またチャネル部４６はシ
ード部の真上にあり、良質の結晶層が得られやすい。さ
らに上記の如く溝容量４１の中心部真上に接続用穴１３
７が存在することがらマスクの位置合わせが容易で製造
上の利点がある。この点は第４図（ａ）に示した半導体
記憶装置においても容量の短辺についてはその中心上に
接続用穴１３７が存在し、同様に製造が容易であるとい
う利点がある。
は、溝容量４１の中心部真上の比較的結晶性の悪い領域
に接続用穴１３７が形成され、またチャネル部４６はシ
ード部の真上にあり、良質の結晶層が得られやすい。さ
らに上記の如く溝容量４１の中心部真上に接続用穴１３
７が存在することがらマスクの位置合わせが容易で製造
上の利点がある。この点は第４図（ａ）に示した半導体
記憶装置においても容量の短辺についてはその中心上に
接続用穴１３７が存在し、同様に製造が容易であるとい
う利点がある。
実施例 ４
第５図に、本発明の半導体記憶装置の他の実施例の断面
図を示す。蓄積電極とトランジスタとを接続するｎ？多
結晶Ｓｉが側壁コンタク１〜５１を介してトランジスタ
のソース又はドレイン１１２と接続する。この方が第１
−図に示した構造よりも図面の横方向の寸法、すなわち
ワード線ピッチをちぢめる効果がある。
図を示す。蓄積電極とトランジスタとを接続するｎ？多
結晶Ｓｉが側壁コンタク１〜５１を介してトランジスタ
のソース又はドレイン１１２と接続する。この方が第１
−図に示した構造よりも図面の横方向の寸法、すなわち
ワード線ピッチをちぢめる効果がある。
実施例 ５
第６図に、本発明の半導体記憶装置のさらに他の実施例
の断面図を示す。導電層１２から不純物が上方に拡散す
るため、蓄積電極１６上部のｐ型のＳｉエピタキシャル
層２０の厚さを相対的に厚くする必要がある。
の断面図を示す。導電層１２から不純物が上方に拡散す
るため、蓄積電極１６上部のｐ型のＳｉエピタキシャル
層２０の厚さを相対的に厚くする必要がある。
本発明によれば、電界効果トランジスタのソース又はド
レインと容量の蓄積電極とを電気的に接続する導電体と
して周囲を絶縁膜で囲んだ導電体を用いることにより、
横方向への不純物拡散を防止し、隣接素子の電気特性に
影響を与えることがない。
レインと容量の蓄積電極とを電気的に接続する導電体と
して周囲を絶縁膜で囲んだ導電体を用いることにより、
横方向への不純物拡散を防止し、隣接素子の電気特性に
影響を与えることがない。
また、高濃度不純物層を持ら基板を用いないときは、高
濃度不純物が基板表面に向って拡散し、基板表面の各種
素子への電気特性に影響を与えることがない。さらに高
濃度領域と低濃度領域の境界領域を容量電極として用い
る必要がないため、この境界領域の空乏化による容量の
損失を防ぐことができ、大きな容量が得られるという効
果もある。
濃度不純物が基板表面に向って拡散し、基板表面の各種
素子への電気特性に影響を与えることがない。さらに高
濃度領域と低濃度領域の境界領域を容量電極として用い
る必要がないため、この境界領域の空乏化による容量の
損失を防ぐことができ、大きな容量が得られるという効
果もある。
第１図は、本発明の半導体記憶装置の一実施例の断面図
、第２図は、従来の半導体記憶装置の断面図、第３図は
、本発明の半導体記憶装置の一実施例の製造方法を示す
工程図、第４図は、本発明の半導体記憶装置のレイアウ
ト図、第５図及び第６図は、本発明の半導体記憶装置の
他の実施例の断面図である。 １１・・・ｐ型Ｓ１基板 １２・・・導電層１３．
１７．１８・・・絶縁膜 １４・・・電極１５・・・
キャパシタ絶縁膜 １６・・・蓄積電極１９・・・導電
体 ２０・・・Ｓｉエピタキシャル層 ２１− ｐ’ Ｓ ｉ基板 ２５− ｐ−Ｓ ｉ
単結晶層２６・＝ｎ型Ｓｉ単結晶層 ３１．３３．３６
−８ｉｎ２３２− Ｓｉ、 Ｎ、 ３’！・
・多結晶５ｉ３５・・・ｎ丁拡散層 ３７・・
・レジスト４１・・・溝容量 ４２・・活性
領域４６・・・チャネル部 ５１・・・側壁コン
タクト１１１・・・ｎ型多結晶５ｉ １１２・・・ソース又はドレイン １１３・・ワード線 １１４．２３３−８ ｉ
ｏ。 １１５・・・データ線 １３２・・・シード部１
３４・・・ｐ＋不純物層 １３５・・・酸化膜１３
６・・・５Ｌ３Ｎ、 １３７・・・接続用穴
１３９・・ｎ＋型多結晶Ｓｉ ２３１・・・ゲート酸
化膜２３２・・・多結晶Ｓ ｉ ２３５・・・
ｎ＋型多結品５ｉ２３６・・・Ｐ Ｓ Ｇ
２３７・・・コンタクト第 図 第 図 第３ 図 ４１−・−膚溶量 ４２・−ミ１ら士ヨ三ぺ？Ｑ丁！Ｘ“ ４６− ナヤ卆ル部 １１３・・−ワール゛′１８哀 １３７−Ｊ組鋳Ｉｌまた 第４図 第４図 ５１−一一佃すダフ〉タクト 第５図
、第２図は、従来の半導体記憶装置の断面図、第３図は
、本発明の半導体記憶装置の一実施例の製造方法を示す
工程図、第４図は、本発明の半導体記憶装置のレイアウ
ト図、第５図及び第６図は、本発明の半導体記憶装置の
他の実施例の断面図である。 １１・・・ｐ型Ｓ１基板 １２・・・導電層１３．
１７．１８・・・絶縁膜 １４・・・電極１５・・・
キャパシタ絶縁膜 １６・・・蓄積電極１９・・・導電
体 ２０・・・Ｓｉエピタキシャル層 ２１− ｐ’ Ｓ ｉ基板 ２５− ｐ−Ｓ ｉ
単結晶層２６・＝ｎ型Ｓｉ単結晶層 ３１．３３．３６
−８ｉｎ２３２− Ｓｉ、 Ｎ、 ３’！・
・多結晶５ｉ３５・・・ｎ丁拡散層 ３７・・
・レジスト４１・・・溝容量 ４２・・活性
領域４６・・・チャネル部 ５１・・・側壁コン
タクト１１１・・・ｎ型多結晶５ｉ １１２・・・ソース又はドレイン １１３・・ワード線 １１４．２３３−８ ｉ
ｏ。 １１５・・・データ線 １３２・・・シード部１
３４・・・ｐ＋不純物層 １３５・・・酸化膜１３
６・・・５Ｌ３Ｎ、 １３７・・・接続用穴
１３９・・ｎ＋型多結晶Ｓｉ ２３１・・・ゲート酸
化膜２３２・・・多結晶Ｓ ｉ ２３５・・・
ｎ＋型多結品５ｉ２３６・・・Ｐ Ｓ Ｇ
２３７・・・コンタクト第 図 第 図 第３ 図 ４１−・−膚溶量 ４２・−ミ１ら士ヨ三ぺ？Ｑ丁！Ｘ“ ４６− ナヤ卆ル部 １１３・・−ワール゛′１８哀 １３７−Ｊ組鋳Ｉｌまた 第４図 第４図 ５１−一一佃すダフ〉タクト 第５図
Claims (1)
- 【特許請求の範囲】 １、絶縁ゲート型電界効果トランジスタと容量とを少な
くとも有し、該容量の少なくとも一部は半導体基板中に
形成された溝の中に設けられた半導体記憶装置において
、上記電界効果トランジスタのソース又はドレインど上
記容量の蓄積電極とを電気的に接続する導電体の周囲を
絶縁膜で囲んだことを特徴とする半導体記憶装置。 ２、上記電界効果トランジスタのチャネル領域の直下に
上記容量が配置されている請求項１記載の半導体記憶装
置。 ３、絶縁ゲート型電界効果トランジスタと容量とを少な
くとも有し、該容量の少なくとも一部は半導体基板中に
形成された溝の中に設けられた半導体記憶装置において
、上記容量の蓄積電極は、周囲を絶縁膜で囲まれた電極
の内側に他の絶縁膜を介して埋め込まれ、該蓄積電極と
上記電界効果トランジスタのソース又はドレインとは周
囲を絶縁膜で囲まれた導電体により電気的に接続されて
いることを特徴とする半導体記憶装置。 ４、上記電界効果トランジスタのチャネル領域の直下に
上記容量が配置されている請求項３記載の半導体記憶装
置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63288840A JPH02135776A (ja) | 1988-11-17 | 1988-11-17 | 半導体記憶装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63288840A JPH02135776A (ja) | 1988-11-17 | 1988-11-17 | 半導体記憶装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH02135776A true JPH02135776A (ja) | 1990-05-24 |
Family
ID=17735426
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63288840A Pending JPH02135776A (ja) | 1988-11-17 | 1988-11-17 | 半導体記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH02135776A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5264716A (en) * | 1992-01-09 | 1993-11-23 | International Business Machines Corporation | Diffused buried plate trench dram cell array |
| US5908310A (en) * | 1995-12-27 | 1999-06-01 | International Business Machines Corporation | Method to form a buried implanted plate for DRAM trench storage capacitors |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS59110155A (ja) * | 1982-12-16 | 1984-06-26 | Nec Corp | 半導体メモリセル |
| JPS63127564A (ja) * | 1986-10-03 | 1988-05-31 | インタ−ナショナル・ビジネス・マシ−ンズ・コ−ポレ−ション | 自己整合コンタクト窓を形成する方法 |
| JPS63228664A (ja) * | 1987-03-18 | 1988-09-22 | Fujitsu Ltd | ダイナミツクランダムアクセスメモリ装置 |
-
1988
- 1988-11-17 JP JP63288840A patent/JPH02135776A/ja active Pending
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS59110155A (ja) * | 1982-12-16 | 1984-06-26 | Nec Corp | 半導体メモリセル |
| JPS63127564A (ja) * | 1986-10-03 | 1988-05-31 | インタ−ナショナル・ビジネス・マシ−ンズ・コ−ポレ−ション | 自己整合コンタクト窓を形成する方法 |
| JPS63228664A (ja) * | 1987-03-18 | 1988-09-22 | Fujitsu Ltd | ダイナミツクランダムアクセスメモリ装置 |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5264716A (en) * | 1992-01-09 | 1993-11-23 | International Business Machines Corporation | Diffused buried plate trench dram cell array |
| US5348905A (en) * | 1992-01-09 | 1994-09-20 | International Business Machines Corporation | Method of making diffused buried plate trench DRAM cell array |
| US5908310A (en) * | 1995-12-27 | 1999-06-01 | International Business Machines Corporation | Method to form a buried implanted plate for DRAM trench storage capacitors |
| US6180972B1 (en) | 1995-12-27 | 2001-01-30 | International Business Machines Corp. | Buried, implanted plate for DRAM trench storage capacitors |
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