JPS63127564A - 自己整合コンタクト窓を形成する方法 - Google Patents

自己整合コンタクト窓を形成する方法

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JPS63127564A JP62179280A JP17928087A JPS63127564A JP S63127564 A JPS63127564 A JP S63127564A JP 62179280 A JP62179280 A JP 62179280A JP 17928087 A JP17928087 A JP 17928087A JP S63127564 A JPS63127564 A JP S63127564A
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Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 Ａ、産業上の利用分野 本発明はエピタキシャル層がシリコンのような単結晶基
板上及び予じめ画定された絶縁体で被覆された特徴部分
上に形成され、自己整合コンタクト窓及びその後の電気
的接続が上記絶縁体によって覆われたシリコン領域に形
成される製造方法に関する。
Ｂ、従来技術 次の文献はトレンチ（溝）キャパシタを有するＤＲＡＭ
の従来技術の代表的なものである。
米国特許第４３５３０８６号はアクセス・トランジスタ
及び記憶キャパシタを含む個々のセルがシリコン・チッ
プ上に形成されているメサ中に形成された、ダイナミッ
ク・ランダム・アクセス・メモリを説明している。セル
のアクセス・トランジスタはメサのトップ表面に形成さ
れ、セルの記憶キャパシタの１つのプレートはメサの側
壁によって形成され、他方のプレートはメサを取巻き、
２酸化シリコン層によってメサと絶縁された溝を充填す
るドープド多結晶シリコンによって形成されている。こ
の幾何学的形状によって、大きな記憶表面と非常に大き
なキャパシタンスのキャパシタがチップの表面領域をあ
まシ使用することなく得られる。これの他の実施例にお
いては、メサは他の形式の回路素子を含む。
米国特許第４３２７４７６号は半導体基板の所与の位置
に少なくとも１つの溝（ｇｒｏｏｖｅ　）を形成し、溝
を含む半導体基板の全表面上に絶縁薄膜を付着し、絶縁
層上に導電性材料を溝の開孔の幅の半分よシも大きな厚
さに付着し、溝内の絶縁薄膜以外の絶縁薄膜が露出する
迄付着した導電性材料をエツチングすることによって溝
中に残された導電体層のＭＯＳキャパシタ電極を形成す
る段階を含む方法を説明する。
米国特許第４４６２８４７号は予定のパターンをなして
単結晶及び多結晶半導体材料を同時低圧付着することを
含むマイクロ電子半導体回路の製造方法を説明している
。絶縁体で分離した回路が。
選択されたエピタキシャル成長と、その後の単結晶及び
多結晶付着物の両方を酸化することによって形成される
。そして、付着速度の比を制御すること及び酸化段階を
制御することによって、多結晶付着物はその後完全に酸
化物に変り、他方単結晶は部分的にのみ酸化され、パシ
ベートされた単結晶領域中の略平坦な、アイソレートさ
れたマトリックスが残され、その中に相互接続された回
路素子が製造される。
特開昭→５８−１３７２４５号公報には、キャパシタの
電極表面として、Ｓ＋基板中に堀られた溝の側壁部を使
用して平面領域を増大することなく電極の領域を増大す
る技術が説明さ・れている。これにおいては、フィール
ド５ｔＯ２薄膜がＬＯＣＯ８方法によってＳ＋基板上に
選択的に形成され、エツチングされた溝が基板へ形成さ
れ、Ｓｉ３Ｎ４よシ成るキャパシタの絶縁体がＣＶＤ方
法によって表面上に形成される。この絶縁薄膜の全表面
が多結晶Ｓｉによってあられされるプレートで被覆され
る。溝はこの時同じ多結晶Ｓｊで埋設される。そしてプ
レートが酸化され、第１の中間層酸化薄膜が除去され、
５ｊ３Ｎ４薄膜及び５ＩＯ２薄膜が、酸化薄膜をマスク
として使用して除去され、ゲート酸化物薄膜が酸化によ
って形成される。予定のセクションがワード線で被覆さ
れ、ンースードレイン層がプレートによって被覆されて
いないセクションに形成され、ゲートがイオン注入によ
って形成され、第２の中間層絶縁薄膜及び電極が選択的
に被覆されている。
Ｃ０発明が解決しようとする問題点 本発明の目的はシリコン基板の上にエピタキシャル層を
与え、該層中の予じめ画定した絶縁体で覆われた高上に
もエピタキシャル層を与えて、該高中に自己整合コンタ
クト窓を形成する製造方法を与えることにある。
本発明の他の目的は、エピタキシャル層中に形成された
装置及び予定の絶縁体でキャップされた島の下の装置間
に接続を与え、エピタキシャル層中に自己整合したコン
タクト接続体を与える創造方法を与えることにある。
本発明の他の目的は、溝キャパシタの上部に積重ねられ
た単結晶トランジスタを有し、改良された１トランジス
タ・ダイナミック・ランダム・アクセス・メモ’Ｊ（Ｄ
ＲＡＭ）セル構造体及びその型造方法を与えることにあ
る。
本発明のさらに他の目的は、アクセス・トランジスタの
ソース領域と溝キャパシタの記憶電極間の接続体のだめ
の窓が、自己整合窓を与えるように制御された横方向エ
ピタキシャル成長によって形成されるＤＲＡＭ装置のた
めの製造方法を与えることにある。
本発明のさらに他の目的は、アクセス・トランジスタの
ソース領域と溝キャパシタの記憶電極間の接続体は第２
の段階のエピタキシャル成長によつて自己整合コンタク
ト接続体を与えるか、導体の再充填、平坦化及び剥離工
程の使用によって形成されるＤＲＡＭ装置の製造方法を
与えることにある。
本発明のさらに他の目的は、自己整合接点窓を与えるた
めの制御された横方向のエピタキシャル成長と、それに
続く接点窓を充填するための第２のエピタキシャル成長
を用いた接続体の形成によって、抵抗体とドライバφデ
バイスの間の接続のための接点窓が形成されるようにし
た抵抗負荷インバータ構造の製造方法を提供することに
ある。
Ｄ９問題点を解決するための手段 本発明によれば、アクセス・トランジスタが溝キャパシ
タの最上部上に積層された単結晶シリコン中に形成され
てなる３次元動的ランダム・アクセス・メモ＋７（ＤＲ
ＡＭ）装置の製造方法が与えられる。この製造方法は、
ンースートレンチ接続体のためコンタクト窓が自己整合
横方向エピタキシャル成長と、第２のエピタキシャル成
長もしくはＣＶＤ再充填及び剥離処理のいずれかを使用
してコンタクト接続体を形成する段階を含む製造方法で
ある。本発明はさらに上述の原理を使用する他の装置を
使用する他の装置構造体に適用され、具体的に他の例と
して負荷抵抗器上に積層され、論理回路及びスタティッ
クＲＡＭセルの基本的構成回路単位として使用できるド
ライバ・デバイスを有する反転構造体に適用される。
Ｅ、実施例 第１図は第５．４．５．６．７、及び８図の方法を使用
して製造されたＤＲＡＭの断面図を示す。
第２図は、第１図の構造の平面図である。第１図の装置
の構造体は説明の便宜上ｐ十型であると仮定するシリコ
ン基板１０を含む。ゲート８０、ソース９８及びドレイ
ン８４を有するｐ−チャンネル転送デバイスはｐ−型エ
ピタキシャル層３ａ内のれ一井戸領域９４中に形成され
る。トレンチ・キャパシタは基板１０中に存在し、高濃
度ドープドｐ＋ポリシリコン１８によって充填される。
溝側壁上のＳ　ｉ　０２　／　Ｓ　ｉ　３Ｎａ　／　Ｓ
　ｔｏ２の複合皮膜１６がコンデンサ記憶絶縁体のため
に与えられる。
ｐ＋ドープド垂直接続体５２が形成されてこれが、転送
デバイスのソース領域とトレンチ・キャパシタの記憶電
極１８を接続する。ビット線に使用される相互接続体８
２が転送デバイスのドレイン領域に接続されている。
第１図のセル構造体を製造する本発明の一実施例の方法
の各工程は次の通シである。
〔工程１〕 ｐ−ドープド・シリコン皮膜３０がｐ＋ドープド基板１
０上にエピタキシャル成長される。Ｓ　ｉ　Ｏ２及び５
ｉ５Ｎ４の複合層１２がエピタキシャル層３０上に形成
される（第３図）。適切なリングラフィ工程の後Ｋ、開
孔１４が合成層１２中に形成される。残った複合層１２
は次に第６図に示したようにＲＩＥ（反応性イオン・エ
ツチング）によって基板１０中に溝をエッチするマスク
に使用される。
〔工程２〕 皮膜５ｉ０２層がトレンチの表面上に熱的に成長された
後に、薄い５ｉ５Ｎ４層が溝の表面上に付着され、酸化
雰囲気中で熱的に稠密にされ、これによシキャパシタ記
憶絶縁体である複合皮膜１６が形成される。厚さ、ｐ＋
ドープド多結晶シリコン層１８が次に付着され、第６図
に示されたようにトレンチが充填される。
〔工程３〕 多結晶シリコン皮膜１日がＲＩｇもしくは化学機械研摩
によって平坦にされ、多結晶シリコン１日の表面は第５
図に示したように基板１０の最上部と同一表面になる。
基板の表面上の窒化物／酸化物層１２はエッチ・ストッ
プに使用される。
〔工程４〕 ８１０２層６４が多結晶シリコン１８上に熱的に成長さ
れる。単結晶領域上に複合皮膜１２が存在することによ
って、第４図に示したエピタキシャル層３０の酸化が防
止される。ＳｉＯ２層３４の厚さは複合層１２の５ｉ０
２の部分の厚さよりもはるかに厚い。
〔工程５〕 複合１畜１２の５ｔ３Ｎ４部分は選捩的等方性エツチン
グによって除去される。複合層１２のＳｉＯ２部分が次
に全面的に除去され、複合層１２の８１０２部分と比較
して厚さが厚いのでＳｉＯ２層３４上に厚いＳｉＯ２層
３４が残される。
〔工程６〕 単結晶のｐ−型ドープド層２２が第５図に示したように
エピタキシャル層５０の露出された表面上にエピタキシ
ャル成長される。エピタキシャル層２２はエピタキシャ
ル層３０のから垂直に成長するのと略同−速度でＳｉＯ
２層３４上に横方向に成長する。このようにして、エピ
タキシャル層２２の成長が制御されて、上面図及び直交
断面図によって示されたようにＳｉＯ２層多４上のエピ
タキシャル成長の前進端間に横方向の窓５０が形成され
る。
この時点で、ｐ＋ドープド・シリコンのシリコン・プラ
グが、２つの互換方法の１つによって形成され、トレン
チ記憶キャパシタの多結晶シリコンの充填体１８にコン
タクトが形成される（第６図）。１つの方法は第７．８
及び９図に関連して説明され、他の方法は第１０．１１
．１２．１３及び１４図に関連して説明される。
〔工程７〕 エピタル層２２中の上述の窓５０は、第６図に示したよ
うだ、ウェット化学エツチング、ドライ・プラズマもし
くは反応イオン・エツチングのいずれかＫよって、窓領
域５０中の多結晶シリコン１８上のＳｉＯ２層３４を除
去する自己整合マスクとして使用される。従って、溝充
填多結晶シリコン１８に対するコンタクト領域はリング
ラフィ・マスク工程でなく自己整合エピタキシャル成長
技術によって形成される。
〔工程８〕 コンタクト領域を開けた後に、エピタキシャル層２４が
成長され、第７図に示したように窓５゜が充填される。
この成長中に首部と呼ばれる多結晶シリコンのピラミッ
ド領域５２が成長する。ドーパントは多結晶シリコン溝
充填部１日から、この工程中にエピタキシャル層２４の
多結晶領域５２に拡散する。その後の熱処理で多結晶溝
充填部１８及びウェハ表面間に導電領域が形成される。
〔工程９〕 次に分離領域及びｐ−チャンネルＦＥＴデバイスが通常
の方法で形成され、第１図に示された構造体が形成され
る。次にＳｉＯ２及びＳｉ３Ｎ４の複合層が基板上に形
成される。適切なリングラフィ工程の後に、開孔が複合
層中に形成される。次に残った複合層を、浅いトレンチ
９０を第８図に示したようＫＲＩＥ（反応性イオン・エ
ツチング）によシ層２２及び２４ヘエツチする時のマス
クに使用する。薄いｐ＋ドープド・ガラス皮膜９２が周
辺ｎ−チャンネル・デバイスの電界分離用に付着される
。ホトレジスト層及びマスクが使用されて、ホトレジス
トの１部が除去され、下層のｐ＋ガラス層がｎ−井戸形
成のための領域を露出する。
次にｎ−型ドーパントが基板上に５１０２及びＳｉ３Ｎ
４の複合層を通して打ち込まれ、ｎ−井戸領域９４を形
成するｎ−井戸領域の外側のホトレジストはｎ−チャネ
ル装置９２の領域へのれ一型のイオン打込みをブロック
する。ホトレジストを除去した後に、短い熱サイクルを
使用してｐ−型ドーパントを基板５０中にドライブ・イ
ンして、次Ｋｐ＋ガラス層を除去する。薄い熱酸化物が
浅い溝９０の表面上に成長され、次に厚い酸化物の層が
付着され、浅い溝が充填されて、平坦化され、これによ
シ、酸化物分離９６及び基板表面間は第１図のように同
一平面になる。次に５ｉ０２及び５ｉｓＮ４の複合層が
除去される。薄い層のゲート酸化物が付着された多結晶
ゲート上に熱的に成長され、その上で画定される。ゲー
ト電極の線上に酸化物のスペーサが形成され、ｐ−型も
しくはれ一型ドーパントをインブラントして、夫々ｐ−
型及びｎ−型チャンネル装置のソース及びドレイン接合
を得る。その後の自己整合ケイ化物形成のための多結晶
ゲート及びソース／ドレイン領域の表面の孔開け、ブラ
ンケットＣＶＤガラス・フオームの付着。
及び再溶融、コンタクト開孔のエツチング、並びに金属
レベルの付着及びパターン化によって第１図に示したよ
うなセル構造体が完成する。
多結晶溝の充填物１８からドーパントが工程８で説明さ
れたようにエピタキシャル層５２の多結晶領域中に拡散
すること、及び首部５２の高い拡散率、ＦＥＴのソース
領域のための浅いｐ−型拡散部の通常の方法による形成
によって、追加のりソグラフイ・パターン化法を使用す
ることなく、ＦＥＴのソース領域と多結晶溝充填物１８
間に電気的接続が達成される。この方法の特徴は従来の
方法と比較して、メモリ・セル領域を減少するという著
しい利点を与えることにある。
〔工程１０〕 導電性プラグの形成のための第２の方法はエピタキシャ
ル層２２の成長に続き、層２２の酸化によってＳ　ｉ　
０２層５６を形成し、第９図に示したようにＳｉ３Ｎ４
層５８を付着することによる。
〔工程１１〕 リン・ドープｎ十多結晶の層６０を第１０図に示された
ようにＳｉ３Ｎ４層５８上に付着する。ＶＬＳＩ　　Ｄ
ＲＡＭに使用される極めて狭いコンタクト窓５０によっ
て、ｎ十字結晶化層６０は５ｆ３Ｎ４層５８の最上部表
面及び隅の丁度上、窓５０の底部に酸化溝充填多結晶層
３４上には付着されない。
〔工程１２〕 選択的及び異方性ＲＩＥを使用し・て、５１６Ｎ４層５
　Ｂ、　Ｓｉ０２層５６及び酸化溝充填層３４は第１０
図に示されたように窓５０の底部からマスクとしてｎ十
字結晶層６０を使用して除去される。
異方性エツチングのために、５ｉ０２層及び５ｉｓＮ４
層５８は窓５０の側壁上に残される。
〔工程１５〕 第１０図に示したように純粋な多結晶層６２を付着して
、窓５０を充填する。
〔工程１４〕 ＲＩＥ及び／もしくは化学的／機械的研摩を使用して多
結晶層６２及び６０を平坦化して、Ｓｉ３Ｎ４層５８上
で停止させる。Ｓｉ３Ｎ４層５８及びＳ　ｒ　Ｏ２層５
６を第１１図に示したようにエピタキシャル層２２の最
上部の表面から除去する。
窓中の多結晶プラグ層６０のドーピングはＤＲＡＭ製造
を完成するのに必要なその後の熱処理工程によって保証
される。
〔工程１５〕 工程９で説明した通常のＣＭＯ８ＤＲＡＭ処理工程を実
行して、第１２図に示されたメモリ・セル構造体を形成
する。自己整合ケイ化物９９は、自己整合電気的接続を
形成するために、多結晶シリコン・プラグ層６０とＦＥ
前記憧トランジスタの隣接する拡散領域の間の５ｉ０２
層５６及び８１３Ｎ４層５８に亘って付着しアニールす
ることにより連続的に形成される。
メモリ・セルはｐ−型井戸中の多結晶溝充填物１８、エ
ピタキシャル層３０１２２及び５２中のｐ−型の井戸領
域、ｐ〜型井戸中ｎ−チャネルＦＥＴデバイスを形成す
るドーパントの極性を逆転することによって、−殺性を
失うことなくｎ−チャンネルにすることができる。
メモリ・セルは多結晶溝充填物１８及び転送装置として
のｎ−チャンネルＦＥＴを形成するド−パントの極性を
逆転することによって第１５図に示したように一般性を
失うことな（、ｎ−井戸領域の外側をｎ−チャンネルに
することができる。
第１４図は第１５図に示された等価回路（（対応する本
発明の方法を使用して製造された抵抗性負荷を使用する
インバータの断面図を示す。第１４図の装置の構造体は
説明の目的のために、ｎ十型であるシリコン基板１１０
を含む。ゲート１８０、ンース１９８及びドレイン１８
４を有するｎ−チャンネル転送装置はｎ−型エピタキシ
ャル層１３０内部のｐ−井戸領域１９４中に形成される
。トレンチ抵抗器は基板１１０中に存在し、適当な抵抗
値を与えるｎ−型ドープド多結晶シリコン１１８で充填
される。トレンチ側壁上に厚い酸化物薄膜が絶縁体とし
て与えられる。ｎ＋ドープド垂直接続体が形成され、駆
動装置のノース領域と溝抵抗器の抵抗性電極を接続する
。ドライバ・デバイスのソース領域に接続した相互接続
体１８６はインバータの出力として使用され、ドライバ
・デバイスのドレイン領域とｐ−井戸にバイアス電圧を
印加するのに使用するｐ十領域の両方に接続される相互
接続体１８２は、第１４図の大地電圧のような、インバ
ータのバイアス電圧を印加するのに使用される。
第１４図のインバータ構造体を製造する本発明の一実施
例の方法工程を次に説明する。
〔工程Ａ１〕 ｎ＋ドープド基板１１０上にエピタキシャルにｎ−ドー
プド単結晶シリコン皮膜１３０を成長する。ＳｉＯ２及
び５ｉ５Ｎ４の複合層がエピタキシャル層１３０上に形
成される。適当なリングラフィ工程の後に、開孔が複合
層中に形成される。次に残った複合層１１２の部分を使
用して、基板１１０中にＲＩＥ（反応イオン・エツチン
グ）によって溝をエッチするマスクにする。
〔工程Ａ２〕 厚いＳｉＯ２層１１６を溝表面上に熱的に成長して、絶
縁層を形成する。選択的及び異方性ＲＩＥを使用して、
溝の底部の５１０２だけを除去する。
異方性エッチのために、ＳｉＯ２層１１６は溝の側壁上
に残され、他方エッチの選択性によって複合層１１２の
侵食が防止される。厚いｎ−ドープド多結晶シリコン層
１１８を次に付着して溝を充填する。ｎ−型ドーパント
・レベルを選択シ、ドライバ・デバイスに対して所望の
抵抗を与える。
〔工程Ａ３］ 多結晶シリコン皮膜１１８はＲＩＥもしくは化学機械的
ポリッシングによって平坦化され、多結晶シリコン１１
８の表面がエピタキシャル層１３０の最上部と同一平面
になる。基板表面上の複合層１１２は、エッチストップ
として使用される。
〔工程Ａ４） Ｓ　ｉ　Ｏ２層１３４は多結晶シリコン１１８上に熱的
に成長される。単結晶クリコン上の合成薄膜１１２の存
在はエピタキシャル層１３０の酸化を防止する。ＳｉＯ
２層１５４の厚さは合成層１１２のＳｉＯ２部分の厚さ
よりもはるかに厚い。
〔工程Ａ５） 複合層１１２の５ｉ３Ｎ４部分は選択的な等方性エツチ
ングによって除去される。合成層１１２のＳｉＯ２部分
は次に全体的に除去され、ＳｉＯ２層１３４が合成層の
ＳｉＯ２部分と比較して厚さがかなり厚いために、多結
晶シリコン１１８上に成る厚さのＳｉＯ２層１３４が残
される。
〔工程Ａ６〕 単結晶７リコンのｎ−型ドープド層１２２がエピタキシ
ャル１３０の露出表面上にエピタキシャルに成長される
。エピタキシャル層１２２は、これがエピタキシャル層
１３０から垂直に成長するのと略同じ速度でＳ　ｉ　０
２層１３４上に横方向に成長する。このようにして、エ
ピタキシャル層１２２の成長が制御され、５ｉ０２層１
３４上のその前進する端間に横方向窓が形成する。
〔工程Ａ７〕 エピタキシャル層１２２中の上述の窓は、窓領域１５０
中の多結晶シリコン１１８上の８１０２層をウェット化
学、ドライ・プラズマもしくは反応性のイオン・エツチ
ングによって除去するための自己整合マスクとして使用
される。従って溝充填多結晶シリコン１７８へのコンタ
クト領域はリングラフィ・マスキング工程でなく、自己
整合エピタキシャル成長技術によって形成される。
〔工８Ａ８〕 コンタクト領域を開孔した後、他のエピタキシャル層を
成長さして窓を充填する。この成長中、以下首部と呼ば
れる多結晶シリコンのピラミッド領域１５２が多結晶シ
リコン溝充填部分の窓領域１５０に生ずる。この段階中
、多結晶シリコン溝充填部１１８からエピタキシャル層
１５２へのドーパント拡散及びその後の熱処理が多結晶
溝充填部とウェハの表面間に導電性領域を形成する。
〔工程Ａ９） 次に分離領域及びｎ−チャンネル装置がｎ−型ドーパン
ト極性について、工程９に説明されたように通常の如く
製造される。完全なセル構造体を第１４図に示される。
実験の結果、ギャップをなす酸化物３４もしくは１３４
の最上部上の自己整合コンタクト窓５０の形状及び位置
は酸化物層３４もしくは１３４の形状及び寸法に基づい
て調節でき、回路のレイアウトにとって密度上の利点を
与える。第１６図はいくつかの例を示す。第１６（ａ）
図では長方形の形状の酸化物のキャップ３４の辺はシリ
コン基板の〈１１０〉方向と整列している。コンタクト
の窓５０は辺が主に（１００）方向に沿うように配向さ
れた、４５°回転した長方形である。Ｔ型酸化物のキャ
ップを設計したい場合には、エピタキシャル層がＴ形状
の狭い部分をはさむように接近し、第１６（ｂ）図に示
したＴ形状の最も広い部分上に窓５０が形成される。長
方形の酸化物のキャップ３４の辺がシリコン基板の（１
００）方向に整列されていて、窓５０が略長方形である
場合には、窓５００辺の方向は酸化物のキャップ３４の
辺の方向と一致する（第１６（ｃ）図）。Ｔ形状の酸化
、物のキャップの主軸の方向が（１００）方向に沿って
いる時は、第１６（ｂ）図に示されているようなコンタ
クト窓５０になるが、第１６（ｄ）図に示されたよって
は、回転していない。上述の如き処理技術は酸化物のキ
ャップを装置構造体上のエピタキシャル層中に自己整合
コンタクト窓を形成する場合に使用できる。その後酸化
物のキャップを有する装置とこの上に積層された装置の
間に自己整合した接続体を形成すると、非常にコンパク
トな積層デバイス構造体が形成される。これ等の処理技
術を３次元積層ＤＲＡＭセル及び積層反転装置構造体に
適用する時は、リングラフィ工程を必要としない、製造
コスト及び複雑さを減少した自己整合特徴部が与えられ
る。さらに基板１０（もしくは１１０）のエッチしたト
レンチ特徴部のよシ大きな寸法に関連したエピタキシャ
ル層２２（もしくは１２２）及び５２（もしくは１５２
）の横方向成長の制御によって、後続のマスキング・レ
ベルにおける整列マーク特徴部として酸化したトレンチ
充填多結晶層３４（もしくは１３４）上の層２２（もし
くは１２２）及び５２（もしくは１５２）中の閉じてい
ない窓の使用が可能になる。
Ｆ０発明の効果 以上のように本発明に従えば、シリコン基板の上にエピ
タキシャル層を与え、該層中の予しめ画定した絶縁体で
覆われた島の上にもエピタキシャル層を与えて、該エピ
タキシャル層の層中に自己整合コンタクト窓を形成する
製造方法が与えられる。
【図面の簡単な説明】
第１図は本発明の原理に従って製造された自己整合接続
体を有するエピタキシャル層を含むＤＲＡＭセルの実施
例の断面図である。第２図は第１図に示したＤＲＡＭセ
ル構造体の実施例の上面図である。第３図は本発明を使
用して製造中のデバイスの断面図である。第４図は本発
明の方法を使用して装置の製造中のさらに次の工程を示
した図である。第５図、第６図、第７図、第８図は本発
明の原理に従う製造方法の追加の工程を示した装置の断
面図である。第９図乃至第１２図は本発明の原理に従う
製造方法の他の実施例の種々の工程における代替構成体
を示した断面図である。第１３図は本発明の原理に従っ
て形成した自己整合接続体を有するエピタキシャル層を
含む代替ＤＲＡＭセル構造体の実施例の断面図である。 第１４図は本実施例の原理に従い製造された自己整合接
続体を有するエピタキシャル層を含む負荷抵抗器上に積
層されたドライバ・デバイスを有するインバータ構造体
の実施例の断面図である。第１５図は第１４図に示した
反転装置構造体の実施例の等価回路図である。第１６図
は酸化物の帽子特徴部の最上部上の自己整合コンタクト
窓の形状及び位置を示した平面図である。 １０・・・・ｐ＋シリコン基板、１６・・・・複合皮膜
、１８・・・・ｐ十字結晶ンリコン、５２・・・・垂直
接続体、８０・・・・ゲート、８２・・・・相互接続体
、８４・・・・ドレイン、９４・・・・ｎ−井戸、９６
・・・・５ｉｏ２層、９８・・・・ソース。 出願人　　インタ〒六ショカル命ビ２ネス・マシ〒２ズ
ーコーボレーンヨン第１図 本発明ｌ；より形戊１ｈｈ権ムＥ 第４図 第５Ｆ３図 第６図 第７図 ぎ、　　　　１ビク＋シヤ！し 第８図 第９図 第１０図 第１１ＷＪ 第１２図 本発明ｔ；Ｊル弛／＞を施例の檎１ 第１３図 第１４図 入る （ｂ） 手　叙ε　（市　正　マｒｌ：（方式）昭和６２年／／
月π日 特許庁長官　　小　川　邦　夫　殿 １、事件の表示 昭和６２年　特許側　第１７９２８０号２、発明の名称 自己整合コンタクト窓を形成する方法 ４、代理人 ６、補正の対象 図面 ７、補正の内容 図面「第５図」、「第５′図」の図番を別紙朱書きのと
おりそれぞれ「第５Ａ図」、「第５Ｂ図」に補正する。

Claims (1)

  1. 【特許請求の範囲】 （Ａ）単結晶基板の表面上の予定の領域上に絶縁体材料
    の層を成長させ、 （Ｂ）単結晶基板上、及び上記絶縁体材料領域上に絶縁
    体領域の中心に成長の方向が向うように、横方向にエピ
    タキシャル材料の層を成長させ、 （Ｃ）所望の面積の露出領域が上記絶縁体材料領域の中
    心に残り、絶縁体材料領域の上記露出領域を取巻く上記
    エピタキシャル材料の層の辺が上記露出した絶縁材料に
    対する窓になるようになつた時に上記エピタキシャル材
    料の層の上記成長を停止し、 （Ｄ）上記エピタキシャル層の窓を上記絶縁体材料の露
    出領域をエッチングし去るためのエッチング・マスクと
    して使用して、絶縁体の上記露出領域中に、上記エピタ
    キシャル層の窓と整合した開孔を形成する工程を含む、 単結晶基板及び絶縁体層の領域の上にエピタキシャル材
    料の層を形成して、絶縁体層を通して自己整合コンタク
    ト窓を形成する方法。
JP62179280A 1986-10-03 1987-07-20 自己整合コンタクト窓を形成する方法 Granted JPS63127564A (ja)

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