JPH0371787B2 - - Google Patents

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JPH0371787B2
JPH0371787B2 JP62179280A JP17928087A JPH0371787B2 JP H0371787 B2 JPH0371787 B2 JP H0371787B2 JP 62179280 A JP62179280 A JP 62179280A JP 17928087 A JP17928087 A JP 17928087A JP H0371787 B2 JPH0371787 B2 JP H0371787B2
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Description

【発明の詳細な説明】 Ａ 産業上の利用分野 本発明はエピタキシヤル層がシリコンのような
単結晶基板上及び予じめ画定された絶縁体で被覆
された持徴部分上に形成され、自己整合コンタク
ト窓及びその後の電気的接続が上記絶縁体によつ
て覆われたシリコン領域に形成される製造方法に
関する。
Ｂ 従来技術 次の文献はトレンチ（溝）キヤパシタを有する
DRAMの従来技術の代表的なものである。
米国特許第4353086号はアクセス・トランジス
タ及び記憶キヤパシタを含む個々のセルがシリコ
ン・チツプ上に形成されているメサ中に形成され
た、ダイナミツク・ランダム・アクセス・メモリ
を説明している。セルのアクセス・トランジスタ
はメサのトツプ表面に形成され、セルの記憶キヤ
パシタの１つのプレートはメサの側壁によつて形
成され、他方のプレートはメサを取巻き、２酸化
シリコン層によつてメサと絶縁された溝を充填す
るドーブド多結晶シリコンによつて形成されてい
る。この幾何学的形状によつて、大きな記憶面と
非常に大きなキヤパシタンスのキヤパシタがチツ
プの表面領域をあまり使用することなく得られ
る。これの他の実施例においては、メサは他の形
式の回路素子を含む。
米国特許第4327476号は半導体基板の所与の位
置に少なくとも１つの溝（groove）を形成し、
溝を含む半導体基板の全表面上に絶縁薄膜を付着
し、絶縁層上に導電性材料を溝の開孔の幅の半分
よりも大きな厚さに付着し、溝内の絶縁薄膜以外
の絶縁薄膜が露出する迄付着した導電性材料をエ
ツチングすることによつて溝中に残された導電体
層のMOSキヤパシタ電極を形成する段階を含む
方法を説明する。
米国特許第4462847号は予定のパターンをなし
て単結晶及び多結晶半導体材料を同時低圧付着す
ることを含むマイクロ電子半導体回路の製造方法
を説明している。絶縁体で分離した回路が、選択
されたエピタキシヤル成長と、その後の単結晶及
び多結晶付着物の両方を酸化することによつて形
成される。そして、付着速度の比を制御すること
及び酸化段階を制御することによつて、多結晶付
着物はその後完全に酸化物に変り、他方単結晶は
部分的にのみ酸化され、パシベートされた単結晶
領域中の略平坦な、アイソレートされたマトリツ
クスが残され、その中に相互接続された回路素子
が製造される。
特開昭58−137245号公報には、キヤパシタの電
極表面として、Si基板中に堀られた溝の側壁部を
使用して平面領域を増大することなく電極の領域
を増大する技術が説明されている。これにおいて
は、フイールドSiO2薄膜がLOCOS方法によつて
Si基板上に選択的に形成され、エツチングされた
溝が基板へ形成され、Si3N4より成るキヤパシタ
の絶縁体がCVD方法によつて表面上に形成され
る。この絶縁薄膜の全表面が多結晶Siによつてあ
らわされるプレートで被覆される。溝はこの時同
じ多結晶Siで埋設される。そしてプレートが酸化
され、第１の中間層酸化薄膜が除去され、Si3N4
薄膜及びSiO2薄膜が、酸化薄膜をマスクとして
使用して除去され、ゲート酸化物薄膜が酸化によ
つて形成される。予定のセクシヨンがワード線で
被覆され、ソース−ドレイン層がプレートによつ
て被覆されていないセクシヨンに形成され、ゲー
トがイオン注入によつて形成され、第２の中間層
絶縁薄膜及び電極が選択的に被覆されている。
Ｃ 発明が解決しようとする問題点 本発明の目的はシリコン基板の上にエピタキシ
ヤル層を与え、該層中の予じめ画定した絶縁体で
覆われた島上にもエピタキシヤル層を与えて、該
島中に自己整合コンタクト窓を形成する製造方法
を与えることにある。
本発明の他の目的は、エピタキシヤル層中に形
成された装置及び予定の絶縁体でキヤツプされた
島の下の装置間に接続を与え、エピタキシヤル層
中に自己整合したコンタクト接続体を与える製造
方法を与えることにある。
本発明の他の目的は、溝キヤパシタの上部に積
重ねられた単結晶トランジスタを有し、改良され
た１トランジスタ・ダイナミツク・ランダム・ア
クセス・メモリ（DRAM）セル構造体及びその
製造方法を与えることにある。
本発明のさらに他の目的は、アクセス・トラン
ジスタのソース領域と溝キヤパシタの記憶電極間
の接続体のための窓が、自己整合窓を与えるよう
に制御された横方向エピタキシヤル成長によつて
形成されるDRAM装置のための製造方法を与え
ることにある。
本発明のさらに他の目的は、アクセス・トラン
ジスタのソース領域と溝キヤパシタの記憶電極間
の接続体は第２の段階のエピタキシヤル成長によ
つて自己整合コンタクト接続体を与えるか、導体
の再充填、平坦化及び剥離工程の使用によつて形
成されるDRAM装置の製造方法を与えることに
ある。
本発明のさらに他の目的は、自己整合接点窓を
与えるための制御された横方向のエピタキシヤル
成長と、それに続く接点窓を充填するための第２
のエピタキシヤル成長を用いた接続体の形成によ
つて、抵抗体とドライバ・デバイスの間の接続の
ための接点窓が形成されるようにして抵抗負荷イ
ンバータ構造方法を提供することにある。
Ｄ 問題点を解決するための手段 本発明によれば、アクセス・トランジスタが溝
キヤパシタの最上部上に積層された単結晶シリコ
ン中に形成されてなる３次元動的にランダム・ア
クセス・メモリ（DRAM）装置の製造方法が与
えられる。この製造方法は、ソース−トレンチ接
続体のためコンタクト窓が自己整合横方向エピタ
キシヤル成長と、第２のエピタキシヤル成長もし
くはCVD再充填及び剥離処理のいずれかを使用
してコンタクト接続体を形成する段階を含む製造
方法である。本発明はさらに上述の原理を使用す
る他の装置を使用する他の装置構造体に適用さ
れ、具体的に他の例として負荷抵抗器上に積層さ
れ、論理回路及びスタテイツクRAMセルの基本
的構成回路単位として使用できるドライバ・デバ
イスを有する反転構造体に適用される。
Ｅ 実施例 第１図は第３，４，５，６，７、及び８図の方
法を使用して製造されたDRAMの断面図を示す。
第２図は、第１図の構造の平面図である。第１図
の装置の構造体は説明の便宜上ｐ＋型であると仮
定するシリコン基板１０を含む。ゲート８０、ソ
ース９８及びドレイン８４を有するｐ−チヤンネ
ル転送デバイスはｐ−型エピタキシヤル層３０内
のｎ−井戸領域９４中に形成される。トレンチ・
キヤパシタは基板１０中に存在し、高濃度ドープ
ドｐ＋ポリシリコン１８によつて充填される。溝
側壁上のSiO2／Si3N4／SiO2の複合皮膜１６がコ
ンデンサ記憶絶縁体のために与えられる。ｐ＋ド
ープド垂直接続体５２が形成されてこれが、転送
デバイスのソース領域とトレンチ・キヤパシタの
記憶電極１８を接続する。ビツト線に使用される
相互接続体８２が転送デバイスのドレイン領域に
接続されている。
第１図のセル構造体を製造する本発明の一実施
例の方法の各工程は次の通りである。
〔工程 １〕 ｐ−ドープド・シリコン皮膜３０がｐ＋ドープ
ド基板１０上にエピタキシヤル成長される。
SiO2及びSi3N3の複合層１２がエピタキシヤル層
３０上に形成される（第３図）。適切なリソグラ
フイ工程の後に、開孔１４が合成層１２中に形成
される。残つた複合層１２は次に第３図に示した
ようにRIE（反応性イオン・エツチング）によつ
て基板１０中に溝をエツチするマスクに使用され
る。
〔工程 ２〕 皮膜SiO2層がトレンチの表面上に熱的に成長
された後に、薄いSi3N4層が溝の表面上に付着さ
れ、酸化雰囲気中で熱的に稠密にされ、これによ
りキヤパシタ記憶絶縁体である複合皮膜１６が形
成される。厚さ、ｐ＋ドープド多結晶シリコン層
１８が次に付着され、第３図に示されたようにト
レンチが充填される。
〔工程 ３〕 多結晶シリコン皮膜１８がRIEもしくは化学機
械研摩によつて平坦にされ、多結晶シリコン１８
の表面は第３図に示したように基板１０の最上部
と同一表面になる。基板の表面上の窒化物／酸化
物層１２はエツチ・ストツプに使用される。
〔工程 ４〕 SiO2層３４が多結晶シリコン１８上に熱的に
成長される。単結晶領域上に複合皮膜１２が存在
することによつて、第４図に示したエピタキシヤ
ル層３０の酸化が防止される。SiO2層３４の厚
さは複合層１２のSiO2の部分の厚さよりもはる
かに厚い。
〔工程 ５〕 複合層１２のSi3N4部分は選択的等方性エツチ
ングによつて除去される。複合層１２のSiO2部
分が次に全面的に除去され、複合層１２のSiO2
部分と比較して厚さが厚いのでSiO2層３４上に
厚いSiO2層３４が残される。
〔工程 ６〕 単結晶のｐ−型ドープド層２２が第５図に示し
たようにエピタキシヤル層３０の露出された表面
上にエピタキシヤル成長される。エピタキシヤル
層２２はエピタキシヤル層３０のから垂直に成長
するのと略同一速度でSiO2層３４上に横方向に
成長する。このようにして、エピタキシヤル層２
２の成長が制御されて、上面図及び直交断面図に
よつて示されたようにSiO2層３４上のエピタキ
シヤル成長の前進端間に横方向の窓５０が形成さ
れる。
この時点で、ｐ＋ドープド・シリコンのシリコ
ン・プラグが、２つの互換方法の１つによつて形
成され、トレンチ記憶キヤパシタの多結晶シリコ
ンの充填体１８にコンタクトが形成される（第６
図）。１つの方法は第７，８及び９図に関連して
説明され、他の方法は第１０，１１，１２，１３
及び１４図に関連して説明される。
〔工程 ７〕 エピタル層２２中の上述の窓５０は、第６図に
示したように、ウエツト化学エツチング、ドラ
イ・プラズマもしくは反応イオン・エツチングの
いずれかによつて、窓領域５０中の多結晶シリコ
ン１８上のSiO2層３４を除去する自己整合マス
クとして使用される。従つて、溝充填多結晶シリ
コン１８に対するコンタクト領域はリソグラフ
イ・マスク工程でなく自己整合エピタキシヤル成
長技術によつて形成される。
〔工程 ８〕 コンタクト領域を開けた後に、エピタキシヤル
層２４が成長され、第７図に示したように窓５０
が充填される。この成長中に首部と呼ばれる多結
晶シリコンのピラミツド領域５２が成長する。ド
ーパントは多結晶シリコン溝充填部１８から、こ
の工程中にエピタキシヤル層２４の多結晶領域５
２に拡散する。その後の熱処理で多結晶溝充填部
１８及びウエハ表面間に導電領域が形成される。
〔工程 ９〕 次に分離領域及びｐ−チヤンネルEETデバイ
スが通常の方法で形成され、第１図に示された構
造体が形成される。次にSiO2及びSi3N4の複合層
が基板上に形成される。適切なリソグラフイ工程
の後に、開孔が複合層中に形成される。次に残つ
た複合層を、浅いトレンチ９０を第８図に示した
ようにRIE（反応性イオン・エツチング）により
層２２及び２４へエツチする時のマスクに使用す
る。薄いｐ＋ドープド・ガラス皮膜９２が周辺ｎ
−チヤンネル・デバイスの電界分離用に付着され
る。ホトレジスト層及びマスクが使用されて、ホ
トレジストの１部が除去され、下層のｐ＋ガラス
層がｎ−井戸形成のための領域を露出する。次に
ｎ−型ドーパントが基板上にSiO2及びSi3N4の複
合層を通して打ち込まれ、ｎ−井戸領域９４を形
成するｎ−井戸領域の外側のホトレジストはｎ−
チヤネル装置９２の領域へのｎ−型のイオン打込
みをブロツクする。ホトレジストを除去した後
に、短い熱サイクルを使用してｐ−型ドーパント
を基板３０中にドライブ・インして、次にｐ＋ガ
ラス層を除去する。薄い熱酸化物が浅い溝９０の
表面上に成長され、次に厚い酸化物の層が付着さ
れ、浅い溝が充填されて、平坦化され、これによ
り、酸化物分離９６及び基板表面間は第１図のよ
うに同一平面になる。次にSiO2及びSi3N4の複合
層が除去される。薄い層のゲート酸化物が付着さ
れた多結晶ゲート上に熱的に成長され、その上で
画定される。ゲート電極の線上に酸化物のスペー
サが形成され、ｐ−型もしくはｎ−型ドーパント
をインプラントして、夫々ｐ−型及びｎ−型チヤ
ンネル装置のソース及びドレイン接合を得る。そ
の後の自己整合ケイ化物形成のための多結晶ゲー
ト及びソース／ドレイン領域の表面の孔開け、ブ
ランケツトVDガラス・フオームの付着、及び再
溶融、コンタクト開孔のエツチング、並びに金属
レベルの付着及びパターン化によつて第１図に示
したようなセル構造体が完成する。
多結晶溝の充填物１８からドーパントが工程８
で説明されたようにエピタキシヤル層５２の多結
晶領域中に拡散すること、及び首部５２の高い拡
散率、FETのソース領域のための浅いｐ−型拡
散部の通常の方法による形成によつて、追加のリ
ソグラフイ・パターン化法を使用することなく、
FETのソース領域と多結晶溝充填物１８間に電
気的接続が達成される。この方法の特徴は従来の
方法と比較して、メモリ・セル領域を減少すると
いう著しい利点を与えることにある。
〔工程 10〕 導電性プラグの形成のための第２の方法はエピ
タキシヤル層２２の成長に続き、層２２の酸化に
よつてSiO2層５６を形成し、第９図に示したよ
うにSi3N4層５８を付着することによる。
〔工程 11〕 リン・ドープｎ＋多結晶の層６０を第１０図に
示されたようにSi3N4層５８上に付着する。
VLSI DRAMに使用される極めて狭いコンタク
ト窓５０によつて、ｎ＋多結晶化層６０はSi3N4
層５８の最上部表面及び隅の丁度上、窓５０の底
部に酸化溝充填多結晶層３４上には付着されな
い。
〔工程 12〕 選択的及び異方性RIEを使用して、Si3N4層５
８、SiO2層５６及び酸化溝充填層３４は第１０
図に示されたように窓５０の底部からマスクとし
てｎ＋多結晶層６０を使用して除去される。異方
性エツチングのために、SiO2層及びSi3N4層５８
は窓５０の側壁上に残される。
〔工程 13〕 第１０図に示したように純粋な多結晶層６２を
付着して、窓５０を充填する。
〔工程 14〕 RIE及び／もしくは化学的／機械的研摩を使用
して多結晶層６２及び６０を平坦化して、Si3N4
層５８上で停止させる。Si3N4層５８及びSiO層
５６を第１１図に示したようにエピタキシヤル層
２２の最上部の表面から除去する。窓中の多結晶
プラグ層６０のドーピングはDRAM製造を完成
するのに必要なその後の熱処理工程によつて保証
される。
〔工程 15〕 工程９で説明した通常のCMOS DRAM処理工
程を実行して、第１２図に示されたメモリ・セル
構造体を形成する。自己整合ケイ化物９９は、自
己整合電気的接続を形成するために、多結晶シリ
コン・プラグ層６０とFET記憶トランジスタの
隣接する拡散領域の間のSiO2層５６及びSi3N4層
５８に亘つて付着しアニールすることにより連続
的に形成される。
メモリ・セルはｐ−型井戸中の多結晶溝充填物
１８、エピタキシヤル層３０，２２及び５２中の
ｐ−型の井戸領域、ｐ−型井戸中ｎ−チヤネル
FETデバイスを形成するドーパントの極性を逆
転することによつて、一般性を失うことなくｎ−
チヤンネルにすることができる。
メモリ・セルは多結晶溝充填物１８及び転送装
置としてのｎ−チヤンネルFETを形成するドー
パントの極性を逆転することによつて第１３図に
示したように一般性を失うことなく、ｎ−井戸領
域の外側をｎ−チヤンネルにすることができる。
第１４図は第１５図に示された等価回路に対応
する本発明の方法を使用して製造された抵抗性負
荷を使用するインバータの断面図を示す。第１４
図の装置の構造体は説明の目的のために、ｎ＋極
であるシリコン基板１１０を含む。ゲート１８
０、ソース１９８及びドレイン１８４を有するｎ
−チヤンネル転送装置はｎ−型エピタキシヤル層
１３０内部のｎ−井戸領域１９４中に形成され
る。トレンチ抵抗器は基板１１０中に存在し、適
当な抵抗値を与えるｎ−型ドープド多結晶シリコ
ン１１８で充填される。トレンチ側壁上に厚い酸
化物薄膜が絶縁体として与えられる。ｎ＋ドープ
ド垂直接続体が形成され、駆動装置のソース領域
と溝抵抗器弐抵抗性電極を接続する。ドライバ・
デバイスのソース領域に接続した相互接続体１８
６はインバータの出力として使用され、ドライ
バ・デバイスのドレイン領域とｐ−井戸にバイア
ス電圧を印加するのに使用するｐ＋領域の両方に
接続される相互接続体１８２は、第１４図の大地
電圧のような、インバータのバイアス電圧を印加
するのに使用される。
第１４図のインバータ溝造体を製造する本発明
の一実施例の方法工程を次に説明する。
〔工程 A1〕 ｎ＋ドープド基板１１０上にエピタキシヤルに
ｎ−ドープド単結晶シリコン皮膜１３０を成長す
る。SiO2及びSi3N4の複合層がエピタキシヤル層
１３０上に形成される。適当なリソグラフイ工程
の後に、開孔が複合層中に形成される。次に残つ
た複合層１１２の部分を使用して、基板１１０中
にRIE（反応イオン・エツチング）によつて溝を
エツチするマスクにする。
〔工程 A2〕 厚いSiO2層１１６を溝表面上に熱的に成長し
て、絶縁層を形成する。選択的及び異方性RIEを
使用して、溝の底部のSiO2だけを除去する。異
方性エツチのために、SiO2層１１６は溝の側壁
上に残され、他方エツチの選択性によつて複合層
１１２の侵食が防止される。厚いｎ−ドープド多
結晶シリコン層１１８を次に付着して溝を充填す
る。ｎ−型ドーパント・レベルを選択し、ドライ
バ・デバイスに対して所望の抵抗を与える。
〔工程 A3〕 多結晶シリコン皮膜１１８はRIEもしくは化学
機械的ポリツシングによつて平坦化され、多結晶
シリコン１１８の表面がエピタキシヤル層１３０
の最上部と同一平面になる。基板表面上の複合層
１１２はエツチストツプとして使用される。
〔工程 A4〕 SiO2層１３４は多結晶シリコン１１８上に熱
的に成長される。単結晶シリコン上のシリコン上
の合成薄膜１１２の存在はエピタキシヤル層１３
０の酸化を防止する。SiO2層１３４の厚さは合
成層１１２のSiO2部分の厚さよりもはるかに厚
い。
〔工程 A5〕 複合層１１２のSi3N4部分は選択的な等方性エ
ツチングによつて除去される。合成層１１２の
SiO2部分は次に全体的に除去され、SiO2層１３
４が合成層のSiO2部分と比較て厚さがかなり厚
いために、多結晶シリコン１１８上に或る厚さの
SiO2層１３４が残される。
〔工程 A6〕 単結晶シリコンのｎ−型ドープド層１２２がエ
ピタキシヤル１３０の露出表面上にエピタキシヤ
ルに成長される。エピタキシヤル層１２２は、こ
れがエピタキシヤル層１３０から垂直に成長する
のと略同じ速度でSiO2層１３４上に横方向に成
長する。このようにして、エピタキシヤル層１２
２の成長が制約され、SiO2層１３４上のその前
進する端面に横方向窓が形成する。
〔工程 A7〕 エピタキシヤル層１２２中の上述の窓は、窓領
域１５０中の多結晶シリコン１１８上のSiO2層
をウエツト化学、ドライ・プラズマもしくは反応
性のイオン・エツチングによつて除去するための
自己整合マスクとして使用される。従つて溝充填
多結晶シリコン１１８へのコンタクト領域はリソ
グラフイ・マスキング工程でなく、自己整合エピ
タキシヤル成長技術によつて形成される。
〔工程 A8〕 コンタクト領域を開孔した後、他のエピタキシ
ヤル層を成長さして窓を充填する。この成長中、
以下首部と呼ばれる多結晶シリコンのピラミツド
領域１５２が多結晶シリコン溝充填部分の窓領域
１５０に生ずる。この段階中、多結晶シリコン溝
充填部１１８からエピタキシヤル層１５２へのド
ーパント拡散及びその後の熱処理が多結晶溝充填
部とウエハの表面間に導電性領域を形成する。
〔工程 A9〕 次に分離領域及びｎ−チヤンネル装置がｎ−型
ドーパント極性について、工程９に説明されたよ
うに通常の如く製造される。完全なセル構造体を
第１４図に示される。
実験の結果、ギヤツプをなす酸化物３４もしく
は１３４の最上部上の自己整合コンタクト窓５０
の形状及び位置は酸化物層３４もしくは１３４の
形状及び寸法に基づいて調節でき、回路のレイア
ウトにとつて密度上の利点を与える。第１６図は
いくつかの例を示す。第１６ａ図では長方形の形
状の酸化物のキヤツプ３４の辺はシリコン基板の
＜110＞方向と整列している。コンタクトの窓５
０は辺が主に＜100＞方向に沿うように配向され
た、45゜回転した長方形である。Ｔ型酸化物のキ
ヤツプを設計したい場合には、エピタキシヤル層
がＴ形状の狭い部分をはさむように接近し、第１
６ｂ図に示したＴ形状の最も広い部分上に窓５０
が形成される。長方形の酸化物のキヤツプ３４の
辺がシリコン基板の＜100＞方向に整列されてい
て、窓５０が略長方形である場合には、窓５０の
辺の方向は酸化物のキヤツプ３４の辺の方向と一
致する（第１６ｃ図）。Ｔ形状の酸化物のキヤツ
プの主軸の方向が＜100＞方向に沿つている時は、
第１６ｂ図に示されているようなコンタクト窓５
０になるが、第１６ｄ図に示されたようには、回
転していない。上述の如き処理技術は酸化物のキ
ヤツプを装置構造体上のエピタキシヤル層中に自
己整合コンタクト窓を形成する場合に使用でき
る。その後酸化物のキヤツプを有する装置とこの
上に積層された装置の間に自己整合した接続体を
形成すると、非常にコンパクトな積層デバイス構
造体が形成される。これ等の処理技術を３次元積
層DRAMセル及び積層反転装置構造体に適用す
る時は、リソグラフイ工程を必要としない、製造
コスト及び複雑さを減少した自己整合特徴部が与
えられる。さらに基板１０（もしくは１１０）の
エツチしたトレンチ特徴部のより大きな寸法に関
連したエピタキシヤル層２２（もしくは１２２）
及び５２（もしくは１５２）の横方向成長の制御
によつて、後続のマスキング・レベルにおける整
列マーク特徴部として酸化したトレンチ充填多結
晶層３４（もしくは１３４）上の層２２（もしく
は１２２）及び５２（もしくは１５２）中の閉じ
ていない窓の使用が可能になる。
Ｆ 発明の効果 以上のように本発明に従えば、シリコン基板の
上にエピタキシヤル層を与え、該層中の予じめ画
定した絶縁体で覆われた島の上にもエピタキシヤ
ル層を与えて、該エピタキシヤル層の島中に自己
整合コンタクト窓を形成する製造方法が与えられ
る。
【図面の簡単な説明】
第１図は本発明の原理に従つて製造された自己
整合接続体を有するエピタキシヤル層を含む
DRAMセルの実施例の断面図である。第２図は
第１図に示したDRAMセル構造体の実施例の上
面図である。第３図は本発明を使用して製造中の
デバイスの断面図である。第４図は本発明の方法
を使用して装置の製造中のさらに次の工程を示し
た図である。第５図、第６図、第７図、第８図は
本発明の原理に従う製造方法の追加の工程を示し
た装置の断面図である。第９図乃至第１２図は本
発明の原理に従う製造方法の他の実施例の種々の
工程における代替構成体を示した断面図である。
第１３図は本発明の原理に従つて形成した自己整
合接続体を有するエピタキシヤル層を含む代替
DRAMセル構造体の実施例の断面図である。第
１４図は本実施例の原理に従い製造された自己整
合接続体を有するエピタキシヤル層を含む負荷抵
抗器上に積層されたドライバ・デバイスを有する
インバータ構造体の実施例の断面図である。第１
５図は第１４図に示した反転装置構造体の実施例
の等価回路図である。第１６図は酸化物の帽子特
徴部の最上部上の自己整合コンタクト窓の形状及
び位置を示した平面図である。 １０…ｐ＋シリコン基板、１６…複合皮膜、１
８…ｐ＋多結晶シリコン、５２…垂直接続体、８
０…ゲート、８２…相互接続体、８４…ドレイ
ン、９４…ｎ−井戸、９６…SiO2層、９８…ソ
ース。

Claims (1)

  1. 【特許請求の範囲】 １ (A) 単結晶基板の表面上の予定の領域上に絶
    縁体材料の層を成長させ、 (B) 単結晶基板上、及び上記絶縁体材料領域上に
    該絶縁体領域の中心に成長の方向が向うよう
    に、横方向にエピタキシヤル材料の層を成長さ
    せ、 (C) 所望の面積の露出領域が上記絶縁体材料領域
    の中心に残り、絶縁体材料領域の上記露出領域
    を取巻く上記エピタキシヤル材料の層の辺が上
    記露出した絶縁材料に対する窓になるようにな
    つた時に上記エピタキシヤル材料の層の上記成
    長を停止し、 (D) 上記エピタキシヤル層の窓を上記絶縁体材料
    の露出領域をエツチングし去るためのエツチン
    グ・マスクとして使用して、絶縁体の上記露出
    領域中に、上記エピタキシヤル層の窓と整合し
    た開孔を形成する工程を含む、 単結晶基板及び絶縁体層の領域の上にエピタ
    キシヤル材料の層を形成して、絶縁体層を通し
    て自己整合コンタクト窓を形成する方法。
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