JPH1032318A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPH1032318A JPH1032318A JP8315506A JP31550696A JPH1032318A JP H1032318 A JPH1032318 A JP H1032318A JP 8315506 A JP8315506 A JP 8315506A JP 31550696 A JP31550696 A JP 31550696A JP H1032318 A JPH1032318 A JP H1032318A
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- semiconductor
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Abstract
(57)【要約】
【課題】 拡散層と半導体基板との間のリーク電流が抑
制されて特性が優れており且つ微細な半導体装置を高い
歩留りで製造する。 【解決手段】 全面に形成したＳｉＯ2 膜４２をエッチ
ングして素子分離領域を形成し、露出したＳｉ基板４１
上に選択的にＳｉ層４４をエピタキシャル成長させて素
子活性領域を形成する。このため、設計したパターン通
りに素子活性領域及び素子分離領域を形成することがで
き、しかも、素子分離領域の幅を狭くしても、ＳｉＯ2
膜４２の膜厚が薄くならなくて、素子分離特性の悪化を
防止できる。また、ＳｉＯ2 膜４２に接する部分のＳｉ
層４４に結晶欠陥が生じない。
制されて特性が優れており且つ微細な半導体装置を高い
歩留りで製造する。 【解決手段】 全面に形成したＳｉＯ2 膜４２をエッチ
ングして素子分離領域を形成し、露出したＳｉ基板４１
上に選択的にＳｉ層４４をエピタキシャル成長させて素
子活性領域を形成する。このため、設計したパターン通
りに素子活性領域及び素子分離領域を形成することがで
き、しかも、素子分離領域の幅を狭くしても、ＳｉＯ2
膜４２の膜厚が薄くならなくて、素子分離特性の悪化を
防止できる。また、ＳｉＯ2 膜４２に接する部分のＳｉ
層４４に結晶欠陥が生じない。
Description
【０００１】
【発明の属する技術分野】本願の発明は、絶縁膜による
素子分離領域を有する半導体装置の製造方法に関するも
のである。
素子分離領域を有する半導体装置の製造方法に関するも
のである。
【０００２】
【従来の技術】半導体装置の製造に際しては、ＬＯＣＯ
Ｓ法による酸化膜で素子分離領域を形成する方法が現在
のところ最も一般的である。このＬＯＣＯＳ法では、図
１３に示す様に、Ｓｉ基板１１の表面に膜厚が５〜７０
ｎｍ程度のパッド用のＳｉＯ2膜１２を熱酸化で形成
し、膜厚が５０〜３００ｎｍ程度のＳｉＮ膜１３をＣＶ
Ｄ法でＳｉＯ2 膜１２上に堆積させる。
Ｓ法による酸化膜で素子分離領域を形成する方法が現在
のところ最も一般的である。このＬＯＣＯＳ法では、図
１３に示す様に、Ｓｉ基板１１の表面に膜厚が５〜７０
ｎｍ程度のパッド用のＳｉＯ2膜１２を熱酸化で形成
し、膜厚が５０〜３００ｎｍ程度のＳｉＮ膜１３をＣＶ
Ｄ法でＳｉＯ2 膜１２上に堆積させる。
【０００３】その後、ＳｉＮ膜１３上でレジスト（図示
せず）を素子活性領域のパターンに加工し、このレジス
トをマスクにした反応性イオンエッチング等でＳｉＮ膜
１３をパターニングする。そして、レジストを剥離した
後、ＳｉＮ膜１３を酸化防止用のマスクにした酸化で、
膜厚が２００〜６００ｎｍ程度である素子分離用のＳｉ
Ｏ2 膜１４をＳｉ基板１１の表面に形成する。
せず）を素子活性領域のパターンに加工し、このレジス
トをマスクにした反応性イオンエッチング等でＳｉＮ膜
１３をパターニングする。そして、レジストを剥離した
後、ＳｉＮ膜１３を酸化防止用のマスクにした酸化で、
膜厚が２００〜６００ｎｍ程度である素子分離用のＳｉ
Ｏ2 膜１４をＳｉ基板１１の表面に形成する。
【０００４】この状態から例えばＤＲＡＭのメモリセル
を形成する場合は、図１４に示す様に、ＳｉＮ膜１３と
ＳｉＯ2 膜１２とを除去し、ゲート酸化膜としてのＳｉ
Ｏ2膜１５を素子活性領域の表面に形成した後、多結晶
Ｓｉ膜１６やポリサイド層でゲート電極を形成する。
を形成する場合は、図１４に示す様に、ＳｉＮ膜１３と
ＳｉＯ2 膜１２とを除去し、ゲート酸化膜としてのＳｉ
Ｏ2膜１５を素子活性領域の表面に形成した後、多結晶
Ｓｉ膜１６やポリサイド層でゲート電極を形成する。
【０００５】そして、低濃度の拡散層及び高濃度の拡散
層の両方を含むＬＤＤ構造のＮ型の拡散層１７ａ、１７
ｂをＰ型のＳｉ基板１１またはＰウェルに形成すると共
に、ＳｉＯ2 膜１８またはＳｉＮ膜から成る側壁絶縁膜
を多結晶Ｓｉ膜１６の側面に形成して、トランジスタ２
１を完成させる。
層の両方を含むＬＤＤ構造のＮ型の拡散層１７ａ、１７
ｂをＰ型のＳｉ基板１１またはＰウェルに形成すると共
に、ＳｉＯ2 膜１８またはＳｉＮ膜から成る側壁絶縁膜
を多結晶Ｓｉ膜１６の側面に形成して、トランジスタ２
１を完成させる。
【０００６】その後、層間絶縁膜２２を全面に形成し、
一方の拡散層１７ａに達するビット線用のコンタクト孔
２３を層間絶縁膜２２に開孔した後、ポリサイド層２４
等でビット線を形成する。そして、層間絶縁膜２５を形
成し、他方の拡散層１７ｂに達する蓄積電極用のコンタ
クト孔２６を層間絶縁膜２５、２２に開孔した後、多結
晶Ｓｉ膜２７で蓄積電極を形成する。
一方の拡散層１７ａに達するビット線用のコンタクト孔
２３を層間絶縁膜２２に開孔した後、ポリサイド層２４
等でビット線を形成する。そして、層間絶縁膜２５を形
成し、他方の拡散層１７ｂに達する蓄積電極用のコンタ
クト孔２６を層間絶縁膜２５、２２に開孔した後、多結
晶Ｓｉ膜２７で蓄積電極を形成する。
【０００７】その後、ＯＮＯ膜２８等でキャパシタ絶縁
膜を形成し、多結晶Ｓｉ膜３１でプレート電極を形成し
て、キャパシタ３２を完成させる。そして、多結晶Ｓｉ
膜３１上に層間絶縁膜３３を形成し、更に、図示しては
いないが、金属配線や表面保護膜等を形成して、このＤ
ＲＡＭを完成させる。
膜を形成し、多結晶Ｓｉ膜３１でプレート電極を形成し
て、キャパシタ３２を完成させる。そして、多結晶Ｓｉ
膜３１上に層間絶縁膜３３を形成し、更に、図示しては
いないが、金属配線や表面保護膜等を形成して、このＤ
ＲＡＭを完成させる。
【０００８】
【発明が解決しようとする課題】ところが、上述の従来
例では、図１３（ａ）に示す様に、ＳｉＯ2 膜１４にバ
ーズビーク１４ａが発生するので、このバーズビーク１
４ａの長さｌだけ、設計したパターンよりも素子分離領
域が拡大して素子活性領域が縮小する。このため、設計
したパターン通りに素子活性領域及び素子分離領域を形
成することができなくて、微細な半導体装置を製造する
ことが困難であった。
例では、図１３（ａ）に示す様に、ＳｉＯ2 膜１４にバ
ーズビーク１４ａが発生するので、このバーズビーク１
４ａの長さｌだけ、設計したパターンよりも素子分離領
域が拡大して素子活性領域が縮小する。このため、設計
したパターン通りに素子活性領域及び素子分離領域を形
成することができなくて、微細な半導体装置を製造する
ことが困難であった。
【０００９】また、図１３（ｂ）に示す様に、半導体装
置を微細化するために素子分離領域の幅ｗを狭くする
と、狭い幅ｗのＳｉＮ膜１３間からはＳｉ基板１１中に
酸素が十分には拡散しない。このため、幅が広い素子分
離領域に比べて、幅ｗが狭い素子分離領域ではＳｉＯ2
膜１４の膜厚ｔが薄くなって、素子分離特性が悪化す
る。従って、このことによっても、上述の従来例では、
微細な半導体装置を製造することが困難であった。
置を微細化するために素子分離領域の幅ｗを狭くする
と、狭い幅ｗのＳｉＮ膜１３間からはＳｉ基板１１中に
酸素が十分には拡散しない。このため、幅が広い素子分
離領域に比べて、幅ｗが狭い素子分離領域ではＳｉＯ2
膜１４の膜厚ｔが薄くなって、素子分離特性が悪化す
る。従って、このことによっても、上述の従来例では、
微細な半導体装置を製造することが困難であった。
【００１０】また、ＬＯＣＯＳ法でＳｉＯ2 膜１４を形
成すると、ＳｉＯ2 膜１４の端部近傍に応力が生じて、
図１３（ｃ）に示す様に、ＳｉＯ2 膜１４の端部近傍に
接する部分のＳｉ基板１１に結晶欠陥３４が生じるおそ
れがある。このため、ＳｉＯ2 膜１４の端部に接触する
拡散層を形成すると、この拡散層とＳｉ基板１１との間
で、ＳｉＯ2 膜１４の方向へリーク電流が流れて、上述
の従来例では、特性の優れた半導体装置を製造すること
が困難であった。
成すると、ＳｉＯ2 膜１４の端部近傍に応力が生じて、
図１３（ｃ）に示す様に、ＳｉＯ2 膜１４の端部近傍に
接する部分のＳｉ基板１１に結晶欠陥３４が生じるおそ
れがある。このため、ＳｉＯ2 膜１４の端部に接触する
拡散層を形成すると、この拡散層とＳｉ基板１１との間
で、ＳｉＯ2 膜１４の方向へリーク電流が流れて、上述
の従来例では、特性の優れた半導体装置を製造すること
が困難であった。
【００１１】一方、図１４に示したＤＲＡＭでは、キャ
パシタ３２が接続されている拡散層１７ｂがＳｉＯ2 膜
１４の端部に接触しているので、拡散層１７ｂからＳｉ
基板１１へ流れるリーク電流としては、トランジスタ２
１のサブスレッショルド電流を含んでいてゲート電極の
方向へ流れるリーク電流Ｉa と、拡散層１７ｂの底部か
ら流れるリーク電流Ｉb との他に、上述の結晶欠陥３４
に起因してＳｉＯ2 膜１４の方向へ流れるリーク電流Ｉ
c が存在している。
パシタ３２が接続されている拡散層１７ｂがＳｉＯ2 膜
１４の端部に接触しているので、拡散層１７ｂからＳｉ
基板１１へ流れるリーク電流としては、トランジスタ２
１のサブスレッショルド電流を含んでいてゲート電極の
方向へ流れるリーク電流Ｉa と、拡散層１７ｂの底部か
ら流れるリーク電流Ｉb との他に、上述の結晶欠陥３４
に起因してＳｉＯ2 膜１４の方向へ流れるリーク電流Ｉ
c が存在している。
【００１２】このため、結晶欠陥３４によってリーク電
流Ｉc が増加すると、拡散層１７ｂからＳｉ基板１１へ
流れるリーク電流の全体も増加して、メモリセルのデー
タ保持特性が劣化する。従って、上述の従来例では、低
電圧での動作が可能であり、リフレッシュサイクルが長
くて消費電力も少ないＤＲＡＭを製造することが困難で
あった。
流Ｉc が増加すると、拡散層１７ｂからＳｉ基板１１へ
流れるリーク電流の全体も増加して、メモリセルのデー
タ保持特性が劣化する。従って、上述の従来例では、低
電圧での動作が可能であり、リフレッシュサイクルが長
くて消費電力も少ないＤＲＡＭを製造することが困難で
あった。
【００１３】また、図１３、１４からも明らかな様に、
ＳｉＯ2 膜１４の表面はＳｉ基板１１の表面よりも盛り
上がるので、これらの間に段差が生じてＳｉ基板１１上
の平坦性が低かった。このため、上述の従来例では、そ
の後のリソグラフィやエッチング等における工程上の余
裕が少なくて、半導体装置を高い歩留りで製造すること
が困難であった。
ＳｉＯ2 膜１４の表面はＳｉ基板１１の表面よりも盛り
上がるので、これらの間に段差が生じてＳｉ基板１１上
の平坦性が低かった。このため、上述の従来例では、そ
の後のリソグラフィやエッチング等における工程上の余
裕が少なくて、半導体装置を高い歩留りで製造すること
が困難であった。
【００１４】更に、図１４に示したＤＲＡＭでは、Ｓｉ
Ｏ2 膜１４のみならずポリサイド層２４によってもキャ
パシタ３２よりも下層に大きな段差が生じているので、
層間絶縁膜２５に対して化学的機械的研磨やエッチバッ
ク等の複雑な平坦化処理を施さなければ、層間絶縁膜２
５よりも上層のキャパシタ３２や金属配線等の加工が困
難になる。従って、上述の従来例では、ＤＲＡＭを低コ
ストで製造することが困難であった。
Ｏ2 膜１４のみならずポリサイド層２４によってもキャ
パシタ３２よりも下層に大きな段差が生じているので、
層間絶縁膜２５に対して化学的機械的研磨やエッチバッ
ク等の複雑な平坦化処理を施さなければ、層間絶縁膜２
５よりも上層のキャパシタ３２や金属配線等の加工が困
難になる。従って、上述の従来例では、ＤＲＡＭを低コ
ストで製造することが困難であった。
【００１５】しかも、層間絶縁膜２２のみならず層間絶
縁膜２５も必要であるので、層間絶縁膜２２、２５全体
の膜厚が厚くて、蓄積電極用のコンタクト孔２６や金属
配線用のコンタクト孔（図示せず）が深い。このため、
これらのコンタクト孔２６等の開孔が困難であり、これ
らのコンタクト孔２６等におけるコンタクト抵抗も高
い。従って、上述の従来例では、低電圧での動作が可能
で消費電力も少ないＤＲＡＭを高い歩留りで製造するこ
とが困難であった。
縁膜２５も必要であるので、層間絶縁膜２２、２５全体
の膜厚が厚くて、蓄積電極用のコンタクト孔２６や金属
配線用のコンタクト孔（図示せず）が深い。このため、
これらのコンタクト孔２６等の開孔が困難であり、これ
らのコンタクト孔２６等におけるコンタクト抵抗も高
い。従って、上述の従来例では、低電圧での動作が可能
で消費電力も少ないＤＲＡＭを高い歩留りで製造するこ
とが困難であった。
【００１６】また、多結晶Ｓｉ膜１６とポリサイド層２
４との間や、ポリサイド層２４とキャパシタ３２との間
の距離が短く、これらの間の寄生容量が大きい。このた
め、上述の従来例では、ビット線に雑音が生じにくくて
信頼性が高く動作も高速なＤＲＡＭを製造することが困
難であった。
４との間や、ポリサイド層２４とキャパシタ３２との間
の距離が短く、これらの間の寄生容量が大きい。このた
め、上述の従来例では、ビット線に雑音が生じにくくて
信頼性が高く動作も高速なＤＲＡＭを製造することが困
難であった。
【００１７】更に、メモリセル面積が縮小されると、コ
ンタクト孔２６とポリサイド層２４との間の平面的な距
離が短くなって、これらの間の層間絶縁を確保すること
が困難になる。従って、上述の従来例では、微細化なＤ
ＲＡＭを製造することが困難であった。
ンタクト孔２６とポリサイド層２４との間の平面的な距
離が短くなって、これらの間の層間絶縁を確保すること
が困難になる。従って、上述の従来例では、微細化なＤ
ＲＡＭを製造することが困難であった。
【００１８】
【課題を解決するための手段】本願の発明による半導体
装置の製造方法は、半導体基板上に絶縁膜を形成する工
程と、前記絶縁膜のうちで素子分離領域にすべき部分以
外の部分を除去する工程と、前記除去によって露出した
前記半導体基板上に選択的に半導体層をエピタキシャル
成長させる工程とを具備することを特徴としている。
装置の製造方法は、半導体基板上に絶縁膜を形成する工
程と、前記絶縁膜のうちで素子分離領域にすべき部分以
外の部分を除去する工程と、前記除去によって露出した
前記半導体基板上に選択的に半導体層をエピタキシャル
成長させる工程とを具備することを特徴としている。
【００１９】本願の発明による半導体装置の製造方法
は、前記半導体層を前記絶縁膜と同じ高さまでエピタキ
シャル成長させることが好ましい。
は、前記半導体層を前記絶縁膜と同じ高さまでエピタキ
シャル成長させることが好ましい。
【００２０】本願の発明による半導体装置の製造方法
は、前記半導体基板の表面を酸化することによって前記
絶縁膜を形成することができる。
は、前記半導体基板の表面を酸化することによって前記
絶縁膜を形成することができる。
【００２１】本願の発明による半導体装置の製造方法
は、前記半導体基板上に前記絶縁膜を堆積させることが
できる。
は、前記半導体基板上に前記絶縁膜を堆積させることが
できる。
【００２２】本願の発明による半導体装置の製造方法
は、メモリセルを構成するキャパシタの蓄積電極が接続
される拡散層を前記絶縁膜に接触させて前記半導体層中
に形成することができる。
は、メモリセルを構成するキャパシタの蓄積電極が接続
される拡散層を前記絶縁膜に接触させて前記半導体層中
に形成することができる。
【００２３】本願の発明による半導体装置の製造方法
は、前記半導体基板に溝を形成する工程と、前記溝内に
配線を形成する工程と、前記配線を形成した後に前記絶
縁膜を形成する工程と、前記配線同士の間で且つ素子活
性領域にすべき部分の前記絶縁膜を除去する工程とを具
備することができる。
は、前記半導体基板に溝を形成する工程と、前記溝内に
配線を形成する工程と、前記配線を形成した後に前記絶
縁膜を形成する工程と、前記配線同士の間で且つ素子活
性領域にすべき部分の前記絶縁膜を除去する工程とを具
備することができる。
【００２４】本願の発明による半導体装置の製造方法
は、前記素子活性領域における前記半導体層と前記配線
とに跨がるコンタクト孔を形成する工程と、前記コンタ
クト孔を介して前記素子活性領域における前記半導体層
と前記配線とを電気的に接続する工程とを具備すること
ができる。
は、前記素子活性領域における前記半導体層と前記配線
とに跨がるコンタクト孔を形成する工程と、前記コンタ
クト孔を介して前記素子活性領域における前記半導体層
と前記配線とを電気的に接続する工程とを具備すること
ができる。
【００２５】本願の発明による半導体装置の製造方法で
は、半導体基板上に形成した絶縁膜を部分的に除去する
ことによって素子分離領域を形成し、絶縁膜の除去で露
出した半導体基板上に選択的に半導体層をエピタキシャ
ル成長させることによって素子活性領域を形成する。
は、半導体基板上に形成した絶縁膜を部分的に除去する
ことによって素子分離領域を形成し、絶縁膜の除去で露
出した半導体基板上に選択的に半導体層をエピタキシャ
ル成長させることによって素子活性領域を形成する。
【００２６】このため、設計したパターンよりも素子分
離領域が拡大して素子活性領域が縮小することがなく
て、設計したパターン通りに素子活性領域及び素子分離
領域を形成することができる。しかも、素子分離領域の
幅を狭くしても、この素子分離領域における絶縁膜の膜
厚が薄くならなくて、素子分離特性の悪化を防止するこ
とができる。
離領域が拡大して素子活性領域が縮小することがなく
て、設計したパターン通りに素子活性領域及び素子分離
領域を形成することができる。しかも、素子分離領域の
幅を狭くしても、この素子分離領域における絶縁膜の膜
厚が薄くならなくて、素子分離特性の悪化を防止するこ
とができる。
【００２７】また、素子分離領域を形成しても応力が生
じなくて、素子分離領域に接する部分の素子活性領域に
結晶欠陥が生じない。また、素子活性領域の半導体層を
素子分離領域の絶縁膜と同じ高さまでエピタキシャル成
長させれば、素子活性領域と素子分離領域との間に段差
を生じない様にして半導体基板上を平坦にすることがで
きる。
じなくて、素子分離領域に接する部分の素子活性領域に
結晶欠陥が生じない。また、素子活性領域の半導体層を
素子分離領域の絶縁膜と同じ高さまでエピタキシャル成
長させれば、素子活性領域と素子分離領域との間に段差
を生じない様にして半導体基板上を平坦にすることがで
きる。
【００２８】一方、半導体基板に形成した溝内に配線を
形成してから絶縁膜を形成すれば、少なくともこの配線
の分だけ半導体基板上の段差を軽減することができるの
で、層間絶縁膜に対する平坦化処理を簡略化することが
できる。しかも、この配線を絶縁するための層間絶縁膜
を半導体基板上に形成する必要がないので、層間絶縁膜
全体の膜厚が薄くてコンタクト孔が浅く、コンタクト孔
の開孔が容易で、コンタクト抵抗も低い。
形成してから絶縁膜を形成すれば、少なくともこの配線
の分だけ半導体基板上の段差を軽減することができるの
で、層間絶縁膜に対する平坦化処理を簡略化することが
できる。しかも、この配線を絶縁するための層間絶縁膜
を半導体基板上に形成する必要がないので、層間絶縁膜
全体の膜厚が薄くてコンタクト孔が浅く、コンタクト孔
の開孔が容易で、コンタクト抵抗も低い。
【００２９】また、半導体基板の溝内の配線と半導体基
板上の他の配線等との間に素子活性領域の半導体層及び
素子分離領域の絶縁膜が介在している分だけこれらの間
の距離が長いので、これらの間の寄生容量が小さく、し
かも、半導体基板の溝内の配線は半導体基板によって半
導体基板上の他の配線等から遮蔽されている。更に、半
導体基板の溝内の配線と半導体基板上のコンタクト孔と
の間には絶縁のための平面的な距離を確保する必要がな
い。
板上の他の配線等との間に素子活性領域の半導体層及び
素子分離領域の絶縁膜が介在している分だけこれらの間
の距離が長いので、これらの間の寄生容量が小さく、し
かも、半導体基板の溝内の配線は半導体基板によって半
導体基板上の他の配線等から遮蔽されている。更に、半
導体基板の溝内の配線と半導体基板上のコンタクト孔と
の間には絶縁のための平面的な距離を確保する必要がな
い。
【００３０】また、素子活性領域における半導体層と半
導体基板の溝内の配線とに跨がるコンタクト孔を介して
これらの半導体層と配線とを電気的に接続すれば、単一
のコンタクト孔のみでこれらの半導体層と配線とを電気
的に容易に接続することができる。
導体基板の溝内の配線とに跨がるコンタクト孔を介して
これらの半導体層と配線とを電気的に接続すれば、単一
のコンタクト孔のみでこれらの半導体層と配線とを電気
的に容易に接続することができる。
【００３１】
【発明の実施の形態】以下、ＤＲＡＭの製造に適用した
本願の発明の第１及び第２実施形態を、図１〜１２を参
照しながら説明する。図１、２が、第１実施形態を示し
ている。この第１実施形態では、図１（ａ）に示す様
に、Ｓｉ基板４１の表面に膜厚が１００〜７００ｎｍ程
度のＳｉＯ2 膜４２を熱酸化法で形成する。
本願の発明の第１及び第２実施形態を、図１〜１２を参
照しながら説明する。図１、２が、第１実施形態を示し
ている。この第１実施形態では、図１（ａ）に示す様
に、Ｓｉ基板４１の表面に膜厚が１００〜７００ｎｍ程
度のＳｉＯ2 膜４２を熱酸化法で形成する。
【００３２】但し、ＳｉＯ2 膜４２の代わりに、このＳ
ｉＯ2 膜４２と同じ膜厚のＳｉＯ2膜やＳｉＮ膜等の絶
縁膜をＣＶＤ法で堆積させてもよい。その後、ＳｉＯ2
膜４２上にレジスト４３を塗布し、このレジスト４３を
素子分離領域のパターンに加工する。
ｉＯ2 膜４２と同じ膜厚のＳｉＯ2膜やＳｉＮ膜等の絶
縁膜をＣＶＤ法で堆積させてもよい。その後、ＳｉＯ2
膜４２上にレジスト４３を塗布し、このレジスト４３を
素子分離領域のパターンに加工する。
【００３３】次に、図１（ｂ）に示す様に、レジスト４
３をマスクにしてＳｉＯ2 膜４２にＲＩＥを施した後、
レジスト４３を剥離する。そして、図１（ｃ）に示す様
に、ＳｉＯ2 膜４２が除去されて露出しているＳｉ基板
４１上にのみ選択的に、ＳｉＯ2 膜４２と同程度の高さ
まで単結晶のＳｉ層４４をエピタキシャル成長させて、
素子活性領域を形成する。
３をマスクにしてＳｉＯ2 膜４２にＲＩＥを施した後、
レジスト４３を剥離する。そして、図１（ｃ）に示す様
に、ＳｉＯ2 膜４２が除去されて露出しているＳｉ基板
４１上にのみ選択的に、ＳｉＯ2 膜４２と同程度の高さ
まで単結晶のＳｉ層４４をエピタキシャル成長させて、
素子活性領域を形成する。
【００３４】次に、ＮＭＯＳトランジスタを形成すべき
領域にはＰ型の不純物をイオン注入し、ＰＭＯＳトラン
ジスタを形成すべき領域にはＮ型の不純物をイオン注入
して、図１（ｄ）に示す様に、Ｓｉ基板４１の表面近傍
にチャネルストップ層４５を形成する。但し、高電界が
印加されない領域には、チャネルストップ層４５を必ず
しも形成する必要がない。
領域にはＰ型の不純物をイオン注入し、ＰＭＯＳトラン
ジスタを形成すべき領域にはＮ型の不純物をイオン注入
して、図１（ｄ）に示す様に、Ｓｉ基板４１の表面近傍
にチャネルストップ層４５を形成する。但し、高電界が
印加されない領域には、チャネルストップ層４５を必ず
しも形成する必要がない。
【００３５】また、図示してはいないが、Ｓｉ層４４の
表面近傍の不純物濃度を調整するためのイオン注入や、
ＮＭＯＳトランジスタを形成すべき領域及びＰＭＯＳト
ランジスタを形成すべき領域に夫々Ｐウェル及びＮウェ
ルを形成するためのイオン注入を行う。
表面近傍の不純物濃度を調整するためのイオン注入や、
ＮＭＯＳトランジスタを形成すべき領域及びＰＭＯＳト
ランジスタを形成すべき領域に夫々Ｐウェル及びＮウェ
ルを形成するためのイオン注入を行う。
【００３６】次に、図１（ｅ）に示す様に、ゲート酸化
膜として、Ｓｉ層４４の表面に膜厚が５〜３０ｎｍ程度
のＳｉＯ2 膜４６を熱酸化法で形成する。そして、膜厚
が５０〜４００ｎｍ程度の多結晶Ｓｉ膜４７またはポリ
サイド層でゲート電極を形成する。
膜として、Ｓｉ層４４の表面に膜厚が５〜３０ｎｍ程度
のＳｉＯ2 膜４６を熱酸化法で形成する。そして、膜厚
が５０〜４００ｎｍ程度の多結晶Ｓｉ膜４７またはポリ
サイド層でゲート電極を形成する。
【００３７】次に、図２（ａ）に示す様に、低濃度の拡
散層及び高濃度の拡散層の両方を含むＬＤＤ構造の拡散
層４８ａ、４８ｂをＳｉ層４４に形成すると共に、Ｓｉ
Ｏ2膜５１またはＳｉＮ膜から成る側壁絶縁膜を多結晶
Ｓｉ膜４７の側面に形成して、トランジスタ５２を完成
させる。
散層及び高濃度の拡散層の両方を含むＬＤＤ構造の拡散
層４８ａ、４８ｂをＳｉ層４４に形成すると共に、Ｓｉ
Ｏ2膜５１またはＳｉＮ膜から成る側壁絶縁膜を多結晶
Ｓｉ膜４７の側面に形成して、トランジスタ５２を完成
させる。
【００３８】次に、図２（ｂ）に示す様に、層間絶縁膜
５３を全面に形成し、一方の拡散層４８ａに達するビッ
ト線用のコンタクト孔５４を層間絶縁膜５３に開孔した
後、ポリサイド層５５や多結晶Ｓｉ膜等でビット線を形
成する。そして、層間絶縁膜５６を形成し、他方の拡散
層４８ｂに達する蓄積電極用のコンタクト孔５７を層間
絶縁膜５６、５３に開孔した後、多結晶Ｓｉ膜５８で蓄
積電極を形成する。
５３を全面に形成し、一方の拡散層４８ａに達するビッ
ト線用のコンタクト孔５４を層間絶縁膜５３に開孔した
後、ポリサイド層５５や多結晶Ｓｉ膜等でビット線を形
成する。そして、層間絶縁膜５６を形成し、他方の拡散
層４８ｂに達する蓄積電極用のコンタクト孔５７を層間
絶縁膜５６、５３に開孔した後、多結晶Ｓｉ膜５８で蓄
積電極を形成する。
【００３９】その後、ＯＮＯ膜６１等でキャパシタ絶縁
膜を形成し、多結晶Ｓｉ膜６２でプレート電極を形成し
て、キャパシタ６３を完成させる。そして、図示しては
いないが、多結晶Ｓｉ膜６２上に層間絶縁膜や金属配線
や表面保護膜等を形成して、このＤＲＡＭを完成させ
る。
膜を形成し、多結晶Ｓｉ膜６２でプレート電極を形成し
て、キャパシタ６３を完成させる。そして、図示しては
いないが、多結晶Ｓｉ膜６２上に層間絶縁膜や金属配線
や表面保護膜等を形成して、このＤＲＡＭを完成させ
る。
【００４０】以上の様な第１実施形態では、ＳｉＯ2 膜
４２をエッチングして素子分離領域を形成し、その後に
エピタキシャル成長させたＳｉ層４４で素子活性領域を
形成しているので、ＳｉＯ2 膜４２に接する部分のＳｉ
層４４に結晶欠陥が生じない。このため、図２（ｃ）に
示す様に、キャパシタ６３が接続されている拡散層４８
ｂからＳｉ層４４へ流れるリーク電流として、ＳｉＯ2
膜４２の方向へ流れるリーク電流Ｉc が存在しない。
４２をエッチングして素子分離領域を形成し、その後に
エピタキシャル成長させたＳｉ層４４で素子活性領域を
形成しているので、ＳｉＯ2 膜４２に接する部分のＳｉ
層４４に結晶欠陥が生じない。このため、図２（ｃ）に
示す様に、キャパシタ６３が接続されている拡散層４８
ｂからＳｉ層４４へ流れるリーク電流として、ＳｉＯ2
膜４２の方向へ流れるリーク電流Ｉc が存在しない。
【００４１】従って、メモリセルのデータ保持特性が高
く、低電圧での動作が可能であり、リフレッシュサイク
ルが長くて消費電力も少ない。更に、拡散層４８ｂから
Ｓｉ層４４へ流れるリーク電流を低減させる効果が大き
ければ、電源をオフにしてもデータを保持することがで
きる不揮発性半導体記憶装置が製造されて、データ保持
用の電源を不要にすることができる。
く、低電圧での動作が可能であり、リフレッシュサイク
ルが長くて消費電力も少ない。更に、拡散層４８ｂから
Ｓｉ層４４へ流れるリーク電流を低減させる効果が大き
ければ、電源をオフにしてもデータを保持することがで
きる不揮発性半導体記憶装置が製造されて、データ保持
用の電源を不要にすることができる。
【００４２】図３〜１２が、第２実施形態を示してい
る。この第２実施形態では、図３（ａ）に示す様に、Ｐ
型かまたはＰウェルを形成したＳｉ基板７１上にレジス
ト（図示せず）を塗布し、列方向に延びる縞状のパター
ンにレジストを加工し、このレジストをマスクにしてＲ
ＩＥ等の異方性エッチングをＳｉ基板７１に施して、幅
が０．１〜１．０μｍ程度の溝７２をＳｉ基板７１に形
成する。
る。この第２実施形態では、図３（ａ）に示す様に、Ｐ
型かまたはＰウェルを形成したＳｉ基板７１上にレジス
ト（図示せず）を塗布し、列方向に延びる縞状のパター
ンにレジストを加工し、このレジストをマスクにしてＲ
ＩＥ等の異方性エッチングをＳｉ基板７１に施して、幅
が０．１〜１．０μｍ程度の溝７２をＳｉ基板７１に形
成する。
【００４３】次に、図３（ｂ）に示す様に、溝７２の内
面を含むＳｉ基板７１の表面に、膜厚が１０〜１００ｎ
ｍ程度のＳｉＯ2 膜７３を熱酸化法またはＣＶＤ法で形
成する。但し、ＳｉＯ2 膜７３の代わりにＳｉＮ膜を形
成してもよい。
面を含むＳｉ基板７１の表面に、膜厚が１０〜１００ｎ
ｍ程度のＳｉＯ2 膜７３を熱酸化法またはＣＶＤ法で形
成する。但し、ＳｉＯ2 膜７３の代わりにＳｉＮ膜を形
成してもよい。
【００４４】次に、図３（ｃ）に示す様に、Ｗ膜７４を
ＣＶＤ法で堆積させ、ＲＩＥ等の異方性エッチングをＷ
膜７４の全面に施して溝７２内にのみＷ膜７４を残し
て、このＷ膜７４でビット線を形成する。但し、不純物
を添加した多結晶Ｓｉ膜やポリサイド層等の導電膜をＷ
膜７４の代わりに形成してもよい。
ＣＶＤ法で堆積させ、ＲＩＥ等の異方性エッチングをＷ
膜７４の全面に施して溝７２内にのみＷ膜７４を残し
て、このＷ膜７４でビット線を形成する。但し、不純物
を添加した多結晶Ｓｉ膜やポリサイド層等の導電膜をＷ
膜７４の代わりに形成してもよい。
【００４５】次に、図４（ａ）に示す様に、膜厚が５０
〜５００ｎｍ程度のＳｉＯ2 膜７５をＣＶＤ法で堆積さ
せる。そして、図４（ｂ）に示す様に、ＳｉＯ2 膜７５
上にレジスト（図示せず）を塗布し、Ｗ膜７４同士の間
で且つ素子活性領域にすべき部分に開口を有するパター
ンにレジストを加工し、このレジストをマスクにしたＲ
ＩＥ等の異方性エッチングでＳｉＯ2 膜７５、７３を除
去する。
〜５００ｎｍ程度のＳｉＯ2 膜７５をＣＶＤ法で堆積さ
せる。そして、図４（ｂ）に示す様に、ＳｉＯ2 膜７５
上にレジスト（図示せず）を塗布し、Ｗ膜７４同士の間
で且つ素子活性領域にすべき部分に開口を有するパター
ンにレジストを加工し、このレジストをマスクにしたＲ
ＩＥ等の異方性エッチングでＳｉＯ2 膜７５、７３を除
去する。
【００４６】次に、図５（ａ）に示す様に、ＳｉＯ2 膜
７５、７３が除去されて露出しているＳｉ基板７１上に
のみ選択的に、ＳｉＯ2 膜７５と同じ高さかまたはそれ
よりも低い高さまで単結晶のＳｉ層７６をエピタキシャ
ル成長させて、素子活性領域を形成する。
７５、７３が除去されて露出しているＳｉ基板７１上に
のみ選択的に、ＳｉＯ2 膜７５と同じ高さかまたはそれ
よりも低い高さまで単結晶のＳｉ層７６をエピタキシャ
ル成長させて、素子活性領域を形成する。
【００４７】次に、図５（ｂ）に示す様に、ゲート酸化
膜としてのＳｉＯ2 膜７７をＳｉ層７６の表面に形成
し、膜厚が５０〜４００ｎｍ程度のポリサイド層７８等
でゲート電極を形成する。そして、低濃度の拡散層及び
高濃度の拡散層の両方を含むＬＤＤ構造のＮ型の拡散層
８１ａ、８１ｂをＳｉ層７６に形成すると共に、ＳｉＯ
2 膜８２またはＳｉＮ膜から成る側壁絶縁膜をポリサイ
ド層７８の側面に形成して、トランジスタ８３を完成さ
せる。
膜としてのＳｉＯ2 膜７７をＳｉ層７６の表面に形成
し、膜厚が５０〜４００ｎｍ程度のポリサイド層７８等
でゲート電極を形成する。そして、低濃度の拡散層及び
高濃度の拡散層の両方を含むＬＤＤ構造のＮ型の拡散層
８１ａ、８１ｂをＳｉ層７６に形成すると共に、ＳｉＯ
2 膜８２またはＳｉＮ膜から成る側壁絶縁膜をポリサイ
ド層７８の側面に形成して、トランジスタ８３を完成さ
せる。
【００４８】次に、図６に示す様に、膜厚が１００〜９
００ｎｍ程度のＳｉＯ2 膜等である層間絶縁膜８４をＣ
ＶＤ法で堆積させ、化学的機械的研磨やエッチバック等
で層間絶縁膜８４の表面を平坦化する。そして、層間絶
縁膜８４上にレジスト８５を塗布し、Ｓｉ層７６に形成
した一方の拡散層８１ａとＷ膜７４とに跨がる開口８５
ａを有するパターンにレジスト８５を加工する。
００ｎｍ程度のＳｉＯ2 膜等である層間絶縁膜８４をＣ
ＶＤ法で堆積させ、化学的機械的研磨やエッチバック等
で層間絶縁膜８４の表面を平坦化する。そして、層間絶
縁膜８４上にレジスト８５を塗布し、Ｓｉ層７６に形成
した一方の拡散層８１ａとＷ膜７４とに跨がる開口８５
ａを有するパターンにレジスト８５を加工する。
【００４９】次に、図７に示す様に、レジスト８５をマ
スクにしてＲＩＥ等の異方性エッチングを層間絶縁膜８
４及びＳｉＯ2 膜７５、７３に施して、拡散層８１ａと
Ｗ膜７４との両方に達するビット線用のコンタクト孔８
６を開孔する。そして、図８に示す様に、膜厚が１０〜
３００ｎｍ程度のＳｉＯ2 膜８７またはＳｉＮ膜を堆積
させ、ＲＩＥ等の異方性エッチングをＳｉＯ2 膜８７の
全面に施して、このＳｉＯ2 膜８７から成る側壁絶縁膜
をコンタクト孔８６の内側面に形成する。
スクにしてＲＩＥ等の異方性エッチングを層間絶縁膜８
４及びＳｉＯ2 膜７５、７３に施して、拡散層８１ａと
Ｗ膜７４との両方に達するビット線用のコンタクト孔８
６を開孔する。そして、図８に示す様に、膜厚が１０〜
３００ｎｍ程度のＳｉＯ2 膜８７またはＳｉＮ膜を堆積
させ、ＲＩＥ等の異方性エッチングをＳｉＯ2 膜８７の
全面に施して、このＳｉＯ2 膜８７から成る側壁絶縁膜
をコンタクト孔８６の内側面に形成する。
【００５０】次に、図９に示す様に、Ｗ膜８８等の導電
膜をＣＶＤ法で堆積させ、ＲＩＥ等の異方性エッチング
をＷ膜８８の全面に施してコンタクト孔８６内にのみＷ
膜８８を残す。この結果、Ｗ膜８８でプラグが形成され
て、拡散層８１ａとＷ膜７４とがＷ膜８８で電気的に接
続される。
膜をＣＶＤ法で堆積させ、ＲＩＥ等の異方性エッチング
をＷ膜８８の全面に施してコンタクト孔８６内にのみＷ
膜８８を残す。この結果、Ｗ膜８８でプラグが形成され
て、拡散層８１ａとＷ膜７４とがＷ膜８８で電気的に接
続される。
【００５１】次に、図１０に示す様に、膜厚が１０〜５
００ｎｍ程度のＳｉＯ2 膜等である層間絶縁膜９１をＣ
ＶＤ法で堆積させる。そして、図１１に示す様に、他方
の拡散層８１ｂに達する蓄積電極用のコンタクト孔９２
を層間絶縁膜９１、８４に開孔した後、多結晶Ｓｉ膜９
３で蓄積電極を形成する。
００ｎｍ程度のＳｉＯ2 膜等である層間絶縁膜９１をＣ
ＶＤ法で堆積させる。そして、図１１に示す様に、他方
の拡散層８１ｂに達する蓄積電極用のコンタクト孔９２
を層間絶縁膜９１、８４に開孔した後、多結晶Ｓｉ膜９
３で蓄積電極を形成する。
【００５２】その後、ＯＮＯ膜９４等でキャパシタ絶縁
膜を形成し、多結晶Ｓｉ膜９５でプレート電極を形成し
て、キャパシタ９６を完成させする。そして、多結晶Ｓ
ｉ膜９５上に層間絶縁膜９７を形成し、更に、図示して
はいないが、金属配線や表面保護膜等を形成して、この
ＤＲＡＭを完成させる。なお、図１２では、キャパシタ
９６の図示が省略されている。
膜を形成し、多結晶Ｓｉ膜９５でプレート電極を形成し
て、キャパシタ９６を完成させする。そして、多結晶Ｓ
ｉ膜９５上に層間絶縁膜９７を形成し、更に、図示して
はいないが、金属配線や表面保護膜等を形成して、この
ＤＲＡＭを完成させる。なお、図１２では、キャパシタ
９６の図示が省略されている。
【００５３】以上の様な第２実施形態では、図１１から
明らかな様に、素子分離領域におけるＳｉＯ2 膜７５と
素子活性領域におけるＳｉ層７６との間に段差が存在し
ていないので、キャパシタ９６下の層間絶縁膜９１を平
坦化し易い。また、この層間絶縁膜９１を薄くすること
ができるので、層間絶縁膜９１を形成した後に開孔する
コンタクト孔９２が浅くて加工が容易である。
明らかな様に、素子分離領域におけるＳｉＯ2 膜７５と
素子活性領域におけるＳｉ層７６との間に段差が存在し
ていないので、キャパシタ９６下の層間絶縁膜９１を平
坦化し易い。また、この層間絶縁膜９１を薄くすること
ができるので、層間絶縁膜９１を形成した後に開孔する
コンタクト孔９２が浅くて加工が容易である。
【００５４】なお、以上の第１及び第２実施形態はＤＲ
ＡＭの製造に本願の発明を適用したものであるが、ＤＲ
ＡＭ以外の半導体装置の製造にも本願の発明を適用する
ことができる。例えば、図３〜１２に示した第２実施形
態では、Ｓｉ基板７１の溝７２内のＷ膜７４をＤＲＡＭ
のビット線にしているが、このＷ膜７４をビット線以外
の配線とする半導体装置の製造にも本願の発明を適用す
ることができる。
ＡＭの製造に本願の発明を適用したものであるが、ＤＲ
ＡＭ以外の半導体装置の製造にも本願の発明を適用する
ことができる。例えば、図３〜１２に示した第２実施形
態では、Ｓｉ基板７１の溝７２内のＷ膜７４をＤＲＡＭ
のビット線にしているが、このＷ膜７４をビット線以外
の配線とする半導体装置の製造にも本願の発明を適用す
ることができる。
【００５５】
【発明の効果】本願の発明による半導体装置の製造方法
では、設計したパターン通りに素子活性領域及び素子分
離領域を形成することができ、しかも、素子分離領域の
幅を狭くしても素子分離特性の悪化を防止することがで
きるので、微細な半導体装置を製造することができる。
では、設計したパターン通りに素子活性領域及び素子分
離領域を形成することができ、しかも、素子分離領域の
幅を狭くしても素子分離特性の悪化を防止することがで
きるので、微細な半導体装置を製造することができる。
【００５６】また、素子分離領域に接する部分の素子活
性領域に結晶欠陥が生じないので、素子分離領域に接触
する拡散層と半導体基板との間のリーク電流を抑制する
ことができて、特性の優れた半導体装置を製造すること
ができる。
性領域に結晶欠陥が生じないので、素子分離領域に接触
する拡散層と半導体基板との間のリーク電流を抑制する
ことができて、特性の優れた半導体装置を製造すること
ができる。
【００５７】特に、メモリセルを構成するキャパシタの
蓄積電極が接続される拡散層を素子分離領域に接触させ
て形成しても、この拡散層と半導体基板との間のリーク
電流を抑制することができて、メモリセルのデータ保持
特性を高めることができる。このため、低電圧での動作
が可能であり、リフレッシュサイクルが長くて消費電力
も少ない半導体装置を製造することができる。
蓄積電極が接続される拡散層を素子分離領域に接触させ
て形成しても、この拡散層と半導体基板との間のリーク
電流を抑制することができて、メモリセルのデータ保持
特性を高めることができる。このため、低電圧での動作
が可能であり、リフレッシュサイクルが長くて消費電力
も少ない半導体装置を製造することができる。
【００５８】また、素子活性領域と素子分離領域との間
に段差を生じない様にして半導体基板上を平坦にするこ
とができるので、その後のリソグラフィやエッチング等
における工程上の余裕が大きくて、半導体装置を高い歩
留りで製造することができる。
に段差を生じない様にして半導体基板上を平坦にするこ
とができるので、その後のリソグラフィやエッチング等
における工程上の余裕が大きくて、半導体装置を高い歩
留りで製造することができる。
【００５９】一方、半導体基板に形成した溝内に配線を
形成してから絶縁膜を形成すれば、層間絶縁膜に対する
平坦化処理を簡略化することができるので、半導体装置
を低コストで製造することができる。しかも、コンタク
ト孔の開孔が容易であり、コンタクト抵抗も低いので、
低電圧での動作が可能で消費電力も少ない半導体装置を
高い歩留りで製造することができる。
形成してから絶縁膜を形成すれば、層間絶縁膜に対する
平坦化処理を簡略化することができるので、半導体装置
を低コストで製造することができる。しかも、コンタク
ト孔の開孔が容易であり、コンタクト抵抗も低いので、
低電圧での動作が可能で消費電力も少ない半導体装置を
高い歩留りで製造することができる。
【００６０】また、半導体基板の溝内の配線と半導体基
板上の他の配線等との間の寄生容量が小さく、しかも、
半導体基板の溝内の配線は半導体基板によって半導体基
板上の他の配線等から遮蔽されているので、配線に雑音
が生じにくくて信頼性が高く動作も高速な半導体装置を
製造することができる。更に、半導体基板の溝内の配線
と半導体基板上のコンタクト孔との間には絶縁のための
平面的な距離を確保する必要がないので、微細な半導体
装置を製造することができる。
板上の他の配線等との間の寄生容量が小さく、しかも、
半導体基板の溝内の配線は半導体基板によって半導体基
板上の他の配線等から遮蔽されているので、配線に雑音
が生じにくくて信頼性が高く動作も高速な半導体装置を
製造することができる。更に、半導体基板の溝内の配線
と半導体基板上のコンタクト孔との間には絶縁のための
平面的な距離を確保する必要がないので、微細な半導体
装置を製造することができる。
【００６１】また、素子活性領域における半導体層と半
導体基板の溝内の配線とに跨がるコンタクト孔を介して
これらの半導体層と配線とを電気的に接続すれば、単一
のコンタクト孔のみでこれらの半導体層と配線とを電気
的に容易に接続することができるので、微細な半導体装
置を低コストで製造することができる。
導体基板の溝内の配線とに跨がるコンタクト孔を介して
これらの半導体層と配線とを電気的に接続すれば、単一
のコンタクト孔のみでこれらの半導体層と配線とを電気
的に容易に接続することができるので、微細な半導体装
置を低コストで製造することができる。
【図１】本願の発明の第１実施形態の前半の工程を順次
に示す側断面図である。
に示す側断面図である。
【図２】（ａ）（ｂ）は第１実施形態の後半の工程を順
次に示す側断面図であり、（ｃ）は（ｂ）中の要部の拡
大側断面図である。
次に示す側断面図であり、（ｃ）は（ｂ）中の要部の拡
大側断面図である。
【図３】本願の発明の第２実施形態の最初の工程を順次
に示しており、左側及び右側の図面は図１２の夫々Ｘ−
Ｘ線及びＹ−Ｙ線に沿う位置における側断面図である。
に示しており、左側及び右側の図面は図１２の夫々Ｘ−
Ｘ線及びＹ−Ｙ線に沿う位置における側断面図である。
【図４】図３に続く工程を順次に示しており、左側及び
右側の図面は図１２の夫々Ｘ−Ｘ線及びＹ−Ｙ線に沿う
位置における側断面図である。
右側の図面は図１２の夫々Ｘ−Ｘ線及びＹ−Ｙ線に沿う
位置における側断面図である。
【図５】図４に続く工程を順次に示しており、左側及び
右側の図面は図１２の夫々Ｘ−Ｘ線及びＹ−Ｙ線に沿う
位置における側断面図である。
右側の図面は図１２の夫々Ｘ−Ｘ線及びＹ−Ｙ線に沿う
位置における側断面図である。
【図６】図５に続く工程を示しており、左側及び右側の
図面は図１２の夫々Ｘ−Ｘ線及びＹ−Ｙ線に沿う位置に
おける側断面図である。
図面は図１２の夫々Ｘ−Ｘ線及びＹ−Ｙ線に沿う位置に
おける側断面図である。
【図７】図６に続く工程を示しており、左側及び右側の
図面は図１２の夫々Ｘ−Ｘ線及びＹ−Ｙ線に沿う位置に
おける側断面図である。
図面は図１２の夫々Ｘ−Ｘ線及びＹ−Ｙ線に沿う位置に
おける側断面図である。
【図８】図７に続く工程を示しており、左側及び右側の
図面は図１２の夫々Ｘ−Ｘ線及びＹ−Ｙ線に沿う位置に
おける側断面図である。
図面は図１２の夫々Ｘ−Ｘ線及びＹ−Ｙ線に沿う位置に
おける側断面図である。
【図９】図８に続く工程を示しており、左側及び右側の
図面は図１２の夫々Ｘ−Ｘ線及びＹ−Ｙ線に沿う位置に
おける側断面図である。
図面は図１２の夫々Ｘ−Ｘ線及びＹ−Ｙ線に沿う位置に
おける側断面図である。
【図１０】図９に続く工程を示しており、左側及び右側
の図面は図１２の夫々Ｘ−Ｘ線及びＹ−Ｙ線に沿う位置
における側断面図である。
の図面は図１２の夫々Ｘ−Ｘ線及びＹ−Ｙ線に沿う位置
における側断面図である。
【図１１】図１０に続く工程を示しており、左側及び右
側の図面は図１２の夫々Ｘ−Ｘ線及びＹ−Ｙ線に沿う位
置における側断面図である。
側の図面は図１２の夫々Ｘ−Ｘ線及びＹ−Ｙ線に沿う位
置における側断面図である。
【図１２】第２実施形態で製造したＤＲＡＭの平面図で
ある。
ある。
【図１３】本願の発明の一従来例の課題を説明するため
の側断面図である。
の側断面図である。
【図１４】一従来例で製造したＤＲＡＭの課題を説明す
るための側断面図である。
るための側断面図である。
４１ Ｓｉ基板（半導体基板） ４２ ＳｉＯ2
膜（絶縁膜） ４４ Ｓｉ層（半導体層） ４８ａ 拡散層 ５８ 多結晶Ｓｉ膜（蓄積電極） ６３ キャパシ
タ ７１ Ｓｉ基板（半導体基板） ７２ 溝 ７４ Ｗ膜（配線） ７５ ＳｉＯ2
膜（絶縁膜） ７６ Ｓｉ層（半導体層） ８１ａ 拡散層 ８６ コンタクト孔 ９３ 多結晶Ｓ
ｉ膜（蓄積電極） ９６ キャパシタ
膜（絶縁膜） ４４ Ｓｉ層（半導体層） ４８ａ 拡散層 ５８ 多結晶Ｓｉ膜（蓄積電極） ６３ キャパシ
タ ７１ Ｓｉ基板（半導体基板） ７２ 溝 ７４ Ｗ膜（配線） ７５ ＳｉＯ2
膜（絶縁膜） ７６ Ｓｉ層（半導体層） ８１ａ 拡散層 ８６ コンタクト孔 ９３ 多結晶Ｓ
ｉ膜（蓄積電極） ９６ キャパシタ
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０１Ｌ 21/822
Claims (7)
- 【請求項１】 半導体基板上に絶縁膜を形成する工程
と、 前記絶縁膜のうちで素子分離領域にすべき部分以外の部
分を除去する工程と、 前記除去によって露出した前記半導体基板上に選択的に
半導体層をエピタキシャル成長させる工程とを具備する
ことを特徴とする半導体装置の製造方法。 - 【請求項２】 前記半導体層を前記絶縁膜と同じ高さま
でエピタキシャル成長させることを特徴とする請求項１
記載の半導体装置の製造方法。 - 【請求項３】 前記半導体基板の表面を酸化することに
よって前記絶縁膜を形成することを特徴とする請求項１
記載の半導体装置の製造方法。 - 【請求項４】 前記半導体基板上に前記絶縁膜を堆積さ
せることを特徴とする請求項１記載の半導体装置の製造
方法。 - 【請求項５】 メモリセルを構成するキャパシタの蓄積
電極が接続される拡散層を前記絶縁膜に接触させて前記
半導体層中に形成することを特徴とする請求項１記載の
半導体装置の製造方法。 - 【請求項６】 前記半導体基板に溝を形成する工程と、 前記溝内に配線を形成する工程と、 前記配線を形成した後に前記絶縁膜を形成する工程と、 前記配線同士の間で且つ素子活性領域にすべき部分の前
記絶縁膜を除去する工程とを具備することを特徴とする
請求項１記載の半導体装置の製造方法。 - 【請求項７】 前記素子活性領域における前記半導体層
と前記配線とに跨がるコンタクト孔を形成する工程と、 前記コンタクト孔を介して前記素子活性領域における前
記半導体層と前記配線とを電気的に接続する工程とを具
備することを特徴とする請求項６記載の半導体装置の製
造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8315506A JPH1032318A (ja) | 1996-05-16 | 1996-11-12 | 半導体装置の製造方法 |
Applications Claiming Priority (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8-146630 | 1996-05-16 | ||
| JP14663096 | 1996-05-16 | ||
| JP8315506A JPH1032318A (ja) | 1996-05-16 | 1996-11-12 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH1032318A true JPH1032318A (ja) | 1998-02-03 |
Family
ID=26477426
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP8315506A Pending JPH1032318A (ja) | 1996-05-16 | 1996-11-12 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH1032318A (ja) |
-
1996
- 1996-11-12 JP JP8315506A patent/JPH1032318A/ja active Pending
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