JPH04233271A - メモリセル製造方法 - Google Patents
メモリセル製造方法Info
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- JPH04233271A JPH04233271A JP3135411A JP13541191A JPH04233271A JP H04233271 A JPH04233271 A JP H04233271A JP 3135411 A JP3135411 A JP 3135411A JP 13541191 A JP13541191 A JP 13541191A JP H04233271 A JPH04233271 A JP H04233271A
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Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
- H10B12/01—Manufacture or treatment
Landscapes
- Engineering & Computer Science (AREA)
- Manufacturing & Machinery (AREA)
- Semiconductor Memories (AREA)
- Semiconductor Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【０００１】
【産業上の利用分野】本発明はダイナミック・ランダム
アクセスメモリ（ｄｙｎａｍｉｃ ｒａｎｄｏｍ ａｃ
ｃｅｓｓ ｍｅｍｏｒｙ、ＤＲＡＭ）回路に関するもの
であり、更に詳細には、ＤＲＡＭ回路のためのメサ型ト
ランジスタトレンチ・キャパシタコンビネーションを製
造する方法に関する。
アクセスメモリ（ｄｙｎａｍｉｃ ｒａｎｄｏｍ ａｃ
ｃｅｓｓ ｍｅｍｏｒｙ、ＤＲＡＭ）回路に関するもの
であり、更に詳細には、ＤＲＡＭ回路のためのメサ型ト
ランジスタトレンチ・キャパシタコンビネーションを製
造する方法に関する。
【０００２】
【従来の技術】高密度化ＤＲＡＭ回路の要求が高まり、
多数のＤＲＡＭ半導体構造が提唱されている。これらの
提唱された構造に共通の特徴は、メモリセルに必要な表
面積を最小限にするよう試みられていることである。こ
れは表面積が、単一チップ上に含むことのできるセルの
総数を制限する因子であるからである。
多数のＤＲＡＭ半導体構造が提唱されている。これらの
提唱された構造に共通の特徴は、メモリセルに必要な表
面積を最小限にするよう試みられていることである。こ
れは表面積が、単一チップ上に含むことのできるセルの
総数を制限する因子であるからである。
【０００３】最小面積の観点から、好適なＤＲＡＭセル
は、１つのトランジスタに対して１つのキャパシタが存
在するセルである。キャパシタに記憶できる信号電荷量
はキャパシタ面積の関数なので、より大きいキャパシタ
を設計するために多大な努力が費やされている。この点
で先行技術は、”トレンチ”キャパシタを使用すると共
に、キャパシタと表面に配置されたトランジスタとを相
互接続する様々な方法を用いている。更に進歩したＤＲ
ＡＭセルテクノロジで、先行技術はトレンチキャパシタ
と共にメサ型トランジスタを使用する。それでもなお、
セルサイズが縮小されたので、信頼性の高いトランジス
タ−キャパシタ相互接続を有するセルを製造する方法が
ますます必要となっている。
は、１つのトランジスタに対して１つのキャパシタが存
在するセルである。キャパシタに記憶できる信号電荷量
はキャパシタ面積の関数なので、より大きいキャパシタ
を設計するために多大な努力が費やされている。この点
で先行技術は、”トレンチ”キャパシタを使用すると共
に、キャパシタと表面に配置されたトランジスタとを相
互接続する様々な方法を用いている。更に進歩したＤＲ
ＡＭセルテクノロジで、先行技術はトレンチキャパシタ
と共にメサ型トランジスタを使用する。それでもなお、
セルサイズが縮小されたので、信頼性の高いトランジス
タ−キャパシタ相互接続を有するセルを製造する方法が
ますます必要となっている。
【０００４】以下に記載する文献は、先行技術を示すも
のである。
のである。
【０００５】米国特許第Ｒｅ．３２、０９０号（再発行
）は、１つのアクセストランジスタ及び１つの記憶キャ
パシタをそれぞれ含む個々のセルが、シリコンチップ上
に形成されたメサに形成されるＤＲＡＭを開示している
。セルのアクセストランジスタはシリコンメサの頂部表
面に形成される。セルの記憶キャパシタの一方のプレー
トはメサの側壁によって形成される。他方のプレートは
，メサ周囲の溝を埋めるドープされた多結晶シリコンに
よって形成され、ＳｉＯ２ 層によって絶縁されている
。
）は、１つのアクセストランジスタ及び１つの記憶キャ
パシタをそれぞれ含む個々のセルが、シリコンチップ上
に形成されたメサに形成されるＤＲＡＭを開示している
。セルのアクセストランジスタはシリコンメサの頂部表
面に形成される。セルの記憶キャパシタの一方のプレー
トはメサの側壁によって形成される。他方のプレートは
，メサ周囲の溝を埋めるドープされた多結晶シリコンに
よって形成され、ＳｉＯ２ 層によって絶縁されている
。
【０００６】米国特許第４、７２８、６２３号は、シリ
コン基板上及び絶縁体キャップされたアイランド上へエ
ピタキシャル層を提供するための製造プロセスについて
記載している。この絶縁キャップアイランドは、エピタ
キシャル層に自己整合コンタクトウィンドウを形成する
ために予め画定されている。この方法の３次元ＤＲＡＭ
デバイス構造への応用が、トレンチキャパシタ頂部に堆
積した単結晶シリコンに形成されたアクセストランジス
タと共に示されている。ソース−トレンチ接続のための
コンタクトウィンドウは、自己整合側面エピタキシャル
成長の後、第２エピタキシャル成長又はＣＶＤ補充を用
いるコンタクト接続形成ステップ及びストラッププロセ
スを行うことによって形成される。
コン基板上及び絶縁体キャップされたアイランド上へエ
ピタキシャル層を提供するための製造プロセスについて
記載している。この絶縁キャップアイランドは、エピタ
キシャル層に自己整合コンタクトウィンドウを形成する
ために予め画定されている。この方法の３次元ＤＲＡＭ
デバイス構造への応用が、トレンチキャパシタ頂部に堆
積した単結晶シリコンに形成されたアクセストランジス
タと共に示されている。ソース−トレンチ接続のための
コンタクトウィンドウは、自己整合側面エピタキシャル
成長の後、第２エピタキシャル成長又はＣＶＤ補充を用
いるコンタクト接続形成ステップ及びストラッププロセ
スを行うことによって形成される。
【０００７】米国特許第４、７３４、３８４号は、半導
体基板に形成されたトレンチ又はモートを利用するキャ
パシタ素子及びＭＩＳＦＥＴを含むメモリセルを有する
ＤＲＡＭを開示している。キャパシタ素子の一方の電極
は、キャパシタ素子を形成するモートの上端部の側壁で
ＭＩＳＦＥＴへ接続される。この電極は、ＭＩＦＥＴの
ソース又はドレインのいずれかの役割を担う半導体領域
と自己整合して接続される。
体基板に形成されたトレンチ又はモートを利用するキャ
パシタ素子及びＭＩＳＦＥＴを含むメモリセルを有する
ＤＲＡＭを開示している。キャパシタ素子の一方の電極
は、キャパシタ素子を形成するモートの上端部の側壁で
ＭＩＳＦＥＴへ接続される。この電極は、ＭＩＦＥＴの
ソース又はドレインのいずれかの役割を担う半導体領域
と自己整合して接続される。
【０００８】米国特許第４、７５１、５５７号は、半導
体基板に形成された凹部で囲まれたアイランド領域の側
壁上に、各キャパシタの一部が形成される半導体メモリ
を教示している。アイランド領域と他の領域とは凹部に
よって電気的に絶縁されている。
体基板に形成された凹部で囲まれたアイランド領域の側
壁上に、各キャパシタの一部が形成される半導体メモリ
を教示している。アイランド領域と他の領域とは凹部に
よって電気的に絶縁されている。
【０００９】米国特許第４、７６１、３８５号は、キャ
パシタンスが増大されたトレンチキャパシタを開示して
いる。酸化強化拡散（ｏｘｉｄａｔｉｏｎ ｅｎｈａｎ
ｃｅｄ ｄｉｆｆｕｓｉｏｎ、ＯＥＤ）効果によって、
半導体材料のドープ化基板の局部外部拡散領域が形成さ
れる。従って、同じ深さのトレンチキャパシタでも、よ
り大きなキャパシタンスが得られる。
パシタンスが増大されたトレンチキャパシタを開示して
いる。酸化強化拡散（ｏｘｉｄａｔｉｏｎ ｅｎｈａｎ
ｃｅｄ ｄｉｆｆｕｓｉｏｎ、ＯＥＤ）効果によって、
半導体材料のドープ化基板の局部外部拡散領域が形成さ
れる。従って、同じ深さのトレンチキャパシタでも、よ
り大きなキャパシタンスが得られる。
【００１０】米国特許第４、７９１、４６３号は、１つ
のトランジスタ／１つのキャパシタＤＲＡＭセル構造を
提供するＤＲＡＭセルについて記載している。セルキャ
パシタを含む基板トレンチの側壁にセルトランジスタが
形成される配列が示されている。ワード線及びビット線
はトレンチを交差する。一方のキャパシタプレート、ト
ランジスタチャネル及びソース領域が、トレンチのバル
ク側壁に形成される。トランジスタのゲート及び他方の
キャパシタプレートは、いずれもトレンチ内のポリシリ
コンに形成されるが、トレンチ内の酸化物層によって互
いに隔てられている。ソース領域をポリシリコンキャパ
シタプレートと電気的に接続することによって、信号電
荷がポリシリコンキャパシタプレート上に記憶される。
のトランジスタ／１つのキャパシタＤＲＡＭセル構造を
提供するＤＲＡＭセルについて記載している。セルキャ
パシタを含む基板トレンチの側壁にセルトランジスタが
形成される配列が示されている。ワード線及びビット線
はトレンチを交差する。一方のキャパシタプレート、ト
ランジスタチャネル及びソース領域が、トレンチのバル
ク側壁に形成される。トランジスタのゲート及び他方の
キャパシタプレートは、いずれもトレンチ内のポリシリ
コンに形成されるが、トレンチ内の酸化物層によって互
いに隔てられている。ソース領域をポリシリコンキャパ
シタプレートと電気的に接続することによって、信号電
荷がポリシリコンキャパシタプレート上に記憶される。
【００１１】米国特許第４、８０１、９８９号は、トレ
ンチキャパシタを有するＤＲＡＭを開示しており、これ
は、トレンチ開口部付近の領域を除くトレンチの内部表
面全体に形成された第１の導電層を含む。トレンチの第
１導電層上及び半導体基板表面上に、誘電層が形成され
る。反対の導電型を有する第２の導電層がトレンチを充
填する。第１導電層、誘電層及び第２導電層は、記憶キ
ャパシタを構成する。金属絶縁体半導体トランジスタは
、半導体基板に形成されると共に、誘電層を介してキャ
パシタの第２導電層と接触するソース又はドレイン領域
を有する。
ンチキャパシタを有するＤＲＡＭを開示しており、これ
は、トレンチ開口部付近の領域を除くトレンチの内部表
面全体に形成された第１の導電層を含む。トレンチの第
１導電層上及び半導体基板表面上に、誘電層が形成され
る。反対の導電型を有する第２の導電層がトレンチを充
填する。第１導電層、誘電層及び第２導電層は、記憶キ
ャパシタを構成する。金属絶縁体半導体トランジスタは
、半導体基板に形成されると共に、誘電層を介してキャ
パシタの第２導電層と接触するソース又はドレイン領域
を有する。
【００１２】米国特許第４、８０３、５３５号は、トレ
ンチキャパシタを有するＤＲＡＭを開示している。これ
は、半導体基板、基板内に形成されたトレンチ、トレン
チの内部表面に底部開口を有して形成された絶縁層、並
びに底部開口及び絶縁層上に形成された第１の導電層を
含む。第１導電層は底部開口で、半導体基板へオーミッ
クに接続される。デバイスは、第１の導電層上に形成さ
れた誘電層及び、トレンチを充填するように誘電層上に
形成された第２導電層も含む。第１導電層、誘電層及び
第２導電層は、電荷記憶キャパシタを構成する。ＭＩＳ
トランジスタが半導体基板に形成され、第２導電層はそ
のソース又はドレイン領域へオーミックに接続される。
ンチキャパシタを有するＤＲＡＭを開示している。これ
は、半導体基板、基板内に形成されたトレンチ、トレン
チの内部表面に底部開口を有して形成された絶縁層、並
びに底部開口及び絶縁層上に形成された第１の導電層を
含む。第１導電層は底部開口で、半導体基板へオーミッ
クに接続される。デバイスは、第１の導電層上に形成さ
れた誘電層及び、トレンチを充填するように誘電層上に
形成された第２導電層も含む。第１導電層、誘電層及び
第２導電層は、電荷記憶キャパシタを構成する。ＭＩＳ
トランジスタが半導体基板に形成され、第２導電層はそ
のソース又はドレイン領域へオーミックに接続される。
【００１３】米国特許第４、８２０、６５２号は、各メ
モリセルが１つのトランジスタ及び１つのキャパシタを
含むＤＲＡＭのための製造プロセス及び構造を開示する
。ここで開示されているプロセスは、半導体基板上へ絶
縁層を選択的に形成する工程と、絶縁層上に半導体層を
形成する工程とを含み、半導体層は半導体基板へ絶縁層
を介して接続される。次に保護層が半導体層上へ形成さ
れ、この保護層は絶縁層端部からオフセットされた位置
で所定幅を有するウィンドウを含み、ウィンドウを通し
てトレンチを形成する。絶縁層及び保護層がマスクとし
ての役割りを果たすので、半導体層は半導体基板へ絶縁
層の端部を介して接続されたままである。次にキャパシ
タがトレンチ内に形成され、トランジスタが半導体層に
形成される。トランジスタ及びキャパシタはいずれも、
絶縁層側壁に隣接する半導体基板領域へ接続されている
。
モリセルが１つのトランジスタ及び１つのキャパシタを
含むＤＲＡＭのための製造プロセス及び構造を開示する
。ここで開示されているプロセスは、半導体基板上へ絶
縁層を選択的に形成する工程と、絶縁層上に半導体層を
形成する工程とを含み、半導体層は半導体基板へ絶縁層
を介して接続される。次に保護層が半導体層上へ形成さ
れ、この保護層は絶縁層端部からオフセットされた位置
で所定幅を有するウィンドウを含み、ウィンドウを通し
てトレンチを形成する。絶縁層及び保護層がマスクとし
ての役割りを果たすので、半導体層は半導体基板へ絶縁
層の端部を介して接続されたままである。次にキャパシ
タがトレンチ内に形成され、トランジスタが半導体層に
形成される。トランジスタ及びキャパシタはいずれも、
絶縁層側壁に隣接する半導体基板領域へ接続されている
。
【００１４】米国特許第４、８３０、９７８号は、単一
トレンチ内に形成されたメモリセルについて記載してい
る。トレンチは半導体基板の表面に形成される。トレン
チの底部は多結晶シリコンで充填され、記憶キャパシタ
の一方のプレートを形成する。基板はキャパシタの他方
のプレートとして働く。次にトレンチの残存部分が二酸
化ケイ素等の絶縁材料で充填される。更に、トレンチの
側壁部分及び頂部を多結晶キャパシタプレートへ向かっ
て開口するように二酸化ケイ素へパターンがエッチされ
る。多結晶キャパシタプレートと基板との間にコンタク
トが形成される。ドープ剤原子がコンタクトを通って拡
散し、トレンチの側壁にソース領域を形成する。ゲート
絶縁体が酸化によって形成され、ドレインはトレンチ表
面でトレンチ開口に隣接して形成される。トレンチの上
方部の内側には導電材料が形成され、これによって、記
憶キャパシタの上方プレートが半導体基板表面のドレイ
ン領域へ接続される。
トレンチ内に形成されたメモリセルについて記載してい
る。トレンチは半導体基板の表面に形成される。トレン
チの底部は多結晶シリコンで充填され、記憶キャパシタ
の一方のプレートを形成する。基板はキャパシタの他方
のプレートとして働く。次にトレンチの残存部分が二酸
化ケイ素等の絶縁材料で充填される。更に、トレンチの
側壁部分及び頂部を多結晶キャパシタプレートへ向かっ
て開口するように二酸化ケイ素へパターンがエッチされ
る。多結晶キャパシタプレートと基板との間にコンタク
トが形成される。ドープ剤原子がコンタクトを通って拡
散し、トレンチの側壁にソース領域を形成する。ゲート
絶縁体が酸化によって形成され、ドレインはトレンチ表
面でトレンチ開口に隣接して形成される。トレンチの上
方部の内側には導電材料が形成され、これによって、記
憶キャパシタの上方プレートが半導体基板表面のドレイ
ン領域へ接続される。
【００１５】米国特許第４、８３３、５１６号は、高密
度鉛直トレンチトランジスタ及びトレンチキャパシタＤ
ＲＡＭセルについて記載している。セルは半導体基板と
その上のエピタキシャル層とを結合させ、これは、深型
トレンチ内のキャパシタの上方に積み重ねられると共に
自己整合された浅型トレンチ内に配置された鉛直トラン
ジスタを含む。積み重ねられた鉛直トランジスタは、一
部は水平表面上に、また一部は浅型トレンチの側壁にそ
って、チャネルを有している。アクセストランジスタの
３つの側壁は厚い酸化物絶縁体によって囲まれ、残りの
側面はドレイン及びビット線コンタクトへ接続されてい
る。メモリセルはｎ型ウェル内部に位置すると共に、ｎ
型ウェル及び高濃度にドープされた基板をキャパシタの
中央電極プレートとして使用する。セル記憶ノードは、
トレンチキャパシタ内部のポリシリコンである。
度鉛直トレンチトランジスタ及びトレンチキャパシタＤ
ＲＡＭセルについて記載している。セルは半導体基板と
その上のエピタキシャル層とを結合させ、これは、深型
トレンチ内のキャパシタの上方に積み重ねられると共に
自己整合された浅型トレンチ内に配置された鉛直トラン
ジスタを含む。積み重ねられた鉛直トランジスタは、一
部は水平表面上に、また一部は浅型トレンチの側壁にそ
って、チャネルを有している。アクセストランジスタの
３つの側壁は厚い酸化物絶縁体によって囲まれ、残りの
側面はドレイン及びビット線コンタクトへ接続されてい
る。メモリセルはｎ型ウェル内部に位置すると共に、ｎ
型ウェル及び高濃度にドープされた基板をキャパシタの
中央電極プレートとして使用する。セル記憶ノードは、
トレンチキャパシタ内部のポリシリコンである。
【００１６】”ＩＢＭ Ｔｅｃｈｎｉｃａｌ Ｄｉｓｃ
ｌｏｓｕｒｅ Ｂｕｌｌｅｔｉｎ， Ｄｅｃｅｍｂｅｒ
１９８８， ４０９−４１７ 頁”のドング（Ｄｈｏ
ｎｇ ）らによる「２つのアクセストランジスタを有す
る高密度メモリセル構造（Ｈｉｇｈ Ｄｅｎｓｉｔｙ
Ｍｅｍｏｒｙ Ｃｅｌｌ Ｓｔｒｕｃｔｕｒｅ ｗｉｔ
ｈ Ｔｗｏ Ａｃｃｅｓｓ Ｔｒａｎｓｉｓｔｏｒｓ）
」と題される論文には、高密度ＤＲＡＭセル構造が一対
のアクセストランジスタ及び１つのキャパシタを組み合
わせるための技術が記載されている。一般に、１つのア
クセストランジスタ及び１つの記憶キャパシタを含むＭ
ＯＳＤＲＡＭセルは信号−雑音比及びアルファ粒子誘引
ソフトエラー制限を持つ。パッキング密度を増大させる
ため、ソフトエラーを減少させるため、及び、より高い
雑音余裕度を提供するために、この論文では、一対のト
ランジスタ及び１つのキャパシタから成る３次元ＤＲＡ
Ｍ構造を用いると記載されている。
ｌｏｓｕｒｅ Ｂｕｌｌｅｔｉｎ， Ｄｅｃｅｍｂｅｒ
１９８８， ４０９−４１７ 頁”のドング（Ｄｈｏ
ｎｇ ）らによる「２つのアクセストランジスタを有す
る高密度メモリセル構造（Ｈｉｇｈ Ｄｅｎｓｉｔｙ
Ｍｅｍｏｒｙ Ｃｅｌｌ Ｓｔｒｕｃｔｕｒｅ ｗｉｔ
ｈ Ｔｗｏ Ａｃｃｅｓｓ Ｔｒａｎｓｉｓｔｏｒｓ）
」と題される論文には、高密度ＤＲＡＭセル構造が一対
のアクセストランジスタ及び１つのキャパシタを組み合
わせるための技術が記載されている。一般に、１つのア
クセストランジスタ及び１つの記憶キャパシタを含むＭ
ＯＳＤＲＡＭセルは信号−雑音比及びアルファ粒子誘引
ソフトエラー制限を持つ。パッキング密度を増大させる
ため、ソフトエラーを減少させるため、及び、より高い
雑音余裕度を提供するために、この論文では、一対のト
ランジスタ及び１つのキャパシタから成る３次元ＤＲＡ
Ｍ構造を用いると記載されている。
【００１７】”ＩＢＭ Ｔｅｃｈｎｉｃａｌ Ｄｉｓｃ
ｌｏｓｕｒｅ Ｂｕｌｌｅｔｉｎ， Ｍａｙ １９８９
， ３０２−３０５頁”のルー（Ｌｕ）らによる「３次
元単結晶ダイナミック・ＲＡＭセル（Ｔｈｒｅｅ−Ｄｉ
ｍｅｎｓｉｏｎａｌ Ｓｉｎｇｌｅ−Ｃｒｙｓｔａｌ
Ｄｙｎａｍｉｃ ＲＡＭ Ｃｅｌｌ ）」と題される論
文は、３次元ＤＲＡＭセルについて記載している。この
セルは、トランジスタ本体とトレンチ内部のポリシリコ
ンとの間の酸化物層を除去すると共に、ソース領域のト
レンチ内部ポリシリコンに対する良好な位置決めを可能
にする。
ｌｏｓｕｒｅ Ｂｕｌｌｅｔｉｎ， Ｍａｙ １９８９
， ３０２−３０５頁”のルー（Ｌｕ）らによる「３次
元単結晶ダイナミック・ＲＡＭセル（Ｔｈｒｅｅ−Ｄｉ
ｍｅｎｓｉｏｎａｌ Ｓｉｎｇｌｅ−Ｃｒｙｓｔａｌ
Ｄｙｎａｍｉｃ ＲＡＭ Ｃｅｌｌ ）」と題される論
文は、３次元ＤＲＡＭセルについて記載している。この
セルは、トランジスタ本体とトレンチ内部のポリシリコ
ンとの間の酸化物層を除去すると共に、ソース領域のト
レンチ内部ポリシリコンに対する良好な位置決めを可能
にする。
【００１８】
【発明が解決しようとする課題】従って、本発明の目的
は、半導体領域の適用範囲を最小限にする、改良された
ＤＲＡＭセルを提供することである。
は、半導体領域の適用範囲を最小限にする、改良された
ＤＲＡＭセルを提供することである。
【００１９】本発明の他の目的は、セルキャパシタとア
クセストランジスタとの間の相互接続が製造プロセスの
間に自己整合される、ＤＲＡＭセルを製造するための方
法を提供することである。
クセストランジスタとの間の相互接続が製造プロセスの
間に自己整合される、ＤＲＡＭセルを製造するための方
法を提供することである。
【００２０】更に本発明の他の目的は、セルが構成され
ると同時にプレーナ表面が表れる、改良ＤＲＡＭセルを
製造するための方法を提供することである。これによっ
て、処理工程を簡単にすることができる。
ると同時にプレーナ表面が表れる、改良ＤＲＡＭセルを
製造するための方法を提供することである。これによっ
て、処理工程を簡単にすることができる。
【００２１】
【課題を解決するための手段】上記目的を達成するため
に、セルが１つのＦＥＴトランジスタ及び１つのキャパ
シタ含むＤＲＡＭセルを単結晶基板に製造するための方
法について記載する。この方法は以下の（ａ）から（ｆ
）の工程を含む。 （ａ）基板のトレンチに埋込み記憶キャパシタを供給す
る工程。 （ｂ）埋込み記憶キャパシタへ並置された半導体メサ領
域を形成する工程。 （ｃ）記憶キャパシタのコンタクトへのチャネルを開口
する工程。 （ｄ）メサ領域全体に渡って及び開口チャネル内へ半導
体層を付着させる工程。 （ｅ）少なくとも、チャネルに配置されると共に半導体
メサと連絡する導電層の接続部分を残して、導電層の実
質的部分を除去する工程。 （ｆ）接続導電部分がＦＥＴとキャパシタとの間の導電
路を提供するように、ソース及びドレインを含むＦＥＴ
ゲート構造をメサ上に形成する工程。
に、セルが１つのＦＥＴトランジスタ及び１つのキャパ
シタ含むＤＲＡＭセルを単結晶基板に製造するための方
法について記載する。この方法は以下の（ａ）から（ｆ
）の工程を含む。 （ａ）基板のトレンチに埋込み記憶キャパシタを供給す
る工程。 （ｂ）埋込み記憶キャパシタへ並置された半導体メサ領
域を形成する工程。 （ｃ）記憶キャパシタのコンタクトへのチャネルを開口
する工程。 （ｄ）メサ領域全体に渡って及び開口チャネル内へ半導
体層を付着させる工程。 （ｅ）少なくとも、チャネルに配置されると共に半導体
メサと連絡する導電層の接続部分を残して、導電層の実
質的部分を除去する工程。 （ｆ）接続導電部分がＦＥＴとキャパシタとの間の導電
路を提供するように、ソース及びドレインを含むＦＥＴ
ゲート構造をメサ上に形成する工程。
【００２２】
【実施例】図１及び図２を参照すると、ＤＲＡＭメモリ
セル１０がビット線１２及びワード線１４の各交差点に
配置されている。ビット線１２は、ＦＥＴトランジスタ
２２のソースコンタクト２０とコンタクト１６を介して
接続している。トランジスタ２２のドレインコンタクト
２４は、基板３０内に存在する埋込みトレンチキャパシ
タ２８へストラップコネクタ２６を介して接続する。ト
レンチキャパシタ２８は、薄絶縁層３４で囲まれたポリ
シリコンコンタクト領域３２を含む。Ｎ型領域３６は、
トランジスタ２２のゲート領域３８の下方の導電チャネ
ルを提供する。セル１０の両側面（図１参照）は、浅型
トレンチ絶縁領域４０で縁どられている。更に、図１か
ら、トランジスタ２２がメサ領域４２に配置されている
ことがわかる。メサ領域４２は、セル幅を越えてワード
線１４に平行に延長される。簡略化のために、図１では
ＤＲＡＭセルの詳細が省略されている点に注意すべきで
ある。
セル１０がビット線１２及びワード線１４の各交差点に
配置されている。ビット線１２は、ＦＥＴトランジスタ
２２のソースコンタクト２０とコンタクト１６を介して
接続している。トランジスタ２２のドレインコンタクト
２４は、基板３０内に存在する埋込みトレンチキャパシ
タ２８へストラップコネクタ２６を介して接続する。ト
レンチキャパシタ２８は、薄絶縁層３４で囲まれたポリ
シリコンコンタクト領域３２を含む。Ｎ型領域３６は、
トランジスタ２２のゲート領域３８の下方の導電チャネ
ルを提供する。セル１０の両側面（図１参照）は、浅型
トレンチ絶縁領域４０で縁どられている。更に、図１か
ら、トランジスタ２２がメサ領域４２に配置されている
ことがわかる。メサ領域４２は、セル幅を越えてワード
線１４に平行に延長される。簡略化のために、図１では
ＤＲＡＭセルの詳細が省略されている点に注意すべきで
ある。
【００２３】次に図３から図９を参照して、図１及び図
２に示されるＤＲＡＭセルを得るために用いられる製造
方法を以下に記載する。
２に示されるＤＲＡＭセルを得るために用いられる製造
方法を以下に記載する。
【００２４】図３には、ｐ（＋）型基板３０上に成長し
たｐ（−）型エピタキシャル層５０が示されている。更
に、既知のトレンチテクノロジを用いて、埋込み記憶キ
ャパシタ２８がそこに形成されている。トレンチキャパ
シタ２８の内部コンタクト３２は、ｐ（＋）型ポリシリ
コンを含むと共に、ＳｉＯ２ ／ＳｉＮ複合物を含む薄
絶縁層３４の一方の側へ接触する。ＳｉＯ２ 酸化物キ
ャップ５２を、トレンチキャパシタ２８の上方レベルが
エピタキシャル層５０の最上表面と共面化するように成
長させる。続いて、ＳｉＯ２ 薄層５４を成長させた後
、開口５６を通ってｐ（−）型エピタキシャル層５０へ
アクセスできるようにパターン形成する。開口５６の大
きさは図１に示されており、以下の説明によって理解さ
れるであろうが、更にシリコンを成長させるために種（
シード）領域を露出する。
たｐ（−）型エピタキシャル層５０が示されている。更
に、既知のトレンチテクノロジを用いて、埋込み記憶キ
ャパシタ２８がそこに形成されている。トレンチキャパ
シタ２８の内部コンタクト３２は、ｐ（＋）型ポリシリ
コンを含むと共に、ＳｉＯ２ ／ＳｉＮ複合物を含む薄
絶縁層３４の一方の側へ接触する。ＳｉＯ２ 酸化物キ
ャップ５２を、トレンチキャパシタ２８の上方レベルが
エピタキシャル層５０の最上表面と共面化するように成
長させる。続いて、ＳｉＯ２ 薄層５４を成長させた後
、開口５６を通ってｐ（−）型エピタキシャル層５０へ
アクセスできるようにパターン形成する。開口５６の大
きさは図１に示されており、以下の説明によって理解さ
れるであろうが、更にシリコンを成長させるために種（
シード）領域を露出する。
【００２５】図４を参照すると、ｐ（−）型エピタキシ
ャル層５０を種として用いて、エピタキシャルシリコン
層３６を成長させ、埋込み記憶キャパシタ２８、薄い酸
化物パターン５４及びキャップ酸化物５２を幅方向へ被
覆する。続いて、ＳｉＯ２ 緩衝酸化物薄層６０をシリ
コン層５８上に被着させた後、その上に窒化物層６２を
被着させる。
ャル層５０を種として用いて、エピタキシャルシリコン
層３６を成長させ、埋込み記憶キャパシタ２８、薄い酸
化物パターン５４及びキャップ酸化物５２を幅方向へ被
覆する。続いて、ＳｉＯ２ 緩衝酸化物薄層６０をシリ
コン層５８上に被着させた後、その上に窒化物層６２を
被着させる。
【００２６】図５では、フォトレジスト層６４が窒化物
層６２上に付着された後、フォトレジスト層６４によっ
て保護されていない領域が、好ましくは塩素系エッチン
グガス（例えばＳｉＣｌ４ ）を用いてエッチングされ
る。この選択的ガスエッチングの間、ＳｉＯ２ 層５４
はエッチストップとして働く点に注意すべきである。
層６２上に付着された後、フォトレジスト層６４によっ
て保護されていない領域が、好ましくは塩素系エッチン
グガス（例えばＳｉＣｌ４ ）を用いてエッチングされ
る。この選択的ガスエッチングの間、ＳｉＯ２ 層５４
はエッチストップとして働く点に注意すべきである。
【００２７】次に図６に示されるように、図５の構造は
、水素／ＣＦ４ 混合物を用いて更にエッチングされる
。この混合物は、フォトレジスト６４によって保護され
ていない領域のＳｉＯ２ 層５４及びキャップ５２の腐
食を可能にする。この例では、露出されたｐ（−）型エ
ピタキシャル層５０と同様、ｐ（＋）型ポリシリコン層
３２はキャパシタ２８内でエッチングストップとして作
用する。上記のエッチング剤が好ましいが、ＳｉＯ２
に対して選択性を示すならば、他のガスプラズマ又は反
応性イオンエッチング成分を代替として用いてもよい。
、水素／ＣＦ４ 混合物を用いて更にエッチングされる
。この混合物は、フォトレジスト６４によって保護され
ていない領域のＳｉＯ２ 層５４及びキャップ５２の腐
食を可能にする。この例では、露出されたｐ（−）型エ
ピタキシャル層５０と同様、ｐ（＋）型ポリシリコン層
３２はキャパシタ２８内でエッチングストップとして作
用する。上記のエッチング剤が好ましいが、ＳｉＯ２
に対して選択性を示すならば、他のガスプラズマ又は反
応性イオンエッチング成分を代替として用いてもよい。
【００２８】この処理段階で、メサが構成されると共に
、キャパシタ２８の１つのコンタクトへの通路が開通す
る。次に（図７参照）、フォトレジスト６４を除去し、
ｎ型ウェルを形成するために、ｐ（−）型エピタキシャ
ル領域５０の最上部層を露出させる。ｎ型ドープ剤がメ
サ（シリコン層３６、ＳｉＯ２ 層６０及び窒化物層６
２）を介してｐ（−）型エピタキシャル層５０へ注入さ
れ、ｎウェル領域６５が形成される。ｎ型注入剤がｎチ
ャネルデバイス領域へ侵入するのを妨げるために、ｎウ
ェル領域６５の外側にはフォトレジスト（図示せず）が
使用される。そのフォトレジストを除去した後、エピタ
キシャルシリコンを選択的にアニールするため、及びｎ
型ドープ剤を基板へ押し込むために、短時間の熱サイク
ルをかける。
、キャパシタ２８の１つのコンタクトへの通路が開通す
る。次に（図７参照）、フォトレジスト６４を除去し、
ｎ型ウェルを形成するために、ｐ（−）型エピタキシャ
ル領域５０の最上部層を露出させる。ｎ型ドープ剤がメ
サ（シリコン層３６、ＳｉＯ２ 層６０及び窒化物層６
２）を介してｐ（−）型エピタキシャル層５０へ注入さ
れ、ｎウェル領域６５が形成される。ｎ型注入剤がｎチ
ャネルデバイス領域へ侵入するのを妨げるために、ｎウ
ェル領域６５の外側にはフォトレジスト（図示せず）が
使用される。そのフォトレジストを除去した後、エピタ
キシャルシリコンを選択的にアニールするため、及びｎ
型ドープ剤を基板へ押し込むために、短時間の熱サイク
ルをかける。
【００２９】次に、ｐ（＋）型ポリシリコン層７０（破
線で示す）がメサ及び基板表面上に化学蒸着される。続
いて反応性イオンエッチングによって、ｐ（＋）型ポリ
シリコンストラップ領域の薄側壁２５及び２６のみを残
して、ｐ（＋）型ポリシリコン層７０のほとんどを除去
する。次にシリコン酸化物層が上表面全体に化学蒸着さ
れる（図示せず）。化学的／機械的研磨平面化技術を用
いてシリコン酸化物の最上層を除去し、シリコン窒化物
層６２の化学的エッチングを行った後、シリコン酸化物
層６０を化学的に更に研磨する。その結果、図８に示さ
れるように、平面化された構造が生成される。ｎ領域３
６を囲む領域は、ＳｉＯ２ 被着物７６及び７８で充填
されており、これは前述の化学蒸着シリコン酸化物層か
ら残存したものである。この段階で得られたプレーナ上
部表面８０は、更に次の処理が行なわれる。
線で示す）がメサ及び基板表面上に化学蒸着される。続
いて反応性イオンエッチングによって、ｐ（＋）型ポリ
シリコンストラップ領域の薄側壁２５及び２６のみを残
して、ｐ（＋）型ポリシリコン層７０のほとんどを除去
する。次にシリコン酸化物層が上表面全体に化学蒸着さ
れる（図示せず）。化学的／機械的研磨平面化技術を用
いてシリコン酸化物の最上層を除去し、シリコン窒化物
層６２の化学的エッチングを行った後、シリコン酸化物
層６０を化学的に更に研磨する。その結果、図８に示さ
れるように、平面化された構造が生成される。ｎ領域３
６を囲む領域は、ＳｉＯ２ 被着物７６及び７８で充填
されており、これは前述の化学蒸着シリコン酸化物層か
ら残存したものである。この段階で得られたプレーナ上
部表面８０は、更に次の処理が行なわれる。
【００３０】図９に示されるように、上部表面８０は適
切なフォトレジスト（図示せず）を用いて再度パターン
形成され、浅型トレンチ８２が反応性イオンエッチング
を用いて形成される。次に、適切な酸化物４０が表面全
体に被着され、トレンチ８２が充填される。このプロセ
スは側壁ポリシリコンストラップ２５を除去するが、ス
トラップ２６には影響を与えない点に注意すべきである
。次に、反応性イオンエッチング又は化学的／機械的平
面化技術を用いて、絶縁被着酸化物４０と基板の上部表
面８０との間に再びプレーナ表面が形成される。
切なフォトレジスト（図示せず）を用いて再度パターン
形成され、浅型トレンチ８２が反応性イオンエッチング
を用いて形成される。次に、適切な酸化物４０が表面全
体に被着され、トレンチ８２が充填される。このプロセ
スは側壁ポリシリコンストラップ２５を除去するが、ス
トラップ２６には影響を与えない点に注意すべきである
。次に、反応性イオンエッチング又は化学的／機械的平
面化技術を用いて、絶縁被着酸化物４０と基板の上部表
面８０との間に再びプレーナ表面が形成される。
【００３１】次に（図１０を参照）、ゲート酸化物８３
がＮ領域３６上に被着された後、ポリシリコン層１４が
被着されて、ワード線及びゲート導電材料の両方を形成
する。次に、ソース２０及びドレイン２４を形成するた
めにｐ（＋）ドープ剤材料をイオン注入する。その後の
アニーリング工程によって、ｐ（＋）ドープ剤をドレイ
ン２４からストラップ領域２６へ移動させる。これによ
って、ドレイン２４とｐ（＋）ポリシリコンコンタクト
３２との間に、自己整合コンタクトをストラップ２６を
介して形成する。
がＮ領域３６上に被着された後、ポリシリコン層１４が
被着されて、ワード線及びゲート導電材料の両方を形成
する。次に、ソース２０及びドレイン２４を形成するた
めにｐ（＋）ドープ剤材料をイオン注入する。その後の
アニーリング工程によって、ｐ（＋）ドープ剤をドレイ
ン２４からストラップ領域２６へ移動させる。これによ
って、ドレイン２４とｐ（＋）ポリシリコンコンタクト
３２との間に、自己整合コンタクトをストラップ２６を
介して形成する。
【００３２】図２をもう１度参照すると、厚い追加酸化
物層８５が基板の上部表面上に被着され、その上に、ソ
ース領域２０へのコンタクトポスト１６及び選択的に被
着されたワード線としてのポリシリコン層１２が示され
ている。
物層８５が基板の上部表面上に被着され、その上に、ソ
ース領域２０へのコンタクトポスト１６及び選択的に被
着されたワード線としてのポリシリコン層１２が示され
ている。
【００３３】図１１を参照すると、マルチセルＤＲＡＭ
の平面図が示されており、その中に存在するセル１０を
説明している。種領域は図３に示された開口５６に対応
する。トレンチキャパシタ２８はビット線コンタクト１
６の斜線と交差する斜線で示されている。
の平面図が示されており、その中に存在するセル１０を
説明している。種領域は図３に示された開口５６に対応
する。トレンチキャパシタ２８はビット線コンタクト１
６の斜線と交差する斜線で示されている。
【００３４】上述の記載が本発明の単なる例示に過ぎな
いことは理解されるべきである。本発明から逸脱するこ
となく、当業者によって、様々な変化及び修飾が設計さ
れ得る。従って、本発明は特許請求の範囲に含まれるこ
れら全ての変化、修飾及び変更を包含するものである。
いことは理解されるべきである。本発明から逸脱するこ
となく、当業者によって、様々な変化及び修飾が設計さ
れ得る。従って、本発明は特許請求の範囲に含まれるこ
れら全ての変化、修飾及び変更を包含するものである。
【００３５】
【発明の効果】上記方法によって製造されたＤＲＡＭセ
ルは、セルキャパシタとアクセストランジスタとの間の
相互接続が製造プロセスの間に自己整合される利点を有
する。
ルは、セルキャパシタとアクセストランジスタとの間の
相互接続が製造プロセスの間に自己整合される利点を有
する。
【図１】本発明に従って構成されたＤＲＡＭメモリセル
の平面図である。
の平面図である。
【図２】図１の線２−２についての断面図である。
【図３】−
【図１０】本発明の原理に従う方法を用いた製造の種々
の段階を説明する、メモリセルの略断面図を示す。
の段階を説明する、メモリセルの略断面図を示す。
【図１１】本発明に従って構成されたメモリセル間の相
互関係を示す、ＤＲＡＭの平面図である。
互関係を示す、ＤＲＡＭの平面図である。
１０ ＤＲＡＭメモリセル
１２ ビット線
１４ ワード線
２０ ソース
２２ ＦＥＴトランジスタ
２４ ドレイン
２８ 埋込み記憶キャパシタ
３０ 基板
３８ ゲート領域
４２ メサ領域
Claims (9)
- 【請求項１】 セルが１つのＦＥＴトランジスタ
及び１つのキャパシタを含むＤＲＡＭメモリセルを単結
晶基板に製造するための方法であって、（ａ）前記基板
のトレンチに埋込み記憶キャパシタを供給する工程と、
（ｂ）前記埋込み記憶キャパシタへ並置された半導体メ
サ領域を形成する工程と、（ｃ）前記埋込み記憶キャパ
シタのコンタクトへのチャネルを開口する工程と、（ｄ
）前記メサ領域全体に渡って及び前記チャネル内へ半導
体層を被着させる工程と、（ｅ）少なくとも、前記チャ
ネルに配置されると共に前記半導体メサと連絡する接続
部分を残して、前記導電層の実質的部分を除去する工程
と、（ｆ）少なくとも、ゲート構造、ソース領域及びド
レイン領域を前記メサ上に形成することによって、前記
接続部分が前記領域と前記キャパシタとの間の導電路を
提供可能にする工程と、を含むメモリセル製造方法。 - 【請求項２】 前記工程（ｆ）が更に、（ｆ１）前記
メサ領域及び前記接続部分をドーピングすることによっ
て、ソース及びドレイン領域を前記ゲート構造付近に形
成し、前記接続部分が前記領域と前記記憶キャパシタの
前記コンタクトとの間の接続を提供する工程、を含む請
求項１記載のメモリセル製造方法。 - 【請求項３】 工程（ｂ）で形成された前記半導体メ
サ領域が、前記埋込み記憶キャパシタの一部とオーバー
ラップする請求項１記載のメモリセル製造方法。 - 【請求項４】 前記工程（ａ）が更に、（ａ１）前記
埋込みキャパシタへのコンタクト上へ酸化物キャップを
被着させる工程、を含む請求項２記載のメモリセル製造
方法。 - 【請求項５】 前記工程（ｂ）が更に、（ｂ１）前記
基板上に半導体材料のエピタキシャル層を成長させる工
程と、（ｂ２）前記半導体メサ領域を提供するために、
前記キャパシタコンタクト上の前記酸化物キャップをエ
ッチストップとして作用させて、前記エピタキシャル層
のマスキング及びエッチングを行う工程と、を含む請求
項４記載のメモリセル製造方法。 - 【請求項６】 前記工程（ｃ）が更に、（ｃ１）前記
酸化物キャップを介してチャネルをエッチングし、前記
キャパシタコンタクトを露出させる工程、を含む請求項
５記載のメモリセル製造方法。 - 【請求項７】 更に、（ｇ）前記ゲート構造を前記Ｄ
ＲＡＭ内の他のゲート構造へ接続するワード線を被着す
る工程と、（ｈ）前記キャパシタへ接続されていない前
記領域を、前記ＤＲＡＭ上の他の補足領域ヘ接続するビ
ット線を提供する工程と、を含む請求項６記載のメモリ
セル製造方法。 - 【請求項８】 前記工程（ｆ）が更に、（ｆ１）前記
基板上に酸化物層を被着させる工程と、（ｆ２）プレー
ナ表面を形成するために、前記酸化物層の一部を除去す
る工程と、を含む請求項１記載のメモリセル製造方法。 - 【請求項９】 前記工程（ｆ）が更に、（ｆ３）前記
ＤＲＡＭメモリセルの回りに浅型絶縁トレンチを形成す
るために、前記プレーナ表面をエッチングする工程と、
（ｆ４）前記トレンチ内へ酸化物層を被着させる工程と
、（ｆ５）前記半導体メサ領域を露出するプレーナ表面
を形成するために、前記酸化物層の一部を除去する工程
と、を含む請求項８記載のメモリセル製造方法。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US07/546,194 US4988637A (en) | 1990-06-29 | 1990-06-29 | Method for fabricating a mesa transistor-trench capacitor memory cell structure |
| US546194 | 1990-06-29 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH04233271A true JPH04233271A (ja) | 1992-08-21 |
| JP2673952B2 JP2673952B2 (ja) | 1997-11-05 |
Family
ID=24179272
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3135411A Expired - Lifetime JP2673952B2 (ja) | 1990-06-29 | 1991-04-17 | メモリセル製造方法 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US4988637A (ja) |
| EP (1) | EP0463459B1 (ja) |
| JP (1) | JP2673952B2 (ja) |
| DE (1) | DE69100789T2 (ja) |
Families Citing this family (37)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP3083547B2 (ja) * | 1990-07-12 | 2000-09-04 | 株式会社日立製作所 | 半導体集積回路装置 |
| TW313677B (ja) * | 1991-08-14 | 1997-08-21 | Gold Star Electronics | |
| US5264716A (en) * | 1992-01-09 | 1993-11-23 | International Business Machines Corporation | Diffused buried plate trench dram cell array |
| US5186670A (en) * | 1992-03-02 | 1993-02-16 | Micron Technology, Inc. | Method to form self-aligned gate structures and focus rings |
| JP2796012B2 (ja) * | 1992-05-06 | 1998-09-10 | 株式会社東芝 | 半導体装置及びその製造方法 |
| ATE269588T1 (de) * | 1993-02-04 | 2004-07-15 | Cornell Res Foundation Inc | Mikrostrukturen und einzelmask, einkristall- herstellungsverfahren |
| JP2791260B2 (ja) * | 1993-03-01 | 1998-08-27 | 株式会社東芝 | 半導体装置の製造方法 |
| US5521422A (en) * | 1994-12-02 | 1996-05-28 | International Business Machines Corporation | Corner protected shallow trench isolation device |
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