CN1218990A - 简化三维沟道电容器动态随机存取存储器的方法 - Google Patents

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Abstract

一种在第一器件上形成第二器件的三维器件结构的形成方法。有第一器件上形成的单晶顶表面的膜层作为形成第二器件的有源区的基底。

Description

简化三维沟道电容器动态 随机存取存储器的方法
本发明涉及一种器件，具体涉及具有在非单晶材料上形成的外延层的器件及其制造方法。
器件制造中，在衬底上形成绝缘层、半导体层和导体层，并对其构图，以形成如晶体管、电容器和电阻器的元器件，之后这些元器件互连以获得要求的电功能。用例如氧化，离子注入，淀积，硅的外延生长，光刻和腐蚀等常规方法形成各器件层和对其构图。这些常规方法已在S.M.sze、VLSITechnology,2nd ed.New York,McGraw-Hill,1988中公开，这里引作参考。
随着器件制造者不断受到提高单个芯片上的器件密度并减小芯片尺寸的压力。器件的安排或布图就变得越来越重要了。能减小芯片尺寸而不改变设计原则的有效方法是制造按三维布图设计的器件来取代常规的两维结构。三维布图中是在其它器件上制造器件。结果，实现了器件的垂直和水平集成，比只是器件按水平集成的两维布图，能更有效地利用芯片面积。
为了确定器件的布图，应考虑某些因素。这些因素包括在其上要制造器件的材料类型和质量。例如，某些器件，如动态随机存取存储器(DRAM)单元中的存取晶体管，由于其性能需要，而制造在有低缺陷密度的单晶材料上。低缺陷密度的单晶材料有关的高载流子迁移率和低漏电流能满足这些器件的性能要求。
但是，在高质量单晶材料上制造某些器件的要求限制了三维设计布图的效率。某些元器件，如沟道电容器是用多晶材料制造的。但是，多晶材料不能为有高工作性能要求的器件提供适当的基底。按常规设计布图的这些器件，位于沟道电容器附近有单晶材料存在区域，因此，限制了三维设计布图减小尺寸的效应。
从上述得知，为了提高器件的三维集成度，必须增大高质量硅的可利用面积。
本发明公开了一种简化三维器件结构的方法。器件结构包括其中有第一器件与其上形成的第二器件的器件结构。第一器件例如是沟道电容器，第二器件有有源区，例如是晶体管。第一器件形成在有单晶结构的其上形成有焊盘层的衬底中。第一器件的顶部包括其上形成有焊盘层的非单晶结构。包括非单晶材料的第一器件的顶部凹进在衬底表面下面。结果，衬底中形成凹槽。用外延生长法在凹槽中形成中间层。一个实施例中，在衬底材料和第一器件的顶部选择外延生长。选择外延生长集中在凹槽中的中间层生长。在焊盘层平面上通常稍稍形成中间层。外延生长使中间层有单晶顶表面。衬底的平面化生成了有均匀平面拓朴结构的表面。之后，在第一器件上的中间层的单晶表面上形成第二器件。
图1是常规沟道电容器；
图2A-E示出在沟道上的外延硅层的各个形成阶段；
图2F示出外延硅层3不同形成阶段的顶视图；
图3示出三维结构的实施例；
图4A-10B示出形成三维DRAM阵列的各阶段；
图11示出包含在图2A-2E所示外延层中的δ层。
图12是覆盖在沟道中填入的多晶硅上的外延硅层的TEM(横向电磁波)；
图13是图3所示三维结构的模式图；
图14是带有和不带有δ层的结构的三维模式的总的漏电流图；
图15是计算机系统。
本发明涉及器件制造中的三维设计结构。为便于说明，本发明以在沟道电容器器件上形成的晶体管器件为例进行说明。但是，本发明显然有更宽的范围，并通常延伸到有三维布图的器件的制造，如在其上制成有第二器件的第一器件。
参见图1，图中示出了用常规方法制造的沟道电容器，这些电容器已公开在Nesbit et.al.A0.6μm2256Mb Trench DRAM Cell With Self-AlighedBuried Strap(BEST),IEDM Techuical Digest(1993)中。这里引作参考。电容器形成在半导体衬底110中。通常，衬底用单晶材料制成。这里用的“单晶材料”是指其中相应的原子平面是有效平行的单晶材料。通常用本领域技术人员公知的各种材料构成衬底。这些材料例如包括硅，锗，砷化镓和Ⅲ-Ⅴ族化合物。也用包括多层材料层的衬底。这些衬底，例如，包括在另一类单晶材料的顶部形成的一类单晶材料，例如，在硅-蓝宝石(SOS)，或非晶型材料或非晶材料层上再结晶的多晶材料，例如硅-绝缘体(SOI)。
在一个实施例中，衬底是用Czochralski方法制备的单晶硅晶片。晶片主表面的取向没有严格规定，可以是任何合适的取向，如<100>,<110>，或<111>均可用。通常，晶片是<100>取向，因为，这种晶片有低表面态和高载流子迁移率因此是通用的。可以用如硼(B)，磷(P)，砷(As)，或锑(Sb)对衬底进行杂质原子的重掺杂或轻掺杂，以获得规定的电性能。
在示范的实施例中，在用浓度约为7×1015-2×1016的硼掺杂的P型<100>衬底中形成沟道电容器。在衬底表面上设置焊盘叠层。焊盘叠层包括例如用作腐蚀沟道的腐蚀掩模的硬掩模层(未示出)。此外，在焊盘硬掩模层下设置用作后续工艺中的抛光停止层的焊盘氮化物层115。或者，焊盘氮化物层能用作深存储沟道和浅隔离沟道用的腐蚀掩模。通常在形成氮化物层之前，在硅衬底上形成约80A厚的氧化物层(未示出)。氧化层有助于氮化层粘接到衬底上，并能减小多层界面处的应力。电容器101包括用多晶硅填充的沟道区120。多晶硅层用浓度约为5×1019的如砷的N型杂质掺杂。如上所述，虽然沟道用As掺杂，但是本领域的技术人员会发现，P型掺杂的多晶硅可以用在某些领域。例如，可用P型多晶硅获得功函数中的一伏漂移。
N型掩埋区180围绕在沟道下部周围，掩埋区与P型衬底建立P-N结，因此，形成与衬底隔离的存储电容器的一个极板。为了形成掩埋区，下部沟道区与例如掺As玻璃(AsG)的N型掺杂材料连接。衬底经过如约1050℃,30分钟的高温处理之后，As杂质原子扩散到P型衬底中，完成掩埋区的形成。掩埋区构成称作掩埋极板的电容器的另一极板。节介质层190把电容器的两个极板分开。如图所示，节介质包括氮化硅层(Si3N4)和二氧化硅层(SiO2)。通常用化学汽相淀积(CVD)和再氧化法淀积Si3N4形成节介质层。用例如隔板腐蚀技术沿节介质层上的沟道侧壁形成氧化物凸缘170。凸缘厚度应足以使存储电容器与阵列器件隔开。通常凸缘厚度约为25至50nm。凸缘和多晶硅均凹进，在衬底中建立一个凹槽175，从该凹槽中露出硅沟道侧壁122。对深度为8μm的沟道而言，凸缘和多晶硅凹进硅表面之下约150nm。
以上为了说明，极简单地描述了常规沟道电容器和所用的制造工艺步骤。当然，实际的沟道电容器的形成包括更多的步骤，例如，从凸缘下除去节介质，和淀积并除去AsG。这些步骤是公知的，而且已公开在Nestbit,et.al.A0.6μm2 256Mb Trench DRAM Cell With Self-Aligned BuriedStrap(BEST),IEDM Technicai Digest(1993)中。它已在这里引作参考。而且，上述的尺寸只是一个例子，可根据应用领域而变化。
制造沟道之后，在凹槽175中形成单晶材料。用单晶材料填充沟道，可在沟道顶部制造例如存储晶体管的高性能器件。按本发明，用常规CVD法形成单晶材料，也称作硅汽相外延(epi)生长，如Sherman,Chemical VaporDeposition For Microelelctronic Principle,Techn-ology and Application,Noyes Publication(1987),and Runyan et.al.Semiconductor Integrated CircuitsProcessing Technology Addison-Westley(1990)中所述，这里引作参考。单晶层是指epi层。epi生长方法取决于其上要生长作为epi层籽晶的epi层的材料的结晶结构。因此，通常假定epi层的结构与要在其上生长的材料结构相同。
通常，在反应器中进行epi生长，反应器包括有基座的石英反应室。为得到更均匀的热环境，基底支承衬底。epi层的形成包括反应剂流入反应室中在高温下的化学反应。
各种硅源或前体，例如四氯化硅(SiCl4)，二氯甲硅烷(SiH2Cl2)，三氯甲硅烷(SiHCl3)，和硅烷(SiH4)均可用作生长epi。用各种前体和反应性的基本转移方法和反应动力学已在例如Sherman,Chemical Vapor Deposition ForMicroeleetronic Principle,Techno Logy and Application.NoyesPublication(1987)中公开，这里引作参考。
在一个实施例中，“选择硅”的epi生长方法用于形成单晶层。“选择硅”是指只在硅材料上形成epi层。由于氮化层115通常环绕沟道开口，epi层只在沟道区内生长。在约800℃至1150℃的温度之间进行选择epi生长。反应室内压力通常设定在约1torr至1atm(大气压)之间。H,SiH2Cl2和HCl气泵入反应室建立形成epi层的化学反应。反应气体的流速为：H在约1至200S/m之间，SiH2Cl2和增强epi生长选择性的HCl气的流速均约在100至1000Sccm之间
或者，也用非选择epi生长法。如本领域技术人员所公知的，选择性与各种因素有关，如，HCl，反应温度，所用硅前体的种类和杂质类型及浓度。因此，改变这些因素，可提高选择性，降低或消除选择性。在焊盘氮化物以及硅上用非选择epi方法生长epi。在氮化物上出现的生长位错需要进行抛光和/或腐蚀处理。
图2A-2E示出在全部时间用选择epi法进行epi生长的不同阶段。图2A示出epi层的最初生长。由于用选择epi法，从沟道中硅侧壁和多晶硅顶部开始生长。从硅侧壁的生长220具有单晶结构。该单晶epi层用<111>多个侧面221和(110)和(110)顶平面222从沟道侧壁开始生长。从沟道顶部生长的有关层230假设是多晶结构。随着epi和多晶硅层的生长，它们在epi-多晶硅的界面240开始汇合并形成θ角。界面的θ角由<111>晶面确定，它与晶片表面约成54°。图2B示出随生长过程的进行的epi层和多晶硅层。虚线表示在前阶段的层生长情况。
图2C中，epi的前端从沟道侧壁汇合，在多晶硅锥形头230顶部上形成单晶层。如上所述，由于epi-多晶硅层界面与沟道侧壁形成一个角。因此，多晶生长是锥形。epi前端的汇合对于在填充了多晶硅的沟道顶上的单晶层的成功形成很重要。例如，如果多晶硅前端塞入epi前端之间，则会阻止它们汇合，之后不能形成单晶硅层。为了保证epi前端能汇合，要填充的凹进区的深度D应至少是(W/2)tgθ，其中W是凹进区反应的直径，在沟道不是圆形或方形时，W应是沟道最宽处的直径，θ是多晶硅-epi界面与晶片表面的夹角。
参见图2D，示出epi前端汇合后的生长工艺。如图所示，在该阶段epi生长是从<111>多侧表面221开始按垂直方向生长。如图2E所示，在沟道侧壁，epi层倾向于用<311>多侧面265生长。该多侧面生长，由于epi表面的潜伏效应而在不是中心的沟道侧壁上引起epi的缓慢生长，生成一个凸圆形epi表面260。epi表面的顶部能抛光以提供一个可在其上制造器件的平<100>表面。
图2F画出了沟道中epi生长各个阶段的顶视图。如图所示，生长阶段2A-2C分别对应图2A-2C中所画的生长阶段。
图3是三维结构300的一个实施例。这种结构例如用在DRAM阵列中。如图所示，结构包括在半导体衬底305中形成的沟道电容器315，如图1所示。凸缘氧化物316环绕沟道侧壁。用图2a-2F所示epi生长法在沟道电容器315上形成epi层350。虚线355画出了用epi生长工艺建立的锥形多晶硅-epi界面。
在epi层表面上制造晶体管370。为便于说明已简化了该晶体管。用已在Sze中说明过的、引作参考的VLSI法的那些常规技术制造晶体管。晶体管包括栅区373，它通常包括用氮化层375覆盖的多晶硅层380和栅侧壁隔片390。为减小栅区的薄层电阻，用包括硅化物的复合栅叠层。硅化物如硅化钼(MoSix)、硅化钽(TaSix)，硅化钨(WSix)，硅化钛(TiSix)或硅化钴(CoSix)用于形成复合栅叠层。或者用铝或难熔金属，如钨和钼，可以单独使用，也可与硅化物或多晶硅组合使用。此外，晶体管还包括用杂质离子注入法形成的漏区391和源区392。并形成浅沟道隔离区360，使DRAM结构300与DRAM阵列的其它DRAM结构隔离。
图4A和4B至10A和B示出引入图3所示三维结构的三维DRAM阵列的各形成阶段。图4A-10A是阵列的侧视图，图4B-10B是阵列的顶视图。这些图中的通用结构用通用数字指示。如图所示，尽管DRAM阵列用开口位线结构，本领域的技术人员应了解，其它位线结构，如折叠位线结构或其变化均可以用。
参见图4A-4B，示出了带焊盘氮化物层420的衬底405。衬底包括在其中腐蚀过的常规沟道电容器的阵列410。为便于说明，示出了沟道的顶部。如图所示，沟道电容器填充了多晶硅415，并被氧化物凸缘411包围。之后，填充了多晶硅的沟道从衬底表面凹进。之后，在凹进区生长epi层450，以在沟道上设置单晶表面。epi层的顶部包括<311>多侧面455和<100>平表面456。之后，氧化epi层，建立厚度约为20-30nm的氧化层470。
图5A中示出浅沟道520的形成。为形成浅沟道，除去焊盘氮化层420(从图4A)，选择氧化物层，也可以除去焊盘氮化物层而不除去氧化物层470和epi层450。之后，硅衬底凹进至深度稍低于凸缘氧化物411为止，约200至300μm，形成浅沟道。用常规反应离子腐蚀(RIE)法凹进硅。为了避免除去epi层，RIE是用常规的HCL化学性能选择氧化物。RIE对氧化物的选择性应足以除去epi层而不除去氧化物层。通常对氧化物的选择率为100或更高。
如图6A所示，之后，用氧化物620填充浅沟道，如用CVD法用TEDS填充。之后，对衬底表面进行平面化处理，除去氮化物层。平面化处理也会除去epi层的<311>多侧面，因此，提供了平整的表面610。
图7A-7B示出在沟道电容器410上的epi层450上形成的晶体管710。在epi表面720上形成牺牲氧化物(未示出)，并通过牺牲氧化物把杂质注入epi层450中以修整在epi层450中的杂质分布形状。如图所示，用P型杂质注入epi层中。epi层掺杂后，除去牺牲氧化物层，并在epi表面上形成栅氧化层。之后，形成栅导体750。显然，栅导体用例如氧化层755覆盖。在栅导体侧边上形成包括例如氮化物的绝缘侧壁隔层760。栅导体用作DRAM阵列的字线。进行离子注入，形成源区730和漏区740。如图所示，用N型杂质注入漏区和源区。漏区和源区是DRAM阵列的位线和节点连接。用常规方法形成晶体管的各构件。这些方法例如是在S.M.Sze,VLSI Technology,2nd ed,New York,MoGraw-Hill.1988，中所述的，这里引作参考。
参见图8A-8B，带状掩模用于确定相邻器件之间的带状掩模区810。进行常规的RIE，除去带状掩模区810中的TEOS。随后进行各向同性化学干腐蚀(CDE)，以确保露出epi侧壁。CDE露出epi侧壁850，保留TEOS薄层820。薄层厚度约为50nm，用作扩散阻挡层。用带状掩模保护相邻位线之间的区域870，不除去其中的任何TEOS。阵列表面上形成如掺砷玻璃(AsG)或掺磷玻璃(PSG)的N型掺杂玻璃层，并进行RIE，在露出的epi侧壁850上和栅氮化物隔层760上的隔层865上形成隔层860。通常，带N型沟道晶体管的DRAM阵列用N型和P型沟道晶体管作为外围支承器件如解码器。为了保护P型沟道晶体管的漏区和源区中的P扩散，应除去这些P型沟道晶体管上的N型掺杂隔层。用保护层和附加的掩模实现从P型沟道晶体管除去N型掺杂的隔层。
进行退火，把N型杂质从掺杂玻璃驱入epi侧壁，形成N+层890。通常，退火条件如下：在惰性气体中约900℃下进行10分钟。但是，退火条件没有严格规定，且有一定弹性，只要能有效形成N+层890而不严重损坏epi层中杂质即可。例如，也可用快速热退火(RTA)方法形成N+层，而对epi掺杂无影响。N+层890连续设置在N+节扩散与从沟道中的多晶硅的N+向外扩散之间。N+层称作掩埋带。从栅导体上的N+掺杂层的扩散增加了源和漏的杂质，因此，减小了扩散电阻。之后，在阵列上淀积TEOS层，使栅的顶部895平整。
图8C示出形成N+节扩散与从沟道中的多晶硅的N+向外扩散之间的连接的另一种方法。如图所示，用在侧壁850上的epi生长法形成带880。在epi生长期间带用N型杂质掺杂。为使epi形成汇集在epi侧壁850上，用选择epi法。显然，隔层760和层820包含TEOS和包括氮化物的栅帽755。因此，epi生长选择epi侧壁而不选TEOS和氮化物。用与从epi层450中生长所用的那些方法相同的epi生长方法实现选择性。尽管epi生长也会发生在漏区和源区的露出部分898和899上，这些epi生长不会对器件功能造成负面影响。
为了从P型沟道外围器件除去N+掺杂玻璃，用epi法形成带以便省去所需的光刻和腐蚀步骤。再则，epi带不需退火来完成N+节扩散与从沟道中的多晶硅层的N+向外扩散之间的连接。省去退火，可减小所需的整个热聚集，从而制成要求的器件。
图9A-9B示出限定相邻位线扩散之间的区域910所用的掩模。完全除去区域910中的TEOS，露出这些区域中的硅顶表面915。为了保证位线扩散无氧化物。采用过腐蚀。过腐蚀会在相邻位线扩散730之间形成填充TEOS的小的凹槽。用各向同性CDE从氮化物侧壁隔层除去掺杂的玻璃层(用虚线930画出部分)，以确保合适的位线接触区。就采用epi带的实施例而言，如图8C所示，由于没用掺杂玻璃，因此不用CDE。
参见图10A-10B，之后，在表面上形成高掺杂的N+多晶硅层。多晶硅层使栅895的顶部平整，以形成位线接触区110。如果需要，可用CVD淀积如TEOS的MO介质并平面化处理。在MO介质层中限定位线接触开口120。位线接触开口处的MO介质层凹进，以露出多晶硅层110。之后，淀积金属层150，填充接触开口120。之后，腐蚀金属层，形成位线导体。
在沟道上立体的设置器件的能力使三维设计布图更有效，由此增加了给出区域中的器件密度。然而，特别是在如便携式装置的低损耗(如低功率)的应用领域中，有时可兼顾不同层上的器件之间的隔离。例如，在有沟道上的epi层上形成的存取晶体管的DRAM单元的情况下，位线扩散(即，晶体管的漏)能“穿通”epi层，建立有节扩散的电连接。穿通引起电容器的存储电荷漏出，对DRAM单元的工作能力造成负面影响。
图11示出了有δ掺杂层310的沟道电容器300，以确保沟道中N+多晶硅330与其上制成的器件的位线之间隔离。δ层包括其导电性与存储节上的区域。即晶体管的epi区(即P+区)的导电性相同的杂质原子。δ层使杂质浓度局部增大，它在存储节与位线扩散之间升高了穿通的电阻挡势垒及电阻。
如图11所示，在epi生长之前，用N型杂质掺杂沟道多晶硅层，用P型杂质掺杂δ层。杂质浓度应足以防止穿通但不引起来自沟道电容器的电流泄漏。此外，δ层与结耗尽区隔离。
结合epi生长工艺形成δ层。如图所示，开始轻掺杂的epi生长。用例如1×1017至1×1018cm-3。的B(硼)对epi层掺杂。epi层部分形成之后，反应室中引入更高浓度的B以形成δ层。用于形成δ层的B浓度约在3×1017至2×1018之间。浓度低于约3×1017不能有效防止穿通，而浓度高于2×1018会引起漏电流。为防止来自沟道的N+杂质侵入δ层，多晶硅层生长厚度应约为100nm。形成δ层之后，终止B的注入，并继续轻掺杂的epi生长直到覆盖沟道为止。通常随后的低温处理是限制δ掺杂层的扩散。
例1
例中，在<100>晶片表面中形成直径为300nm深8μm的常规沟道。用约1016cm-3的B给晶片掺杂。沟道的顶部凹进焊盘氮化物-硅界面下约170nm。之后，晶片在反应室内进行选择外延生长。
晶片在反应室内H气氛中约80T的压力下，在约925℃进行75秒钟的预焙。预焙使在epi生长之前除去界面处的任何天然氧化物。预焙之后，在反应室内约40T的压力下在908℃使SiH2Cl2、HCl和H2反应75秒钟，进行选择epi生长。反应的工艺参数如下：SiH2Cl2约200sccm；HCl约260sccm；H2为65slm。
图12是由上述实验制成的沟道500的透射电子显微镜(TEM)图形。如图所示，从沟道顶部生长多晶硅520和从沟道侧壁560生长epi 510。多晶硅-epi界面530与<100>晶片表面形成约54°夹角，建立锥形多晶硅生长。由于在沟道侧壁的epi生长速度较小，epi表面550有带邻近沟道侧壁的<311>多侧面的凸圆形。
例2
进行的实验确定减小穿通的δ掺杂层的效率。参见图13，是一个在DRAM阵列中用的一个三维结构模式600。结构600与图3所述三维结构相同。所画的模式包括位线扩散650。侧边和底上的数字表示单元的尺寸。如图所示，用凸缘630把沟道电容器610与硅衬底620隔开。沟道电容器的顶部是按本发明形成的epi层640。epi层包括在其中形成的δ掺杂层。δ层用浓度约为5×1017cm-3的B掺杂。STI区使结构600与DRAM阵列中的其它结构隔开。epi层上是字线660和位线670。位线用位线扩散连接到晶体管。还组装了与DRAM单元600相同的另外两个DRAM单元。第一单元包括用约2×1018cm-3的B掺杂的δ层，和没有δ层组装的第二单元。
模拟DRAM单元组件，测试从沟道电容器610的节至覆盖在位线扩散650上的位线670的漏电流。有限的元器件的模拟试验已由Buturla et.al.“ANew Three.Dimensional Dewice Simulation Formulation”。NASCODE:Proc.6th Inter.Conf.Numerical Analysis of Semiconductor Devices and IntegrotedCircuits.Boole Press Ltd(1989)公开。参见图14，它是位线为0.0伏时DRAM单元组件的总漏电流对数值与存储节上的电压关系曲线图。尽管绘制的测试漏电流高达5.0V，但大多数常规高密度阵列用的电压是1.8-2.0V。曲线710和720分别表示从具有2×1018cm3的B和5×1018cm3的B掺杂的δ层的组件中流出的漏电流。曲线730代表从不具有δ层的组件中流出的漏电流。显然，与不具有δ层的组件(曲线730)相比，有δ层的组件(曲线710和720)的漏电流较小。实际上，δ层能有效地使漏电流减小约3个数量级或减到约2V以下。漏电流量减小表明结构符合低功率，长的应用保持时间的目的。因此，在最大电流高密度DRAM应用方面，δ层能有效地减小或消除穿通。
参见图15，它示出一个典型的计算机系统1500。如图所示，系统包括例如由Intel制造的微处理器的处理器。处理器按处理器的指令系统设定的指令进行算术和逻辑操作。计算机程序和数据存储在计算机存储器1530中，存储器包括磁或光存储器单元。
设置键盘1540，用它按用户要求把指令输入系统中。也可设置如用“点按”法输入指令的鼠标的输入装置。指令，例如，执行计算机存储器中存储的计算机程序。之后，计算机程序加到计算机的存储器或RAM中。RAM包括如本发明所述的DRAM IC。存储在加载于计算机存储器中的数据库中并要求执行计算机程序的数据也传输到计算机的RAM。此外，用户通过输入装置输入所要求或规定的数据。
最近使用或经常使用的数据和计算机程序部分存储在计算机的已知的“高速缓冲存储器”的高速存储器1515中。“高速缓冲存储器”，例如，是处理器的一部分。之后，把程序的结果通过显示器1550提供给用户。
尽管已用实施例实际展示和说明了发明，但本领域的技术人员应了解，在不脱离本发明的精神和范围的情况下本发明还会有改进和变化。用P沟道晶体管能实现的三维结构只是一个例子。发明范围不受上述说明的限定。而权利要求才规定了本发明的全部范围。

Claims (1)

1．一种简化三维沟道电容器动态随机存取存储器的方法，包括以下步骤：
设置衬底，该衬底具有单晶结构和基本上平整的衬底表面，其中，衬底表面包括具有基本上平坦的焊盘表面的焊盘层；
在衬底中制造沟道电容器，其中，沟道电容器包括多晶硅；
使在沟道电容器中的多晶硅凹入衬底表面下面以形成凹槽；
在凹槽中形成中间层使其高于焊盘表面，该中间层具有单晶顶平面；
使中间层和焊盘表面平整，使中间层的顶平面与衬底表面基本上一样平；和
在顶平面上制造晶体管，其中，第二器件的有源区在顶平面内。
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