JPH05218337A - 半導体記憶装置及びその製造方法 - Google Patents

Abstract

(57)【要約】 （修正有） 【構成】本発明はトレンチキャパシタ上に絶縁膜で囲ま
れたエピタキシャル層１１４を設け、エピタキシャル層
中にアクセストランジスタを形成する。 【効果】本発明によれば、キャパシタ間のリーク電流、
キャパシタと基板間のリーク電流を共に減らし、セル面
積を縮小し、トランジスタが形成される基板表面を平坦
化することができる。また、キャパシタ誘電膜への熱ス
トレスというプロセス上の問題も除去することができ
る。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は半導体記憶装置に係わ
り、特に一トランジスタ、一キャパシタ型のダイナミッ
クランダムアクセスメモリ（以下ＤＲＡＭと略記する）
のメモリセルとその製造方法に関する。

【０００２】

【従来の技術】一トランジスタ、一キャパシタ型のメモ
リセルで構成されるＤＲＡＭに高集積化を進めていくと
セルの三次元化が必要になる。わずかなセル面積に対し
て一定のキャパシタ面積を確保するためである。このよ
うな問題を解決するためにトレンチキャパシタセルが開
発され実用に供されている。

【０００３】ところが、トレンチキャパシタセルは２つ
の点で高集積化に対する難点が存在する。一つはトレン
チ間のリーク電流である。トレンチ深さは、４ＭＤＲＡ
Ｍでは４μｍ以上になり、このトレンチ部を隣接セル間
のトランジスタとしてみた場合、結晶歪みを伴ったＭＯ
Ｓトランジスタとみられ、リーク電流が問題となる。二
つ目の問題は、ソフトエラー耐性が低いことである。ト
レンチの周囲に広がる空乏層がアルファ線誘起電荷を収
集しやすいためである。

【０００４】これら二つの問題を同時に解決する手段と
してリバーストレンチキャパシタ構造がある。これは電
荷の蓄積ノードをトレンチ内のポリシリコン側にし、ソ
フトエラー耐性を向上させたものである。この様にする
と、隣接セル間はキャパシタ誘電膜で確実に絶縁される
ため同時にリーク電流を減らすことが可能になる。この
構造で代表的なものはＩＥＤＭ８８−Ｐ５８４に示され
るようなＳＰＴ（Ｓｕｂｓｔｒａｔｅ Ｐｌａｔｅ Ｔ
ｒｅｎｃｈ）セルである。

【０００５】［図１８］にＳＰＴセルの断面図を示す。
高濃度にＰ型不純物でドープされた基板４０１上に低不
純物濃度のＰ型エピタキシャル成長層４０２を形成し、
Ｎ型不純物を拡散させたウェル４０３にアクセス用のＰ
チャネルトランジスタ４０８を形成する。データ蓄積用
のキャパシタは基板４０１まで掘り下げられ、このトレ
ンチ４０４に誘電膜４０６を挾んでポリシリコン４０７
が形成されている。ここで、キャパシタのプレート電極
は高濃度にＰ型不純物でドープされた基板４０１であ
り、電荷の蓄積ノードはポリシリコン４０７である。ト
ランジスタ４０８のソース領域４０９と蓄積ノード４０
７とのコンタクトはポリシリコン膜４１０で行ってい
る。キャパシタの一部は［図１８］のようにフィールド
絶縁膜４１１の下に埋没されている。

【０００６】しかし、ＳＰＴセルはポリシリコン膜４１
０でトランジスタ４０８のソース領域４０９と蓄積ノー
ド４０７とのコンタクトをとっているため、フィールド
絶縁膜４１１の下にキャパシタを完全に埋没することが
できず、また、トランジスタ４０８とキャパシタを並べ
て形成するのでセル面積が縮小されないという問題があ
る。さらに、［図１８］の４１２に示す領域で、疑似的
にＰチャネルトランジスタが形成されているのでソース
領域４０９から基板４０１へのリークが問題になる。こ
れらの問題を同時に解決したセル構造が埋め込みキャパ
シタ型のセルである。キャパシタをトランジスタの下に
埋め込むことによってセル面積を縮小でき、疑似的なト
ランジスタが形成されない構造にすることによってリー
ク電流を減少させることができる。この構造の代表的な
ものはＩＥＤＭ８８−Ｐ５８８に示されるようなＢＴ
（Ｂｕｒｉｅｄ Ｔｒｅｎｃｈ）セルである。

【０００７】［図２２］にＢＴセルの断面図を示す。以
下、ＢＴセルの製造工程を説明する。［図１９］〜［図
２２］はＢＴセルの製造方法を工程順に示した断面図で
ある。

【０００８】［図１９］に示すように、高濃度に不純物
がドープされたＰ⁺ シリコン基板５０１の表面にＰ型エ
ピタキシャル層５０２を２μｍ程度成長させる。続いて
Ｐ型エピタキシャル層５０２上に膜厚３０ｎｍ程度の熱
酸化膜５０３を成長させ、さらに全面に窒化膜５０４、
酸化膜をそれぞれケミカルベーパーデポジション（以
下、ＣＶＤと略記する）で膜厚５０ｎｍ、３００ｎｍ程
度滞積させる。次にトレンチ開孔のためのレジストをパ
ターニングし、このレジストをマスクにして酸化膜、窒
化膜５０４および熱酸化膜５０３を順にエッチングす
る。レジストを除去した後、酸化膜をマスクとしてリア
クティブ・イオン・エッチング（以下ＲＩＥと略記す
る）により、Ｐ型エピタキシャル層５０２を貫いてＰ⁺
シリコン基板５０１まで達するような深さ６μｍ程度の
トレンチ５０５を掘る。続いて、マスクに用いた酸化膜
を除去したのち、トレンチ側壁および底部にキャパシタ
の誘電膜として、酸化膜の膜厚換算で１０ｎｍの酸化膜
・窒化膜・酸化膜の複合膜５０６を形成する。続いて、
全面にＰ型の不純物、例えばボロンを基板濃度より濃く
ドープしたポリシリコン膜５０７をＣＶＤ法により５０
０ｎｍ程度堆積させ、ＲＩＥを用いてトレンチ５０５の
内部にのみＰ⁺ ポリシリコン膜５０７を残存させる。続
いて、窒化膜５０４を耐酸化性マスクとし、Ｐ⁺ ポリシ
リコン膜５０７上に分離用熱酸化膜５０８を形成する。

【０００９】次に［図２０］に示すように、選択的に窒
化膜５０４を剥離した後、エピタキシャル層５０２上の
熱酸化膜５０３のみをエッチング除去する。続いて、ト
レンチ５０５上の所定の位置にのみ溝５０９が形成され
るように選択エピタキシャル成長を行いエピタキシャル
層５１１を形成する。成長条件は、反応ガスをＳｉＨ₂
Ｃｌ₂ 、ＨＣｌ、Ｈ₂ を用い、反応温度は９００℃、圧
力５０Ｔｏｒｒで行い、エピタキシャル成長時に同時に
Ｂ₂ Ｈ₆ でドーピングを行う。

【００１０】次に、［図２１］に示すように、溝５０９
直下の分離用熱酸化膜５０８を選択的にエッチング除去
する。続いて、エピタキシャル層５１１を成長させるこ
とにより、Ｐ⁺ ポリシリコン膜５０７上にＰ⁺ ポリシリ
コン膜５１２が成長し、エピタキシャル層５１１とＰ⁺
ポリシリコン膜５１２によって溝５０９が埋まる。

【００１１】次に、［図２２］に示すように、基板５０
１に達しないようにｎウェル５１３を形成する。続い
て、所定の位置にフィールド熱酸化膜５１４を形成す
る。さらに、トランジスタのゲート酸化膜５１５を膜厚
１５ｎｍ程度熱酸化により成長させ、ワード線を兼用す
るゲート電極５１６をＰ型にドープしたポリシリコンで
形成した後パターニングする。続いて、このゲート電極
５１６をマスクにしてＰ型のイオン、例えばボロンをイ
オン注入し、熱処理を行うことによりソース、ドレイン
拡散層５１７を形成する。この時、ソース、ドレイン拡
散層５１７とＰ⁺ ポリシリコン層５１２が電気的に接続
される。続いて、トランジスタのソース領域上にコンタ
クトホール５１８を設け、アルミニウム合金（Ａｌ−Ｓ
ｉ）で形成されたビット線５１９と接続することによ
り、ＤＲＡＭセルが形成される。

【００１２】この様に形成されたＢＴセルは、アクセス
用トランジスタのソース、ドレイン拡散層とキャパシタ
の蓄積ノードとのコンタクトを形成する方法が複雑であ
る。溝５０９はエピタキシャル成長における水平方向と
垂直方向の成長速度により形状が決定される上、キャパ
シタの平面的な面積とエピタキシャル層５１０の膜厚も
相関関係がある。したがって、トレンチ形状を自由に設
定できず、キャパシタ容量を大きくすることが難しい。
また、フォトマスクの合わせずれなどにより、トランジ
スタのソース、ドレイン拡散層とキャパシタの蓄積ノー
ドとのコンタクトがうまくいかないという問題もある。

【００１３】また、選択酸化法でフィールド酸化膜を形
成しているので素子分離が十分でない。つまり、トラン
ジスタのソース、ドレイン拡散層とキャパシタの蓄積ノ
ードとのコンタクトを経由する隣接セル間のリーク電流
が無視できない。また、キャパシタ形成後に選択酸化法
でフィールド酸化膜を形成しなければならないので、キ
ャパシタ誘電膜などに熱ストレスがかかるという問題が
ある。

【００１４】

【発明が解決しようとする課題】上記したように従来型
のトレンチキャパシタのＤＲＡＭセルには、トレンチ間
のリーク電流が大きい、ソフトエラー耐性が低いといっ
た問題があった。また、ＳＰＴセルは、トランジスタと
キャパシタを並べて形成するのでセル面積が縮小されな
い、疑似的なトランジスタができてしまうので蓄積ノー
ド、基板間のリーク電流が大きいという問題があった。
また、ＢＴセルは、トランジスタのソース、ドレイン拡
散層とキャパシタの蓄積ノードとのコンタクトを形成す
る方法が複雑である、トレンチ形状を自由に設定できず
キャパシタ容量を大きくすることが難しい、隣接セル間
のリーク電流が無視できない、キャパシタ誘電膜などに
熱ストレスがかかるという問題があった。

【００１５】そこで、本発明は上記のような欠点を除去
し、すなわち、キャパシタ間のリーク電流、キャパシタ
と基板間のリーク電流を共に減らし、セル面積を縮小
し、キャパシタ容量を一定に保ち、キャパシタ誘電膜へ
の熱ストレスというプロセス上の問題を除去することを
目的とする。合わせて、トランジスタが形成される基板
表面を平坦化することを目的とする。

【００１６】

【課題を解決するための手段】上記目的を達成するため
に、本発明では、第一導電型の第一の半導体層を有する
半導体基板と、前記半導体基板表面に形成された第二導
電型の拡散層と、前記半導体基板中に形成され前記拡散
層を貫き前記第一の半導体層をプレート電極とし内部に
蓄積ノードを有するトレンチキャパシタと、前記トレン
チキャパシタ上の一部と前記半導体基板上の一部に形成
された第二導電型の第二の半導体層と、前記第二の半導
体層表面に形成され前記蓄積ノードと電気的に接続され
たトランジスタと、前記トレンチキャパシタ上と前記半
導体基板上に形成され前記第二の半導体層を取り囲む絶
縁体層から成ることを特徴とする半導体記憶装置を提供
する。また、前記したものに加えて、前記絶縁体層がＣ
ＶＤ法により形成されることを特徴とする半導体記憶装
置を提供する。

【００１７】また、第一導電型の第一の半導体層を有す
る半導体基板と、前記半導体基板表面に形成された第二
導電型の第一の拡散層と、前記半導体基板中に形成され
前記第一の拡散層を貫き前記第一の半導体層をプレート
電極とし内部に蓄積ノードを有するトレンチキャパシタ
と、前記トレンチキャパシタ上に形成され前記トレンチ
キャパシタの蓄積ノードと電気的に接続された第一導電
型の第二の半導体層と、前記トレンチキャパシタ上と前
記第二の半導体層上とに形成された第二導電型の第三の
半導体層と、前記第三の半導体層表面より前記第二の半
導体層に至るトレンチと、前記トレンチの前記第三の半
導体層表面領域に形成した第一導電型の第二の拡散層
と、前記トレンチ側壁及び底部に形成したゲート絶縁膜
と、前記ゲート絶縁膜内部に形成したゲート電極と、前
記トレンチキャパシタ上と前記半導体基板上に形成され
前記第三の半導体層を取り囲む絶縁体層から成ることを
特徴とする半導体記憶装置を提供する。

【００１８】また、第一導電型の半導体基板表面に第二
導電型の拡散層を形成する工程と、前記第二導電型の拡
散層を貫き内部に蓄積ノードを持つトレンチキャパシタ
を形成する工程と、前記半導体基板表面と前記トレンチ
キャパシタ上とにＣＶＤ法により絶縁膜を形成する工程
と、前記絶縁膜を選択的に除去し前記半導体基板の一部
と前記トレンチキャパシタの一部を露出する露出部を形
成する工程と、前記露出部上に前記絶縁膜表面と同じ高
さまで第二導電型の第一の半導体層を形成する工程と、
前記第一の半導体層表面より前記トレンチキャパシタの
蓄積ノードに至るトレンチを形成する工程と、前記トレ
ンチを第一導電型の第二の半導体層で埋める工程と、前
記第一の半導体層表面に前記第二の半導体層と電気的に
接続されたトランジスタを形成する工程とからなること
を特徴とする半導体記憶装置の製造方法を提供する。

【００１９】また、第一導電型の半導体基板表面に第二
導電型の拡散層を形成する工程と、前記第二導電型の拡
散層を貫き内部に蓄積ノードを持つトレンチキャパシタ
を形成する工程と、前記半導体基板表面と前記トレンチ
キャパシタ上とにＣＶＤ法により絶縁膜を形成する工程
と、前記絶縁膜を選択的に除去し前記半導体基板の一部
と前記トレンチキャパシタの一部とを露出する露出部を
形成する工程と、前記トレンチキャパシタの蓄積ノード
上に第一導電型の第一の半導体層を形成する工程と、前
記露出部上と前記第一の半導体層上とに前記絶縁膜表面
と同じ高さまで第二導電型の第二の半導体層を形成する
工程と、前記第二の半導体層表面より前記第一の半導体
層に至るトレンチを形成する工程と、前記トレンチの側
壁および底部にゲート酸化膜を形成する工程と、前記第
二の半導体層表面に第一導電型の拡散領域を形成する工
程と、前記ゲート酸化膜内にゲート電極を形成する工程
とからなることを特徴とする半導体記憶装置の製造方法
を提供する。

【００２０】

【作用】本発明は、リバーストレンチを採用し、さらに
エピタキシャル成長させる領域を絶縁膜で囲んでいるた
め、キャパシタ間のリーク電流やキャパシタと基板間の
リーク電流は小さい。また、キャパシタの上に横型また
は縦型のトランジスタを形成しているため、セル面積が
小さくなる。また、ＢＴセルのようなエピタキシャル成
長による蓄積ノードとソース、ドレインのコンタクトを
用いていないため、キャパシタ形状を自由に設定でき、
キャパシタ容量を一定に保ったままセル面積を縮小でき
る。また、エピタキシャル層による素子領域周辺の絶縁
膜をＣＶＤ法で形成することにより、キャパシタ誘電膜
への熱ストレスというプロセス上の問題を除去すること
もできる。また、エピタキシャル層を周辺の絶縁膜と同
じ高さまで成長させることによりトランジスタを形成す
る基板表面を平坦化することができる。

【００２１】

【実施例】以下、本発明のＤＲＡＭのメモリセルに用い
た第一の実施例を説明する。［図１］〜［図７］は第一
の実施例の製造方法を工程順に示した断面図である。

【００２２】まず、［図１］に示すように、Ｎ型のシリ
コン基板１０１中の所定の位置に例えば２μｍのＰウェ
ル１０２を形成する。Ｐウェル１０２が形成されたＮ型
のシリコン基板１０１上に熱酸化により５０ｎｍの熱酸
化膜１０３を形成し、さらにＣＶＤ法により窒化膜１０
４を１００ｎｍ堆積し、酸化膜１０５を５００ｎｍ堆積
する。続いて［図２］に示すように、フォトレジストで
トレンチ開孔穴をパターニングした後、このフォトレジ
ストをマスクに酸化膜、窒化膜１０４、熱酸化膜１０３
を除去する。ここでフォトレジストを除去し、酸化膜を
マスクとしてＲＩＥにより３μｍのトレンチ１０６を形
成する。

【００２３】次に、［図３］に示すように、上記酸化膜
１０５を選択的に剥離し、続いて基板１０１全面に酸化
膜１０７を堆積し、ＲＩＥによりトレンチ１０６側面に
のみ残存するように酸化膜１０７をエッチングする。次
に、プレート電極となるＮ型にドープされたポリシリコ
ン膜１０８を基板全面に５０ｎｍ堆積し、フォトレジス
トをトレンチ１０６の中のみに埋め込む。続いてポリシ
リコン膜１０８をＲＩＥでエッチングし、フォトレジス
トを除去する。すると、ポリシリコン膜１０８がトレン
チ１０６の側面及び底部にのみ残存する。次に、キャパ
シタの誘電膜１０９を堆積する。続いてＮ型にドープさ
れたポリシリコン１１０を５００ｎｍ程度堆積し、ＲＩ
Ｅによりポリシリコン１１０の表面が少なくとも基板１
０１表面と同位置或いはそれ以下になるようにエッチバ
ックする。次に、露出したポリシリコン１１０の表面を
選択的に酸化し、１００ｎｍの熱酸化膜１１１を形成す
る。

【００２４】次に、［図４］に示すように、露出した誘
電膜１０９をＲＩＥにより剥離し、続いて、酸化膜と選
択比のとれるエッチング法、例えばボイルした燐酸によ
り、選択的に窒化膜１０４を剥離する。次に基板１０１
の全面にＣＶＤ法を用いて窒化膜１１２を１００ｎｍ堆
積し、続いて酸化膜１１３を５００ｎｍ堆積した後、フ
ォトレジストをマスクに酸化膜１１３および窒化膜１１
２をパターニングする。フォトレジストを除去した後、
酸化膜１１３をマスクに酸化膜と選択比のとれるエッチ
ング法、例えばボイルした燐酸により、選択的に窒化膜
１１２を剥離する。続いて、厚い酸化膜１１３、窒化膜
１１２をマスクに酸化膜１０３をエッチングしシリコン
基板１０１を露出させる。

【００２５】次に、［図５］に示すように、露出したシ
リコン基板１０１を種に、選択エピタキシャル成長によ
りＰ型のシリコンエピタキシャル層１１４を酸化膜１１
３とほぼ同位置まで成長させる。続いて、エピタキシャ
ル層１１４上に熱酸化膜１１５を３００ｎｍの膜厚で形
成する。次に、フォトレジストをマスクに所定の位置に
熱酸化膜１１１を貫いてポリシリコン膜１１０に達する
溝１１６を形成する。溝１１６を形成することにより露
出したポリシリコン１１０を種に選択的にＮ型にドープ
されたポリシリコン膜１１７を溝１１６上部まで成長さ
せる。

【００２６】次に、［図６］に示すように、熱酸化膜１
１５をウエットエッチングによりエッチング除去し、熱
酸化によりトランジスタのゲート酸化膜１１８を形成す
る。続いてＣＶＤ法を用いてＮ型にドープされたポリシ
リコン膜１１９を２００ｎｍで形成し、酸化膜１２０を
１００ｎｍ堆積する。次に、フォトレジストをマスクに
酸化膜１２０、ポリシリコン膜１１９をＲＩＥによりパ
ターニングしゲート電極を形成する。続いて、酸化膜１
２０とポリシリコン膜１１９をマスクにｎ- 拡散層１２
１を形成する。

【００２７】次に、［図７］に示すように、ＣＶＤ法に
より１００ｎｍの酸化膜１２２を堆積し、ＲＩＥにより
酸化膜１２０及びポリシリコン膜１１９の側壁にのみ残
存するようにエッチバックする。続いて、酸化膜１２
２、酸化膜１２０をマスクとしてトランジスタのソー
ス、ドレイン領域となるｎ⁺ 拡散層を形成する。次に、
層間膜となるボロン・フォスフォ・シリケート・グラス
膜（以下、ＢＰＳＧ膜と略記する）１２４を５００ｎｍ
堆積し、フォトレジストをマスクにビット線コンタクト
１２５を形成する。続いて、ビット線となるタングステ
ンシリサイド膜をスパッタ法で堆積し、フォトレジスト
をマスクにパターニングしてメモリセルを形成する。次
に第一の実施例に示した工程を幾つか変更し、工程を減
らした第二の実施例を示す。［図８］〜［図１０］はこ
れを工程順に示した断面図である。

【００２８】まず、［図８］に示すように、Ｎ型のシリ
コン基板２０１中に所定の位置に例えば２μｍのＰウェ
ル２０２を形成する。Ｐウェル２０２が形成されたＮ型
のシリコン基板２０１上に周辺回路のフィールド酸化膜
に用いる４００ｎｍの熱酸化膜を選択的に形成する。続
いて熱酸化により５０ｎｍの熱酸化膜２０３を形成し、
さらにＣＶＤ法により窒化膜２０４を１００ｎｍ堆積
し、酸化膜２０５を５００ｎｍ堆積する。続いて、フォ
トレジストでトレンチ開孔穴をパターニングした後、こ
のフォトレジストをマスクに酸化膜、窒化膜２０４、熱
酸化膜２０３を除去する。ここでフォトレジストを除去
し、酸化膜をマスクとしてＲＩＥにより３μｍのトレン
チ２０６を形成する。

【００２９】次に、［図９］に示すように、上記酸化膜
２０５を選択的に剥離し、続いて基板２０１全面に酸化
膜２０７を堆積し、ＲＩＥによりトレンチ２０６側面に
のみ残存するように酸化膜２０７をエッチングする。次
に、プレート電極となるＮ型にドープされたポリシリコ
ン膜２０８を基板全面に５０ｎｍ堆積し、フォトレジス
トをトレンチ２０６の中のみに埋め込む。続いてポリシ
リコン膜２０８をＲＩＥでエッチングし、フォトレジス
トを除去する。すると、ポリシリコン膜２０８がトレン
チ２０６の側面及び底部にのみ残存する。次に、キャパ
シタの誘電膜２０９を堆積しする。続いてＮ型にドープ
されたポリシリコン２１０を５００ｎｍ程度堆積し、Ｒ
ＩＥによりポリシリコン２１０の表面が少なくとも基板
２０１表面と同位置或いはそれ以下になるようにエッチ
バックする。次に、露出したポリシリコン２１０の表面
を選択的に酸化し、１００ｎｍの熱酸化膜２１１を形成
する。

【００３０】次に、［図１０］に示すように、シリコン
基板全面に窒化膜２１２を１００ｎｍ堆積し、続いてＣ
ＶＤ法により酸化膜２１３を５００ｎｍ堆積する。続い
てフォトレジストをマスクに酸化膜２１３、窒化膜２１
２をパターニングする。さらに、ＲＩＥにより露出した
誘電膜２０９及び窒化膜２０４をエッチングで取り除
く。次に、熱酸化膜２０３をウエットエッチングにより
剥離し、基板２０１を露出させる。後は第一の実施例と
同様の工程でエピタキシャル成長、トランジスタ形成を
行えばよい。

【００３１】以上第一の実施例及び第二の実施例をＮ型
のシリコン基板を用い、キャパシタとＮチャネルトラン
ジスタからなるＤＲＡＭセルを形成する方法を説明した
が、Ｐ型のシリコン基板を用いてキャパシタとＰチャネ
ルトランジスタからなるＤＲＡＭセルを形成しても良
い。この場合、基板にはｎウェルを形成し、ソース、ド
レインはＰ型拡散層となり、蓄積電極とプレート電極は
Ｐ型にドープされたポリシリコン層となる。

【００３２】また、第一の実施例及び第二の実施例で
は、プレート電極を形成する際に、フォトレジストをト
レンチ１０６、２０６の中に埋め込み、ポリシリコン膜
１０８、２０８をトレンチ１０６、２０６の側面及び底
部に残存させたが、これはプレート電極と基板との接触
抵抗を低下させるためであり、トレンチ底部にポリシリ
コン膜１０８、２０８を残さなくても接触抵抗が増大し
ないならばフォトレジストをトレンチ内に埋め込まずに
工程を進めてしまっても良い。この場合、トレンチ底部
にはポリシリコンが残らない。

【００３３】また、キャパシタの誘電膜１０９、２０９
は窒化膜、タンタル酸化膜等の誘電体膜、或いは酸化膜
／窒化膜／酸化膜からなる３層構造の膜に代表されるよ
うな複合膜、窒化膜／酸化膜からなる２層構造の膜に代
表されるような複合膜を用いても構わない。

【００３４】以上第一の実施例及び第二の実施例を説明
したが、このようにして形成したＤＲＡＭセルはリバー
ストレンチを採用し、さらにエピタキシャル成長させる
領域を絶縁膜で囲んでいるため、キャパシタ間のリーク
電流やキャパシタと基板間のリーク電流は小さい。

【００３５】また、キャパシタの上にトランジスタを形
成しているため、セル面積が小さくなる。さらに、ＢＴ
セルのようなエピタキシャル成長による蓄積ノードとソ
ース、ドレインのコンタクトを用いていないため、キャ
パシタ形状を自由に設定でき、キャパシタ容量を一定に
保ったままセル面積を縮小できる。

【００３６】また、エピタキシャル層による素子領域周
辺の絶縁膜をＣＶＤ法で形成することにより、キャパシ
タ誘電膜への熱ストレスというプロセス上の問題を除去
することもできる。加えて、エピタキシャル層を周辺の
絶縁膜と同じ高さまで成長させることによりトランジス
タを形成する基板表面を平坦化することができる。

【００３７】次に、セル面積をさらに縮小し、アクセス
用にに縦型トランジスタを用いた第三の実施例を説明す
る。［図１１］〜［図１６］は第三の実施例を工程順に
示した断面図である。

【００３８】まず、［図１１］に示すように、Ｎ型のシ
リコン基板３０１中に所定の位置に例えば２μｍのＰウ
ェル３０２を形成する。Ｐウェル３０２が形成されたＮ
型のシリコン基板３０１上に熱酸化により５０ｎｍの熱
酸化膜３０３を形成し、さらにＣＶＤ法により窒化膜３
０４を１００ｎｍ堆積し、酸化膜３０５を５００ｎｍ堆
積する。続いて、フォトレジストでトレンチ開孔穴をパ
ターニングした後、このフォトレジストをマスクに酸化
膜、窒化膜３０４、熱酸化膜３０３を除去する。ここで
フォトレジストを除去し、酸化膜をマスクとしてＲＩＥ
により３μｍのトレンチ３０６を形成する。

【００３９】次に、［図１２］に示すように、上記酸化
膜３０５を選択的に剥離し、続いて基板３０１全面に酸
化膜３０７を堆積し、ＲＩＥによりトレンチ３０６側面
にのみ残存するように酸化膜３０７をエッチングする。
次に、プレート電極となるＮ型にドープされたポリシリ
コン膜３０８を基板全面に５０ｎｍ堆積し、フォトレジ
ストをトレンチ３０６の中のみに埋め込む。続いてポリ
シリコン膜３０８をＲＩＥでエッチングし、フォトレジ
ストを除去する。すると、ポリシリコン膜３０８がトレ
ンチ３０６の側面及び底部にのみ残存する。次に、キャ
パシタの誘電膜３０９を堆積しする。続いてＮ型にドー
プされたポリシリコン３１０を５００ｎｍ程度堆積し、
ＲＩＥによりポリシリコン３１０の表面が少なくとも基
板３０１表面と同位置或いはそれ以下になるようにエッ
チバックする。次に、露出したポリシリコン３１０の表
面を選択的に酸化し、１００ｎｍの熱酸化膜３１１を形
成する。

【００４０】次に、［図１３］に示すように、露出した
誘電膜３０９をＲＩＥにより剥離し、続いて、酸化膜と
選択比のとれるエッチング法、例えば熱燐酸により、選
択的に窒化膜３０４を剥離する。次に基板３０１の全面
にＣＶＤ法を用いて窒化膜３１２を１００ｎｍ堆積し、
続いて酸化膜３１３を６００ｎｍ堆積した後、フォトレ
ジストをマスクに酸化膜３１３および窒化膜３１２をパ
ターニングする。フォトレジストを除去した後、酸化膜
３１３をマスクに酸化膜と選択比のとれるエッチング
法、例えば熱燐酸により、選択的に窒化膜３１２を剥離
する。続いて、厚い酸化膜３１３、窒化膜３１２をマス
クに酸化膜３０３をエッチングしシリコン基板３０１を
露出させる。

【００４１】次に、［図１４］に示すように、露出した
シリコン基板３０１を種に選択エピタキシャル成長を行
う。エピタキシャル成長層３１４が、熱酸化膜３１１の
一部にかかる程度まで横方向に成長したところで成長を
止め、このエピタキシャル成長３１４層をマスクにＲＩ
Ｅ法などを用いて熱酸化膜３１１を開孔する。この時、
酸化膜３０３も同時にエッチングされるが、熱酸化膜３
１１より厚いので、開孔されてしまうことはない。この
様にして、ポリシリコン３１０を露出する。

【００４２】次に、［図１５］に示すように、エピタキ
シャル成長層３１４及びＮ型ポリシリコン３１０を種に
シリコンの選択成長を行う。すると、エピタキシャル成
長層３１４上にはエピタキシャル成長層３１５が、ｎ型
ポリシリコン３１０上にはＮ型ポリシリコン３１６が成
長する。続いて、酸化膜等をマスクとしてエピタキシャ
ル成長層３１５表面からポリシリコン層３１６に至る３
００ｎｍのトレンチ３１７を形成する。

【００４３】次に、［図１６］に示すように、エピタキ
シャル成長層３１５の表面及びトレンチ３１７側面と、
ポリシリコン層３１６を酸化し１００ｎｍの熱酸化膜３
１８を形成する。続いて、全面にＮ型不純物のイオン注
入を垂直に行い、熱処理をすることによりＮ型拡散層３
１９を形成する。続いて、ポリシリコンをＣＶＤ法によ
り４００ｎｍ堆積し、フォトレジストでパターニングし
てアクセス用トランジスタのゲート電極となるワード線
３２０を形成する。続いて、ＢＰＳＧ膜３２１をＣＶＤ
法で５００ｎｍ堆積し、フォトレジストをマスクにビッ
ト線コンタクト３２２を形成する。続いて、ビット線と
なるタングステンシリサイド膜３２３をスパッタ法で堆
積し、フォトレジストをマスクにパターニングしてメモ
リセルを形成する。

【００４４】以上、アクセス用トランジスタに縦型トラ
ンジスタを用いた第三の実施例を説明した。ここで、ポ
リシリコン３１０が蓄積ノードとして、Ｎ型ポリシリコ
ン層３１６とＮ型拡散層３１９がトランジスタのソース
・ドレイン領域として、熱酸化膜３１８がゲート絶縁膜
として働き、アクセス時のチャネルはトレンチ３１７の
側面に形成される。

【００４５】以上第三の実施例をＮ型のシリコン基板を
用い、キャパシタと縦型のＮチャネルトランジスタから
なるＤＲＡＭセルを形成する方法を説明したが、Ｐ型の
シリコン基板を用いてキャパシタと縦型のＰチャネルト
ランジスタからなるＤＲＡＭセルを形成しても良い。こ
の場合、基板にはｎウェルを形成し、ソース、ドレイン
はＰ型拡散層となり、蓄積電極とプレート電極はＰ型に
ドープされたポリシリコン層となる。

【００４６】また、第三の実施例でも第一の実施例など
と同様に、トレンチ３０６底部にポリシリコン膜３０８
を残さなくても接触抵抗が増大しないならばフォトレジ
ストをトレンチ内に埋め込まずに工程を進めてしまって
も良い。この場合も、トレンチ底部にはポリシリコンが
残らない。

【００４７】また、キャパシタの誘電膜３０９は窒化
膜、タンタル酸化膜等の誘電体膜、或いは酸化膜／窒化
膜／酸化膜からなる３層構造の膜に代表されるような複
合膜、窒化膜／酸化膜からなる２層構造の膜に代表され
るような複合膜を用いても構わない。

【００４８】以上第三の実施例を説明したが、このよう
にして形成したＤＲＡＭセルはリバーストレンチを採用
し、さらにエピタキシャル成長させる領域を絶縁膜で囲
んでいるため、キャパシタ間のリーク電流やキャパシタ
と基板間のリーク電流は小さい。

【００４９】また、キャパシタの上に縦型のトランジス
タを形成しているため、セル面積が小さくなる。さら
に、エピタキシャル成長領域周囲を絶縁膜で囲まれてい
るため、トランジスタをソース・ドレイン・ゲート領域
をセルフアラインで形成でき、ＢＴセルと比較して製造
工程が減少する。また、エピタキシャル成長領域周囲を
絶縁膜で囲まれているため、絶縁膜下のキャパシタ形状
を自由に設定でき、キャパシタ容量を一定に保ったまま
セル面積を縮小できる。

【００５０】また、第一の実施例等と同様にエピタキシ
ャル層による素子領域周辺の絶縁膜をＣＶＤ法で形成す
ることにより、キャパシタ誘電膜への熱ストレスという
プロセス上の問題を除去することもできる。加えて、エ
ピタキシャル層を周辺の絶縁膜と同じ高さまで成長させ
ることによりトランジスタを形成する基板表面を平坦化
することができる。

【００５１】また、第一、第二、第三の実施例共にＮ型
半導体基板にＰウェルを拡散により成長させた。この方
法では基板がプレート電極として働くが、プレート電極
である基板に１／２Ｖｃｃの電圧をかけることが難し
い。理由は、周辺回路などのＭＯＳトランジスタのしき
い値が変動するからである。したがって基板はアースし
ておくことになる。ここで、基板中に拡散によりＮ型半
導体層を形成した第四の実施例を［図１７］を用いて説
明する。

【００５２】［図１７］に示すように、Ｐ型のシリコン
基板６０１上に熱酸化により５０ｎｍの熱酸化膜６０３
を形成し、さらにＣＶＤ法により窒化膜６０４を１００
ｎｍ堆積し、酸化膜６０５を５００ｎｍ堆積する。続い
て、フォトレジストでトレンチ開孔穴をパターニングし
た後、このフォトレジストをマスクに酸化膜、窒化膜６
０４、熱酸化膜６０３を除去する。ここでフォトレジス
トを除去し、酸化膜をマスクとしてＲＩＥにより３μｍ
のトレンチ６０６を形成する。続いて、垂直イオン注入
によりトレンチ６０６底部にＮ型不純物を高濃度注入
し、長時間熱処理することによりＮ型拡散層６０２を形
成する。ここで、Ｎ型拡散層６０２が隣接セルどうしつ
ながるようにする。その後の工程は第一、第二、第三の
実施例と同様である。

【００５３】このようにして形成したＮ型拡散層６０２
をプレート電極として機能させるには、Ｎ型拡散層６０
２を基板上の他の領域で基板表面に引き出せば良い。こ
の様にするとプレート電極であるＮ型拡散層６０２に１
／２Ｖｃｃの電圧をかけることができる。

【００５４】

【発明の効果】以上説明したように本発明によれば、キ
ャパシタ間のリーク電流、キャパシタと基板間のリーク
電流を共に減らし、セル面積を縮小し、トランジスタが
形成される基板表面を平坦化することができる。また、
キャパシタ誘電膜への熱ストレスというプロセス上の問
題も除去することができる。

【図面の簡単な説明】

【図１】第一の実施例を表す断面図

【図２】第一の実施例を表す断面図

【図３】第一の実施例を表す断面図

【図４】第一の実施例を表す断面図

【図５】第一の実施例を表す断面図

【図６】第一の実施例を表す断面図

【図７】第一の実施例を表す断面図

【図８】第二の実施例を表す断面図

【図９】第二の実施例を表す断面図

【図１０】第二の実施例を表す断面図

【図１１】第二の実施例を表す断面図

【図１２】第三の実施例を表す断面図

【図１３】第三の実施例を表す断面図

【図１４】第三の実施例を表す断面図

【図１５】第三の実施例を表す断面図

【図１６】第三の実施例を表す断面図

【図１７】第三の実施例を表す断面図

【図１８】第四の実施例を表す断面図

【図１９】従来例を表す断面図

【図２０】従来例を表す断面図

【図２１】従来例を表す断面図

【図２２】従来例を表す断面図

【符号の説明】

１０１、２０１、３０１、５０１ Ｎ型半導体基板 １０２、２０２、３０２ Ｐウェル １０３、１１１、１１５、２０３、２１１、３０３、３
１１、５０３、５０８、６０３ 熱酸化膜 １０４、１１２、２０４、２１２、３０４、３１２、５
０４ 窒化膜 １０５、１０７、１１３、１２０、１２２、２０５、２
０７、２１３、３０５、３０７、３１３、６０５ 酸
化膜 １０６、１１６、２０６、３０６、３１７、４０４、５
０５、５０９、６０６トレンチ １０８、１１０、１１７、１１９、２０８、２１０、３
０８、３１０、３１６、４０７、４１０、５０７、５１
２ ポリシリコン膜 １０９、２０９、３０９、４０６、５０６ 誘電膜 １１４、３１４、３１５、４０２、５０２、５１１
エピタキシャル層 １１８、３１８、５１５ ゲート酸化膜 １２１ ｎ^- 拡散層 １２３、３１９ ｎ⁺ 拡散層 １２４、３２１ ＢＰＳＧ膜 １２５、３２２、５１８ ビット線コンタクト ３２０、５１６ ゲート電極 １２６、３２３、５１９ ビット線 ４０１、６０１ Ｐ型半導体基板 ４０３、５１３ Ｎウェル ４０８ トランジスタ ４０９、５１７ ソース・ドレイン領域 ４１１、５１４ フィールド絶縁膜 ４１２ 疑似的なＰチャネルトランジスタ

Claims (5)

【特許請求の範囲】
1. 【請求項１】 第一導電型の第一の半導体層を有する半
   導体基板と、 前記半導体基板表面に形成された第二導電型の拡散層
   と、 前記半導体基板中に形成され前記拡散層を貫き前記第一
   の半導体層をプレート電極とし内部に蓄積ノードを有す
   るトレンチキャパシタと、 前記トレンチキャパシタ上の一部と前記半導体基板上の
   一部に形成された第二導電型の第二の半導体層と、 前記第二の半導体層表面に形成され前記蓄積ノードと電
   気的に接続されたトランジスタと、 前記トレンチキャパシタ上と前記半導体基板上に形成さ
   れ前記第二の半導体層を取り囲む絶縁体層から成ること
   を特徴とする半導体記憶装置。
2. 【請求項２】 前記絶縁体層がＣＶＤ法により形成され
   ることを特徴とする請求項１記載の半導体記憶装置。
3. 【請求項３】 第一導電型の第一の半導体層を有する半
   導体基板と、 前記半導体基板表面に形成された第二導電型の第一の拡
   散層と、 前記半導体基板中に形成され前記第一の拡散層を貫き前
   記第一の半導体層をプレート電極とし内部に蓄積ノード
   を有するトレンチキャパシタと、 前記トレンチキャパシタ上に形成され前記トレンチキャ
   パシタの蓄積ノードと電気的に接続された第一導電型の
   第二の半導体層と、 前記トレンチキャパシタ上と前記第二の半導体層上とに
   形成された第二導電型の第三の半導体層と、 前記第三の半導体層表面より前記第二の半導体層に至る
   トレンチと、 前記トレンチの前記第三の半導体層表面領域に形成した
   第一導電型の第二の拡散層と、 前記トレンチ側壁及び底部に形成したゲート絶縁膜と、 前記ゲート絶縁膜内部に形成したゲート電極と、 前記トレンチキャパシタ上と前記半導体基板上に形成さ
   れ前記第三の半導体層を取り囲む絶縁体層から成ること
   を特徴とする半導体記憶装置。
4. 【請求項４】 第一導電型の半導体基板表面に第二導電
   型の拡散層を形成する工程と、 前記第二導電型の拡散層を貫き内部に蓄積ノードを持つ
   トレンチキャパシタを形成する工程と、 前記半導体基板表面と前記トレンチキャパシタ上とにＣ
   ＶＤ法により絶縁膜を形成する工程と、 前記絶縁膜を選択的に除去し前記半導体基板の一部と前
   記トレンチキャパシタの一部を露出する露出部を形成す
   る工程と、 前記露出部上に前記絶縁膜表面と同じ高さまで第二導電
   型の第一の半導体層を形成する工程と、 前記第一の半導体層表面より前記トレンチキャパシタの
   蓄積ノードに至るトレンチを形成する工程と、 前記トレンチを第一導電型の第二の半導体層で埋める工
   程と、 前記第一の半導体層表面に前記第二の半導体層と電気的
   に接続されたトランジスタを形成する工程とからなるこ
   とを特徴とする半導体記憶装置の製造方法。
5. 【請求項５】 第一導電型の半導体基板表面に第二導電
   型の拡散層を形成する工程と、 前記第二導電型の拡散層を貫き内部に蓄積ノードを持つ
   トレンチキャパシタを形成する工程と、 前記半導体基板表面と前記トレンチキャパシタ上とにＣ
   ＶＤ法により絶縁膜を形成する工程と、 前記絶縁膜を選択的に除去し前記半導体基板の一部と前
   記トレンチキャパシタの一部とを露出する露出部を形成
   する工程と、 前記トレンチキャパシタの蓄積ノード上に第一導電型の
   第一の半導体層を形成する工程と、 前記露出部上と前記第一の半導体層上とに前記絶縁膜表
   面と同じ高さまで第二導電型の第二の半導体層を形成す
   る工程と、 前記第二の半導体層表面より前記第一の半導体層に至る
   トレンチを形成する工程と、 前記トレンチの側壁および底部にゲート酸化膜を形成す
   る工程と、 前記第二の半導体層表面に第一導電型の拡散領域を形成
   する工程と、 前記ゲート酸化膜内にゲート電極を形成する工程とから
   なることを特徴とする半導体記憶装置の製造方法。