CN1420546A - 半导体集成电路器件的制造方法 - Google Patents

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Abstract

本发明提供一种方法，能在具有由高介电常数绝缘膜制成的栅极绝缘膜的多种类型的MIS晶体管的半导体集成电路器件中，在相同的衬底上形成具有高速性能的电路和高可靠性的电路。方法除去了逻辑区和I/O区中MIS晶体管扩散区上的高介电常数绝缘膜，在扩散区的表面上形成低阻硅化物层。另一方面，在存储区中，在MIS晶体管的扩散区上不形成硅化物层，用高介电常数绝缘膜覆盖扩散区，由此防止了形成间隔层、硅化物层以及接触孔期间对半导体衬底的损伤。

Description

半导体集成电路器件的制造方法
技术领域
本发明涉及半导体集成电路器件的制造技术，具体涉及能有效地应用于具有栅极长度，即栅电极的宽度小于0.1μm的短沟道MIS(金属绝缘体半导体)的半导体集成电路器件的技术。
背景技术
栅极长度小于0.07μm的MIS晶体管中栅极绝缘膜的膜厚度假定小于1.2nm。然而，使栅极绝缘膜中使用的常规氧化硅膜变薄将使漏电流超过10A/cm2，这样便增加了待机电流，产生问题。
因此，进行了试验，使用具有较高相对介电常数的绝缘膜(下文称做高介电常数绝缘膜)，例如把相对介电常数约为7到11的氧化铝膜作为栅极绝缘膜，这样减小了有效膜厚度，同时将物理膜厚度保持在1.5nm或以上。这里，有效膜厚度表示考虑到相对介电常数的相应的氧化硅膜厚度。
作为一个例子，IEDM(International Electron Device Meetings“80nm poly-silicon gated n-FETs with ultra-thin Al2O3 gatedielectric for ULSI applications”223-226页，2000)公开了具有栅极长度小于0.1μm由氧化铝膜制成的具有栅极绝缘膜的MIS晶体管的性能特性。
随着半导体器件集成度的增加，根据比例定律MIS晶体管制得越来越小；随之而言的是，栅极、源区和漏区的电阻增加，由此产生了MIS晶体管的微结构化不影响高速性能的问题。此外，在栅极长度例如小于0.2μm的MIS晶体管中，借助硅化形成栅极的导电膜以及形成源区和漏区的半导体区获取高速性能。
例如，为了在形成源区和漏区的半导体区的表面上形成硅化物层，使用以下方法：借助例如反应腐蚀衬底上与栅极绝缘膜相同层上的绝缘膜，此后借助自对准法在形成源区和漏区的半导体区的表面上形成低阻硅化物层。以上的反应腐蚀是半导体制造工艺中使用的干腐蚀技术的一种，利用化学反应受激催化剂通过化学反应进行腐蚀。该技术将抑制腐蚀损伤从而获得较高的腐蚀选择率。
然而，本发明的发明人研究了使用高介电常数绝缘膜作为栅极绝缘膜的MIS器件的制造技术，清楚地确定反应腐蚀很难除去高介电常数绝缘膜，这导致形成源区和漏区的半导体区不能硅化。
作为一种解决以上妨碍制造高速MIS器件的问题的方法，检验了能物理地除去形成源区和漏区的半导体区上的高介电常数绝缘膜的溅射腐蚀。结果显示溅射腐蚀有可能损伤衬底，由此降低了MIS晶体管的可靠性。例如，对存储单元进行溅射腐蚀产生了增加了结漏电流并导致保留数据错误等问题。
发明内容
本发明的一个目的是提供一种技术，它能在具有由高介电常数绝缘膜制成的栅极绝缘膜的多种类型的MIS晶体管的半导体集成电路器件中，在相同的衬底上形成具备高速性能的电路和高可靠性的电路。
从下面本说明书的说明部分和附图中，本发明的以上和其它目的和新颖特点将变得显而易见。
在本申请中公开的本发明的代表性的几个方面总结如下：
(1)一种半导体集成电路器件的制造方法，包括以下步骤：制备第一导电类型的半导体衬底，在它的表面上具有第一区和第二区；在第一区和第二区中的半导体衬底表面上形成多个沟槽，在多个沟槽内形成第一绝缘膜；在第一区和第二区中的半导体衬底表面上形成第二绝缘膜，第二绝缘膜的相对介电常数高于第一绝缘膜的相对介电常数；在第一区中的第二绝缘膜上形成第一导电部件，在第二区中的第二绝缘膜上形成第二导电部件；在第一导电部件两端的区域中和第二导电部件两端的区域中，将与第一导电类型相反的第二导电类型的第一杂质引入到半导体衬底的表面内；除了至少第一导电部件的下层和第二区，除去第二绝缘膜；淀积高熔点金属膜覆盖半导体衬底；以及在第一区中，在半导体衬底表面上的第一导电部件和第一绝缘膜之间的区域中选择性地硅化物层。
(2)一种半导体集成电路器件的制造方法，除了以上制造方法(1)中的步骤之外，还包括以下步骤：在第一区和第二区中淀积第三绝缘膜；腐蚀第三绝缘膜，以在第一区中第一导电部件和第一绝缘膜之间的区域中形成第一接触孔；腐蚀第三绝缘膜，以在第二区中第二导电部件和第一绝缘膜之间的区域中形成第二接触孔；以及，在第一接触孔中形成第三导电部件，在第二接触孔中形成第四导电部件，其中第一区中第一导电部件和第一绝缘膜之间的距离大于第二区中第二导电部件和第一绝缘膜之间的距离。
附图说明
图1为本发明一个实施例的半导体集成电路器件的方框图；
图2为在存储取中形成的DRAM单元的等效电路；
图3为在存储取中形成的SRAM单元的等效电路；
图4为半导体衬底的主要部分的剖面图，示出了在存储区中形成的n沟道MIS晶体管；
图5为半导体衬底的主要部分的剖面图，示出了在逻辑区中形成的n沟道MIS晶体管；
图6为半导体衬底的主要部分的剖面图，示出了在I/O区中形成的n沟道MIS晶体管；
图7为半导体衬底的主要部分的剖面图，示出了形成电容元件的n沟道MIS晶体管；
图8为半导体衬底的主要部分的剖面图，示出了本发明一个实施例的半导体集成电路器件的制造方法；
图9为半导体衬底的主要部分的剖面图，示出了本发明一个实施例的半导体集成电路器件的制造方法；
图10为半导体衬底的主要部分的剖面图，示出了本发明一个实施例的半导体集成电路器件的制造方法；
图11为半导体衬底的主要部分的剖面图，示出了本发明一个实施例的半导体集成电路器件的制造方法；
图12为半导体衬底的主要部分的剖面图，示出了本发明一个实施例的半导体集成电路器件的制造方法；
图13为半导体衬底的主要部分的剖面图，示出了本发明一个实施例的半导体集成电路器件的制造方法；
图14为半导体衬底的主要部分的剖面图，示出了本发明一个实施例的半导体集成电路器件的制造方法；
图15为半导体衬底的主要部分的剖面图，示出了本发明一个实施例的半导体集成电路器件的制造方法；
图16为半导体衬底的主要部分的剖面图，示出了本发明一个实施例的半导体集成电路器件的制造方法；
图17为半导体衬底的主要部分的剖面图，示出了本发明一个实施例的半导体集成电路器件的制造方法；
图18为半导体衬底的主要部分的剖面图，示出了本发明一个实施例的半导体集成电路器件的制造方法；
图19为半导体衬底的主要部分的剖面图，示出了本发明一个实施例的半导体集成电路器件的制造方法；
图20为半导体衬底的主要部分的剖面图，示出了本发明另一个实施例的半导体集成电路器件的制造方法；
图21为半导体衬底的主要部分的剖面图，示出了本发明另一个实施例的半导体集成电路器件的制造方法；以及
图22为半导体衬底的主要部分的剖面图，示出了在本发明另一个实施例中在存储区中形成n沟道MIS晶体管。
具体实施方式
参考下面附图详细地描述了本发明的各实施例。在显示各实施例的所有图中，具有相同功能的相同部件采用了相同的标记，并且省略了重复的说明。如果下文介绍的各实施例中不要求，那么不再重复说明相同或类似的部分。
[实施例1]
图1示出了本发明一个实施例的半导体集成电路器件的方框图的一个例子。首先，根据附图概述实施例1的半导体集成电路器件的构成。
半导体集成电路器件大致分为存储区、逻辑区和I/O(输入/输出接口)区。
存储区A1排列有2N+M个存储单元MC(或简称单元)，每个单元例如能够存储一位的二进制信息，所有单元能够存储2N+M位信息。存储单元MC以矩阵结构二维地排列，其中通过指定行和列方向中的每个选择线L1，L2选择位于交叉点上的存储单元MC来访问一个存储单元MC。假定行方向中选择线L1的数量为2N，列方向中选择线L2的数量为2M，驱动存储单元的电路数量为2N+2M。存储区A1称做存储单元阵列、存储矩阵、存储阵列或简称阵列。此外，行方向中的选择线L1称做行线、X线或字线；列方向中的选择线L2称做列线、Y线或数据线。
逻辑区A2为根据到I/O区A3的控制信号或数据而控制存储区A1的相关电路模块，并与存储区A1交换数据。一种典型的电路模块是例如译码器。译码器构成逻辑电路组，接收来自I/O区A3内地址缓冲器的N对和M对地址信号，在2N行线中选择一行线，在2M列线中选择一列线。连接到各译码器输出的驱动器对行线和列线进行驱动。它还包括控制数据交换等的I/O控制电路。
I/O区A3是将由外部输入的控制信号和写数据转变成内部信号、将结果传送到逻辑区A2、并将逻辑区A2从存储区A1取出的读数据输出到外部的电路模块。一种典型的电路模块是例如地址缓冲器。地址缓冲器是接收用于指定存储区A1内单元选择地址的(N+M)地址输入信号，并产生N对和M对内部地址信号的电路。它还包括数据I/O电路、写控制电路或控制模块电路等。
接下来，作为一个例子介绍设置在存储区A1中的存储单元。图2示出了DRAM(动态随机存取存储器)的存储单元的等效电路；图3示出了SRAM(静态随机存取存储器)的存储单元的等效电路。除此之外，还可提到这样的存储单元，其构成具有一个衬底上的存储电路和逻辑电路的逻辑合并(consolidated)存储器，且还可提到非易失存储器等，然而这里省略了对它们的介绍。
如图2所示，DRAM单元由起一部分开关作用的MIS晶体管Q和存储信息电荷的电容器C组成。与二进制信息“1”，“0”相应地，DRAM单元存储着关于电容器C是否保持电荷，即是否电容器C上的端电压为高电平或低电平的信息。数据写操作伴随着施加与来自单元之外的数据相应的一个电压。数据读操作包括根据电压的高或低电平将电容器C是否保持电荷的信息取出到单元外部，并检查该信息。
如图3所示，SRAM单元由存储数据的触发器电路和两个传送MIS晶体管Qt组成。通过向字线WL施加电压导通传送MIS晶体管Qt，数据在数据线对D，/D和触发器电路之间交换。触发器电路由两个反相器构成，其中一个反相器的输入连接到另一个反相器的输出，一个反相器的输出连接到另一个的输入。反相器由负载元件Lo组成，并驱动MIS晶体管Qd。负载元件Lo可以由MIS晶体管或电阻元件，例如多晶硅膜制成。
在数据写入期间，高电压(H)被施加到数据线对D，/D中的一个，低电压(L)被施加到另一个，以将这些电压供给到一对节点N1，N2。供给的这些电压的两种组合(D，/D分别供给H，L或L，H)与二进制写数据相关。通过根据节点N1，N2处电压的高和低的组合，检测出现在数据线对D，/D上的电压进行数据读取。
下面使用图4到7示出的半导体衬底主要部分的剖面图，介绍实施例1的半导体集成电路器件的一个例子。图4示出了存储区中形成的n沟道MIS晶体管；图5示出了逻辑区中形成的n沟道MIS晶体管；图6示出了在I/O区中形成的n沟道MIS晶体管；以及图7示出了形成电容元件的n沟道MIS晶体管。
首先，结合图4介绍在存储区中形成的n沟道MIS晶体管Q1。作为n沟道MIS晶体管Q1的一个例子，选择MIS晶体管Q作为图2中提到的DRAM单元的组成部分，传送MIS晶体管Qt和驱动MIS晶体管Qd为图3中提到的SRAM单元的组成部分。此外，n沟道MIS晶体管Q1的阈值电压(Vth)较高，可以认为是例如约0.4V。使用两种电源电压时，例如施加到n沟道MIS晶体管Q1的工作电压(Vcc)为低电压，可以设置为例如约0.85伏。
n沟道MIS晶体管Q1形成在有源区中，由p型半导体衬底1上形成的器件隔离部分环绕。器件隔离部分由形成在半导体衬底1上的浅沟槽2组成，氧化硅膜3嵌入其内。在半导体衬底1的表面上，一对n型半导体区12形成源和漏。
由高介电常数绝缘膜7形成的栅绝缘膜8形成在半导体衬底1上，在其上形成由多晶硅膜10形成的栅电极(导电部件)11。高介电常数绝缘膜7基本上形成在有源区的整个表面上，器件隔离部分覆盖在半导体衬底1上。例如由氧化硅膜制成的间隔层(侧壁绝缘膜)13形成在栅电极11的侧壁上，硅化物层14形成在栅电极11上。
要基本上覆盖半导体衬底1的整个表面，SAC(自对准接触)绝缘膜15和层间绝缘膜16依次形成在下层上。SAC绝缘膜15可以由例如氮化硅膜制成；层间绝缘膜16可以由例如氧化硅膜制成。SAC绝缘膜15起层间绝缘膜16的腐蚀终止层的作用。
然而，如果高介电常数绝缘膜7可以用做层间绝缘膜16的腐蚀终止层，那么就不需要形成SAC绝缘膜15。
接触孔17a穿过层间绝缘膜16、绝缘膜15以及与栅极绝缘膜8处于相同层上的高介电常数绝缘膜7而到达一对n型半导体区12。布线19穿过埋置在接触孔17a中的栓塞(导电部件)18连接到一对n型半导体区12。作为一种掩埋栓塞18的孔的形状，由于需要减少寄生电容，因此优选圆形接触孔。然而，可以采用槽形来桥接形成源和漏的n型半导体区12和器件隔离区。在此情况下，埋置在该槽中的导电膜也可以用做局部布线。
接下来，参考图5介绍在逻辑区中形成的n沟道MIS晶体管Q2。n沟道MIS晶体管Q2的阈值电压(Vth)较低，可以认为是例如约0.1伏。在使用例如两种电源电压时，施加到n沟道MIS晶体管Q2的工作电压(Vcc)为低电压，可以设置为例如约0.85伏。
以与n沟道MIS晶体管Q1的相同方式，n沟道MIS晶体管Q2形成在有源区中，由p型半导体衬底1上形成的器件隔离部分环绕。在半导体衬底1的表面上，一对n型半导体区12形成源和漏。此外，由高介电常数绝缘膜7形成的栅绝缘膜8形成在半导体衬底1上，在其上形成由多晶硅膜10形成的栅电极11。间隔层13和硅化物层14分别形成在栅电极11的侧壁上和栅电极11上。
然而，高介电常数绝缘膜7仅形成在由栅电极11、间隔层13以及半导体衬底1环绕的区域中，组成了栅极绝缘膜8。降低电阻的硅化物层14形成在一对n型半导体区12上。
要基本上覆盖半导体衬底1的整个表面，SAC绝缘膜15和层间绝缘膜16依次形成在下层上。接触孔17通过层间绝缘膜16和绝缘膜15，从而到达一对n型半导体区12上的硅化物层14。布线19穿过埋置在接触孔17中的栓塞18连接到一对n型半导体区12上的硅化物层14。
下面，参考图6介绍在I/O区中形成的n沟道MIS晶体管Q3。n沟道MIS晶体管Q3的阈值电压(Vth)较高，可以认为是例如约0.4伏。在使用例如两种电源电压时，施加到n沟道MIS晶体管Q3的工作电压(Vcc)为高电压，其可以设置为例如约1.5伏。
以与n沟道MIS晶体管Q1的相同方式，n沟道MIS晶体管Q3被形成由p型半导体衬底1上形成的器件隔离部分所环绕的有源区中。在半导体衬底1的表面上，一对n型半导体区12形成源和漏。
然而，由具有氧化硅膜6和高介电常数绝缘膜7所形成的叠置结构的栅极绝缘膜9被形成在半导体衬底1上。多晶硅膜10的栅电极11被形成在栅极绝缘膜9上。此外，叠置层(氧化硅膜6和高介电常数绝缘膜7)仅形成在由栅电极11、间隔层13以及半导体衬底1环绕的区域中，组成了栅极绝缘膜9。硅化物层14形成在一对n型半导体区12上。
要基本上覆盖半导体衬底1的整个表面，SAC绝缘膜15和层间绝缘膜16被依次形成在下层上。接触孔17通过层间绝缘膜16和绝缘膜15而形成，以到达一对n型半导体区12上的硅化物层14。布线19穿过埋置在接触孔17中的栓塞18连接到一对n型半导体区12上的硅化物层14。
下面，参考图7描述形成电容元件的n沟道MIS晶体管Q4。在使用例如两种电源电压，施加到n沟道MIS晶体管Q2的工作电压(Vcc)为低电压，并可以设置为例如约0.85伏。
n沟道MIS晶体管Q4具有与n沟道MIS晶体管Q1基本相同的结构。然而，在形成n沟道MIS晶体管Q4的有源区中，除了与半导体衬底1相同导电类型的p阱之外，可以形成n阱4a。此外，工作电压(Vcc)施加到栅电极11，一对n型半导体区12连接到地电压。
[表1]
  I/O区   逻辑区   存储区   电容元件
Vcc   1.5V   0.85V   0.85V   0.85V
Vth   高(0.4V)   低(0.1V)   高(0.4V)   ---
栅极绝缘膜   高k/SiO   高k   高k   高k
硅化物层   包括   包括   不包括   包括
SAC绝缘膜   SiN(可选)   SiN(可选)   SiN或高k   SiN(可选)
接触孔的形状   圆形   圆形   圆形或槽形   圆形
高k：高介电常数膜
SiO：氧化硅膜
SiN：氮化硅膜
表1简要总结了存储区中MIS晶体管、逻辑区中MIS晶体管、I/O区中MIS晶体管以及形成电容元件的MIS晶体管的结构。
在存储区中的MIS晶体管、逻辑区中的MIS晶体管、I/O区中的MIS晶体管以及与两种电源电压相应地施加了一个低电压的形成电容元件的MIS晶体管中，栅极绝缘膜由高介电常数绝缘膜制成；在I/O区的MIS晶体管中，栅极绝缘膜由氧化硅膜和高介电常数绝缘膜组成的叠层膜制成。
此外，硅化物层被形成在一对n型半导体区的上表面上，该对n型半导体区形成了逻辑区中MIS晶体管的源区和漏区、I/O区中的MIS晶体管的源区和漏区、以及形成电容元件的MIS晶体管的源区和漏区；然而，硅化物层没有被形成在形成存储区中MIS晶体管源区和漏区的一对n型半导体区的上表面上。
当需要允许接触孔和栅电极之间对准错位的SAC技术时，SAC绝缘膜形成在层间绝缘膜之下，SAC绝缘膜相对于层间绝缘膜具有高腐蚀选择率，起腐蚀终止层的作用。例如，层间绝缘膜由氧化硅膜形成，SAC绝缘膜由氮化硅膜形成。当不需要SAC技术(实施例2中所介绍的)时，不形成SAC绝缘膜，然而与栅绝缘膜为相同层的高介电常数绝缘膜可以用做腐蚀终止层。
作为一种埋置栓塞的孔的形状，由于需要减少任何MIS晶体管中的寄生电容，因此优选圆形接触孔。然而，存储区也可以采用槽形。
接下来，参考图8到图19示出的半导体衬底的主要部分的剖面图按工艺顺序介绍实施例1的半导体集成电路器件的制造方法的一个例子。假设向半导体电路器件提供两种电源电压，存储区和逻辑区被提供了一个低电压，I/O区被提供了一个高电压。
如图8所示，首先用约10Ω电阻率的p型单晶硅制造半导体衬底1，浅沟槽2形成在半导体衬底1的主表面上。此后，对半导体衬底1进行热氧化处理，在半导体衬底1上淀积氧化硅膜。然后，借助CMP(化学机械抛光)抛光淀积的层，由此在浅沟槽2中留下氧化硅膜3，由此形成器件隔离部分。接下来，在约1000℃下对半导体衬底1进行热处理，从而使嵌在器件隔离部分中的氧化硅膜3固定。
随后，将硼离子注入到半导体衬底1内，作为p型杂质形成p型阱4。接着，注入杂质离子形成夹断(punch-through)终止层5，由此限制了短沟道效应。此外，用氢氟酸系统的水溶液清洗半导体衬底1的表面之后，厚度约1.5nm的氧化膜6形成在半导体衬底1的表面上。借助热氧化法或热CVD(化学汽相淀积)法形成氧化硅膜6。
接下来，如图9所示，通过构图的抗蚀剂膜作为掩模，从存储区A1和逻辑区A2除去氧化硅膜，由此在I/O区A3上留下氧化硅膜6。
此后，如图10所示，形成高介电常数绝缘膜7，例如氧化铝膜或氧化钛膜，以覆盖半导体衬底1。借助溅射法淀积高介电常数绝缘膜7。设置覆盖半导体衬底1的高介电常数绝缘膜7的厚度，使它的有效厚度约1nm。在氧化铝膜或氧化钛膜的情况下，根据相对介电常数而淀积约2nm厚的膜。由此，在施加低电压的存储区A1和逻辑区A2中形成有效厚度约1nm的高介电常数绝缘膜7制成的栅极绝缘膜8；在施加高电压的I/O区A3中形成有效膜厚度约2.5nm的高介电常数绝缘膜7和氧化膜6的叠层膜组成的栅极绝缘膜9。
接着，如图11所示，借助CVD法淀积填加杂质的多晶硅膜10，覆盖半导体衬底1。多晶硅膜10的厚度约为140nm，表面电阻约为100Ω/□。接下来，使用构图的抗蚀剂膜作为掩模腐蚀多晶硅膜10，在存储区A1、逻辑区A2以及I/O区A3中形成MIS晶体管的栅电极11。此后，对半导体衬底1进行约800℃的干氧化处理。
之后，如图12所示，使用栅电极11作为掩模对p阱4进行离子注入n型杂质，例如砷，由此形成构成存储区A1、逻辑区A2以及I/O区A3中的MIS晶体管的源区和漏区的部分的扩散区12a。在3keV的能量和1×1015cm-2的剂量下注入砷离子。虽然这里没有示出，但可以用栅电极11作为掩模对p阱4进行p型杂质，例如硼的离子注入，由此在扩散区12a下形成袋(pocket)区，限制源区和漏区中耗尽层的膨胀，从而防止抑制夹断。
此后，通过CVD法淀积氧化硅膜覆盖半导体衬底1，然后通过等离子体腐蚀对氧化硅膜进行回蚀，由此在存储区A1、逻辑区A2以及I/O区A3中的MIS晶体管的栅电极11的侧壁上形成间隔层13。在等离子体腐蚀中，高介电常数绝缘膜7起腐蚀阻挡层的作用，以防止了对半导体衬底1的损伤。
然后，如图13所示，用栅电极11和间隔层13作掩模对p阱4进行n型杂质(例如砷)的离子注入，从而形成构成存储区A1、逻辑区A2以及I/O区A3中的MIS晶体管的源区和漏区的其它部分的扩散区12b。在45keV的能量和2×1015cm-2的剂量下注入砷离子。
随后，如图14所示，用抗蚀剂膜覆盖存储区A1之后，逻辑区A2中的高介电常数绝缘膜7暴露在半导体衬底1上，通过溅射腐蚀除去I/O区A3中氧化膜6和高介电常数绝缘膜7组成的叠层膜。由此，露出在逻辑区A2和I/O区A3中的扩散区12b的表面。不对存储区A1中的高介电常数绝缘膜7进行过溅射腐蚀，从而将它留在半导体衬底1上，由此防止了对存储区A1中半导体衬底1的损伤。
此外，除去抗蚀剂膜之后，通过溅射淀积高熔点金属膜，例如约10到20nm厚的钴膜覆盖半导体衬底1。
接下来，如图15所示，对半导体衬底1进行500到600衬底的热处理，在存储区A1中MIS晶体管的栅电极11的表面上、逻辑区A2中MIS晶体管的栅电极11和扩散区12b的表面上以及I/O区A3中MIS晶体管的栅电极11和扩散区12b的表面上选择性地形成硅化物层14。该处理之后，通过湿腐蚀除去未腐蚀的钴膜；随后对半导体衬底1进行700到800℃的热处理以减少硅化物层14的电阻。热处理之后的硅化物层14的厚度约30nm，表面电阻约4Ω/□。为在逻辑区A2和I/O区A3中的扩散区12b的表面上形成硅化物层14来降低扩散区12b的电阻，使得特别是逻辑区A2中逻辑电路的工作速度迅速增加。另一方面，不在存储区A1中扩散区12b的表面上形成硅化物层，防止了对存储区A1中半导体衬底1的损伤。
此后，如图16所示，通过等离子体CVD法淀积SAC绝缘膜15，例如氮化硅膜覆盖半导体衬底1。当器件隔离部分和在随后的工艺中形成的接触孔的对准余量不够时，使用了允许对准错位的SAC技术。
之后，如图17所示，形成层间绝缘膜16(例如氧化硅膜)，以覆盖半导体衬底1。随后，使用形成图案的抗蚀剂膜做掩模腐蚀层间绝缘膜16并使用绝缘膜15作腐蚀终止层。该腐蚀采用层间绝缘膜16的腐蚀速度高于绝缘膜15的腐蚀速度的腐蚀条件之后，绝缘膜15被腐蚀。该腐蚀采用了绝缘膜15的腐蚀速度高于高介质绝缘膜7的腐蚀速度的腐蚀条件，并且使高介电常数绝缘膜7作为存储区A1中的腐蚀终止层。
由此，在逻辑区A2和I/O区A3中形成了接触孔17，它到达MIS晶体管的扩散区12b表面上形成的硅化物层14，且接触孔17达到存储区A1中的高介电常数绝缘膜7。接触孔可被制成圆形，它的直径约0.14μm。
虽然没有示出，但同时形成接触孔达到存储区A1、逻辑区A2和I/O区A3中MIS晶体管的栅电极11上的硅化物层14。
接下来，如图18所示，用抗蚀剂膜覆盖逻辑区A2和I/O区A3之后，通过溅射腐蚀除去存储区A1中接触孔17底部上的高介电常数绝缘膜7，由此形成达到MIS晶体管的扩散区12b的接触孔17a。
现在，在不同的工艺中形成逻辑区A2和I/O区A3中的接触孔17和存储区A1中的接触孔17a。以下面的工艺为例。用形成图案的抗蚀剂作掩模，依次腐蚀逻辑区A2和I/O区A3中的层间绝缘膜16和绝缘膜15，从而形成接触孔17；然后，依次腐蚀存储区A1中的层间绝缘膜16、绝缘膜15以及高介电常数绝缘膜7，从而形成接触孔17a。
此后，如图19所示，除去以上的抗蚀剂膜之后；通过例如CVD法，淀积氮化硅膜，从而覆盖包括接触孔17，17a的内部的整个半导体衬底1。此外，形成埋置接触孔17，17a的金属膜，例如钨膜。通过CVD法或溅射法淀积钨膜。随后，例如通过CMP法除去除接触孔17，17a之外区域中的氮化钛膜和金属膜，在接触孔17，17a内形成栓塞18。
随后，形成金属膜(例如钨膜)以覆盖半导体衬底1之后，用形成图案的抗蚀剂作掩模，腐蚀该金属膜，由此形成布线19。在该阶段，基本上完成了实施例1的半导体集成电路器件。此外，根据需要形成上层布线。
由此，根据实施例1，除去了逻辑区A2和I/O区A3中MIS晶体管的扩散区12b上的高介电常数绝缘膜7，在它的表面上，形成硅化物层14，由此降低了扩散区12b的电阻，增加了工作速度。另一方面，硅化物层14没有形成在存储区A1中MIS晶体管的扩散区12b上，扩散区12b被高介电常数绝缘膜7覆盖，可以防止形成间隔层13、硅化物层14以及接触孔17期间对半导体衬底1的损伤，降低了流过存储单元的结漏电流。
[实施例2]
使用图20和21示出的半导体衬底的主要部分的剖面图介绍实施例2的半导体集成电路器件的另一个例子。
图20示出了存储区A1、逻辑区A2和I/O区A3中的n沟道MIS晶体管，已通过自对准工艺形成了硅化物层14。在实施例2的半导体集成电路器件中，以与结合图1到15的实施例1中已介绍的制造方法的相同方式形成栅极绝缘膜8，9、栅电极11、n型半导体区(扩散区)12a，12b、间隔层13以及硅化物层14。
然而，可以将从间隔层13到逻辑区A2和I/O区A3中MIS晶体管的器件隔离部分的距离Lb设置大于从间隔层13到要求具有更高集成度的存储区A1中MIS晶体管的器件隔离部分的距离La，设置接触孔17与逻辑区A2和I/O区A3中器件隔离部分之间具有较大的对准余量。
因此，通过与间隔层13自对准形成存储区A1、逻辑区A2和I/O区A3中MIS晶体管的扩散区12b；由此，逻辑区A2和I/O区A3中MIS晶体管的扩散区12b的宽度大于存储区A1中MIS晶体管扩散区12b的宽度。由于间隔层13的宽度与存储区A1、逻辑区A2和I/O区A3中MIS晶体管中的相同，因此从栅电极11到逻辑区A2和I/O区A3中MIS晶体管的器件隔离部分的距离大于从栅电极11到存储区A1中MIS晶体管的器件隔离部分的距离。
图21示出了存储区A1、逻辑区A2和I/O区A3中的MIS晶体管，通过随后的工艺形成了布线19。
如图所示，不使用SAC技术，即，不形成作为逻辑区A2和I/O区A3中层间绝缘膜16的腐蚀终止层的绝缘膜(实施例1中的绝缘膜)，在层间绝缘膜16中形成接触孔17。另一方面，用与栅极绝缘膜8相同层上的高介电常数绝缘膜7作为层间绝缘膜16的腐蚀终止层形成接触孔17。此后，通过溅射腐蚀除去接触孔17底部上覆盖的高介电常数绝缘膜7形成达到MIS晶体管扩散区12b的接触孔17a。
由此，根据实施例2，在接触孔17和器件隔离部分之间的对准余量比逻辑区A2和I/O区A3中的大时，不可在半导体衬底1上形成SAC绝缘膜15。另一方面，在存储区A1中，由于与栅极绝缘膜8相同层上的高介电常数绝缘膜7作为层间绝缘膜16的腐蚀终止层，因此，即使部分接触孔17形成在形成器件隔离部分的氧化硅膜3上，由于存储区A1中的对准余量较小，因此可以防止氧化硅膜3被削减。
[实施例3]
使用图22示出的半导体衬底的主要部分的剖面图来介绍实施例3的半导体集成电路器件的另一个例子。
图22示出了半导体集成电路器件的存储区A1中的n沟道MIS晶体管。
在器件隔离部分环绕的有源区中用与图4中示出的实施例1中的n沟道MIS晶体管Q1相同的方式形成n沟道MIS晶体管Q5。一对n型半导体区12形成了n沟道MIS晶体管Q5的源区和漏区，高介电常数绝缘膜7形成了栅极绝缘膜8。形成了穿过与栅极绝缘膜8相同的层上的基本上覆盖半导体衬底1的整个表面的高介电常数绝缘膜7、绝缘膜15以及层间绝缘膜16的接触孔17a。布线19连接到通过嵌在接触孔17a中的栓塞18连接到一对n型半导体区12。
在其中硅锗层20和多晶硅膜21依次从下层淀积的叠层结构中，形成栅电极11。
硅锗导电杂质(例如p型杂质的硼)的固溶度高于硅的；因此，为了增加硅锗层20中的载流子密度可以防止栅电极11中的载流子耗尽，并减少了接触电阻。此外，在硅锗层20的上层上形成多晶硅膜21可以促进硅化反应，并在栅电极11上形成硅化物层。
实施例3描述了本发明应用于存储区A1中的MIS晶体管的情况；然而，还可以将本发明应用于逻辑区A2和I/O区A3中的MIS晶体管，并在其中硅锗层20和多晶硅膜21依次淀积的结构中形成栅电极11。
如上所述，根据各实施例具体介绍了本发明。然而，本发明不限于以上各实施例；应该理解，在不脱离本发明的精神和范围可以进行各种修改和变形。
例如，本发明适用于以上各实施例的n沟道MIS晶体管；然而，它也可以使用于p沟道MIS晶体管。
下面简要介绍本申请中公开的本发明得到的典型效果。
在需要高速性能的电路区中，例如，逻辑区和I/O区中，可以通过除去形成MIS晶体管的源区和漏区上的高介电常数绝缘膜7，在半导体区的表面上形成低阻硅化物层获得高速性能。另一方面，在需要高可靠性的电路中，例如，存储区中，通过不在形成MIS晶体管的源区和漏区的半导体区上形成硅化物层，并用高介电常数绝缘膜7覆盖半导体区，可以防止形成间隔层、硅化物层以及接触孔的处理期间对半导体衬底的损伤，获得高可靠性。

Claims (20)

1.一种半导体集成电路器件的制造方法，包括以下步骤：
(a)在第一导电类型的半导体衬底表面上形成多个沟槽，在该多个沟槽内形成第一绝缘膜；
(b)在半导体衬底的表面上形成第二绝缘膜，第二绝缘膜的相对介电常数高于第一绝缘膜的相对介电常数；
(c)在第二绝缘膜上形成第一导电部件；以及
(d)在第二绝缘膜被留在第一导电部件的两端的区域中的状态下，将与第一导电类型相反的第二导电类型的第一杂质引入到半导体衬底的表面内。
2.根据权利要求1的半导体集成电路器件的制造方法，还包括以下步骤：
(e)形成第三绝缘膜覆盖半导体衬底；以及
(f)对第三绝缘膜进行各向异性腐蚀在第一导电部件的侧壁上形成侧壁绝缘膜；
其中进行各向异性腐蚀之后，用第二绝缘膜覆盖半导体衬底的表面。
3.根据权利要求2的半导体集成电路器件的制造方法，其中第三绝缘膜由氧化膜制成。
4.根据权利要求2的半导体集成电路器件的制造方法，还包括以下步骤：
(g)在第二绝缘膜留在半导体衬底表面上的侧壁绝缘膜和第一绝缘膜之间区域中的状态中，引入第二导电类型的杂质。
5.根据权利要求4的半导体集成电路器件的制造方法，还包括以下步骤：
(h)从半导体衬底表面上的侧壁绝缘膜和第一绝缘膜之间的区域中除去第二绝缘膜；以及
(i)淀积高熔点金属膜覆盖半导体衬底，在半导体衬底表面上的侧壁绝缘膜和第一绝缘膜之间的区域中选择性地形成硅化物层。
6.根据权利要求1的半导体集成电路器件的制造方法，其中第一导电部件具有从下层依次叠置的硅锗膜和硅膜。
7.一种半导体集成电路器件的制造方法，包括以下步骤：
(a)制备第一导电类型的半导体衬底，在该衬底的表面上具有一个第一区和一个第二区；
(b)在第一区和第二区中的半导体衬底表面上形成多个沟槽，在多个沟槽内形成第一绝缘膜；
(c)在第一区和第二区中的半导体衬底表面上形成第二绝缘膜，第二绝缘膜的相对介电常数高于第一绝缘膜的相对介电常数；
(d)在第一区中的第二绝缘膜上形成第一导电部件，在第二区中的第二绝缘膜上形成第二导电部件；
(e)在第一导电部件的两端的区域中和第二导电部件的两端的区域下，将与第一导电类型相反的第二导电类型的第一杂质引入到半导体衬底的表面内；
(f)除去除了至少第一导电部件的一个下层和第二区之外的第二绝缘膜；
(g)淀积覆盖半导体衬底的高熔点金属膜；以及
(h)在第一区中，在半导体衬底表面上的第一导电部件和第一绝缘膜之间的区域中有选择地形成一个硅化物层。
8.根据权利要求7的半导体集成电路器件的制造方法，在步骤(e)和(f)之间还包括以下步骤：
(i)形成第三绝缘膜覆盖半导体衬底；以及
(f)对第三绝缘膜进行各向异性腐蚀在第一导电部件的侧壁上形成第一侧壁绝缘膜，在第二导电部件的侧壁上形成第二侧壁绝缘膜。
9.根据权利要求8的半导体集成电路器件的制造方法，在步骤(i)和(i)之间还包括以下步骤：
(k)在半导体衬底表面上的第一侧壁绝缘膜和第一绝缘膜之间的区域中，在第二侧壁绝缘膜和第一绝缘膜之间的区域中，引入第二导电类型的杂质。
10.根据权利要求7的半导体集成电路器件的制造方法，在步骤(b)和(c)之间还包括以下步骤：
(1)在第一区的半导体衬底的表面上形成氧化硅膜；
其中在第一区中，形成第二绝缘膜覆盖半导体衬底，氧化硅膜介于其间，在第二区中，在半导体衬底的表面上形成第二绝缘膜，氧化硅膜不介于其间。
11.根据权利要求7的半导体集成电路器件的制造方法，其中第一和第二导电部件具有从下层依次叠置的硅锗膜和硅膜。
12.根据权利要求7的半导体集成电路器件的制造方法，还包括以下步骤：
(m)在第一和第二区中淀积第三绝缘膜；
(n)腐蚀第三绝缘膜在第一区中第一导电部件和第一绝缘膜之间的区域中形成第一接触孔；
(o)腐蚀第三绝缘膜在第二区中第二导电部件和第一绝缘膜之间的区域中形成第二接触孔；以及
(p)在第一接触孔中形成第三导电部件，在第二接触孔中形成第四导电部件。
13.根据权利要求12的半导体集成电路器件的制造方法，其中第一区中第一导电部件和第一绝缘膜之间的距离大于第二区中第二导电部件和第一绝缘膜之间的距离。
14.根据权利要求13的半导体集成电路器件的制造方法，其中部分第二接触孔与第二区中的第一绝缘膜重叠。
15.根据权利要求13的半导体集成电路器件的制造方法，其中第一和第三绝缘膜由氧化硅膜制成。
16.根据权利要求12的半导体集成电路器件的制造方法，其中第三绝缘膜具有从下层依次叠置的氮化硅膜和氧化硅膜。
17.根据权利要求12的半导体集成电路器件的制造方法，其中第三导电部件形成的平面小于第四导电部件形成的平面。
18.根据权利要求12的半导体集成电路器件的制造方法，在步骤(b)和(c)之间还包括以下步骤：
(1)在第一区的半导体衬底的表面上形成氧化硅膜；
其中在第一区中，形成第二绝缘膜覆盖半导体衬底，氧化硅膜介于其间，在第二区中，在半导体衬底的表面上形成第二绝缘膜，氧化硅膜不介于其间。
19.一种半导体集成电路器件的制造方法，包括以下步骤：
(a)在第一导电类型的半导体衬底表面上形成多个沟槽，在多个沟槽内形成第一绝缘膜；
(b)在该半导体衬底表面上形成第二绝缘膜，第二绝缘膜的相对介电常数高于第一绝缘膜的相对介电常数；
(c)在第二绝缘膜上形成第一导电部件；
(d)在第二绝缘膜被留在第一导电部件的两端的区域中的状态下，将与第一导电类型相反的第二导电类型的第一杂质引入到半导体衬底的表面内，以便形成第一导电区；
(e)形成第三绝缘膜覆盖半导体衬底；
(f)腐蚀第三和第二绝缘膜在第一半导体区上形成接触孔；
其中腐蚀步骤(f)包括在腐蚀第三绝缘膜的速度高于腐蚀第二绝缘膜速度的条件下腐蚀第三绝缘膜的第一腐蚀，以及与第一腐蚀不同的条件下腐蚀第二绝缘膜。
20.根据权利要求19的半导体集成电路器件的制造方法，其中第一和第三绝缘膜由氧化硅膜制成。
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