CN109037342A - 一种晶体管、堆叠晶体管及射频开关芯片 - Google Patents

一种晶体管、堆叠晶体管及射频开关芯片 Download PDF

Info

Publication number
CN109037342A
CN109037342A CN201810994393.0A CN201810994393A CN109037342A CN 109037342 A CN109037342 A CN 109037342A CN 201810994393 A CN201810994393 A CN 201810994393A CN 109037342 A CN109037342 A CN 109037342A
Authority
CN
China
Prior art keywords
via hole
metal layer
region
drain region
transistor
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
CN201810994393.0A
Other languages
English (en)
Inventor
钟立平
张志浩
章国豪
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Guangdong University of Technology
Original Assignee
Guangdong University of Technology
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Guangdong University of Technology filed Critical Guangdong University of Technology
Priority to CN201810994393.0A priority Critical patent/CN109037342A/zh
Publication of CN109037342A publication Critical patent/CN109037342A/zh
Pending legal-status Critical Current

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/03—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes
    • H01L25/04—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers
    • H01L25/07—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L29/00
    • H01L25/073—Apertured devices mounted on one or more rods passed through the apertures
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K17/00—Electronic switching or gating, i.e. not by contact-making and –breaking
    • H03K17/51—Electronic switching or gating, i.e. not by contact-making and –breaking characterised by the components used
    • H03K17/56—Electronic switching or gating, i.e. not by contact-making and –breaking characterised by the components used by the use, as active elements, of semiconductor devices
    • H03K17/687—Electronic switching or gating, i.e. not by contact-making and –breaking characterised by the components used by the use, as active elements, of semiconductor devices the devices being field-effect transistors

Abstract

本申请公开了一种晶体管，包括在水平方向相互平行的源区和漏区，源区和漏区上设置有第一预定数量个金属层，其中，各个金属层堆叠设置，源区和漏区分别通过第二预定数量个过孔与第一层金属层连接，其中，属于源区区域的各个金属层之间通过至少一个第一过孔连接；属于漏区区域的各个金属层之间通过至少一个第二过孔连接；其中，在同一金属层中，第一过孔与第二过孔不设置于相对位置；该晶体管通过将所属源区和漏区区域上的各个金属层的连接完全错开，减少了芯片内部金属层中的金属走线面积，从电路设计的根源上减少耦合，有效的降低了插入损耗，提高了隔离度。本申请还公开了一种堆叠晶体管及射频开关芯片，也具有上述有益效果。

Description

一种晶体管、堆叠晶体管及射频开关芯片
技术领域
本申请涉及电子元器件技术领域，特别涉及一种晶体管，还涉及一种堆叠晶体管及射频开关芯片。
背景技术
随着科学技术的发展，应用于智能手机的射频开关在前端模组设计中扮演着越来越重要的角色，一方面由于现代智能手机不断地追求着高速数据传输，集成了众多不同频段的移动通信技术；另一方面由于智能手机不断地追求着多功能性，提供了许多其他无线非蜂窝式通信服务，如调频收音机/移动电视、全球定位系统、蓝牙、无线局域网和无线射频标签等，其中，在这些小型设备中保证支持如此多频段和工作模式的关键元件就是射频开关。而对于射频开关，衡量其性能的参数可分为小信号和大信号指标，其中，对于小信号，插入损耗和隔离度是两个基本的指标，在对射频开关的芯片进行版图设计时，一般会尽可能地实现相对低的插入损耗和相对高的隔离度，但是两者通常相互制约，需要折中进行取舍。
在制造尺寸小于几平方毫米的常规射频开关时，适合采用以下三种技术：PIN二极管、微电子机械系统(MEMS)和固态场效应晶体管(FET)，其中，固态FET包括多种基于不同材料的不同的结构，且所有这些结构都具有高速、可靠、可高度集成和功耗低等重要特点，因此该技术非常适合微型射频开关的制造。在现有技术中，是在封装上采用射频开关输入输出端口小节点接地，开关的并联通路采用大节点接地，以此来减小耦合，从而减少了射频开关的插入损耗，提高开关的隔离特性等。但是此种封装优化只是减少了封装过程中的损耗和耦合，并不能从根源上对插入损耗和隔离度进行优化。
因此，如何从根源上有效降低插入损耗以及提高隔离度，进一步提升射频开关的工作性能是本领域技术人员亟待解决的问题。
发明内容
本申请的目的是提供一种晶体管，该晶体管通过将所属源区和漏区区域上的各个金属层的连接完全错开，减少了芯片内部金属层中的金属走线面积，从电路设计的根源上减少耦合，有效的降低了插入损耗，提高了隔离度；本申请的另一目的是提供一种堆叠晶体管及射频开关芯片，也具有上述有益效果。
为解决上述技术问题，本申请提供了一种晶体管，包括在水平方向相互平行的源区和漏区，所述源区和所述漏区上设置有第一预定数量个金属层，其中，各个所述金属层堆叠设置，所述源区和所述漏区分别通过第二预定数量个过孔与第一层金属层连接，其中，
属于所述源区区域的各个金属层之间通过至少一个第一过孔连接；
属于所述漏区区域的各个金属层之间通过至少一个第二过孔连接；
其中，在同一所述金属层中，所述第一过孔与所述第二过孔不设置于相对位置。
优选的，各个所述过孔分别在所述源区和所述漏区上按照预定间隔设置。
优选的，所述第一过孔的数量与所述第二过孔的数量相同。
优选的，所述第一过孔的数量与所述第二过孔的数量均为一个；
其中，在同一所述金属层中，所述第一过孔与所述第二过孔分别设置于所述金属层不同的两端。
优选的，所述第一过孔的数量与所述第二过孔的数量均为多个；
其中，在同一所述金属层中，各个所述第一过孔设置于所述金属层的前半端，各个所述第二过孔设置于所述金属层的后半端；且所述金属层的前半端与所述金属层的后半端不相对设置。
优选的，各个所述第一过孔在所述金属层的前半端按照所述预定间隔设置；各个所述第二过孔在所述金属层的后半端按照所述预定间隔设置。
优选的，在任意两个相邻的所述金属层中，各个所述第一过孔的设置位置的连线不与所述源区垂直；各个所述第二过孔的设置位置的连线不与所述漏区垂直。
为解决上述技术问题，本申请还提供了一种堆叠晶体管，包括上述任意一种晶体管。
为解决上述技术问题，本申请还提供了一种射频开关芯片，包括上述任意一种堆叠晶体管。
本申请所提供的一种晶体管，包括在水平方向相互平行的源区和漏区，所述源区和所述漏区上设置有第一预定数量个金属层，其中，各个所述金属层堆叠设置，所述源区和所述漏区分别通过第二预定数量个过孔与第一层金属层连接，其中，属于所述源区区域的各个金属层之间通过至少一个第一过孔连接；属于所述漏区区域的各个金属层之间通过至少一个第二过孔连接；其中，在同一所述金属层中，所述第一过孔与所述第二过孔不设置于相对位置
可见，本申请所提供的晶体管，将所属源区和漏区区域上的各个金属层的连接完全错开，即在同一金属层之间，所属源区的过孔与所属漏区的过孔不相对设置，由此，源区上的金属线和漏区上的金属线之间的距离将会增大，金属层之间金属线的整体走线面积也将有效减少，因而相对减少了源区和漏区所在区域上对应的金属层之间因金属线产生的寄生电容和寄生电阻，有效的从电路设计的根源上减少了耦合，从而降低了插入损耗，提高了隔离度，进一步提升了其工作性能。
本申请所提供的一种堆叠晶体管和射频开关芯片，也具有上述有益效果，在此不再赘述。
附图说明
为了更清楚地说明本申请实施例或现有技术中的技术方案，下面将对实施例或现有技术描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本申请的实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据提供的附图获得其他的附图。
图1为现有技术一种晶体管的物理层及寄生电阻关系版图；
图2为现有技术一种晶体管的物理层及寄生电容关系版图；
图3为现有技术中一种晶体管版图设计的俯视图；
图4为本申请所提供的一种晶体管版图设计的俯视图；
图5为本申请所提供的另一种晶体管版图设计的俯视图；
图6为本申请所提供的再一种晶体管版图设计的俯视图；
图7为本申请所提供的又一种晶体管版图设计的侧视图；
图8为本申请所提供的一种堆叠晶体管版图设计的俯视图。
具体实施方式
本申请的核心是提供一种晶体管，该晶体管通过将所属源区和漏区区域上的各个金属层的连接完全错开，减少了芯片内部金属层中的金属走线面积，从电路设计的根源上减少耦合，有效的降低了插入损耗，提高了隔离度；本申请的另一核心是提供一种堆叠晶体管以及射频开关芯片，也具有上述有益效果。
为使本申请实施例的目的、技术方案和优点更加清楚，下面将结合本申请实施例中的附图，对本申请实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例是本申请一部分实施例，而不是全部的实施例。基于本申请中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其它实施例，都属于本申请保护的范围。
一般情况下，插入损耗和隔离度是衡量射频开关工作性能的两个基本指标，插入损耗是在开关处于闭合状态下，传输线路中由于插入开关而引起的信号功率的损耗；隔离度是在开关处于断开状态下，传输线路中由于开关不理想而引起的信号功率的泄漏损耗。
其中，上述插入损耗IL可表示为输入功率Pin与输出功率Pout之比：
而对于仅包含单管的单刀单掷开关而言，当开关导通时，FET工作在深线性区域，可将其等效为一个串联电阻，此时，插入损耗主要由开关闭合状态下的导通电阻Ron所决定，可表示为：
其中，ZO为特征阻抗，其取值可根据射频开关的特性设定。
进一步，上述隔离度可表示为输入功率Pin与泄漏功率Pleakage之比：
而对于仅包含单管的单刀双掷开关而言，当开关断开时，FET工作在截止状态，FET的栅极、漏极和源极之间存在寄生电容，可将其等效为一个串联电容，此时，隔离度Iso主要由开关关断状态下的关断电容Coff所决定，可表示为：
其中，ω为栅宽。
进一步，基于上述考虑的工艺物理层的寄生耦合以外，在晶体管的版图设计里也存在有严重的寄生耦合，这些寄生耦合同样会影响插入损耗和隔离度，例如，以SOI FET为例，请参考图1和图2，图1为现有技术中一种晶体管的物理层及寄生电阻关系版图，图2为现有技术中一种晶体管的物理层及寄生电容关系版图。
具体的，以图1和图2中两层金属层为例，其中，M1、M2分别为金属层1和金属层2；CA为源区、漏区与M1的过孔，Via为M1和M2的过孔； Source为源区(S)，Drain为漏区(D)，Gate为栅极(G)。
因此，决定上述插入损耗的总的导通电阻R'on为：
R'on＝Ron+RCA+RV1+RM1+RM2；
其中，RCA、RV1、RM1、RM2分别为CA、Via、M1、M2的寄生电阻。
同理，决定上述隔离度的总的关断电容C'off为：
其中，Coff＝Cgd//Cgs+Cdb//Csb+Csd；
其中，CC-G、CM1-G分别为CA与栅G、M1与栅G之间的寄生电容；CM1-1、CM1-2、 CM2-2分别为M1与M1、M1与M2、M2与M2之间的寄生电容。
需要说明的是，关于上述寄生电阻与寄生电容的计算，均是基于两层金属层，且各个金属层之间仅有一个过孔连接为例进行计算获得的，而在晶体管中，其金属层的数量以及同一金属层中各个过孔的数量均不唯一，因此，在对一个完整的晶体管中的寄生电阻和寄生电容进行计算时，则需根据其具体情况进行计算。
进一步，请参考图3，图3为现有技术中一种晶体管版图设计的俯视图，其中，衬底Active，源区/漏区，M1～MN依次通过过孔CA和过孔Via1～ViaN-1 层叠而上，同时，由于所属同一区域、同一金属层的各个过孔之间贯穿有连接各个金属层的金属线，因此，当采用此种传统的版图设计结构时，各个金属层以及各个过孔之间的寄生电阻、寄生电容将会严重影响射频开关的插入损耗和隔离度。
为解决上述问题，本申请提供了一种晶体管，该晶体管可以包括在水平方向相互平行的源区和漏区，源区和漏区上设置有第一预定数量个金属层，其中，各个金属层堆叠设置，源区和漏区分别通过第二预定数量个过孔与第一层金属层连接，其中，属于源区区域的各个金属层之间通过至少一个第一过孔连接；属于漏区区域的各个金属层之间通过至少一个第二过孔连接；其中，在同一金属层中，第一过孔与第二过孔不设置于相对位置。
具体的，请参考图4，图4为本申请所提供的一种晶体管版图设计的俯视图，该图4所提供的实施例以晶体管的各个所属源区S区域的金属层中最多设置6个过孔，即最多设置6个第一过孔，对应于图4中的第一过孔位置 S1～S6，和各个所属漏区D区域的金属层中最多设置6个过孔，即最多设置6 个第二过孔，对应于图4中的第二过孔位置D1～D6，且晶体管具有两层金属层M1和M2为例。
其中，源区S和漏区D通过栅极G相连接，且均与栅极G在水平方向相互平行，各个第一过孔位置S1～S6与各个第二过孔位置D1～D6分别在源区S、漏区D以及所属源区S区域和漏区D区域的各个金属层上一一对应设置，如图4所示，第一过孔位置S1对应于第二过孔位置D1，第一过孔位置S2对应于第二过孔位置D2，同理，第一过孔位置S6对应于第二过孔位置D6。其中，金属层M1通过过孔CA分别与源区S和漏区D的衬底Active对应相连，同时，为保证源区、漏区与金属层M1之间的连接，这里的过孔CA在源区、漏区的第一过孔位置S1～S6和第二过孔位置D1～D6上全部设置，共计12个过孔CA。
其中，对于上述各个第一过孔位置S1～S6之间的距离，各个第二过孔位置D1～D6之间的距离，其具体取值均可由射频开关的具体性能确定，本申请对其不做限定。同时，各个第一过孔位置S1～S6之间的距离可相同，也可不同，各个第二过孔位置D1～D6之间的距离可相同，也可不同，如S1和S2之间的距离与S2和S3之间的距离不一定等同；各个第一过孔位置S1～S6之间的距离与各个第二过孔位置D1～D6之间的距离可相同，也可不同，如S1和S2之间的距离与D1和D2之间的距离不一定等同。
可选的，各个过孔分别在源区S和漏区D上按照预定间隔设置。
具体的，如图4所示，可将源区S和漏区D上的过孔均按照相同的距离，即上述预定间隔设置，即源区S上的6个过孔CA之间的距离，以及漏区D 上的6个过孔CA之间的距离相等，以保证源区S、漏区D与金属层M1之间实现连接。
进一步，对于各个金属层，在上述各个第一过孔位置S1～S6中，至少有一个第一过孔位置S4(图4中以S4为例)上设置第一过孔，用于连接所属源区S区域的各个金属层M1和M2；同理，在上述各个第二过孔位置D1～D6 中，也至少有一个第一过孔位置D2(图4中以D2为例)上设置第二过孔，用于连接所述漏区D区域的各个金属层M1和M2，且设置有第一过孔的第一过孔位置S4和设置有第二过孔的第二过孔位置D2不设置于对应位置，即所属源区S区域上的S4和所述漏区D区域上的D2不相互对应。同时，对于其他的第一过孔位置S1～S3、S5～S6和其他的第二过孔位置D1、D3～D5，均无需再设置相应的第一过孔和第二过孔，此时，只有第一过孔位置S4上的第一过孔和第二过孔位置D2上的第二过孔之间由于金属线的设置而存在寄生电阻和寄生电容，然而由于二者之间的距离较大，故二者之间存在的寄生电阻和寄生电容也较小，从而有效降低了插入损耗，提高了隔离度。
需要说明的是，上述图4所提供的实施例是以第一过孔和第二过孔的数量均为1个为例进行介绍的，但在实际实施过程中，第一过孔的设置数量和第二过孔的设置数量并不唯一，均可根据实际情况进行设定，只需满足第一过孔的设置位置与第二过孔的设置位置不在对应位置即可。此外，对于上述第一过孔位置的数量和第二过孔位置的数量，也仅为本申请所提供的一种实施例，本申请同样对此不做具体限定。
可选的，第一过孔的数量与第二过孔的数量可以相同。
进一步，还可以将第一过孔的数量与第二过孔的数量设置为相同，以图4 为例，第一过孔与第二过孔均为1个，且分别设置于S4和D2。当然，也可以多个，如均将其设置为2个，分别设置于S1、S2以及D5、D6等，只需保证第一过孔的设置位置与第二过孔的设置位置不相对即可，以有效降低晶体管的插入损耗，提高隔离度，进一步提升其工作性能。
本申请所提供的晶体管，将所属源区和漏区区域上的各个金属层的连接完全错开，即在同一金属层之间，所属源区的过孔与所属漏区的过孔不相对设置，由此，源区上的金属线和漏区上的金属线之间的距离将会增大，金属层之间金属线的整体走线面积也将有效减少，因而相对减少了源区和漏区所在区域上对应的金属层之间因金属线产生的寄生电容和寄生电阻，有效的从电路设计的根源上减少了耦合，从而降低了插入损耗，提高了隔离度，进一步提升了其工作性能。
在上述实施例的基础上，请参考图5，图5为本申请所提供的另一种晶体管版图设计的俯视图。
作为一种优选实施例，上述第一过孔的数量与上述第二过孔的数量均为一个；其中，在同一金属层中，第一过孔与第二过孔分别设置于金属层不同的两端。
具体的，为保证获得的射频开关具有较低的插入损耗和较高的隔离度，可以将第一过孔和第二过孔均设置为一个，且二者分别设置于所属源区区域与所属漏区区域的金属层的不同的两端，如图5所示，以所述源区S区域的金属层和所属漏区D区域的金属层均设置有6个相应过孔的位置，且金属层为两层为例，可只在第一过孔位置S6和第二过孔位置D1上打孔，设置对应的第一过孔Via和第二过孔Via，由此，所属源区S区域的金属层中的第一过孔Via，与所属漏区D区域的金属层中的第二过孔之间将隔开到最大距离，整个芯片上金属线的布线面积也将大大减少，进一步上述两者之间的寄生电阻和寄生电容也将降到最低，有效降低了插入损耗，提高了隔离度，从而提升了工作性能。
需要说明的是，上述第一过孔Via和第二过孔Via的设置方式仅为本申请所提供的一种实施方式，并不唯一，还可以分别在所属源区S区域的金属层的第一过孔位置S1和所述漏区D区域的金属层的第二过孔位置D6上设置，同样可达到上述技术效果。
在上述各实施例的基础上，请参考图6，图6为本申请所提供的再一种晶体管版图设计的俯视图。
作为一种优选实施例，上述第一过孔的数量与上述第二过孔的数量均为多个；其中，在同一金属层中，各个第一过孔设置于金属层的前半端，各个第二过孔设置于金属层的后半端；且金属层的前半端与金属层的后半端不相对设置。
具体的，对于上一实施例所提供的技术方案，虽能够获得较低的插入损耗和较高的隔离度，但由于第一过孔和第二过孔的数量较少，在一定程度上也会降低射频开关的工作效率。因此，为避免上述问题，可以将第一过孔的数量与第二过孔的数量均多个，如设置为第一过孔位置的数量的一半，且第一过孔和第二过孔均不设置于对应位置。具体请参考图6，同样以所述源区S 区域的金属层和所属漏区D区域的金属层均设置有6个相应过孔的位置，且金属层为两层为例，可只在第一过孔位置S4～S6和第二过孔位置D1～D3上分别设置对应的第一过孔Via和第二过孔Via，由此，即可在保证射频开关工作效率的同时，降低其插入损耗并提高隔离度，进一步提升其工作性能。
需要说明的是，上述第一过孔Via和第二过孔Via的设置方式同样仅为本申请所提供的一种实施方式，并不唯一，也可以只分别在第一过孔位置S1～S3 和第二过孔位置D4～D6上设置进行设置；此外，也可以只分别在第一过孔位置S1、S2、S5、S6和第二过孔位置D3、D4上设置金属线，同样可达到上述技术效果。
优选的，各个第一过孔在金属层的前半端按照预定间隔设置；各个第二过孔在金属层的后半端按照预定间隔设置。
具体的，同样如图6所示，可同样将金属层上各个第一过孔位置S1～S6 之间的距离、各个第二过孔位置D1～D2之间的距离设置为相等，由此，各个第一过孔Via之间的距离，以及各个第二过孔Via之间的距离也将相等，更加便于金属线的走线，方便快捷。
在上述各个实施例的基础上，请参考图7，图7为本申请所提供的又一种晶体管版图设计的侧视图。
作为一种优选实施例，在任意两个相邻的金属层中，各个第一过孔的设置位置的连线不与源区垂直；各个第二过孔的设置位置的连线不与漏区垂直。
具体的，本步骤旨在说明所属源区区域的各层金属层之间的第一过孔并非以一条直线的形式设置，同样，所属漏区区域的各层金属层之间的第二过孔也并非以一条直线的形式设置。如图7所示，以源区S及所属源区S区域的各个金属层为例，源区S与金属层M1之间通过6个过孔相连，金属层M1 与金属层M2之间通过3个第一过孔Via1相连，金属层M2与金属层M3之间同样通过3个第一过孔Via2相连，然而，3个第一过孔Via1和3个第一过孔Via2分别设置于金属层不同的两端，进一步，按照此种设置方式直至最高层金属层。相对应的，在所属漏区D区域的金属层上的各个第二过孔Via相反设置即可。由此，即可进一步在保证射频开关工作效率的同时，降低其插入损耗并提高隔离度，提升其工作性能。
为解决上述问题，请参考图8，图8为本申请所提供的一种堆叠晶体管版图设计的俯视图，该堆叠晶体管可以包括上述任意一种晶体管。对于本申请提供的堆叠晶体管的介绍请参照上述晶体管实施例，本申请在此不做赘述。
需要说明的是，图8中所提供的堆叠晶体管版图设计仅为本申请所提供的一种实施例，其射频开关的数量、各个射频开关中金属基体的数量以及各个金属基体中金属层的数量均可根据堆叠晶体管的具体性能进行设定，本申请对其不做唯一限定。
本申请所提供的堆叠晶体管，有效应用上述提供的晶体管的错开式结构，能够更大程度的减少相邻FET之间的寄生耦合，从而在提升线性度和功率处理能力的同时，有效减少插入损耗并提高隔离度，进一步极大的提升了其工作性能，并减少了制造成本。
为解决上述问题，本申请还提供了一种射频开关芯片，可包括多个上述堆叠晶体管。对于本申请所提供的射频开关芯片的介绍请参照上述堆叠晶体管的实施例，本申请在此不再赘述。
因为情况复杂，无法一一列举进行阐述，本领域技术人员应能意识到更具本申请提供的基本方法原理结合实际情况可以存在很多的例子，在不付出足够的创造性劳动下，应均在本申请的保护范围内。
说明书中各个实施例采用递进的方式描述，每个实施例重点说明的都是与其他实施例的不同之处，各个实施例之间相同相似部分互相参见即可。
本文中应用了具体个例对本申请所提供的晶体管、堆叠晶体管以及射频开关芯片进行了阐述，以上实施例的说明只是用于帮助理解本申请的核心思想。应当指出，对于本技术领域的普通技术人员来说，在不脱离本申请原理的前提下，还可以对本申请进行若干改进和修饰，这些改进和修饰也落入本申请权利要求的保护范围内。
还需要说明的是，在本说明书中，诸如第一和第二等之类的关系术语仅仅用来将一个实体或者操作与另一个实体或操作区分开来，而不一定要求或者暗示这些实体或操作之间存在任何这种实际的关系或者顺序。而且，术语“包括”、“包含”或者其任何其它变体意在涵盖非排他性的包含，从而使得包括一系列要素的过程、方法、物品或者设备不仅包括那些要素，而且还包括没有明确列出的其它要素，或者是还包括为这种过程、方法、物品或者设备所固有的要素。在没有更多限制的情况下，由语句“包括一个……”限定的要素，并不排除在包括要素的过程、方法、物品或者设备中还存在另外的相同要素。

Claims (9)

1.一种晶体管，包括在水平方向相互平行的源区和漏区，所述源区和所述漏区上设置有第一预定数量个金属层，其中，各个所述金属层堆叠设置，所述源区和所述漏区分别通过第二预定数量个过孔与第一层金属层连接，其特征在于，
属于所述源区区域的各个金属层之间通过至少一个第一过孔连接；
属于所述漏区区域的各个金属层之间通过至少一个第二过孔连接；
其中，在同一所述金属层中，所述第一过孔与所述第二过孔不设置于相对位置。
2.如权利要求1所述的晶体管，其特征在于，各个所述过孔分别在所述源区和所述漏区上按照预定间隔设置。
3.如权利要求1所述的晶体管，其特征在于，所述第一过孔的数量与所述第二过孔的数量相同。
4.如权利要求3所述的晶体管，其特征在于，所述第一过孔的数量与所述第二过孔的数量均为一个；
其中，在同一所述金属层中，所述第一过孔与所述第二过孔分别设置于所述金属层不同的两端。
5.如权利要求3所述的晶体管，其特征在于，所述第一过孔的数量与所述第二过孔的数量均为多个；
其中，在同一所述金属层中，各个所述第一过孔设置于所述金属层的前半端，各个所述第二过孔设置于所述金属层的后半端；且所述金属层的前半端与所述金属层的后半端不相对设置。
6.如权利要求5所述的晶体管，其特征在于，各个所述第一过孔在所述金属层的前半端按照所述预定间隔设置；各个所述第二过孔在所述金属层的后半端按照所述预定间隔设置。
7.如权利要求1至6任意一项所述的晶体管，其特征在于，在任意两个相邻的所述金属层中，各个所述第一过孔的设置位置的连线不与所述源区垂直；各个所述第二过孔的设置位置的连线不与所述漏区垂直。
8.一种堆叠晶体管，其特征在于，包括多个如权利1至7任意一项所述的晶体管。
9.一种射频开关芯片，其特征在于，包括多个如权利要求8所述的堆叠晶体管。
CN201810994393.0A 2018-08-29 2018-08-29 一种晶体管、堆叠晶体管及射频开关芯片 Pending CN109037342A (zh)

Priority Applications (1)

Application Number Priority Date Filing Date Title
CN201810994393.0A CN109037342A (zh) 2018-08-29 2018-08-29 一种晶体管、堆叠晶体管及射频开关芯片

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
CN201810994393.0A CN109037342A (zh) 2018-08-29 2018-08-29 一种晶体管、堆叠晶体管及射频开关芯片

Publications (1)

Publication Number Publication Date
CN109037342A true CN109037342A (zh) 2018-12-18

Family

ID=64626162

Family Applications (1)

Application Number Title Priority Date Filing Date
CN201810994393.0A Pending CN109037342A (zh) 2018-08-29 2018-08-29 一种晶体管、堆叠晶体管及射频开关芯片

Country Status (1)

Country Link
CN (1) CN109037342A (zh)

Citations (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5929469A (en) * 1996-12-25 1999-07-27 Kabushiki Kaisha Toshiba Contact holes of a different pitch in an application specific integrated circuit
CN1420546A (zh) * 2001-11-20 2003-05-28 株式会社日立制作所 半导体集成电路器件的制造方法
US20040119574A1 (en) * 2002-09-13 2004-06-24 Lee Kwang-Du Inductor for radio frequency integrated circuit
US20160308073A1 (en) * 2015-04-15 2016-10-20 Futurewei Technologies, Inc. Apparatus and Method for a Low Loss Coupling Capacitor
CN107275311A (zh) * 2017-06-12 2017-10-20 唯捷创芯(天津)电子技术股份有限公司 一种提高射频开关性能的射频晶体管、芯片及移动终端
US20180145068A1 (en) * 2016-11-21 2018-05-24 Qorvo Us, Inc. Ac-coupled switch and metal capacitor structure for nanometer or low metal layer count processes
CN208738258U (zh) * 2018-08-29 2019-04-12 广东工业大学 一种晶体管、堆叠晶体管及射频开关芯片

Patent Citations (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5929469A (en) * 1996-12-25 1999-07-27 Kabushiki Kaisha Toshiba Contact holes of a different pitch in an application specific integrated circuit
CN1420546A (zh) * 2001-11-20 2003-05-28 株式会社日立制作所 半导体集成电路器件的制造方法
US20040119574A1 (en) * 2002-09-13 2004-06-24 Lee Kwang-Du Inductor for radio frequency integrated circuit
US20160308073A1 (en) * 2015-04-15 2016-10-20 Futurewei Technologies, Inc. Apparatus and Method for a Low Loss Coupling Capacitor
US20180145068A1 (en) * 2016-11-21 2018-05-24 Qorvo Us, Inc. Ac-coupled switch and metal capacitor structure for nanometer or low metal layer count processes
CN107275311A (zh) * 2017-06-12 2017-10-20 唯捷创芯(天津)电子技术股份有限公司 一种提高射频开关性能的射频晶体管、芯片及移动终端
CN208738258U (zh) * 2018-08-29 2019-04-12 广东工业大学 一种晶体管、堆叠晶体管及射频开关芯片

Similar Documents

Publication Publication Date Title
CN107924938B (zh) 高性能射频开关
CN104852137B (zh) 小型化频率可重构微带缝隙天线
CN105322933A (zh) 用于射频开关的系统和方法
TWI774595B (zh) 用於射頻應用之主輔場效電晶體組態
CN103650342B (zh) 正交混合耦合器、放大器及无线通信装置
CN102468035A (zh) 平衡-不平衡变压器系统和方法
CN106158835A (zh) 一种基于硅通孔技术的低通滤波器
CN105633581A (zh) 多频天线及具有该多频天线的无线通信装置
KR102164669B1 (ko) 손실을 감소시키기 위한 패터닝된 라디오 주파수 차폐 구조물을 갖는 온-칩 커플링 커패시터
CN104124501B (zh) 多频带的平衡信号转换器的线路结构与无线网络系统
CN102356440A (zh) 可变电容模块及匹配电路模块
CN104158524A (zh) 用于可开关电容的系统和方法
CN103944602A (zh) 双工器与其线路结构及射频收发装置
CN208738258U (zh) 一种晶体管、堆叠晶体管及射频开关芯片
CN107275311A (zh) 一种提高射频开关性能的射频晶体管、芯片及移动终端
CN102655404B (zh) 一种差分的射频开关电路
CN101546854A (zh) 微带滤波器及其微带谐振器的耦合方法
CN205017288U (zh) 单刀单掷射频开关及其构成的单刀双掷射频开关和单刀多掷射频开关
CN103973330A (zh) 高频半导体开关和半导体器件模块
CN109037342A (zh) 一种晶体管、堆叠晶体管及射频开关芯片
CN102340322A (zh) 无线收发装置
CN106449764A (zh) 一种柔性薄膜底栅双沟道晶体管
CN103138037B (zh) 一种基于标准cmos工艺的集成定向耦合器
EP3062349B1 (en) Semiconductor device comprising a switch
CN103378393A (zh) 一种基于印刷电路板的集成定向耦合器

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination