JP2001148418A - 半導体装置 - Google Patents

半導体装置

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Abstract

(57)【要約】 【課題】 導電体をトレンチ部内に有するトレンチ分離
構造において、導電体の電位を制御して、パンチスルー
によるリークおよび接合リークをともに低減した半導体
装置を提供する。 【解決手段】 トレンチ分離構造２０はシリコン基板１
内に設けられたトレンチの内面に絶縁膜４を配設し、絶
縁膜４で規定されるトレンチ空間内の下部側に、導電体
３として、例えばリンを１×１０20／ｃｍ3程度の濃度
にドープしたドープトポリシリコンが埋め込まれた構成
を有している。そして、トレンチ空間の上部側には絶縁
物２として、例えばシリコン酸化物が埋め込まれてい
る。ここで使用されるシリコン酸化物は、ＴＥＯＳ酸化
膜やＨＤＰ酸化膜、また誘電率の小さなＳｉＯＦ膜を埋
め込むことで形成する場合もある。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は半導体装置に関し、
特に、半導体装置の素子分離構造に関する。
【０００２】
【従来の技術】半導体装置においては、ＬＯＣＯＳ分離
や、トレンチ分離により個々の半導体素子を電気的に分
離している。半導体装置の集積度が比較的低い場合はＬ
ＯＣＯＳ分離で対応できたが、集積度の向上に伴ってト
レンチ分離の必要性が高まってきた。
【０００３】図２５を用いてトレンチ分離の構成例につ
いて説明する。図２５においてＰ型のシリコン基板６１
上には複数のＭＯＳトランジスタが形成され、個々のＭ
ＯＳトランジスタを電気的に分離するために、ＭＯＳト
ランジスタ間のシリコン基板６１にトレンチを設け、当
該トレンチ内にＣＶＤ（chemical vapor deposition）
により形成したシリコン酸化物６６を埋め込んでトレン
チ部６５が形成されている。
【０００４】なお、トレンチ部６５の両側のシリコン基
板６１の表面内にはＭＯＳトランジスタを構成するＮ型
のソース・ドレイン層６２が配設され、トレンチ部６５
上およびソース・ドレイン層６２上を覆うようにゲート
酸化膜６３が配設され、ソース・ドレイン層６２上から
チャネル領域上にかけてゲート電極６４が配設されてい
る。
【０００５】ＭＯＳトランジスタの動作時には、ソース
・ドレイン層６２を覆う空乏層はチャネル領域の側だけ
でなくトレンチ部６５の側にも延在するが、トレンチ部
６５の存在によりトレンチ部６５の両側のソース・ドレ
イン層６２間でパンチスルーが発生することが防止され
る。
【０００６】しかし、半導体装置の微細化が進み０．１
５μｍの設計ルール以下になると、素子間隔が狭くな
り、図２５で示すトレンチ部６５の両側のソース・ドレ
イン層６２から延在する空乏層がトレンチ部６５の底部
を越えて接近し、ソース・ドレイン層６２間でパンチス
ルーが発生して電流リークが起こりやすくなる。
【０００７】これを防止するには、トレンチの深さを深
くして空乏層どうしが接触することを阻止したり、トレ
ンチ部の底面外周に高濃度のＰ型拡散層を配設して空乏
層の伸びを抑える必要がある。しかし、トレンチを深く
すると、絶縁物の埋め込みが難しくなったり、トレンチ
形成に伴って発生する応力に起因して、シリコン基板中
に結晶欠陥が発生する可能性がある。
【０００８】また、トレンチ部の底面外周にＰ型拡散層
を設けた場合、Ｐ型不純物の濃度によっては、空乏層内
の電界が強くなり、キャリアが欠陥準位を介して伝導帯
にまで励起される電子トラップアシストトンネリング現
象により接合リークが増えることがある。
【０００９】また、図２５を用いて説明した構成におい
ては、トレンチ部６５のシリコン酸化物６６とシリコン
基板６１との界面付近で、シリコン酸化物６６に正電荷
が誘起され、シリコン基板６１に負電荷が誘起され、シ
リコン酸化物６６をゲート酸化膜としたチャネル（いわ
ゆるサイドチャネル）が生じ、寄生ＭＯＳトランジスタ
となって、リーク電流が生じることがある。
【００１０】ここで、Ｐ型シリコン基板上に形成された
ＭＯＳトランジスタにおいて、ゲート電圧をグランドレ
ベルにした場合のソース・ドレイン層間のリーク電流は
スレッショルド電圧が高いほど少ないことが知られてい
る。そしてスレッショルド電圧を高めるには、ゲート材
料として電子親和力の大きな物質を使用すれば良い。こ
れは、上記寄生ＭＯＳトランジスタにおいても同様であ
り、トレンチ部６５のシリコン酸化物６６中に電子親和
力の大きな物質を埋め込むことで、寄生ＭＯＳトランジ
スタのスレッショルド電圧を高めて、リーク電流を低減
させることができる。
【００１１】そこで、パンチスルーによるリーク電流の
防止手段としては、上述した手段以外に、トレンチ部に
導電体を埋め込んだ構成が考えられている。
【００１２】これを実現する構成の一例を図２６に示
す。このような構成は、例えば特開平１−１３８７３０
号公報に開示されている。図２６においては、図２５に
示したトレンチ部６５の代わりに、トレンチの内面に配
設されたシリコン酸化膜５６と、シリコン酸化膜５６の
内面に配設された補償物質層５７と、補償物質層５７で
規定される空間内に配設された絶縁物５８とで構成され
たトレンチ部５５を備えている。なお、その他の構成は
図２５と同様である。
【００１３】補償物質層５７はシリコン基板６１中の負
電荷を補償するための層であり、電子親和力の大きな物
質、例えばボロン（Ｂ）やアルミニウム（Ａｌ）等をド
ープしたポリシリコン層や、チタンシリサイド（ＴｉＳ
ｉ）層、タングステンシリサイド（ＷＳｉ）層等のシリ
サイド層や、チタン（Ｔｉ）、モリブデン（Ｍｏ）のよ
うな高融点金属層が用いられている。
【００１４】しかし、図２６に示す構成においては、ト
レンチ部５５内の補償物質層５７はフローティング状態
であり、製造状況により補償物質層に存在する電荷量が
ばらつき、リーク電流を小さくすることが難しいという
問題がある。
【００１５】補償物質層５７はシリコン基板５１と絶縁
物５８との間で仕事関数差が小さくなるような物質とし
て作用するために導入されるものであり、換言すればト
レンチを充填する材料の特性を変更するための物質であ
る。従って、補償物質層５７はフローティング状態とし
て使用されるべきものであるが、フローティングである
ため、例えば、イオン注入などの半導体装置の製造工程
で電荷が蓄積されることがあり、また、その電荷量は一
定せず、リーク電流を発生させる原因となることも考え
られる。
【００１６】図２７にも、トレンチ部内に導電体を埋め
込んだ構成を示す。図２７に示す構成は、例えば、特開
平８−１７２１２４号公報に開示されている。半導体基
板７１内に形成されたトレンチ７２の内壁面に絶縁膜７
７が配設され、絶縁膜７７の内壁面およびトレンチ７２
の底部に配設され、底部において半導体基板７１に接す
る導電膜７８を有した構成となっている。
【００１７】また、導電膜７８で規定される空間内には
絶縁膜７９が埋め込まれ、トレンチ７２の上部には絶縁
膜７４が突出するように設けられている。
【００１８】図２７に示すような構成において導電膜７
８の電位を固定しようとすると、トレンチ７２の両側に
存在するＮ型半導体領域（図示せず）の電位に応じて導
電膜７８の電位を制御する必要が生じるが、その制御は
難しいものとなる。
【００１９】すなわち、半導体基板７１の電位を０Ｖと
した場合、導電膜７８の電位も同じ０Ｖとすれば、導電
膜７８と半導体基板７１との間に電流が流れることはな
いが、トレンチ７２の両側に存在するＮ型半導体領域の
電位が０Ｖでない場合は、導電膜７８と当該Ｎ型半導体
領域との間で電流が流れてしまう。
【００２０】従って、トレンチ７２の両側に存在するＮ
型半導体領域の電位、および半導体基板７１の電位を考
慮して導電膜７８の電位を制御しなければならず、その
制御には困難が予測される。
【００２１】同様に、トレンチの底部において導電膜が
半導体基板に接触する構成は特開平６−１４０５００号
公報、特開昭６３−１２２１４５号公報にも開示されて
いるが、何れも上述したような問題を含んでいる。
【００２２】
【発明が解決しようとする課題】本発明は以上のような
問題点を解決するためになされたもので、導電体をトレ
ンチ部内に有するトレンチ分離構造において、導電体の
電位を制御して、パンチスルーによるリークおよび接合
リークをともに低減した半導体装置を提供することを目
的とする。
【００２３】
【課題を解決するための手段】本発明に係る請求項１記
載の半導体装置は、半導体基板上に形成され、ソース・
ドレイン層を有する半導体素子と、前記ソース・ドレイ
ン層に隣接して前記半導体素子を電気的に分離するトレ
ンチ分離構造とを備える半導体装置であって、前記トレ
ンチ分離構造は、前記半導体基板の表面内に配設された
トレンチと、前記トレンチ内に配設され、前記ソース・
ドレイン層の最深部よりも深い位置に最上部を有する導
電体と、前記導電体の側面と前記トレンチとの間に配設
された絶縁膜と、前記導電体の上部において前記トレン
チを埋め込む絶縁物とを有している。
【００２４】本発明に係る請求項２記載の半導体装置
は、前記絶縁膜は前記導電体の下主面と前記半導体基板
との間にも延在している。
【００２５】本発明に係る請求項３記載の半導体装置
は、前記半導体装置は、電荷蓄積電極と、前記導電体の
電位を自動的に制御する制御システムとをさらに備えた
半導体記憶装置であって、前記制御システムは、第１の
電源に、第１の電極を接続された第１導電型の第１のト
ランジスタと、前記第１のトランジスタの第２の電極に
第１の端部を接続された第１の抵抗素子と、前記第１の
抵抗素子の第２の端部に、第１の端部を接続され、第２
の端部を前記第１の電源とは反対極性の電位を供給する
第２の電源に接続された第２の抵抗素子とを有した第１
の回路部と、前記第２の電源に、第１の電極を接続され
た第２導電型の第２のトランジスタと、前記第２のトラ
ンジスタの第２の電極に第１の端部を接続された第３の
抵抗素子と、前記第３の抵抗素子の第２の端部に、第１
の端部を接続され、第２の端部が接地された第４の抵抗
素子とを有した第２の回路部とを備え、前記第１のトラ
ンジスタの制御電極は、前記電荷蓄積電極に接続される
前記ソース・ドレイン層に接続され、前記第２のトラン
ジスタの制御電極は、前記第１の抵抗素子の第２の端部
に接続され、前記第３の抵抗素子の第２の端部は、前記
導電体に接続される。
【００２６】
【発明の実施の形態】＜Ａ．実施の形態１＞ ＜Ａ−１．装置構成＞本発明に係る半導体装置の実施の
形態１として、図１にＤＲＡＭ（ダイナミックＲＡＭ）
１００の部分断面図を示す。
【００２７】図１はＤＲＡＭのメモリセル部分を示す図
であり、Ｐ型のシリコン基板１上には複数のＮチャネル
型ＭＯＳトランジスタが形成され、当該ＭＯＳトランジ
スタ間のシリコン基板１に当該Ｎチャネル型ＭＯＳトラ
ンジスタ間を電気的に分離するためにトレンチ分離構造
２０が配設されている。
【００２８】トレンチ分離構造２０はシリコン基板１内
に設けられたトレンチの内面に絶縁膜４（例えばシリコ
ン酸化膜）を配設し、絶縁膜４で規定されるトレンチ空
間内の下部側に、導電体３として、例えばリン（Ｐ）を
１×１０20／ｃｍ3程度の濃度にドープしたドープトポ
リシリコンが埋め込まれた構成を有している。
【００２９】そして、トレンチ空間の上部側には絶縁物
２として、例えばシリコン酸化物が埋め込まれている。
ここで使用されるシリコン酸化物は、ＴＥＯＳ（tetra
ethyl orthosilicate）酸化膜やＨＤＰ（High Density
Plasma）酸化膜、また誘電率の小さなＳｉＯＦ（フッ素
添加酸化物）膜を埋め込むことで形成しても良い。
【００３０】このような誘電率の小さな物質を使用する
ことで、トレンチ分離構造２０の上部に形成されたトラ
ンスファーゲートのゲート容量を少なくし、ゲート電位
の立ち上がりの遅延時間を小さくしたり、電位の変動を
抑えることができる。
【００３１】なお、導電体３は絶縁物２を貫通する図示
されないコンタクトによって外部と電気的に接続され、
ソース・ドレイン層の不純物濃度やトレンチ形状などに
合わせて最適な電位が与えられる構成となっている。な
お、導電体３に与える電位については後に説明する。
【００３２】＜Ａ−１−１．トレンチ分離構造２０の構
造的特徴＞トレンチ分離構造２０は、トレンチの下部側
に導電体３を埋め込み、トレンチの上部側に絶縁物２を
埋め込んでいる。このような構成としたのは、トレンチ
分離構造２０の上部にトランスファーゲートが形成され
た場合にトランスファーゲートのゲート容量を小さくす
る点で有効だからである。
【００３３】通常のＭＯＳトランジスタのゲート電極の
ゲート酸化膜の厚さは２〜１０ｎｍである。トレンチ分
離構造２０の上部に形成されたトランスファーゲートの
ゲート容量が、ゲート電極のゲート容量よりも大きくな
ることは避けなければならない。
【００３４】そのためには、絶縁物２の厚さはゲート酸
化膜の厚さの１０倍以上、例えば１００ｎｍ以上にする
ことが望ましい。この点、トレンチ分離構造２０におい
ては上部側に絶縁物２を埋め込んでいるので、絶縁物２
の厚さは十分に厚くすることができる。これによりトレ
ンチ分離構造２０の上部に形成されたトランスファーゲ
ートのゲート容量は、全ゲート容量の１０分の１以下に
できる。
【００３５】ここで、図１の構成の説明に戻る。トレン
チ分離構造２０の両側のシリコン基板１の表面内にはＭ
ＯＳトランジスタを構成する比較的低濃度のＮ型の低ド
ープドレイン層（以後、ＬＤＤ層と呼称）７および比較
的高濃度のＮ型のソース・ドレイン層が複数配設されて
いる。
【００３６】ここで、ソース・ドレイン層については、
後の動作説明の便宜を図るため、図に向かって最も左側
のものをソース・ドレイン層Ｓ１、トレンチ分離構造２
０の左横のものをソース・ドレイン層Ｄ１、トレンチ分
離構造２０の右横のものをソース・ドレイン層Ｄ２、図
に向かって最も右側のものをソース・ドレイン層Ｓ２と
する。
【００３７】そして、ＬＤＤ層７、ソース・ドレイン層
Ｄ１、Ｓ１、Ｄ２、Ｓ２およびトレンチ分離構造２０上
を覆うようにゲート酸化膜５が配設され、向かい合うＬ
ＤＤ層７の端縁部上部間にはチャネル領域を覆うように
ゲート電極６が配設されている。
【００３８】また、シリコン酸化膜で構成される絶縁膜
４に窒素イオンを注入したり、シリコン酸化膜の代わり
に、ＳｉＯＮ膜（シリコンオキシナイトライド膜）を使
用することで、ドープトポリシリコンで構成される導電
体３からシリコン基板１への不純物拡散を抑制したり、
界面での界面準位および結晶欠陥の発生を抑制すること
ができる。
【００３９】＜Ａ−１−２．絶縁膜４の厚さの設定＞こ
こで、トレンチ分離構造２０に隣接するソース・ドレイ
ン層と導電体３とを最低でも１０ｎｍ以上離すようにす
る。このためには、トレンチ分離構造２０の絶縁膜４の
厚さは１０ｎｍ（１００オングストローム）程度とし、
ソース・ドレイン層の最深部よりも深い位置に導電体３
の最上面が位置するように配設する。なお、絶縁膜４の
厚さはトレンチ分離構造２０の表面における電荷量の制
御性を考慮して、最大でも２０ｎｍ程度とする。
【００４０】この構成により、トレンチ分離構造２０に
隣接するソース・ドレイン層Ｄ１およびＤ２と導電体３
との間の電界により、絶縁膜（シリコン酸化膜）４が破
壊されることを防止できる。
【００４１】電界によるシリコン酸化膜の絶縁破壊（di
electric breakdown）には３つのモードがあるとされて
いる。すなわち、破壊電界ＥBDが１ＭＶ／ｃｍ以下で、
ピンホールなどの損傷によって短絡が生じるＡモード、
破壊電界ＥBDが、１ＭＶ／ｃｍ＜ＥBD＜８ＭＶ／ｃｍの
範囲で、何らかの欠陥によるウイークスポットが原因で
生じるＢモード、破壊電界ＥBDが８ＭＶ／ｃｍ以上で、
ファウラー・ノルドハイム（Fowler-Nordheim）型のト
ンネル電流によるリーク電流を生じるＣモードがある。
【００４２】一般にシリコン酸化膜の品質はＣモードの
占める頻度で表され、高品質のシリコン酸化膜の絶縁特
性は１００％Ｃモードとなる。一方、Ｂモードによる破
壊は永久的な破壊となり、Ｂモードにより破壊したシリ
コン酸化膜は、再測定ではＡモードを呈することにな
る。従って、注意すべきはＢモードによる破壊であり、
Ｂモード破壊を起こさないようにシリコン酸化膜の厚さ
を設定する。
【００４３】後に説明するが、例えば導電体３の電位を
−１．０Ｖとし、ソース・ドレイン層Ｄ１の電位を１．
０Ｖとした場合、両者の間には２Ｖの電圧がかかる。Ｂ
モード破壊は実際的には３ＭＶ／ｃｍ以上で発生すると
されており、３ＭＶ／ｃｍを限界電界とすると、絶縁膜
４の厚さの限界は、２Ｖ÷３ＭＶ／ｃｍ＝０．６６６×
１０6ｃｍ＝６.７ｎｍとなる。
【００４４】この値は、ソース・ドレイン層Ｄ１の電位
が１．０Ｖ、すなわち電源電圧が１．０Ｖの場合の値で
あったが、電源電圧が１．５Ｖで、導電体３の電位を−
１．５Ｖに設定した場合は、絶縁膜４の厚さの限界は１
０ｎｍ、電源電圧が２．０Ｖで、導電体３の電位を−
２．０Ｖに設定した場合は、絶縁膜４の厚さの限界は１
３．３ｎｍとなる。
【００４５】絶縁膜４の厚さを１０ｎｍ程度としたのは
上記Ｂモード破壊を考慮し、電源電圧が１．５Ｖの場合
を想定してのことであり、電源電圧が高くなれば、絶縁
膜４の厚さを厚くしなければならない。
【００４６】なお、絶縁膜４の厚さは可能な限り薄い方
がトレンチ分離構造２０の表面近傍での電荷量の制御性
が良くなるので、上述した絶縁破壊を考慮した上で、で
きるだけ薄く形成することが望ましい。
【００４７】この点、ソース・ドレイン層の最深部より
も深い位置に導電体３の最上面が位置するように導電体
３を配設したトレンチ分離構造２０においては、導電体
３とソース・ドレイン層との絶縁性が良好となり、絶縁
膜４の厚さを限界まで薄くすることができる。
【００４８】なお、絶縁膜４はトレンチの内面に沿って
形成され、導電体３の側面および下主面を囲むように配
設されているが、導電体３の下主面がシリコン基板１に
接触する構成であっても良い。ただし、その場合はシリ
コン基板１の電位を考慮して導電体３の電位を決定する
ことになる。
【００４９】ここで、図１の構成の説明に戻る。トレン
チ分離構造２０の底面近傍のシリコン基板１内には、ト
レンチ分離構造２０の底部を囲むように比較的高濃度
（１×１０17／ｃｍ3程度）のＰ型不純物領域１２が配
設されている。Ｐ型不純物領域１２はトレンチ分離構造
２０の両側のソース・ドレイン層からの空乏層の伸びを
抑えるためのものである。
【００５０】また、トレンチ分離構造２０の両側のソー
ス・ドレイン層Ｄ１およびＤ２を囲むように不純物領域
１３が存在している。これは、後に説明するが、ソース
・ドレイン層Ｄ１およびＤ２を覆って、さらに深い位置
まで達するＮ型領域を配設すことで電界を緩和する目的
で設けられている。
【００５１】ゲート電極６は、トランスファーゲートの
一部をなし、ポリシリコン層、あるいはタングステンシ
リサイド（ＷＳｉ）層、チタンシリサイド（ＴｉＳｉ）
層などの金属シリサイド層、あるいはタングステン
（Ｗ）、アルミニウム（Ａｌ）などの金属層で構成さ
れ、それぞれが互いに平行に配設されている。なお、ト
ランスファーゲートＴＧはトレンチ分離構造２０上にも
配設されている。
【００５２】また、トランスファーゲートＴＧよりも上
層には、ビット線ＢＬが配設され、ビット線ＢＬはポリ
シリコン層、あるいはタングステンシリサイド層、チタ
ンシリサイド層などの金属シリサイド層、あるいはタン
グステン、アルミニウムなどの金属層で構成され、その
配設方向はトランスファーゲートＴＧとは平面視上、直
交する方向である。
【００５３】そして、ソース・ドレイン層Ｄ１およびＳ
２と、ビット線ＢＬとはビット線コンタクトＢＣを通じ
て電気的に接続されている。
【００５４】図１に示すように、シリコン基板１上を覆
うように層間絶縁膜１０が配設され、ビット線ＢＬを含
めてＭＯＳトランジスタに関連する構成は層間絶縁膜１
０に埋め込まれている。
【００５５】そして、層間絶縁膜１０上にはストレージ
ノードＳＮが配設され、ストレージノードＳＮは、ソー
ス・ドレイン層Ｓ１およびＤ２にストレージノードコン
タクトＳＣを通じて電気的に接続されている。
【００５６】ストレージノードＳＮはキャパシタを構成
する２つの電極のうち、ＭＯＳトランジスタのソース・
ドレイン層に接続される電極に相当し、ストレージノー
ドＳＮと対をなし、キャパシタの他方の電極であるセル
プレート（図示せず）と、ストレージノードＳＮとセル
プレートとの間に配設される厚さ数ｎｍの絶縁膜とでキ
ャパシタを構成する。
【００５７】ストレージノードＳＮの形状には、一般的
なスタック平坦型の他に、抜き円筒型（interior typ
e）、残し円筒型（exterior type）と呼称される種々の
形状があるが、本発明との関連が薄いので詳細な説明は
省略する。
【００５８】ストレージノードを有した半導体記憶装置
は、ストレージノードに電荷を貯める場合を１、貯めな
い場合を０として、０または１の２値データを記憶す
る。蓄積された電荷は徐々にリークするため、そのまま
にすると記憶データが失われる。そのため、所定の時間
間隔でストレージノードＳＮに電荷を供給して、電位を
元の値に戻す必要がある。これがリフレッシュ動作であ
る。リフレッシュ動作中は、外部からメモリセルにアク
セスできないため、リフレッシュ動作から次のリフレッ
シュ動作までの時間間隔が長いほど、ＤＲＡＭとしての
性能が良いとされる。
【００５９】ここで、図２を用いて、図１に示すＤＲＡ
Ｍ１００を形成するためのマスクパターンの一例を示
す。図２は、ＭＯＳトランジスタ等の半導体素子が形成
される活性領域（素子形成領域）ＡＲを形成するための
マスクパターン、トランスファーゲートＴＧを形成する
ためのマスクパターン、ビット線ＢＬを形成するための
マスクパターンを全て重ねた状態を示した平面図であ
る。そして、トランスファーゲートＴＧの配線幅（ライ
ン：Ｌ）と配置間隔（スペース：Ｓ）の設計ルール（Ｌ
／Ｓ）は０．１５μｍ／０．１５μｍであり、ビット線
ＢＬの設計ルール（Ｌ／Ｓ）は０．１μｍ／０．２μｍ
となっている。
【００６０】なお、トレンチ分離構造は、活性領域ＡＲ
を囲むように形成されており、図２に示すＡ−Ａ線での
断面形状が図１の構成である。
【００６１】＜Ａ−２．装置動作＞次に、図１に示すＤ
ＲＡＭの動作について説明する。まず、リーク電流が流
れる条件を以下に示す。
【００６２】基板電位＝０Ｖ、 ソース・ドレイン層Ｓ１の電位＝０Ｖ、 ソース・ドレイン層Ｄ１の電位＝０Ｖ、 ソース・ドレイン層Ｄ２の電位＝１．５Ｖ、 ソース・ドレイン層Ｓ２の電位＝１．５Ｖ。 このような条件下において、２種類のリークのメカニズ
ムが考えられる。
【００６３】その１つが、シリコン基板１とソース・ド
レイン層Ｄ２間のＰＮ接合でのリークであり、他の１つ
が、ソース・ドレイン層Ｄ２とソース・ドレイン層Ｄ１
間のパンチスルー（以後、表面パンチスルーと呼称）に
よるリークである。
【００６４】ＰＮ接合でのリークは、ＰＮ接合部分での
拡散電流や、キャリアが欠陥準位を介して伝導帯にまで
励起され（電子トラップアシストトンネリング現象）、
そのキャリアがリークすることが考えられる。ＰＮ接合
部の空乏層中の電界が強いと、リーク電流が増えるた
め、図１に示す不純物領域１３を設けることで、接合部
分での不純物濃度を低濃度にして空乏層を長くなるよう
にすることで電界を小さくする。
【００６５】特にトレンチ分離構造とシリコン基板との
界面には欠陥ができることが多く、この部分での電界を
小さくする必要がある。しかし、界面近くの不純物濃度
を薄くすると、空乏層が伸びすぎて、表面パンチスルー
によるリーク電流が増える。
【００６６】そこで、トレンチ分離構造２０内部の導電
体３の電位を−１．０Ｖにして、シリコン基板１とトレ
ンチ分離構造２０との界面の電子濃度を低くすること
で、表面パンチスルーによる電流リークを防ぐことがで
きる。
【００６７】すなわち、導電体３の電位を負電位にする
と、トレンチ分離構造２０近傍の電子はトレンチ分離構
造２０から遠ざかる方向に力を受け、逆にホールは引き
つけられるので、シリコン基板１とトレンチ分離構造２
０との界面の電子濃度が低くなる。
【００６８】ここで、ＰＮ接合に逆バイアス１．０Ｖを
かけた場合の、Ｐ型不純物領域１２の不純物濃度に対す
る、空乏層幅および電界の関係は以下のようになる。
【００６９】不純物濃度１×１０18／ｃｍ3に対して
は、空乏層幅０．０３μｍ、電界３．３×１０5Ｖ／ｃ
ｍとなる。不純物濃度１×１０17／ｃｍ3に対しては、
空乏層幅０．１μｍ、電界１．０×１０5Ｖ／ｃｍとな
る。不純物濃度１×１０16／ｃｍ3に対しては、空乏層
幅０．３μｍ、電界０．３３×１０5Ｖ／ｃｍとなる。
【００７０】設計ルールが０．１５μｍ以下という素子
では、トレンチ分離構造の幅が０．１５μｍ以下となる
ので、トレンチ分離構造２０の両側のソース・ドレイン
層から空乏層が伸びてパンチスルーとなることを防止す
るという観点から、空乏層幅が０．１μｍ程度となる不
純物濃度１×１０17／ｃｍ3を基準とし、これよりＰ型
不純物領域１２の不純物濃度を低くするように設定し、
導電体３の電位は−１．０Ｖに設定する。
【００７１】なお、ソース・ドレイン層がＰ型であるＰ
チャネル型ＭＯＳトランジスタの場合は導電体３の電位
は正電位とする。
【００７２】＜Ａ−３．製造方法＞以下、製造工程を順
に示す断面図である図３〜図１６を用いて、ＤＲＡＭ１
００の製造方法について説明する。
【００７３】まず、図３に示す工程において、シリコン
基板１の主面を全面的に酸化し、１０〜３０ｎｍの厚さ
のシリコン酸化膜ＯＸ１を形成する。
【００７４】次に、図４に示す工程において、シリコン
酸化膜ＯＸ１上にシリコン窒化膜を形成し、写真製版に
よりトレンチ分離パターンをパターニングして、トレン
チ形成用マスクＮＦ１を形成する。
【００７５】次に、図５に示す工程において、トレンチ
形成用マスクＮＦ１を用いてシリコン酸化膜ＯＸ１およ
びシリコン基板１を選択的にエッチングして、開口部の
面積が底面よりも大い逆台形の断面形状を有するトレン
チＴＲを形成した後、ボロンイオン（Ｂ+）をイオン注
入して、トレンチの底面にＰ型不純物層ＰＬを形成す
る。
【００７６】なお、トレンチの形状を逆台形としたの
は、導電体や絶縁物の埋め込みに際してはＣＶＤ法を用
いるが、トレンチの上部は下部よりもデポジション物質
の供給が多く、デポジション速度が速いので、トレンチ
の上部が先に埋め込まれ、トレンチ内部にボイドと呼ば
れる中空部分が発生することを防止するためである。も
ちろん、ボイドの発生を防止できるのであれば、トレン
チの形状は逆台形に限定されるものではない。
【００７７】また、トレンチＴＲの深さは本発明を適用
する半導体装置によって変わり、１００ｎｍ〜１０００
ｎｍの深さ範囲となるが、本実施の形態においては約３
００ｎｍ（０．３μｍ）の深さとする。
【００７８】また、本実施の形態においては０．１５μ
ｍの設計ルールを仮定し、トレンチＴＲの開口寸法は約
０．１５μｍとする。
【００７９】次に、図６に示す工程において、トレンチ
ＴＲの壁面表面を熱酸化し、１０ｎｍ程度のシリコン酸
化膜ＯＸ２を形成する。このとき、トレンチ底面のＰ型
不純物層ＰＬが拡散し、１×１０17／ｃｍ3程度の濃度
のＰ型不純物領域１２となる。
【００８０】次に、図７に示す工程において、厚さ１０
ｎｍ程度のシリコン窒化膜ＮＦ２を全面的に形成し、ト
レンチＴＲの壁面表面のシリコン酸化膜ＯＸ２を覆った
後、リンを１×１０20／ｃｍ3程度の濃度にドープした
ドープトポリシリコン層ＤＰを、例えばＣＶＤ法によっ
て全面的に形成し、トレンチＴＲを埋め込む。
【００８１】次に、図８に示す工程において、ＣＭＰ(c
hemical Mechanical Polishing)による平坦化処理によ
り、トレンチ形成用マスクＮＦ１上のシリコン窒化膜Ｎ
Ｆ２が露出するまでドープトポリシリコン層ＤＰを除去
する。
【００８２】次に、図９に示す工程において、異方性ド
ライエッチングにより、トレンチＴＲ内の下部側にドー
プトポリシリコン層ＤＰが残るように、トレンチＴＲ内
のドープトポリシリコン層ＤＰを除去する。なお、残っ
たドープトポリシリコン層ＤＰが導電体３を構成する。
【００８３】ここで、先に説明したように、ドープトポ
リシリコン層ＤＰを除去した後に埋め込む絶縁物２の厚
さを最低でも１００ｎｍとする必要から、ドープトポリ
シリコン層ＤＰの除去量は、トレンチＴＲの開口面、す
なわちシリコン基板１の表面から１００ｎｍ程度とす
る。
【００８４】次に、図１０に示す工程において、導電体
３の上部を、例えばＳｉＯＦ膜（フッ素添加酸化膜）Ｓ
Ｆで埋め込む。ＳｉＯＦ膜は例えば低温ＣＶＤで全面的
に形成し、不要部分はＣＭＰにより平坦化して除去す
る。
【００８５】次に、図１１に示す工程において、シリコ
ン基板１のほぼ主面の位置に相当する深さまでＳｉＯＦ
膜ＳＦを異方性ドライエッチングにより除去し、次に、
トレンチ形成用マスクＮＦ１をエッチングにより除去
し、表面を平坦化する。なお、これらの工程の代わり
に、ＣＭＰにより平坦化を行ってもよい。続いて、Ｓｉ
ＯＦ膜ＳＦの焼き締めを低温、高圧力の条件下で行う。
【００８６】次に、図１２に示す工程において、基板表
面のシリコン酸化膜ＯＸ１をエッチングにより除去し、
シリコン基板１の表面を露出させる。このとき、シリコ
ン酸化膜ＯＸ１のエッチングレートと、ＳｉＯＦ膜ＳＦ
のエッチングレートに差が生じ、ＳｉＯＦ膜ＳＦがシリ
コン基板１の主面よりも若干突出した形状となる。
【００８７】次に、図１３に示す工程において、シリコ
ン基板１上に厚さ２〜１０ｎｍのゲート酸化膜５をＳｉ
Ｏ2あるいはＳｉＯＮ（シリコンオキシナイトライド）
で形成する。ＳｉＯＮは、Ｎ2Ｏ、Ｓｉ2Ｈ2Ｃｌ2を混合
して、ＬＰ（低圧）ＣＶＤにより７００〜７５０℃の温
度条件下で形成する。
【００８８】次に、図１４に示す工程において、ゲート
酸化膜５上に、ポリシリコンあるいはタングステンシリ
サイド（ＷＳｉ）によりゲート電極６を選択的に形成し
た後、ゲート電極６をマスクとしてリンイオンを１×１
０16〜１×１０17／ｃｍ3の濃度に注入してＬＤＤ層７
を形成する。
【００８９】次に、図１５に示す工程において、全面的
にシリコン窒化膜を形成した後、当該シリコン窒化膜を
異方性エッチングで除去し、ゲート電極６の側面にサイ
ドウォール絶縁膜ＳＷを形成する。そして、サイドウォ
ール絶縁膜ＳＷをマスクとしてヒ素（Ａｓ）イオンを１
×１０17／ｃｍ3程度の濃度に注入し、ソース・ドレイ
ン層Ｓ１、Ｄ１、Ｄ２、Ｓ２を形成する。なお、ＤＲＡ
Ｍのメモリセル等では、接合部分の電界を小さくするた
めヒ素イオン注入は行わず、ソース・ドレイン層はＬＤ
Ｄ層で代用する場合もある。
【００９０】次に、図１６に示す工程において、ＴＥＯ
Ｓ膜あるいはＢＰＳＧ（boro-phospho silicate glas
s）膜を全面的に形成して層間絶縁膜１０を形成する。
層間絶縁膜１０にはビット線ＢＬが埋め込まれ、また、
ビット線ＢＬからソース・ドレイン層Ｄ１およびＳ２に
達するビット線コンタクトＢＣが形成されている。
【００９１】この後、層間絶縁膜１０を貫通してソース
・ドレイン層Ｓ１およびＤ２に達するストレージノード
コンタクト（図示せず）を形成し、層間絶縁膜１０上に
ストレージノード（図示せず）を形成することで図１に
示すＤＲＡＭ１００の構成が得られる。
【００９２】なお、図１６においては絶縁膜４がシリコ
ン酸化膜ＯＸ１とシリコン窒化膜ＮＦ２で構成され、絶
縁物２がＳｉＯＦ膜ＳＦ、シリコン酸化膜ＯＸ１および
シリコン窒化膜ＮＦ２で構成されている。
【００９３】＜Ａ−４．作用効果＞以上説明したよう
に、本実施の形態１によれば、トレンチ分離構造２０
が、トレンチの下部側に埋め込まれた導電体３を有し、
導電体３に負電位を与える構成となっているので、シリ
コン基板１とトレンチ分離構造２０との界面の電子濃度
を低くすることで、トレンチ分離構造２０で分離された
ＭＯＳトランジスタ間におけるパンチスルーを防止し
て、電流リークの発生を低減できる。
【００９４】またトレンチの上部側に誘電率の小さな絶
縁物２を埋め込んだ構成とすることで、トレンチ分離構
造２０の上部にあるトランスファーゲートＴＧの容量を
少なくし、ゲート電位の立ち上がりの遅延時間を小さく
したり、電位の変動を抑えることができる。
【００９５】また、導電体３とシリコン基板１との間に
厚さ１０ｎｍ程度の絶縁膜を設けることで、ソース・ド
レイン層Ｄ１およびＤ２と導電体３とを少なくとも１０
ｎｍ以上離すことができ、ソース・ドレイン層Ｄ１およ
びＤ２と導電体３との間の電界による絶縁膜４の破壊を
抑えることができる。
【００９６】＜Ａ−５．変形例１＞以上説明した本発明
に係る実施の形態１においては、導電体３がリンをドー
プしたドープトポリシリコンで構成された例を示した
が、導電体３の材質としてはドープトポリシリコンに限
定されるものではなく、例えば、図１７に示すようにタ
ングステン（Ｗ）、銅（Ｃｕ）、アルミニウム（Ａｌ）
などの金属材３１や、図１８に示すようにタングステン
シリサイド（ＷＳｉ）、コバルトシリサイド（ＣｏＳ
ｉ）、チタンシリサイド（ＴｉＳｉ）などのシリサイド
３２を使用しても良い。なお、図１７および図１８にお
いて、図９に示す構成と同じ構成については同じ符号を
付している。
【００９７】以後の製造工程中の熱処理を考慮すると、
高融点を有するＷ、Ｃｕ、ＷＳｉ、ＣｏＳｉ、ＴｉＳｉ
が有効である。ただし、ＷやＣｕなどの金属材３１を使
用する場合、金属材３１とシリコン基板１の間にはＳｉ
Ｏ2、ＳｉＮおよびＳｉＯＮなどの絶縁膜だけでなく、
図１７に示すように、絶縁膜と金属材３１との間にバリ
アメタル膜ＮＭとして、ＴｉＮ膜やＴａＮ膜などの金属
窒化膜を形成する。これにより、絶縁膜を通って、シリ
コン基板１に金属原子が拡散することや、金属原子が絶
縁膜にスパイク上の突起を発生させることを抑制でき、
電流リークの原因を低減できる。
【００９８】＜Ａ−６．変形例２＞以上説明した本発明
に係る実施の形態１においては、導電体３が絶縁物２を
貫通するコンタクト部によって外部と電気的に接続され
ることについて説明した。この場合、コンタクト部内に
は導電体３と同様のドープトポリシリコンを埋め込んだ
構成を採用するが、導電体３が上述したように金属材３
１やシリサイド３２で構成される場合は、図１９に示す
ように、導電体３とコンタクト部１６との間にＴｉＮ膜
１５を配設すると良い。ＴｉＮ膜１５がバリアメタルと
なって、シリコンと金属材３１との反応抑制や、金属原
子がドープトポリシリコンが埋め込まれたコンタクト部
１６に拡散することを防止できる。なお、コンタクト部
１６とソース・ドレイン層との間は１０ｎｍ以上離すよ
うにする。なお、ＴｉＮ膜１５の代わりにＴａＮ膜でも
良く、金属窒化膜であれば良い。
【００９９】＜Ａ−７．変形例３＞以上説明した本発明
に係る実施の形態１においては、トレンチ分離構造２０
において、トレンチの下部側に導電体３を埋め込んだ構
成としたが、図２０に示すように、トレンチの内面に形
成された絶縁膜４の内側壁面上に導電膜３Ａを形成した
構成としても良い。このような構成にすることで、絶縁
物２の厚さがより厚くなって、トレンチ分離構造２０の
上部にトランスファーゲートＴＧが形成された場合に、
トランスファーゲートＧＴのゲート容量をより小さくで
きる。
【０１００】なお、導電膜３Ａはトレンチの下部側に形
成されることは、導電体３と同様である。
【０１０１】＜Ａ−８．変形例４＞以上説明した本発明
に係る実施の形態１においては、バルクシリコン基板に
形成されたＤＲＡＭの構成を示したが、ＳＯＩ（silico
n on insulator）基板にＤＲＡＭを形成する場合でも同
様のトレンチ分離構造を適用できる。
【０１０２】すなわち、図２１に示すように、シリコン
基板１上に埋め込み酸化膜ＢＸを有し、埋め込み酸化膜
ＢＸ上にＳＯＩ層ＳＯを有してＳＯＩ基板１Ａが構成さ
れている。そして、ＳＯＩ層ＳＯの表面内にはトレンチ
分離構造２０が配設されている。
【０１０３】ＳＯＩ層ＳＯの厚さとトレンチ分離構造２
０の深さが近似している場合には、トレンチ分離構造２
０の底面から埋め込み酸化膜ＢＸまでの距離が短くな
り、シリコン部分が狭いためＰ型不純物をイオン注入を
せずとも、パンチスルーを抑制する効果を得ることがで
きる。もちろん、図２１に示すようにＰ型不純物領域１
２を設けることで、シリコン部分が狭くなった効果と相
俟ってパンチスルー抑制効果をさらに高めることができ
る。
【０１０４】＜Ａ−９．変形例５＞以上説明した本発明
に係る実施の形態１においては、空乏層幅が０．１μｍ
程度となる不純物濃度１×１０17／ｃｍ3を基準とし、
これよりＰ型不純物領域１２の不純物濃度を低くするよ
うに設定し、導電体３の電位は−１．０Ｖに設定する構
成としており、導電体３の電位は設計段階で−１．０Ｖ
に設定され、変更はできなかったが、導電体３の電位を
任意に変更できるように、導電体３に電位を可変に与え
る電位供給手段を備えた構成とすることもできる。
【０１０５】このような構成とすることで、例えばリフ
レッシュ特性に合わせてチップごとに導電体３の電位を
最適化することができる。
【０１０６】＜Ｂ．実施の形態２＞ ＜Ｂ−１．装置構成＞本発明に係る半導体装置の実施の
形態２として、図２２にＤＲＡＭ１００Ａの部分断面図
を示す。なお、図２２において、図１に示したＤＲＡＭ
１００と同一の構成については同一の符号を付し、重複
する説明は省略する。
【０１０７】図２２においてＤＲＡＭ１００Ａは、導電
体３の電位を自動的に制御する自動電位制御システムＡ
Ｓを有した構成となっている。
【０１０８】自動電位制御システムＡＳは、ソース・ド
レイン層の電位に基づいて導電体３の電位を自動的に設
定するシステムであり、電源Ｖccに接続されるととも
に、ソース・ドレイン層Ｄ２および導電体３に接続され
る構成となっている。
【０１０９】図２３に自動電位制御システムＡＳの構成
例を示す。図２３において、ＰＮＰバイポーラトランジ
スタＱ１のエミッタが電位Ｖccを供給する電源ＰＳ１に
接続され、コレクタが抵抗Ｒ１の一方端に接続され、抵
抗Ｒ１の他方端が抵抗Ｒ２の一方端に接続され、抵抗Ｒ
２の他方端が電源ＰＳ１とは反対の負電位−Ｖccを供給
する電源ＰＳ２に接続されている。ＰＮＰバイポーラト
ランジスタＱ１のベースは素子ＥＬ、すなわち図２２に
示すＭＯＳトランジスタのソース・ドレイン層Ｄ２に接
続されている。ソース・ドレイン層Ｄ２は、ストレージ
ノードＳＮ（図１参照）に接続される半導体層であり、
ソース・ドレイン層Ｄ２を介してストレージノードＳＮ
に電荷が蓄積されると、ＰＮＰバイポーラトランジスタ
Ｑ１がオン状態となる。
【０１１０】そして、ＮＰＮバイポーラトランジスタＱ
２のエミッタが電源ＰＳ２に接続され、コレクタが抵抗
Ｒ３の一方端に接続され、抵抗Ｒ３の他方端が抵抗Ｒ４
の一方端に接続され、抵抗Ｒ４の他方端が接地電位に接
続されている。ＮＰＮバイポーラトランジスタＱ２のベ
ースは、抵抗Ｒ１とＲ２との接続ノードＮＤ１に接続さ
れ、抵抗Ｒ３とＲ４との接続ノードＮＤ２は導電体３に
接続される構成となっている。
【０１１１】＜Ｂ−２．装置動作＞次に、自動電位制御
システムＡＳの動作について説明する。素子ＥＬが所定
の電位になっていない場合、すなわちＰＮＰバイポーラ
トランジスタＱ１がオフしている場合、電源ＰＳ１とＰ
Ｓ２との間には電流が流れず、接続ノードＮＤ１の電位
は−Ｖｃｃであるので、ＮＰＮバイポーラトランジスタ
Ｑ２はオンせず、接地と電源ＰＳ２間にも電流は流れな
い。従って、接続ノードＮＤ２、すなわち導電体３の電
位は０Ｖである。
【０１１２】逆にソース・ドレイン層Ｄ２を介してスト
レージノードＳＮに電荷が蓄積された場合、すなわちＰ
ＮＰバイポーラトランジスタＱ１がオン状態となった場
合、電源ＰＳ１とＰＳ２との間に電流が流れ、接続ノー
ドＮＤ１の電位は−Ｖｃｃよりも高くなり、接続ノード
ＮＤ１と電源ＰＳ２との間に電流が流れる。従って、接
地と電源ＰＳ２間に電流が流れることになり、抵抗Ｒ３
とＲ４の抵抗値の比率で、接続ノードＮＤ２の電位、す
なわち導電体３の電位が−Ｖｃｃ・Ｒ４／（Ｒ３＋Ｒ
４）に下がる。
【０１１３】なお、自動電位制御システムＡＳはＤＲＡ
Ｍを構成する周辺回路等に配設すれば良い。
【０１１４】すなわち、ＤＲＡＭは図２４に示すように
複数のメモリセルＭＣの配列で構成されたメモリセルア
レイＭＡと、メモリセルアレイＭＡの周辺に配設され、
行デコーダおよび列デコーダ、センスアンプ等を含む周
辺回路ＰＣとを備えており、トレンチ分離構造２０など
の素子分離膜は、メモリセルＭＣおよび周辺回路ＰＣを
含めて共通につながった構造をなしているので、周辺回
路ＰＣにおいて導電体３に自動電位制御システムＡＳを
接続することで、図２２に示す構成を得ることができ
る。
【０１１５】＜Ｂ−３．作用効果＞ストレージノードＳ
Ｎに電荷が蓄積されて、リーク電流を防止する必要が生
じた場合に、ストレージノードＳＮに接続されたソース
・ドレイン層Ｄ２の電位に基づいて導電体３の電位を自
動的に負電位になるように制御するので、トレンチ分離
構造２０で分離されたＭＯＳトランジスタ間におけるパ
ンチスルーを防止して、電流リークの発生を自動的に低
減できる。
【０１１６】＜Ｂ−４．変形例＞トレンチ分離構造２０
が、メモリセルＭＣおよび周辺回路ＰＣを含めて共通に
つながった構造をなしていることを利用すれば、導電体
３を電源供給線、例えばソース・ドレイン層への電源供
給線として使用することも可能となる。
【０１１７】この場合、電源供給のために配線が少なく
とも１種類は不要になるので、当該配線のためのレイヤ
が不要となり、チップ面積の削減や、配線層数を削減し
て半導体装置の小型化が可能となる。
【０１１８】なお、以上説明した本発明に係る実施の形
態１および２においては、トレンチ分離構造２０によっ
てＭＯＳトランジスタが分離される例について説明した
が、ＭＯＳトランジスタの分離に限定されるものではな
く、バイポーラトランジスタの分離にも本発明に係るト
レンチ分離構造は適用可能である。
【０１１９】
【発明の効果】本発明に係る請求項１記載の半導体装置
によれば、導電体に所定の電位を与えることでトレンチ
分離構造の表面での電荷量の制御を行うことができるの
で、トレンチ分離構造で分離された半導体素子のソース
・ドレイン層から延在する空乏層が、トレンチ分離構造
の周囲を経由して導通し、パンチスルー状態となること
を防止して、電流リークの発生を低減できる。導電体の
最上部は、ソース・ドレイン層の最深部よりも深い位置
にあるので、導電体とソース・ドレイン層との間の絶縁
が良好となり、導電体の側面とトレンチとの間の絶縁膜
の厚さを薄くして、トレンチ分離構造の表面での電荷量
の制御性を良好にできる。
【０１２０】本発明に係る請求項２記載の半導体装置に
よれば、絶縁膜が導電体の下主面と半導体基板との間に
も延在するので、導電体が半導体基板と絶縁され、導電
体の電位を決定する際に半導体基板の電位を考慮する必
要がなく、導電体の電位設定が容易となる。
【０１２１】本発明に係る請求項３記載の半導体装置に
よれば、電荷蓄積電極に電荷が蓄積されて、リーク電流
を防止する必要が生じた場合に、電荷蓄積電極に接続さ
れたソース・ドレイン層の電位に基づいて導電体の電位
を自動的に制御するので、トレンチ分離構造で分離され
た素子間におけるパンチスルーを防止して、電流リーク
の発生を自動的に低減できる。
【図面の簡単な説明】
【図１】 本発明に係る半導体装置の実施の形態１の構
成を説明する断面図である。
【図２】 本発明に係る半導体装置の実施の形態１の構
成を説明する平面図である。
【図３】 本発明に係る半導体装置の実施の形態１の製
造工程を説明する図である。
【図４】 本発明に係る半導体装置の実施の形態１の製
造工程を説明する図である。
【図５】 本発明に係る半導体装置の実施の形態１の製
造工程を説明する図である。
【図６】 本発明に係る半導体装置の実施の形態１の製
造工程を説明する図である。
【図７】 本発明に係る半導体装置の実施の形態１の製
造工程を説明する図である。
【図８】 本発明に係る半導体装置の実施の形態１の製
造工程を説明する図である。
【図９】 本発明に係る半導体装置の実施の形態１の製
造工程を説明する図である。
【図１０】 本発明に係る半導体装置の実施の形態１の
製造工程を説明する図である。
【図１１】 本発明に係る半導体装置の実施の形態１の
製造工程を説明する図である。
【図１２】 本発明に係る半導体装置の実施の形態１の
製造工程を説明する図である。
【図１３】 本発明に係る半導体装置の実施の形態１の
製造工程を説明する図である。
【図１４】 本発明に係る半導体装置の実施の形態１の
製造工程を説明する図である。
【図１５】 本発明に係る半導体装置の実施の形態１の
製造工程を説明する図である。
【図１６】 本発明に係る半導体装置の実施の形態１の
製造工程を説明する図である。
【図１７】 本発明に係る半導体装置の実施の形態１の
変形例１の構成を説明する図である。
【図１８】 本発明に係る半導体装置の実施の形態１の
変形例１の構成を説明する図である。
【図１９】 本発明に係る半導体装置の実施の形態１の
変形例２の構成を説明する図である。
【図２０】 本発明に係る半導体装置の実施の形態１の
変形例３の構成を説明する図である。
【図２１】 本発明に係る半導体装置の実施の形態１の
変形例４の構成を説明する図である。
【図２２】 本発明に係る半導体装置の実施の形態２の
構成を説明する断面図である。
【図２３】 本発明に係る半導体装置の実施の形態２の
自動電位制御システムの構成を説明する図である。
【図２４】 ＤＲＡＭの一般的な構成を説明する図であ
る。
【図２５】 従来のトレンチ分離構造の構成を説明する
図である。
【図２６】 従来のトレンチ分離構造の構成を説明する
図である。
【図２７】 従来のトレンチ分離構造の構成を説明する
図である。
【符号の説明】
２ 絶縁物、３ 導電体、４ 絶縁膜、１５ ＴｉＮ
膜、１６ コンタクト部、２０ トレンチ分離構造、Ｔ
Ｒ トレンチ。
フロントページの続き (51)Int.Cl.7 識別記号 ＦＩ テーマコート゛(参考） Ｈ０１Ｌ 21/8242 Ｈ０１Ｌ 27/10 ６７１Ｃ ６８１Ｄ ６８１Ｃ Ｆターム(参考） 5F032 AA01 AA35 AA39 AA44 AA45 AA48 AA54 AA70 AC01 CA14 CA17 CA23 DA02 DA04 DA23 DA25 DA33 DA44 DA53 DA60 DA78 5F033 HH01 HH04 HH08 HH19 HH27 HH28 JJ04 JJ08 JJ19 JJ27 JJ28 KK04 KK08 KK19 KK27 KK28 MM01 MM12 MM13 MM30 PP06 QQ08 QQ09 QQ11 QQ16 QQ58 QQ60 QQ64 QQ65 RR04 RR08 RR11 RR15 SS11 SS13 TT02 TT08 VV04 VV06 VV16 XX28 XX33 5F048 AA04 AB01 AB08 AC01 AC10 BA01 BA16 BB05 BB08 BC03 BC05 BC06 BF01 BF02 BF03 BF06 BF07 BG14 BG15 BH07 DA27 5F083 AD02 AD10 AD24 AD42 AD48 GA03 GA09 GA30 HA02 JA05 JA32 JA35 JA36 JA37 JA39 JA57 KA15 LA01 LA02 LA28 LA30 MA06 MA17 MA20 NA01 NA04 PR03 PR06 PR12 PR21 PR36 PR40 ZA09

Claims (3)

    【特許請求の範囲】
  1. 【請求項１】 半導体基板上に形成され、ソース・ドレ
    イン層を有する半導体素子と、 前記ソース・ドレイン層に隣接して前記半導体素子を電
    気的に分離するトレンチ分離構造とを備える半導体装置
    であって、 前記トレンチ分離構造は、 前記半導体基板の表面内に配設されたトレンチと、 前記トレンチ内に配設され、前記ソース・ドレイン層の
    最深部よりも深い位置に最上部を有する導電体と、 前記導電体の側面と前記トレンチとの間に配設された絶
    縁膜と、 前記導電体の上部において前記トレンチを埋め込む絶縁
    物とを有する、半導体装置。
  2. 【請求項２】 前記絶縁膜は前記導電体の下主面と前記
    半導体基板との間にも延在する、請求項１記載の半導体
    装置。
  3. 【請求項３】 前記半導体装置は、 電荷蓄積電極と、 前記導電体の電位を自動的に制御する制御システムとを
    さらに備えた半導体記憶装置であって、 前記制御システムは、 第１の電源に、第１の電極を接続された第１導電型の第
    １のトランジスタと、 前記第１のトランジスタの第２の電極に第１の端部を接
    続された第１の抵抗素子と、 前記第１の抵抗素子の第２の端部に、第１の端部を接続
    され、第２の端部を前記第１の電源とは反対極性の電位
    を供給する第２の電源に接続された第２の抵抗素子とを
    有した第１の回路部と、 前記第２の電源に、第１の電極を接続された第２導電型
    の第２のトランジスタと、 前記第２のトランジスタの第２の電極に第１の端部を接
    続された第３の抵抗素子と、 前記第３の抵抗素子の第２の端部に、第１の端部を接続
    され、第２の端部が接地された第４の抵抗素子とを有し
    た第２の回路部とを備え、 前記第１のトランジスタの制御電極は、 前記電荷蓄積電極に接続される前記ソース・ドレイン層
    に接続され、 前記第２のトランジスタの制御電極は、前記第１の抵抗
    素子の第２の端部に接続され、 前記第３の抵抗素子の第２の端部は、前記導電体に接続
    される、請求項２記載の半導体装置。
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