TW462134B - N-channel metal oxide semiconductor (NMOS) driver circuit and method of making same - Google Patents

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Description

】34 】34 經濟部智慧財產局員工消费合作社印製 A7 ---------- —__ 五、發明說明（1 ) 發明背景 發明範圍 本發明一般而言係關於NM〇S驅動電路，及製造具有經改 良性能與可靠性之NMOS驅動電路之方法。 相關技藝之描述 已知N-通道金屬氧化物半導體_〇s)驅動器，在與習用 互補氧化物半導體（CMOS)驅動器（例如，p_通道場效電晶體 (PFET)、N-通道場效電晶體（kfet)等）比較時，具有某些優 點，譬如較小面積、切換性能增大及較小閘極氧化物應力。 以類似性能爲基礎，與CMOS驅動器比較，驅動器 具有較小面積。此種較小面積係由於CM〇s元件（例如pFET 、NFET等）具有NFET元件兩倍之設計寬度所造成，因其在 空入與電子遷移率上有差異。對NFET傳導載流子之電予遷 移率，係爲對PFET傳導載流子之空穴遷移率之約兩倍。爲 以類似上升與下降時間轉換驅動器，PFET元件之寬度必須 爲NFET元件之兩倍。 再者，爲降低典型動態隨機存取存儲器（DRAM)電路之成 本’故使用單功函數開接材料（例如，對师ET與pFET兩者 均爲N+多晶矽閘極）代替雙功函數閘極材料（例如，對ΝρΕΤ 爲Ν+多晶矽，而對PFET爲Ρ+多晶矽）。由於雙功函數閘極 製程需要額外掩蓋步驟與額外植入步驟，故其通常比單功 函數閘極製程/卩貴。但是，當使用單功函數閘極製程（例如 ’只有N+多晶矽閘極）時，PFET典型上爲埋置式通道pFET ，當與表面通道PFET或NFET比較時，其具有實質上較差之 -4- 本紙張尺度適用中男國家標準（CNS>A4規格（210 X 297公釐） — 111 — — — —— — — « illlln · I I 1 I I I i (請先W讀背面之注意事項再填寫本頁) ^ 134 A7 B7 五、發明說明（2 ) 短通道效應。對本發明之目的而言，"短通道效應，，係被定 義爲，當與長通道電晶體比較時，對短通道電晶體而言’ 於元件閥電壓上之降低。當閥電壓低於所設計之標的時’ 過度漏電流可能發生’即使當閘極被假定爲”斷開”時亦然° 埋置式通道PFET亦具有更容易受到"穿透作用”之傾向。 穿透係發生在電晶體之源極與没極區域之耗竭區域併合 時，此係由於被施加在電晶體之汲極端子之高電壓所致。 當穿透發生時，ί及極電流不再被閘電壓所控制。閘.極控制 之損失’可能會導致電路功能障礙。 爲避免在埋置式通道PFET中之短通道效應與穿透作用， 使用於電路中之額定ΡΕΕΤ之通道長度，典型上係經設計爲 比NFET長。這不僅會導致電路區域受損，而且會導致性能 減退。 再者，習用CMOS驅動器之尺寸係大於nmos驅動器，亦 因爲對各用CMOS製程’在PFET與NFET元件之間需要有最 小距離。在PFET與NFET間之良好隔離，需要最適宜井設計 ’及閉鎖免除。例如，在PFET與NFET元件間之典型距離範 圍，係爲约150毫微米至約175毫微米（例如，設計規則或基 礎規則’其典型上爲元件依存性，且係依基板摻雜劑含量 而定）。在字元線（WL)驅動器區域中准一使用nfet ,會藉 由免除此最小距離要求條件而減少電路面積，因爲只有p_ 丼存在。 再者，習用元件（CMOS元件，譬如PFE丁等）需要一種限制 器開關’以使已被觸發但並非藉由橫列尋址所選擇之字元 -5- 本紙張尺度適用t國國家標準（CNS)A4規格（210 X 297公« ) (請先聞讀背面之注意事項再填寫本真> -裝—-----訂-------！線 經濟部智慧財產局員工消費合作社印製 462134 A7 ----- R7_____;__ 五、發明說明（3 ) 線驅動器無法使用。由於每一字元線係經選擇，故必須使 已被觸發之任何其他字元線無法使用。但是，對NM〇S字元 線驅動器’並不需要限制器開關元件，因爲在未經選擇字 元線上之電荷，可經由拉上或拉下元件放電至地線。因此 ’可進一步降低NMOS字元線驅動電路之尺寸。 由於上文所时論之所有理由，故可在所有字元線驅動器 中利用NMOS代替CMOS，以對1 Gb DRAM獲得約1 0/〇晶片面 積上之尺寸降低。 切換性能增大亦可利用驅動器代替CMOS驅動器而 實現。其原因是雙重的：1)電子遷移率係高於空穴遷移率 。NFET元件比PFET元件操作得較快，這會在資料存取操作 期間導致較快信號發展；及2)NFET比埋置式通道PFET具有 遠爲較優越之起動（暫時）特性，因爲對埋置式通道PFET之 次閥値斜率會減退。此係由電路模擬所支持。例如，如圖 5中所示，係比較習用CMOS字元線驅動器與NM〇S字元線 驅動器之輸出波形。如所示，NMOS驅動電路係証實較快速 切換性能。 NMOS驅動器之可靠性，係優於習用CM〇s驅動器。最高 加速WL電壓Vpp限制之一，係爲使用於WL驅動器區域中之 埋置式通道PFET之可靠性。由於·在閘極與汲極間之固有功 函數差異’故對於PFET閘極及源極/及極重疊區域有内建 1 V差異。因此，斷開狀怨應力或閘極$丨致之没極渗漏 (GIDL)應力，對於埋置式通道PFET ’係比表面通道押訂或 NFET遠爲較差。斷開狀態應力係發生在閘極與没極區域之 -6 - 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） 請先閱讀背面之注意事項再填寫本頁) · 1— ^ — 1^eJ· 1· n n n ^1- I J., 經濟部智慧財產局員工消费合作杜印製 4 6 2 13 4 A7 -----B7 五、發明說明（4 ) <請先Μ讀背面之注意事項再填寫本頁) 間有高磁場時。此高磁場可導致空穴或電予之碰撞電離。 具有足夠高能量之載流子，可克服開極氧化物界面處之障 壁，朝向閘極氧化物運行，及對問極氧化物界面造成永久 性傷害。對於埋置式通道PFET，在間極與汲極重疊區域之 另外IV内建電位，係意謂埋置式通道PFET2可靠性，比起 其表面通道相對物或NFET較不優越。 NMOS驅動器勝過CM0S驅動器之其他優點，係爲較少閘 極氧化物應力發生，及NMOS較適合負1低應用。 已嘗試在習用方法與結構中補充NMOS驅動器，以解.決在 使用CMOS驅動器上固有之問題。但是，nm〇s驅動器元件 亦有一些缺點。 例如，在習用NMOS驅動器中，如圖1B中所示，及如由 M-Nakamura等人所提出者（” 一種具有體系陣列構造之2〇Ns， 64M DRAM", IEEE J. of SSC.第 32 卷，第 9 期，1996 年 9 月，第 1302 頁） ’有嚴重可靠性問題發展’與加速節點上之接面擊穿有關 聯，尤其疋在燒入狀態期間’當施加遠爲較高之電壓時（例 如，典型上爲額定操作電壓之1.5倍）。 經濟部智慧財產局員工消費合作社印製 在習用技術（例如，典型CMOS技術）中，載體元件之接面 僅可承受至高7V之電壓。典型上，在燒入期間，越過加速 節點接面之逆偏壓，係大於7V。結果，可對接面發生傷害 。意即，此逆偏壓可能會導致接面擊穿，及在接面與基板 間之高漏電流。在習用NMOS驅動器中，此種情況可能會對 加速元件造成永久性傷害，或最低限度之高接面滲漏。 此種傷害或〉參漏之結果，係爲NMOS驅動器之加速節點電 本紙張尺度適用中國國家標準（CNS>A4規格（210 X 297公釐）
462134 五、發明說明（5 ) 壓，在罕元線操作期間，可能已不再維持。此項限制即爲 NMOS驅動器爲何未被使用於現今之高性能與高密度存儲設 計中之主要原因。 發明摘述 鑒於前述習用結構與方法之問題、缺失及缺點，本發明 之一項目的係爲提供一種結構與製造方法，其係解決習用 NMOS驅動器中發現之接面擊穿問題。 另一項目的是製造一種驅動器，且特別是驅動器， 其具有較小面積，具有相當於或優於習用NMOS驅動器之性 能，具有經改良之可靠性。 此外，本發明之一項目的係爲排列驅動電路之最具成本 有效之物理平面佈置，因此加速節點可利用陣列製程形成 ，以改良加速節點可靠性。 本發明之一項目的係爲提供一種更適合負WL低應用之結 構。 本發明又另一項目的係爲藉由增加NMOS驅動器之加速節 點之接面擊穿電壓，從7V至超過ιον，提供經改良之可靠 性。 於本發明之第一方面’一種N_通道金屬氧化物半導體 (NMOS)驅動電路係包括於基板上形成之加速閘極堆疊，及 具有藉由低濃度植入法形成之源極與汲極，及聯結至加速 閘極堆疊之N-驅動器。 於本發明之第二方面，一種形成Ν·通道金屬氧化物半導 體（NMOS)驅動電路之方法’包括於基板上形成閘極堆疊， -8- 本紙張尺度適用中國a家標準（CNS)A4規格（210 x 297公爱） (請先聞讀背面之注意事項再填寫本頁}
裝 ----—II 訂-—I 經濟部智慧財產局员工消費合作社印製 經濟部智慧財產局員工消费合作社印製 4 6 2 1 3 4 a? B7 五、發明說明（6 ) 使用DRAM陣列植入物，以形成加速轉移閘極之源極 與汲極’藉以改良驅動電路之可靠性，及形成鄱近閘極堆 疊之接點。 於又另一方面，本發明之方法係包括形成淺溝隔離（STI) ’包含側壁隔體之閘極，以低濃度摻雜劑植入加速元件（例 如’陣列接面植入法，典型上使用磷，具有濃度含量爲每 立方公分約101至101 J個離子，與周圍元件之源極/没極植 入物比較，後者典型上使用砷’具有濃度含量爲每.立方公 分範圍約1015個離子）’使加速元件之源極⑸與汲極(D)退 火，沉積一層電介質於其上方，使該介電層平面化，使用 特殊设汁之罩蓋使接點構圖，沉積一層經慘雜之多晶碎， 使該摻雜之多晶矽層平面化，以形成銷釘，與在此陣列中 形成位元線接點之方式相同’使此等位元線接點或所謂eg 接點退火，以推進換雜劑及進一步降低接觸電阻，加入第 二個介電沉積層，使第二個介電沉積層平面化，使用載體 元件接觸罩蓋，使CS構圖，形成接點，以連接擴散層至閑 極，及連接N1元件之加速節點至NMOS驅動器之拉上N2元 件之閘極。 介電層可爲硼磷矽酸鹽玻璃（BPSG)。CB係使用特殊設計 之CB罩蓋構圖。可使用經掺雜之多晶石夕層，以形成⑶銷 釘’並進行退火，以推進摻雜劑。 使用本發明之獨特而非顯而易見之特徵，在習用驅 動器中發現之接面擊穿問題係被克服。再者，製造一種 NMOS驅動器’其具有較小面積，具有類似或優於習用 9 · 本紙張尺度適用令國國家標準（CNS)A4規格（21〇 X 29?公釐） -^ n n n n ^ n n I ·1 -1 - * ·1 ϋ I- n I 一6J« n 1 ^ 1« n ^ 1— I (請先閱讀背面之注意事項再填寫本頁) 134 A7 B7 經濟#智痒財彦居貝工消黉合作社印製 五、發明說明（ NMOS驅動器之性能，具有經改良之可靠性。使此種經改良 之可靠性成爲可能，一部份係由於增加NMOS驅動器之加速 節點之接面擊穿電壓，從7V至超過10V。 再者，較低閘極氧化物應力係以本發明之結構與方法造 成。可有利地將本發明結構提供於（且事實上更適於）負WL 低應用。 附圖簡述 前述及其他目岛、方面與優點，可自下文本發明.較佳具 體實施例之詳述，並參考附圖，而更爲明瞭，其中： 囷1A爲根據本發明NMOS驅動電路之平面佈置圖； 圖IB爲習用NMOS驅動電路之示意圖； 圖2A-2D係説明製造根據本發明NMOS驅動電路之方法； 圖2E係説明在圖2A-2D所示方法中形成之nm〇S驅動電路 之頂部視圖； 圖3爲平面佈置’説明具有根據本發明局部驅動器 之存儲亞陣列； 圖4係説明在字元線驅動器邊緣之詳細平面佈置，及 圖5係顯示習用CMOS字元線驅動器與根據本發明驅 動器之模擬波形。 本發明較佳具體實施例之詳細説明 現在參考附圖’且更特別是圖2A-5，其係描述本發明之 具體實施例》 在圖1A中，係顯示NMOS驅動電路1〇〇之頂部視圖.。關於 加速元件II (例如N1)之接點位元線（CB)罩蓋之形狀或刻斜 -----------.裝— (請先Μ讀背面之注帝華項再填寫本頁) 'SJ. ;噪. -10- 經濟部智慧財產局員工消費合作社印製 1 3 4· A7 -- —B7 五、發明說明（8 ) 線陰影區域，係示於圖U中。此CB罩蓋係用於形成接點， 及推進更多摻雜劑。 y ’ 因此，加速元件11將具有XA植入物，或較低濃度之N—型 陣列植入物11A ’且其序列電阻係藉由自動對準cb擴散^ 降低。排列元件11接近此陣列，允許其藉由M罩蓋植入’ 而不會增加載體面積，於是增加密度。 經過CB延伸區12，CB接點12係以自動對準方式形成，其 係鄰接拉上NMOS元件N2之閘極，如圖1A中所示。加速節 點對閘極之連接（例如接頭）係藉由接觸載體（cs) 13施行， 如圖1A中所示。 參考圖1B描述一種習用結構，以提供與本發明比較之目 的0 參考圖1B ’其係說明習用NMOS驅動器之電路圖，關於 N1 ’其係爲一種舉例之N-MOS加速元件，在燒入期間，NI 之Vg、Vd及Vs係個別在4.45V、7.1V及4.45V下。在被觸發 後，此元件並未導電。 在燒入期間之一項問題（且爲主要考量）係爲加速接面電 壓之高逆偏恩。意即’若加速接面電壓之高逆偏壓未被尋 求解決，則NMOS驅動器變成無效（例如受到傷害或破壞）。 這是因爲在加速節點之接面受到傷害後，其變成滲漏，且 再也不能夠保持加速電壓。實施一種解決方式，如以下文 所述及於圖2A-2D中所示之本發明方式，以避免接面擊穿， 使得可極有利地使用NMOS驅動器。 再者，若元件之通道長度太小，則其將容易受到如上述 -11 - 本紙張尺度適用中國固家標準（CNS)A4規格（210 X 297公釐）
-------------^------------------------------------------- Γ 请先閱讀背面之注意亊項再填寫本頁} 丨丨 . n^—ί ml- : - I I 經濟部智慧財產局貝工消費合作社印製 462134 A7 ' ---------B7___ 五、發明說明（9 ) 之穿透。 因此’此元件之料長度應比最小通道長度（例如，依所 :成…’及所採用之基礎/設計規則而定)長。加速電 可被保持n隸如㈣㈣點而定。在正常情況 期間（例如無接面擊穿），接面漏電流之近似値係在刚fA/ 微米範圍。次閥値渗漏係低㈣PA範圍a保持加速節點以 符合如=觸微秒之規格，已不再是—項問題，使用本發 明已解決接面擊穿問題，如下文所述。 明製程之較佳具體奮旅侧 如圖2A 2D中所示，其係顯示橫截面圖，説明根據較佳具 體實施例製造NMOS驅動電路之方法。圖2E係說明所形成 產物之頂部視圖，且係類似圖1A中所顯示者。 在圖2A中*係説明本發明方法之第一個步驟。首先，伴 隨著包含側壁隔體202之閘極201，形成淺缘溝隔離（STI) 2〇〇 。如所示，N1加速元件係在圖2A之左側形成。 然後，XA-植入加速元件203，係按箭頭a所示進行。xa_ 植入法典型上係使用續或硼進行，其具有相對較低濃度含 量爲每立方公分約1 X 10〗3個摻雜劑離子至每立方公分約 1 xlO1 4個摻雜劑離子。使用光阻2001，以形成N1元件，及 N1元件之η-型（例如n+)源極204與汲極205。 然後’在圖2B中，使加速元件（例如N1)之源極（s) 204與没 極（D) 205退火，並將介電層206 (例如破璃，譬如硼鱗硬酸 鹽玻璃（BPSG))沉積於其上方。藉由例如化學機械抛光（CMp) ，使介電層206平面化。亦可採用其他平面化方法。在圖 -12- 本紙張尺度適用中囷國家標準<CNS)A4規格（210 X 297公爱> — — — — — ml I ml----I----II (請先閱讀背面之注意事項再填窝本頁) A7 462134 五、發明說明（1〇) 2B中’雖然未示出，但進行類似操作，以形成類錢元件 但具有«溝電容器之陣列元件。於圖犯中，使用類似光 阻2001之光阻2〇〇2，以移除該玻璃。 在圖2C中’係接著使賴特殊設計之罩蓋，使接點位元 線（CB)構圖，並形成（例如沉積）一層經接雜之多晶矽，及 平面化，以形成（3銷釘2〇7。使CB退火以推進摻雜劑（如在 圖2C中，於參考數字2〇8處所示）。如上述，摻雜劑典型上 爲磷或硼。因此，源極與汲極摻雜劑係藉由多晶碎之退火 ，而被推進得更深^摻雜劑之此種加深作用，有助於更快 速觸發摻雜劑’於是降低元件之擊穿電壓。 如圖2C中所示，於加速節點N1之右側上所示之經摻雜多 晶矽207(例如，在犯與沁之間形成之經摻雜多晶矽），在 此階段，尚未於接點與N2元件之間提供連接。 如圖2D中所示，係沉積第二個介電層2〇9，且CB係使用 另一個經特殊設計之罩蓋構圖。然後，形成cS (例如用以 支撑元件之閘極、源極及汲極之接點）接點21〇，較佳係由 鎢等所形成’以降低電阻’並使N1元件之加速節點連接至 拉上N2元件之閘極。意即，加速節點N1係經由鎢接點21〇 ’連接至N2元件。鎢210係使N1節點接合至N2之多晶矽閘 極。 應注意的是’圖2A-2D之閘極堆疊層，係被顯示爲導電性 3當然，非導電層亦可併用導電層，且具有層結構之適當 修正，就本申請案整體而言’其係爲一般熟諳此藝者所已 知。 •13- 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公着） I n n J i ' —1 n n n I ^-eJ I i 1 n n n —4 I (請先閱讀背面之注意事項再填寫本頁) 經濟部智慧財產局員工消费合作社印製 2 13 4 五、發明說明（11 ) 因此’本發明爲何優於習用製程之原因 中使用XA(較低濃度之捧雜劑含量）。料使本f月 琦 陣列典型上具有祿 f…’而方掺雜劑太高，則可能造成渗漏。在本發明 中，使用較低捧雜劑含量，使渗漏降至最低。根據相同理 由，若摻雜劑含量太低，則接觸電阻可能太高。本發明係 克服此項缺點，其係利用經接雜之多晶㈣7(例如，在圖 2C中）以推進摻雜劑（例*，在處），以降低接觸電阻。 此係與陣列位元線（或CB)接點製程同時達成，因此未涉及 額外成本1此’本發明係達成較低捧雜劑含量與較低接 觸私阻’且加速節點可達成遠爲較高之擊穿電壓（例如，從 習用製程中之7V至本發明製程中之大約1〇ν) β因此，仰£丁 可以較大可靠性作爲驅動器使用。 線 經濟部智慧財產局貝工消費合作社印製 因此，本發明係提供一種新穎製程，用以降低接面應力 與”接面穿透Μ現象，於是增加驅動電路之可靠性， 及允許NMOS驅動電路之較寬廣用途β意即，本發明察覺加 速節點具有極高電壓’且超過可在習用製程中維持之最高 電壓。因此’本發明必須以某種方式修改加速節點，以達 成本發明之令人意外優越結果。意即’本發明係提供鄰近（ 靠近）該陣列之驅動器之加速節點，且有利地推進摻雜劑， 及使用陣列植入法，而沒有區域補償。 明確言之’本發明係在形成驅動器時，使用陣列植入物 11Α (例如，對NFET陣列，其係爲DRAM轉移閘極陣列）^例 如，如更詳細於下文關於圖3中所述，其係顯示鄰近此兩 -14 本紙張尺度適用中國國家標準（CNS)A4规格（210 X 297公釐） 462134 A7 B7 五、發明說明（12) (锖先閱讀背面之注意事項再填寫本頁) 陣列之三列驅動器（例如，左側、中間及右側）。如所示， 一部份（例如三角形部份）係顯示於陣列邊界内。此三角形 部份（例如，圖1之11A區域部份）係採用陣列植入物。結果 ’ N1元件可鄰近陣列形成，並可採用陣列植入物。 本發明之平面佈置係與習用平面佈置大不相同，後者典 型上係將N1加速元件放置在電路中之任何位置（例如，無 特走位置）。本發明係有目的地，故意且肯定地形成N1元 件’鄰近陣列（圖3)，以致XA植入物可被延伸以覆蓋該區 域（例如，形成加速元件處），且致使N1元件伴隨著於其上 方形成之保護性接面（例如，具有較低摻雜劑濃度之^植 入物）一起建立。因此，本發明加速元件之接面擊穿電壓， 可製得比在習用方法中爲高，因其使用較低接面植入物（χΑ) 。因此，可形成可信賴之加速節點N1，無需任何額外處理 步驟，或佔用任何額外"晶片不動產"。 經濟部智慧財產局員工消費合作社印製 在使用本發明之獨特且非顯而易見之特徵下，於習用 NMOS驅動器中所發現之接面擊穿問題，係被克服。再者， NMOS驅動器係被製成具有較小面積，具有類似習用 驅動器之性能’具有經改良之可靠性。此種經改良之可靠 性一邵份係藉由增加NMOS驅動器之加速節點之接面擊穿電 壓，從7V至超過10V，而成爲可能s 再者’使用本發明之結構與方法，造成較低閘極氧化物 應力。本發明結構可有利地提供於（且事實上更適於）負1 低應用。 再一次’應注意的是，本發明係將加速元件N1鄰近存儲 -15- 本紙張尺度適用中a g家標準（CNS)A4規格（210 X 297公爱） 經濟部智慧財1局員工消费合作社印製 ；? 1 3 4 A7 ________ B7 五、發明說明（13) 元件陣列放置。對體系字元線結構而言，如圆3中所示， 可將加速元件N1放置在緊接於亞陣列3〇〇之右邊。其原因 是加入XA植入物罩蓋301 (例如，現行之陣列师ET植入物） 以覆蓋加速元件’其係取代XN植入物（例如，用以支撑 NFET植入物）。XA植入物係針對陣列單元加以設計 ，其具有嚴厲漏電流要求條件，在fA之譜，以供滯留時間 考量。 對照上而έ ’ XN植入物（例如，典型上係用於较高性能 元件’譬如載體元件’且典型上使用坤，具有濃度爲每立 方公分約1 X 1014至約1 χ 1〇η個摻雜劑離子）典型上係經設計 ，以達成低薄片電阻與淺接面，以對周圍ΝΡΕΤ元件達成高 性能。由於對陣列及核芯/周圍元件之不同要求條件，故 ΧΑ植入劑量典型上係低於χν植入物所使用之量，達〗.〇至 2.0數量級。所形成之ΧΑ接面係比接面更爲升級，因 此提供更良好之速回感受性。 再者，載體NFET典型上係接受有角度之暈圈（例如，植 入物最後構造之形狀，以改良短通道效應，以供高性能考 量。高劑量Ρ+暈圈植入物，會使載體见£丁接面之接面漏電 與接面擊穿電壓降質，因爲有遠爲較高之局部場所致。 以此兩種因素爲基礎，載體元件接面（例如，以辦植入 法製成）具有擊穿電壓爲大約7V，而對哮列接面（例如，以 XA植入法製成），擊穿電壓係超過ι〇ν。因此，利用^罩 蓋代替XN罩蓋，本發明係克服伴隨著班丁字元線（肌）驅動 電路習用設計之高接面漏電流與速回感受性之問題。 __ -16- 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公爱)--------- (請先Μ讀背面之注意事項再填窝本頁) I * II ----—訂--------- 4 6 2 1 34 A7 經濟部智慧財產局員工消费合作社印製 B7 五、發明說明（14 ) 克服習用結構可靠性之問題 再一次參考圖1B中之電路圖，在燒入與測試時，舉例之 習用N2驅動電路之Vg、Vd及Vs(例如，在閘極、汲極及源 極處之電壓）係個別爲4.45V、7.1V及4.45V。由於基板注入 所致’滲漏所引致之閥値位移（UTS)效應，會造成元件之 Vt(例如，閥電壓）增加達約30至4〇mv，此係由於熱載流子 效應所致。 在加速期間’當拉上元件20之及極，從〇v上升至Vpp時 ’於汲極側捕獲之熱電子，將造成不對稱局部Vt偏差，其 會進一步增加通道（例如，在源極與汲極之間）電阻。熱電 子問題可利用一種具有通道長度比最小通道長度還長（例如 ’比該元件之基礎/設計規則還長）之元件而被降低。 與在習用方法與結構中使用之NMOS拉上元件（如圖iB中 所示）比較’上述及於圖2A-2D中所示之本發明較佳具體實 施例，係顯著地降低此項問題之作用。 再者，鑒於此元件之閘極應力，由於此閘極氧化物絕不 會在正常NMOS操作期間之任何時候歷經超過2·5γ應力，因 此’對於閘極氧化物擊穿，將沒有重要顧慮。反之，對習 用CMOS驅動器而言，閘極氧化物將歷經全部Vpp應力。 參考讓受人舉例存儲元件之燒入資料，閘極氧化物爲62A ，而最大晶片外驅動器（0CD)應力爲3.8V (例如，對此情況 而έ ’應力電壓係爲2·5 X L5 = 3.75V，或Vdd電壓之1 5倍）。 因此’此舉例存儲元件之0CD閘極氧化物會通過燒入試驗 ’而越過閘極之2,5V應力在燒入時，將不會成爲顧慮事項 - — JllllillllJ — - J· - - 1 f - - ellllllj' »2^ (請先閱讀背面之注意事項再填寫本頁) -17 - 4 6 2 134 A7 ____ B7 五、發明說明（15) 。比較上而言，習用CMOS元件將歷經4.95V (或3.3V X 1.5 = 4.95V，或Vpp電壓之1.5倍），其係爲一項問題。 (請先閱讀背面之注意事項再填寫本頁) 在製造NMOS驅動電路之習用方法中，係於接面上形成 CS，以連接至閘極。對175毫微米設計/基礎規則而言， 這意謂接點汲極（CD)至閘極導體（GC)之約150毫微米間隔 + 200毫微米CD大小+ 150毫微米CD至XA邊緣（如圖4中所示） =500毫微米距離從閘極邊緣至STI。 當使用自動對準接點位元線（CB)時，如在本發明中之情 況，此距離可藉由降低加速節點接面尺寸，而被降至表小（ 例如150毫微米或175毫微米）設計規則。這會在X方向上節 省另外325毫微米至350毫微米。 因此，基本上可回收關於XA對準公差所需要之整體面積 損失。 如在NFET WL驅動器之處理流程中所述，加速元件N1之 源極與汲極側，將具有自動對準之CB向外擴散。典型（習 用）陣列元件，將僅在小區域中，於位元線侧面上具有CB 向外擴散。從高度摻雜多晶矽銷釘之向外擴散，會降低加 速元件N1之接觸電阻，因此提高元件性能。 經濟部智慧財產局員工消費合作社印製 雖然本發明已以較佳具體實施例爲觀點加以描述，但熟 諳此藝者將明瞭本發明可在隨文所附申請專利範圍之精神 與範疇内，以修正方式實施。 -18 - 本紙張尺度適用中國固家標準（CNS)A4規格（210 X 297公釐）

Claims (1)

  1. 4 6 2 134 A8 B8 C8 D8 、申請專利範圍 L 種1^通道金屬氧化物半導體(NMOS)驅動電路，其包含： 於基板上形成之加速閘極堆疊，並具有藉由低濃度 N，型植入物形成之源極與汲極；及 聯結至該加速閘極堆疊之N_驅動器。 2.根據申請專利範圍第！項之驅動電路，其進一步包 含鄰近該閘極堆疊側面形成之接點，以使該加速閘極堆 疊聯結至該N·驅動器。 3·根據申請專利範圍第i項之NMOS驅動電路，其中該加速 閘極堆疊係鄰近陣列形成，該低濃度队型植入物爲存儲 降列植入物。 4’根據申請專利範圍第1項之驅動電路，其中該低濃 度N-型植入物摻雜劑含量，係藉由增加接面擊穿電壓及 降低其接觸電阻，而改良該NM〇S驅動電路之可靠性。 5·根據申請專利範圍第2項之NMOS驅動電路，其中該接點 包括存儲陣列位元線接點。 6.根據申請專利範圍第5項之NMOS驅動電路，其中該位元 線接點係由多晶碎形成。 7，根據申請專利範圍第5項之NMOS驅動電路，其中該位元 線接點係由N-型換雜之多晶碎形成，且其中捧雜劍係經 退火及推進至該基板中，以降低接觸電阻。 8，根據申請專利範圍第5項之NMOS驅動電路，其中該位元 線接點係鄰近該加速閘極堆疊之第一個與第二個側面形 成。 9，根據申請專利範圍第丨項之驅動電路，其中該加速 (請先閲讀背面之注意事項再填寫本頁) 裝 訂- 經濟部智慧財產局員工消費合作社印製 ________ D8 六、申請專利範圍 閘極堆疊係形成加速元件，該加速元件具有之通道長度 係大於最小通道長度，該最小通道長度係爲可以石印術 方式形成圖樣之表面特徵尺寸。 10.根據申請專利範圍第1項之驅動電路，其進一步包 含主要字元線驅動器，經聯結至許多亞陣列驅動器，各 該亞陣列驅動器係聯結至相應加速閘極堆疊。 11_根據申請專利範圍第1〇項之NMOS驅動電路，其中該各 加速閘極堆疊之加速節點，係連接至該亞陣列驅動器之 相應閘極。 12..根據申請專利範圍第1項之nm〇S驅動電路，其中從該低 濃度N-型植入物之邊緣至元件接面之n擴散區域之距離 ’係爲最小基礎規則，且 其中從該低濃度N-型植入物之邊緣至鄰近拉上元件 邊緣之距離，亦爲最小基礎規則。 13. 根據申請專利範圍第2項之NMOS驅動電路，其中該接點 包括經轉·雜之多晶珍接點，且其中該經摻雜之多晶珍接 點及該源極與汲極，係自動對準該加速閘極堆#。 經濟部智慧財產局員工消費合作社印製 — — — —II----- I J · I f (請先閲讀背面之注意事項再填寫本頁) 14. 根據中請專利範圍第1項之NMOS驅動電路，其中該接點 包括經摻雜之多晶矽接點’且其中該經摻雜之多晶梦接 點係形成與該加速閘極堆疊之+自動對準接面。 15. —種形成N-通道金屬氧化物半導體_〇s)驅動電路之方 法，其包括： 於基板上形成加速閉極堆該加速間極堆疊具有 藉由低濃度N-型植入法形成之源極與没枉； -20- 1 34 A8 B8 C8 D8 六、申請專利範圍 使N-驅動器聯結至該加速閘極堆疊。 I6·根據申請專利範圍第15項之方法，其進一步包括： 形成鄰近該加速閘極堆疊侧面之接點，以使該加速 開極堆疊聯結至該N•驅動器。 根據申請專利範圍第16項之方法’其中該加速閘極堆疊 係鄭近存儲陣列形成，該低濃度N-型植入法係爲存儲陣 列植入法。 18. 根據申請專利範圍第15項之方法’其中該低濃度N_型植 入法，係藉由增加接面擊穿電壓及降低接觸電阻，而改 良該軀動電路之可靠性。 19. 根據申請專利範園第％項之方法’其中該接點包括存儲 陣列位元線接點。 20. 根據申請專利範圍第19項之方法，其中該位元線接點係 由多晶梦形成。 21. 根據申請專利範圍第2〇項之方法，其中該位元線接點係 由N-型摻雜之多晶矽形成，並使摻雜劑退火及推進至該 基板中，以降低接觸電阻。 22. 根據申請專利範圍第15項之方法，其中接點係鄰近該加 速閘極堆疊之第一個與第二個側面形成。 23. 根據申请專利範圍第15項之方法，其中該加速閘極堆叠 係形成加速元件，該加速元件具有之通道長度係大於最 小通道長度’該最小通道長度係爲可以石印術方式形成 圖樣之表面特徵尺寸。 24. 根據申清專利範圍第15項之形成NMOS驅動電路之方法 --------- 本紙張尺度itffl + S @家標準(C.NS)A4規格⑵0 297公釐） ' ^^4 ϋ t*t t— ^^1 n I i n If n I— in s 1 n I (請先M讀背面之注意事項再填寫本頁) 經濟部智慧財產局員工消費合作社印製 62 1 34 A8 B8 C8 D8 經濟部智慧財產局員工消費合作社印製 六、申請專利範圍 ，其進一步包括： 形成主要字元線驅動器，經聯結至許多亞陣列驅動 器’各該許多亞陣列驅動器係聯結至相應加速閘極堆疊。 .25.根據申請專利範固第24項之方法，其中各該加速閘極堆 疊之加速節點’係連接至該亞陣列驅動器之相應閘極。 26.根據申請專利範圍第25項之方法，其中從該低濃度N_型 植入之邊緣’至元件接面之N擴散區域之距離，係爲最 小基礎規則，且 其中從s亥低濃.度N-型植入之邊緣，至鄭近拉上元件 .邊緣之距離’亦爲最小基礎規則。 27·根據申請專利範圍第15項之方法，其中該接點包括經摻 雜之多晶矽接點，且其中該摻雜之多晶矽接點及該源極 與没極係自動對準該加速閘極堆疊。 28‘根據申請專利範圍第21項之方法，其中該經摻雜之多晶 矽接點’係形成與該加速閘極堆疊之自動對準接面。 29. —種形成N-通道金屬氧化物半導體_〇s)驅動電路之方 法，其包括： 於基板上形成加速閘極堆疊，鄰近存儲陣列； 使用低濃度N-型植入法，以在該基板上形成對該加 速閘極堆疊之源極與汲極；及' 使N-驅動器聯結至該加速閘極堆疊。 30. 根據申請專利範圍第29項之方法，其進一步包括： 形成鄰近該閘極堆疊之接點。 31. —種製造N-通道金屬氧化物半導體驅動電路之 n I rt ϋ ϋ u 1 Λ n II «I^-OJr I ϋ n n I (請先閱讀背面之注意事項再填寫本頁) -22 - 4 經濟部智慧財產局員工消費合作社印製 W134 1 ------D8_________ 一 六、申請專利範圍 法，其包括： 於基板上形成淺溝隔離（STI)與閘極，該閘極係構成 驅動電路加速元件之一部份； 藉由低濃度N-型植入法’形成該加速元件之源接與 汲極； 沉積介電層，鄰近該加速元件； 使該介電層構圖； 在該介電層之經構圖區域中形成接點； 使該接點退火；及 使該加速元件之加速節點連接至亞陣列元件之閘極。 32_根據申請專利範圍第31項之方法，其中該亞陣列元件係 鄰近且接點該加速元件。 33. 根據申請專利範圍第31項之方法，其中該接點係以自動 對準方式形成。 34. 根據申請專利範圍第31項之方法，其中該加速元件具有 之通道長度係大於當藉由設計規則測定時之最小通道長 度。 35. 根據申請專利範圍第32項之方法，其中該亞陣列元件具 有之通道長度係大於當藉由設計規則測定時之最小通道 長度。 36. 根據申請專利範圍第3丨項之方法，其中該加速元件之節 1點係連接至該亞陣列元件之閘極。 37. —種用以驅動局部字元線（WL)之N-通道金屬氧化物半導 體（NMOS)驅動電路之平面佈置排列，其包括： -----；_____— 本紙張尺度適用中國S家標準（CNS)A4規格（210 X 2S7公« ) * — — — — — — — — — — — — 1 — — — — — — I— « — — — — III I i靖先閱讀背面之注意事項再填寫本頁) 4 6 2 13 4 經濟部智慧財產局員工消費合作社印製 §__六、申請專利範圍 於基板上形成閘極堆疊，並具有源極與汲極，該閘 極堆叠係構成該驅動電路加速元件之一部份；及 鄰近該閘極堆疊側面形成之接點，亞陣列係連接至 該字元線， 其中該源極與該及極係包含低濃度N_型植入。 38. —種N-通道金屬氧化物半導體_〇s)驅動電路，其包含： 於基板上形成之閘極堆疊，並具有源極與汲極；及 鄰近該閘極堆疊之側面形成之接點， 其中該源極與該汲極係包含低濃度植入，藉以改良 該驅動電路之可靠性。 39. —種用以驅動局部字元線(WL)之N_通道金屬氧化物半導 體(NMOS)驅動電路，其包含： 於基板上形成之閘極堆疊，並具有源極與汲極，該 間極堆登係構成該驅動電路加速元件之一部份；及 鄰近該閘極堆疊側面形成之接點，亞陣列係連 該字元線， 其中該源極與該汲極係包含低濃度Ν·型植入，以形 成該驅動電路，供高電壓應用，以避免接面擊穿。 40. —種Ν-通道金屬氧化物半導體_〇幻驅動電路，其包含， 主要字元線驅動器；及 許多亞陣列驅動器，經聯結至該主要字元線驅動器 ’各該亞陣列驅動器係聯結至相應加速閘極堆叠。 41. 一種形成Ν-通道金屬氧化物半導體_〇3)驅動電路之方 法，其包括： 万 --— — — — —--- -- 裝 i I (請先閲讀背面之注意事項再填寫本頁) 訂·· .-象， 本紙張尺度適用中國國家標準（C；NS)A4規格（210 X 297公爱） 4^6 a 1 34 A8B8C8D8 六、申請專利範圍形成主要字元線驅動器，經聯結至t午多亞陣列驅動 器，各該許多亞陣列驅動器係聯結至相應加速閘極堆疊。 (請先閱讀背面之注意事項再填寫本頁) -- n n J n 一eJ1 n n n n 1 經濟部智慧財產局員工消費合作社印製 25 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公芨）
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