KR19990023762A - 다이나믹 랜덤 액세스 메모리용 이득 셀과 바이씨모스 다이나믹랜덤 액세스 메모리 제조 방법 - Google Patents
다이나믹 랜덤 액세스 메모리용 이득 셀과 바이씨모스 다이나믹랜덤 액세스 메모리 제조 방법 Download PDFInfo
- Publication number
- KR19990023762A KR19990023762A KR1019980033929A KR19980033929A KR19990023762A KR 19990023762 A KR19990023762 A KR 19990023762A KR 1019980033929 A KR1019980033929 A KR 1019980033929A KR 19980033929 A KR19980033929 A KR 19980033929A KR 19990023762 A KR19990023762 A KR 19990023762A
- Authority
- KR
- South Korea
- Prior art keywords
- transistor
- read
- write
- cell
- substrate
- Prior art date
Links
- 238000004519 manufacturing process Methods 0.000 title claims abstract description 21
- 238000003860 storage Methods 0.000 claims abstract description 58
- 230000015654 memory Effects 0.000 claims abstract description 39
- 229910044991 metal oxide Inorganic materials 0.000 claims abstract description 17
- 150000004706 metal oxides Chemical class 0.000 claims abstract description 17
- 239000004065 semiconductor Substances 0.000 claims abstract description 17
- 230000005669 field effect Effects 0.000 claims abstract description 16
- 210000004027 cell Anatomy 0.000 claims description 94
- 238000000034 method Methods 0.000 claims description 56
- 239000000758 substrate Substances 0.000 claims description 36
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 claims description 33
- 229910052710 silicon Inorganic materials 0.000 claims description 33
- 239000010703 silicon Substances 0.000 claims description 33
- 238000002955 isolation Methods 0.000 claims description 30
- 229910021420 polycrystalline silicon Inorganic materials 0.000 claims description 22
- 229920005591 polysilicon Polymers 0.000 claims description 22
- 239000003990 capacitor Substances 0.000 claims description 16
- 239000002245 particle Substances 0.000 claims description 13
- 238000009792 diffusion process Methods 0.000 claims description 7
- 230000036039 immunity Effects 0.000 claims description 7
- 239000010408 film Substances 0.000 claims description 6
- 239000010409 thin film Substances 0.000 claims description 6
- 239000007943 implant Substances 0.000 claims description 4
- 230000003071 parasitic effect Effects 0.000 claims description 4
- 230000005855 radiation Effects 0.000 claims description 3
- 230000005684 electric field Effects 0.000 claims description 2
- 230000000873 masking effect Effects 0.000 claims description 2
- 210000000352 storage cell Anatomy 0.000 claims description 2
- 238000005530 etching Methods 0.000 claims 4
- 238000005498 polishing Methods 0.000 claims 3
- 238000000151 deposition Methods 0.000 claims 2
- 230000035945 sensitivity Effects 0.000 claims 1
- 230000001066 destructive effect Effects 0.000 abstract description 4
- 230000000694 effects Effects 0.000 description 4
- 238000002513 implantation Methods 0.000 description 4
- 239000012212 insulator Substances 0.000 description 3
- 230000000295 complement effect Effects 0.000 description 2
- 238000010586 diagram Methods 0.000 description 2
- 230000009977 dual effect Effects 0.000 description 2
- 238000002347 injection Methods 0.000 description 2
- 239000007924 injection Substances 0.000 description 2
- 230000010354 integration Effects 0.000 description 2
- 239000000243 solution Substances 0.000 description 2
- 239000007858 starting material Substances 0.000 description 2
- 230000003068 static effect Effects 0.000 description 2
- 230000004913 activation Effects 0.000 description 1
- 239000000463 material Substances 0.000 description 1
- 230000002093 peripheral effect Effects 0.000 description 1
- 238000003672 processing method Methods 0.000 description 1
- 239000002994 raw material Substances 0.000 description 1
- 239000007787 solid Substances 0.000 description 1
- 125000006850 spacer group Chemical group 0.000 description 1
Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
- G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
- G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
- G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
- G11C11/406—Management or control of the refreshing or charge-regeneration cycles
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
- H10B12/10—DRAM devices comprising bipolar components
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
- G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
- G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
- G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
- G11C11/402—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells with charge regeneration individual to each memory cell, i.e. internal refresh
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
- G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
- G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
- G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
- G11C11/403—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells with charge regeneration common to a multiplicity of memory cells, i.e. external refresh
- G11C11/405—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells with charge regeneration common to a multiplicity of memory cells, i.e. external refresh with three charge-transfer gates, e.g. MOS transistors, per cell
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Computer Hardware Design (AREA)
- Dram (AREA)
- Semiconductor Memories (AREA)
Abstract
본 발명에 따르면, 두개의 FET 및 하나의 바이폴라 소자를 갖는 DRAM 메모리를 위한 비파괴적 판독 3소자 BICMOS 이득 셀이 개시된다. 이 이득 셀은 액세스 시간이 개선(지연시간이 감소)되며, 리프레시 동작이 요구되기 전에 보다 장시간 동안 동작할 수 있으며, 통상적인 DRAM 셀보다 작은 저장 캐패시턴스를 필요로 하며, 현재의 제조 비용보다 낮은 비용으로 상용화될 수 있다. 바람직한 실시예 1에서, 이득 셀은, 게이트가 기록 워드 라인 WLw에 접속된 n 채널 금속 산화물 반도체 전계 효과 기록 트랜지스터를 포함하고 있다. 상기 기록 트랜지스터의 드레인은 관련된 저장 캐패시턴스 Cs를 갖는 저장 노드 Vs에 접속되며, 그 소스는 기록 비트 라인 BLw에 접속되어 있다. n 채널 금속 산화물 반도체 전계 효과 판독 트랜지스터의 게이트는 저장 노드 Vs에 접속되며, 그 소스는 판독 워드 라인 WLr에 접속된다. PNP 트랜지스터의 베이스는 상기 판독 트랜지스터의 드레인에 접속되며, 그 에미터는 판독 비트 라인 BLr에 접속된다. 실시예 2는 p 채널 FET 및 NPN 트랜지스터로 구성된다.
Description
본 발명은 전반적으로 DRAM 메모리용의 3소자 BICMOS 이득 셀에 관한 것으로, 보다 구체적으로는 두개의 FET 및 하나의 바이폴라 소자를 갖는 비파괴적 판독(nondestructive read;NDRO) 3소자 이득 셀에 관한 것이다.
당해 기술분야에서 잘 알려진 바와 같이, DRAM(다이나믹 랜덤 액세스 메모리)은 데이타가 용량성으로 저장되는 메모리 소자로서, 주기적으로(매 64 밀리초 마다) 재충전(리프레시)되어야 하며, 만약 주기적으로 재충전이 일어나지 않으면 데이타가 상실된다. SRAM(정적 랜덤 액세스 메모리)은 정적 메모리 셀들이 일반적으로 교차 접속된 쌍안정 회로가 되는 메모리 소자로서, 그 정보는 통상적인 쌍안정 플립 플롭에서와 같이 두개의 안정 상태중 하나의 안정 상태에 의해 저장되며, 리프레시될 필요는 없다. 현재의 최신 DRAM은 1Mb의 SRAM과 비교할 때 비교적 집적도가 높지만, SRAM 메모리보다 액세스 시간이 매우 긴 편이다. 또한 DRAM은 판독 동작 동안 데이타가 파괴되어 셀 데이타가 재생되어야만 하므로 보다 긴 사이클 시간을 갖는다.
DRAM은 개선된 액세스 시간 뿐만 아니라 개선된 사이클 시간을 가질 필요가 있다. 또한 내부 이득 셀들이 리프레시 동작이 요구되기 이전에 보다 긴 시간 동안 작동될 수 있으며, 비파괴적인 방식으로 데이타를 판독하며, 통상적인 DRAM 셀의 경우보다 작은 저장 캐패시턴스를 필요로 하는 DRAM 메모리가 필요하다. 또한, 현재 가능한 것보다 상업적으로 저비용으로 제조될 수 있는 보다 대용량 및 고성능의 DRAM 메모리가 필요하다.
따라서, 본 발명의 주된 목적은 DRAM 메모리용 3소자 BICMOS 이득 셀을 제공하는데 있다.
본 발명의 다른 목적은 두개의 FET 및 하나의 바이폴라 소자를 갖는 비파괴적 판독 3소자 이득 셀을 제공하는데 있다. 이 이득 셀은 개선된 액세스 시간(지연시간이 보다 작음)을 가지며, 리프레시 동작이 요구되기 이전에 장시간 동안 작동될 수 있으며, 통상적인 DRAM 셀보다 작은 저장 캐패시턴스를 필요로 하며, 다수 소자(multi-device) DRAM 셀 및 SRAM 셀과 같은 다른 비용/성능 솔루션으로서 현재 얻을 수 있는 것보다 낮은 비용으로 상용화될 수 있다.
본 명세서의 개시에 따르면, 본 발명은 다이나믹 랜덤 액세스 메모리용 이득셀을 제공한다. 이 이득 셀은 기록 워드 라인 WLw에 접속된 게이트를 갖는 금속 산화물 반도체 전계 효과 기록 트랜지스터를 포함한다. 상기 기록 트랜지스터의 드레인은 관련된 저장 캐패시턴스 Cs를 갖는 저장 노드 Vs에 접속되며, 그 소스는 기록 비트 라인 BLw에 접속된다. 금속 산화물 반도체 전계 효과 판독 트랜지스터는 저장 노드 Vs에 접속된 게이트와, 판독 워드 라인 WLr에 접속된 소스를 갖는다. 바이폴라 트랜지스터는 판독 트랜지스터의 드레인에 접속된 베이스와, 판독 비트 라인 BLr에 접속된 에미터를 갖는다.
바람직한 실시예 1에 있어서, 기록 및 판독 트랜지스터는 n 채널 금속 산화물 반도체 전계 효과 트랜지스터로 이루어지며, 바이폴라 트랜지스터는 PNP 트랜지스터로 이루어진다. 이 구성에 의하면, 기판은 p-재료로 형성되며, 동작 동안 유도되는 전류량은 보다 작다. 보다 상세하게는 저장 캐패시턴스는 저장 노드 Vs와 이득 셀의 기판 사이에 접속되어 있으며, PNP 트랜지스터의 콜렉터도 또한 상기 기판에 접속되어 있다. 판독 동작 동안, 이전에 사전충전된 용량성 판독 비트 라인 BLr은 직렬로 접속된 판독 트랜지스터 및 PNP 트랜지스터를 통해 빠르게 방전되며, 이러한 판독 비트 라인 BLr의 빠른 방전이 상기 구성 소자들 조합의 고이득으로 인해 가능하다.
PNP 트랜지스터의 베이스는 판독 트랜지스터의 N+ 드레인과 합쳐지는 N- 웰에 의해 형성된다. PNP 트랜지스터의 에미터는 표준 P+ 정션이며, 그 베이스는 표준 N- 웰이며, 그 콜렉터는 P- 기판이다. 대안적으로, PNP 트랜지스터의 에미터는 표준 P+ 정션이거나 혹은 변형된 P+ 정션(가령, 에미터 효율을 위한 폴리실리콘 스터드(stud))이며, 베이스는 바이폴라 트랜지스터 이득을 개별적으로 동조하는데 사용되는 (가령, 베이스폭 및 이득 개선을 위한) 변형된 N- 영역이며, 콜렉터는 P- 기판이다.
실시예 2에 있어서, 기록 및 판독 트랜지스터는 p 채널 금속 산화물 반도체 전계 효과 트랜지스터로 이루어지며, 바이폴라 트랜지스터는 NPN 트랜지스터로 이루어진다. 저장 캐패시턴스는 저장 노드 Vs와 이득 셀의 기판 사이에 접속되어 있으며, NPN 트랜지스터의 콜렉터도 또한 상기 기판에 접속되어 있다. 판독 동작 동안 이전에 충전되지 않은 용량성 판독 비트 라인 BLr은 직렬로 접속된 판독 트랜지스터 및 NPN 트랜지스터를 통해 빠르게 충전되며, 판독 비트 라인 BLr의 빠른 충전은 상기 구성 소자들 조합의 고이득으로 인해 가능하다.
도 1은 바람직한 실시예 1에 따라 2개의 FET 및 하나의 바이폴라 PNP 트랜지스터를 갖는 DRAM 메모리용 3소자 PNP BICMOS 이득 셀을 도시한 도면.
도 2는 도 1의 이득 셀에 대한 전형적인 판독/기록 시퀀스의 동작 파형도.
도 3은 도 1의 바이폴라 소자 및 판독 트랜지스터를 위한 제조 기법을 도시한 도면.
도 4는 바람직한 실시예 2에 따라 2개의 FET 및 하나의 바이폴라 NPN 트랜지스터를 갖는 DRAM 메모리용 3소자 NPN BICMOS 이득 셀을 도시한 도면.
도 5는 도 4의 이득 셀에 대한 전형적인 판독/기록 시퀀스의 동작 파형도.
도 6은 격리 영역과 저장 캐패시터 영역이 규정되어 있는 표준 p 타입 벌크 실리콘 기판으로부터 개시되는 제조 공정의 개시부를 도시하고 있는 도면.
도 7은 NMOS 및 PMOS 주입 웰 영역이 규정되며 PNP 바이폴라 N- 웰 마스크가 P- 웰 마스크에 인접하는 제조 공정의 후속 스테이지를 도시한 도면.
도 8은 게이트 산화막이 웰 영역 상부에 성장되며 폴리실리콘이 성장되고 패터닝되는 제조 공정의 후속 스테이지를 도시한 도면.
도 9는 소스 드레인 정션 및 게이트 전극이 주입되어 활성화되는 제조 공정의 후속 스테이지를 도시한 도면.
도 10은 셀 구조를 완성하는데 표준 BEOL 배선 및 내부접속 레벨들이 사용되는 제조 공정의 후속 스테이지를 도시한 도면.
도 11은 벌크 실리콘 및 SOI 기법용 셀 대기 전압에 대한 SER 또는 알파 입자 방사 고장률을 도시한 그래프도.
도 12는 SOI 기법에 있어서 NMOS 판독/기록 트랜지스터 및 PNP 바이폴라의 제조 시퀀스의 최초 스테이지를 도시한 도면.
도 13은 바이폴라 N- 웰 베이스, 바이폴라 콜렉터 P-에피 및 저장 캐패시터로 구성되는 키 이득 셀 소자들의 완성된 공정 통합을 도시한 도면.
도면의 주요 부분에 대한 부호의 설명
10 : 3소자 PNP BICMOS 이득 셀
12 : 제 1 NMOS FET 기록 소자 14 : 바이폴라 PNP 소자
16 : 제 2 NMOS FET 판독 소자 30 : 표준 P+ 정션
36 : N+ 소스 확산 영역 38 : 게이트
40 : 3소자 NPN BICMOS 이득 셀
당해 기술 분야의 숙련가라면, 동일한 구성요소에는 동일한 참조 부호가 표시되는 첨부되는 도면을 참조하여 후술될 상세한 설명으로부터 본 발명의 3소자 BICMOS 이득 셀에 대한 전술한 목적들 및 효과들을 용이하게 이해할 수 있을 것이다.
도면을 상세히 참조하면, 도 1은 별도의 판독 및 기록 경로를 갖는 3소자 PNP BICMOS(바이폴라 상보형 금속 산화물 반도체) 이득 셀(10)을 일예로서 도시하고 있다. 제 1 NMOS FET 기록 소자(12)는 기록 워드 라인 WLAw에 의해 구동되어 기록 비트 라인 BLw로부터의 데이타를 관련된 저장 캐패시턴스 Cs를 갖는 저장 노드 Vs로 전송하며, 저장 캐패시턴스 Cs는 X에서 기판에 접속된다. 저장 노드 Vs상의 데이타는, 제 2 NMOS FET 판독 소자(16)와 직렬로 연결되어 있는 바이폴라 PNP 소자(14)를 통해 감지되어 판독 비트 라인 BLr로 전송된다. DRAM 메모리는 다수의 유사한 이득 셀들로 구성되며, 도 1은 또한 유사한 방식으로 제 1 이득 셀(10)에 접속된 제 2 이득 셀(10′)을 도시하고 있다.
도 2는 도 1의 이득 셀(10)의 전형적인 판독/기록 시퀀스의 동작 파형의 일예를 도시하고 있다. 저장 노드 Vs에 완전한 3V, 즉 1을 기록하기 위해서는 도시된 바와 같이 기록 워드 라인 WLAw에서 승압된 레벨(가령, 4V)을 필요로 한다. 판독 동작에 있어서, 판독 워드 라인 WLAr은 0V로 하강한다. Vs=3V(논리 1)라고 하면, 이전에 사전충전된 용량성 판독 비트 라인 BLr은 직렬 접속된 PNP/NMOS 소자(14, 16)에 의해 접지보다 조금 높은 0.6V로 된다. 판독 비트 라인 BLr의 빠른 방전은 이러한 구성의 이득이 높기 때문에(가령, 10 내지 100) 가능하다. 이 이득 셀에 의해 구현되는 효과는 접지로의 높은 구동 전류 경로가 워드 라인이 아닌 PNP 소자를 통해 이루어진다는 것에 있다. 또한 판독 비트 라인 BLr은 종래의 DRAM 메모리 셀에서 빈번히 요구되는 것처럼 감지 증폭기를 필요로 하지 않고서도 논리 레벨로 구동될 수 있다.
도 3은 도 1의 바이폴라 소자 및 판독 트랜지스터의 제조 기법을 도시하고 있다. 제 1 비용대 성능비의 선택사양으로서, 에미터는 주어진 기법에 있어서의 표준 P+ 정션(30)이며, 베이스는 표준 N- 웰(32)이다. 콜렉터는 P- 기판(34)이다. PNP 소자의 N- 베이스(32)는, N+ 소스 확산 영역(36)과 게이트(38)을 또한 갖는 NMOS FET 트랜지스터의 N+ 드레인과 합쳐진다.
제 2 비용대 성능비의 선택사양으로서, 에미터는 표준 P+ 정션이거나, 혹은 통상적으로 CMOS 트랜지스터 소스 드레인 정션 전용으로 사용되는 폴리실리콘 스터드 콘택(35)을 이용하는 변형된 P+ 정션이다. 이 실시예에서, 스터드 콘택(stud contact)은 에미터 효율을 크게 개선시키는 바이폴라 에미터로서 사용된다. 베이스는 바이폴라 이득을 개별적으로 동조하는데 사용되는 변형된 N- 웰이다. 따라서, 여분의 N- 웰 마스크가 사용된다. 콜렉터는 P- 기판이다.
도 4는 별도의 판독 및 기록 경로를 갖는 3소자 NPN BICMOS 이득 셀(40)의 일예를 도시하고 있다. 제 1 PMOS FET 기록 소자(42)는 기록 워드 라인 WLAw에 의해 구동되어, 기록 비트 라인 BLw로부터의 데이타를 관련된 저장 캐패시턴스 Cs를 갖는 저장 노드 Vs로 전송하며, 저장 캐패시턴스 Cs는 X에서 N 영역에 접속된다. 저장 노드 Vs상의 데이타는 제 2 PMOS FET 판독 소자(46)와 직렬로 연결되어 있는 바이폴라 NPN 소자(44)를 통해 감지되어 판독 비트 라인 BLr로 전송된다. DRAM 메모리는 다수의 유사한 이득 셀들로 구성되며, 도 1은 또한 제 1 이득 셀(40)에 유사한 방식으로 접속된 제 2 이득 셀(40′)을 도시하고 있다. 이 실시예에서, 노드 X는 3.0V로 바이어스된 N웰 영역일 수 있다.
도 5는 이득 셀(40)의 전형적인 판독/기록 시퀀스의 동작 파형의 일예를 도시하고 있다. 저장 노드 Vs에 완전한 0V, 즉 0을 기록하기 위해서는 도시된 바와 같이 기록 워드 라인 WLAw에서 승압된 네가티브 레벨(가령, 1V)을 필요로 한다. 셀(40)로부터의 판독 동작에 있어서, 판독 워드 라인 WLAr은 3V로 상승한다. Vs=0V(논리 0)라고 하면, 사전에 충전되지 않은 용량성 판독 비트 라인 BLr은 직렬 접속된 NPN/PMOS 소자(44, 46)에 의해 접지보다 높은 2.4V(Vbe)로 상승한다. 판독 비트 라인 BLr의 빠른 방전은 이러한 구성의 이득이 높기 때문에 가능하다. 이 이득 셀에 의해 구현되는 효과는 노드 x로의 높은 구동 전류 경로가 워드 라인이 아닌 NPN 소자를 통해 이루어진다는 것에 있다. 또한 판독 비트 라인 BLr은 종래의 DRAM 메모리 셀에서 빈번히 요구되는 것처럼 감지 증폭기를 필요로 하지 않고서도 논리 레벨로 구동될 수 있다.
벌크 실리콘내에 BICMOS DRAM 메모리 소자를 제조하기 위한 바람직한 저비용대 공정 시퀀스가 후술된다. 가외의 비용으로 개선된 바이폴라 트랜지스터가 제조될 수 있는 선택사양적인 처리가 명시된다.
이 제조 시퀀스는 NMOS 판독/기록 트랜지스터 및 PNP 바이폴라를 가정한다. PMOS 판독/기록 트랜지스터 및 NPN 바이폴라를 위한 이중 공정이 존재한다.
스텝 1 : 격리 영역 및 저장 캐패시터 영역을 규정한다(도 6).
(A) 개시 재료는 1Ω·㎝±10%의 표준 P 타입 기판(60)이다.
(B) 격리 영역(62)(격리 산화물이라 표시됨)과 Cs 영역(저장 트렌치(64)라 표시됨)이 규정된다.
(C) 저장 실리콘 트렌치(64)(도 6에서 수직으로 연장되어 있음)를 에칭하는데 제 1 마스크가 사용된다.
(D) 박막 저장 유전체(66)가 모든 트렌치 표면상에 성장되고, 그 후 평탄한 실리콘 표면으로 다시 연마된다.
(E) Cs 셀 캐패시터가 될 영역들(도 6에서 빗금친 부분들) 상부에 저장 폴리실리콘을 증착하는데 제 2 마스크가 사용된다. 중요한 것은 격리용으로 사용되는 트렌치가 저장 캐패시턴스용으로 사용된다고 하는 것이다. 이는 1 소자 DRAM 설계에 비해 큰 비용 절감을 가져다 오며, 논리 회로 및 메모리가 완전히 동일한 공정으로 제조될 수 있게 한다. 캐패시터 설계는 이하 SOI(Silicon On Insulator)부에서 검토한다.
(F) 폴리실리콘(68)이 실리콘 표면까지 연마되며, 격리 산화물이 웨이퍼 전체에 증착되어 격리 영역을 채운다. 이 산화물은 다음에 실리콘 표면까지 다시 연마되어 완전한 트랜지스터 격리부를 형성한다.
스텝 2 : 웰 영역들을 식별한다(도 7).
P- 웰 마스크(72)에 인접해 있는 PNP 바이폴라 N- 웰 마스크(70)를 통해 NMOS 및 PMOS 주입 웰 영역을 규정한다. N- 웰 마스크는 PMOS 소자용으로 사용되는 표준 웰(도 7에서 실선의 N- 웰 경계(74)로서 도시됨)이거나, 혹은 이득 제어를 위해 PNP의 베이스폭을 미세 조정하는데 사용되는 추가적인 웰일 수 있다. 이 추가적인 웰은 도 7, 8에서 점선의 N- 웰 바운더리(76)에 의해 도시된 바와 같이 격리 영역 아래로 연장되지 않음으로써 기생 캐패시턴스를 최소화한다.
스텝 3 : 웰 영역 상부에 게이트 산화물을 성장시키고, 폴리실리콘을 증착하며 패터닝한다(도 8).
이는 아래에 예시된 바와 같이 주로 표준 CMOS 처리 스텝이다.
(A) 실리콘이 노출된 영역 상부에 게이트 산화물(80)을 성장시킨다. 이는 저장 캐패시터 상부의 영역을 포함한다.
(B) 진성 폴리실리콘을 증착한다.
(C) 폴리실리콘 영역(82)을 패터닝하고 에칭하여 트랜지스터용의 게이트를 형성하고, 후속적으로 N- 웰내의 게이트들 사이에 에미터 영역을 위해 주입 마스킹을 행한다.
(D) 정션 배열과 단락으로부터의 전기적 격리를 위한 절연 측벽 스페이서(84)를 형성하여 도 8에 도시된 구조를 형성한다.
스텝 4 : 정션 및 게이트 전극을 주입한다(도 9).
이 스텝에서는 소스 드레인 정션(90) 및 게이트 전극(92)을 도 9에 도시한 바와 같이 주입하여 활성화한다.
바이폴라 소자가 N- 웰(94)이기 때문에 전극 도핑 및 접합 도핑은 PMOS 트랜지스터 타입과 동일하며, 추가적인 마스크/주입 스텝은 필요치 않다. 고 성능을 위해 P+ 에미터를 제조하는데 선택사양적인 P+ 폴리실리콘 스터드(97)가 사용될 수 있다. 이는 더미 CMOS 게이트(98)에 자기 정렬된다. N- 웰 베이스 콘택(90′) 주입부와 N+ 확산 주입부는 인접한 정션으로서 N- 웰(94) 위에서 합쳐져서 공간과 배선 상호접속 루트를 줄인다. 이 도면에 도시된 단자들은 표시되어 있다. 트랜지스터 소자들은 파선으로 도시되어 있다. N+ 주입 동안 P+ 영역이 마스킹되고, P+ 주입 동안 N+ 영역이 마스킹된다. 도 1의 회로 요소의 일부는 도 9에서 점선으로 도시된다.
스텝 5 : BEOL(Back End Of Line) 배선 및 셀 레이아웃(도 10).
셀 구조를 완성하는데 표준 BEOL 및 상호접속 레벨이 사용된다. 통상의 셀 레이아웃이 도 10에 도시되어 있다. 트랜지스터와 저장 캐패시터 간의 상호접속부(100)가 도시되어 있다.
주목할 것은 PMOS 기록 및 판독 트랜지스터를 이용하여 NPN 바이폴라 트랜지스터를 구현하는 상보형 처리 방법이 존재한다는 것이다.
3소자 BICMOS 셀에 대한 SOI 구현
개선된 알파 입자 면역성과 감소된 셀 기생 캐패시턴스로 인해 3소자 BICMOS 셀을 SOI 기법으로 제조하는 것이 효과적이다. 이러한 점에 관한 설명과 완성된 구조는 다음과 같다.
다이나믹 메모리 셀 아키텍쳐에 있어서 셀내의 데이타가 알파 입자 분위기 방사에 의해 야기되는 교란 요소로부터 보호되어야 한다는 것은 널리 알려져 있는 것이다. 전술한 교란 요소로 인해 대략 5 내지 15 fC 정도의 전하 손실(Qcrit)이 발생하며(Chip Reliability 1997 International Reliability Physics Symposium El-Karch, Tonti, Topic 1을 참조), 따라서 DRAM 셀 캐패시터는 이를 견뎌낼 수 있게 설계되어야 한다. 통상 1 소자 CMOS 셀 저장 캐패시터는 35 fF 정도이며, 알파 입자(SER) 면역성에 있어 충분한 방어력을 가지고 있다. 이 캐패시터는 통상적으로 상당한 제조 비용을 필요로 하는 복잡한 공정으로 제조되고 있으며, 그 깊이는 7 내지 10 ㎛ 정도이다.
3소자 셀에 있어서, 바이폴라 이득 β는 10과 100 사이에서 조정될 수 있다. 바이폴라 이득이 최대로 활용되어 Cs를 β배만큼 할 수 있다. 벌크 CMOS 구현 방법에 있어서 스텝 1은 Cs의 바람직한 제조 시퀀스를 나타낸다. SOI에 있어서 유사한 구조가 형성될 수 있다.
도 11을 참조하면, 다양한 기법의 셀 대기 전압에 대해 SER 혹은 알파 입자 방사의 고장률이 도시되며, 이 도면으로부터 저전압 동작에 대한 SER 고장률은 회로가 SOI로 제조될 경우 η배만큼 감소된다. 저전압에서, 확산시의 충격 이온화 및 전자 정공쌍 생성율은 전계의 감소로 인해 크게 감소된다. 이는 알파 입자 충돌을 위한 보다 작은 확산 교차부와 접속되어 도 11에 도시된 SER 면역성을 발생시킨다.
바이폴라 PNP 또는 NPN은 저전압으로 동작할 수 있으며 SOI용으로 매우 적합한 셀을 만드는데 필요한 높은 β를 가진다. Cs는 ηβ배만큼 스케일되며, 여기서 η은 일반적으로 10 내지 50의 범위에 있다.
전술한 것에 의해 매우 간단하며 소형인 저장 셀 캐패시터를 생각할 수 있다. 가령, 1소자 DRAM 저장 캐패시터 Cs가 50배로 스케일된다면 3소자 이득 셀용으로 필요시되는 트렌치 깊이는 대략 0.14㎛ 정도가 된다. 최신의 기법에 있어서 벌크 실리콘의 격리 트렌치 깊이는 대략 0.35㎛ 정도이며, 따라서 큰 알파 입자 면역성이 제공될 수 있다. SOI 기법에 있어서 트렌치는 상부 실리콘 층을 파고 들어가 도 6 및 12에 도시된 바와 같이 실리콘 층내에 상주할 수 있다. SOI 영역은 바이폴라 소자를 완성하는데 필요한 수직 주입물을 수용하도록 변경된다.
NMOS 판독/기록 트랜지스터 및 PNP 바이폴라의 제조 시퀀스는 다음과 같다. PMOS 판독/기록 트랜지스터 및 NPN 바이폴라에 대해서는 이중 처리가 존재한다.
스텝 1 : 개시 웨이퍼(도 12)
개시 재료는 P 타입 실리콘(120)의 1Ω·㎝ ±5% 기판상의 0.1㎛ P 타입 SOI(122)이다.
(A) CMOS 영역이 마스킹되고, 바이폴라 소자를 수용하기 위해 0.1㎛의 에피택셜 실리콘(121)이 성장된다. 이 영역(121)은 후막 SOI 혹은 TSOI로 지칭되며, 원료(122)는 SOI로 지칭된다.
(B) 격리 영역(123)(격리 산화막이라 표시됨)이 SOI 및 TSOI내에 규정된다. Cs 영역(125)이 SOI내에 규정된다. 공정 단순화를 위해, 격리 영역(123)은 P기판내로 에칭될 수 있다.
(C) 실리콘 트렌치(125)를 에칭하는데 마스크가 사용된다.
(D) 박막 유전체(124)가 모든 트렌치 표면상에 성장되며, 그 후 다시 연마되거나 평탄한 실리콘 표면까지 에칭된다. 폴리실리콘(126)이 증착되고(스텝 E) 기판 콘택이 필요한 영역들로부터 상기 유전체를 에칭하는데 마스크가 사용될 수 있다. (도 12에서, 이것은 저장 유전체가 없이 폴리실리콘이 채워진 트렌치로서 도시된다. 이 콘택은 격리된 P- 타입 SOI 또는 TSOI 영역내에 위치하며, 소스 드레인 활성화 동안 하부의 기판내로 확산하는 P+ 도핑 폴리실리콘을 갖는다.)
(E) Cs 셀 캐패시터가 될 전술한 영역 상부에 폴리실리콘을 증착하는데 마스크가 사용된다.
(F) 실리콘 표면까지 폴리실리콘이 연마되거나 혹은 에치백되며, 전체 웨이퍼상에 격리 산화물이 증착되어 격리 영역을 채운다. 이 산화물은 다시 실리콘 표면까지 연마되거나 혹은 에치백되어 완성된 트랜지스터 격리부를 형성한다.
스텝 2 내지 스텝 5는 TSOI 영역내에 위치한 바이폴라 소자를 갖는 벌크 실리콘 구현 방법과 동일하다. CMOS 접합은 SOI 영역을 통해 확장되며 SOI 절연체상에서 종료된다. 이는 정션 영역 캐패시턴스 성분을 제거하며, 정션 둘레성분을 감소시킨다.
도 13은 바이폴라 에미터(130), 바이폴라 N- 웰 베이스(131), 바이폴라 콜렉터(132) P- Epi, 및 저장 캐패시터(133)으로 구성된 키 이득 셀 요소(key gain cell element)의 완성된 통합 공정을 도시하고 있다. 주목할 것은 바이폴라 베이스를 접속하는데 필요한 수평 영역을 최소화하기 위해 EPI 스텝(134)이 사용된다는 것이다. 또한 주목할 것은 (벌크 실리콘에 비해) SOI 절연체 영역(139)내에서의 정션 종료에 의해 판독 기록 트랜지스터 기생 캐패시턴스가 감소된다는 것이다.
NMOS 판독 트랜지스터는 드레인(135), 소스(136) 및 게이트(137)의 요소들에 의해 기술된다. 주목할 것은 판독 트랜지스터 드레인이 또한 바이폴라 트랜지스터 베이스가 된다는 것이다. 도 9와 마찬가지로, 고성능의 P+ 에미터(130)를 제조하기 위해 선택사양적인 P+ 폴리실리콘 스터드(138)가 사용될 수 있다. 이는 더미 CMOS 게이트(140)에 자기 정렬된다.
본 발명에 따른 비파괴적 판독 3소자 이득 셀에 의하면, 이 이득 셀은 개선된 액세스 시간(지연시간이 보다 작음)을 가지며, 리프레시 동작이 요구되기 이전에 장시간 동안 작동될 수 있으며, 통상적인 DRAM 셀보다 작은 저장 캐패시턴스를 필요로 하며, 다수 소자(multi-device) DRAM 셀 및 SRAM 셀과 같은 다른 비용/성능 솔루션으로서 현재 얻을 수 있는 것보다 낮은 비용으로 상용화될 수 있는 효과가 있다.
본 발명의 3소자 BICMOS 이득 셀에 대한 몇몇 실시예가 기술되었지만 당해 기술분야의 숙련가라면 본 발명의 개시된 내용으로부터 여러 다른 설계를 제안할 수 있음을 이해해야 한다.
Claims (35)
- 다이나믹 랜덤 액세스 메모리용 이득 셀에 있어서,① 기록 워드 라인 WLw에 의해 구동되도록 접속된 게이트, 관련된 저장 캐패시턴스 Cs를 갖는 저장 노드 Vs에 접속된 드레인, 기록 비트 라인 BLw에 접속된 소스를 갖는 금속 산화물 반도체 전계 효과 기록 트랜지스터와,② 상기 저장 노드 Vs에 접속된 게이트 및 판독 워드 라인 WLr에 접속된 소스를 갖는 금속 산화물 반도체 전계 효과 판독 트랜지스터와,③ 상기 판독 트랜지스터의 드레인에 접속된 베이스 및 판독 비트 라인 BLr에 접속된 에미터를 갖는 바이폴라 트랜지스터를 포함하는다이나믹 랜덤 액세스 메모리용 이득 셀.
- 제 1 항에 있어서,상기 기록 및 판독 트랜지스터 각각은 n 채널 금속 산화물 반도체 전계 효과 트랜지스터로 이루어지며, 상기 바이폴라 트랜지스터는 PNP 트랜지스터로 이루어지는 다이나믹 랜덤 액세스 메모리용 이득 셀.
- 제 2 항에 있어서,상기 저장 캐패시턴스는 상기 저장 노드 Vs와 상기 이득 셀의 기판 사이에 접속되는 다이나믹 랜덤 액세스 메모리용 이득 셀.
- 제 2 항에 있어서,상기 PNP 트랜지스터의 콜렉터는 상기 이득 셀의 기판에 의해 형성되는 다이나믹 랜덤 액세스 메모리용 이득 셀.
- 제 2 항에 있어서,판독 동작 동안, 상기 이전에 사전충전된 용량성 판독 비트 라인 BLr은 직렬 접속된 판독 트랜지스터 및 PNP 트랜지스터를 통해 빠르게 방전되며, 상기 판독 비트 라인 BLr의 빠른 방전은 이 조합의 고 이득으로 인해 가능한 다이나믹 랜덤 액세스 메모리용 이득 셀.
- 제 2 항에 있어서,상기 PNP 트랜지스터의 베이스는 상기 판독 트랜지스터의 N+ 드레인과 합쳐지는 N- 웰에 의해 형성되는 다이나믹 랜덤 액세스 메모리용 이득 셀.
- 제 2 항에 있어서,상기 PNP 트랜지스터의 에미터는 표준 P+ 정션이며, 그 베이스는 표준 N- 웰이며, 그 콜렉터는 P- 기판인 다이나믹 랜덤 액세스 메모리용 이득 셀.
- 제 2 항에 있어서,상기 PNP 트랜지스터의 에미터는 표준 P+ 정션인 다이나믹 랜덤 액세스 메모리용 이득 셀.
- 제 8 항에 있어서,상기 베이스는 표준 N- 웰이며, 콜렉터는 P- 기판인 다이나믹 랜덤 액세스 메모리용 이득 셀.
- 제 8 항에 있어서,상기 베이스는 바이폴라 트랜지스터의 이득을 개별적으로 조정하는데 사용되는 변형된 N- 웰이며, 상기 콜렉터는 P- 기판인 다이나믹 랜덤 액세스 메모리용 이득 셀.
- 제 2 항에 있어서,상기 PNP 트랜지스터의 에미터는 P+ 폴리실리콘 스터드로부터 확산되는 다이나믹 랜덤 액세스 메모리용 이득 셀.
- 제 11 항에 있어서,상기 베이스는 상기 바이폴라 트랜지스터의 이득을 개별적으로 조정하는데 사용되는 변형된 N- 웰이며, 상기 콜렉터는 P- 기판인 다이나믹 랜덤 액세스 메모리용 이득 셀.
- 제 1 항에 있어서,상기 기록 및 판독 트랜지스터 각각은 p 채널 금속 산화물 반도체 전계 효과 트랜지스터로 이루어지며, 상기 바이폴라 트랜지스터는 NPN 트랜지스터로 이루어지는 다이나믹 랜덤 액세스 메모리용 이득 셀.
- 제 13 항에 있어서,상기 저장 캐패시턴스는 상기 저장 노드 Vs와 상기 이득 셀의 기판 사이에 접속되는 다이나믹 랜덤 액세스 메모리용 이득 셀.
- 제 13 항에 있어서,상기 NPN 트랜지스터의 콜렉터는 상기 이득 셀의 기판에 의해 형성되는 다이나믹 랜덤 액세스 메모리용 이득 셀.
- 제 13 항에 있어서,판독 동작 동안, 상기 이전에 충전되지 않은 용량성 판독 비트 라인 BLr은 직렬 접속된 판독 트랜지스터 및 NPN 트랜지스터를 통해 빠르게 충전되며, 상기 판독 비트 라인 BLr의 빠른 충전은 이 조합의 고 이득으로 인해 가능한 다이나믹 랜덤 액세스 메모리용 이득 셀.
- 벌크 실리콘내에 BICMOS DRAM 셀을 제조하는 방법에 있어서,① 평탄한 벌크 실리콘 기판내에 격리 산화물 영역과 저장 유전체 영역을 규정하는 단계와,② 상기 실리콘 기판내의 트렌치를 에칭하기 위해 마스크를 이용하는 단계와,③ 상기 에칭된 트렌치를 이용하여 인접한 메모리 셀들 사이에 격리를 제공하고 또한 각각의 메모리 셀의 저장 캐패시턴스를 제공하는 단계를 포함하는BICMOS DRAM 셀 제조 방법.
- 제 17 항에 있어서,상기 바이폴라 트랜지스터의 에미터는 표준 CMOS P+ 정션으로부터 형성되는 BICMOS DRAM 셀 제조 방법.
- 제 17 항에 있어서,상기 바이폴라 트랜지스터의 에미터는 확산된 고성능 에미터로서 자기 정렬된 CMOS P+ 스터드 전극을 사용하여 형성되는 BICMOS DRAM 셀 제조 방법.
- 제 17 항에 있어서,상기 기판내에 3소자 메모리 셀을 형성하는 단계를 더 포함하며, 각각의 메모리 셀은 바이폴라 트랜지스터, 판독 FET, 기록 FET, 및 저장 캐패시턴스 Cs를 포함하는 BICMOS DRAM 셀 제조 방법.
- 제 17 항에 있어서,상기 기판내에 3소자 메모리 셀을 형성하는 단계를 더 포함하며,각각의 메모리 셀은,① 기록 워드 라인 WLw에 의해 구동되도록 접속된 게이트, 관련된 저장 캐패시턴스 Cs를 갖는 저장 노드 Vs에 접속된 드레인, 기록 비트 라인 BLw에 접속된 소스를 갖는 금속 산화물 반도체 전계 효과 기록 트랜지스터와,② 상기 저장 노드 Vs에 접속된 게이트 및 판독 워드 라인 WLr에 접속된 소스를 갖는 금속 산화물 반도체 전계 효과 판독 트랜지스터와,③ 상기 판독 트랜지스터의 드레인에 접속된 베이스 및 판독 비트 라인 BLr에 접속된 에미터를 갖는 바이폴라 트랜지스터를 포함하는 BICMOS DRAM 셀 제조 방법.
- 제 17 항에 있어서,(a) 트렌치들을 에칭한 후, 모든 트렌치 표면상에 박막 유전체를 성장시키고, 다음에 평탄한 실리콘 기판까지 다시 연마하는 단계와,(b) 제 2 마스크를 이용하여 상기 격리 산화물 영역과 상기 저장 캐패시턴스 영역 상부에 폴리실리콘을 증착하는 단계를 포함하는 BICMOS DRAM 셀 제조 방법.
- 제 17 항에 있어서,(a) 폴리실리콘이 증착된 후, 폴리실리콘을 실리콘 기판까지 연마하는 단계와,(b) 격리 영역을 채우기 위해 전체 표면 상부에 격리 산화물을 증착하는 단계와,(c) 상기 격리 산화물을 실리콘 표면까지 다시 연마하여 완성된 트랜지스터 격리부를 형성하는 단계를 포함하는 BICMOS DRAM 셀 제조 방법.
- 개선된 알파 입자 면역성과 감소된 셀 기생 캐패시턴스를 제공하고, 알파 입자 분위기 방사로 발생하는 교란으로부터 메모리내의 데이타를 보호하도록, SOI 기법으로 BICMOS DRAM 메모리를 제조하기 위한 방법에 있어서,① 바이폴라 트랜지스터, 판독 FET, 기록 FET, 및 캐패시턴스 Cs를 포함하는 3소자 메모리 셀을 기판내에 형성하는 단계와,② 각각의 3소자 메모리 셀에서, 바이폴라 트랜지스터의 이득 β를 증가시켜 교란 민감도와 Cs를 β의 증가량 만큼 감소시키는 단계와,③ 각각의 3소자 셀을 저전압으로 동작시키는 단계를 포함하며,저전압 동작을 위한 알파 입자 고장률은 회로가 SOI 기법으로 제조될 경우 η배만큼 감소되며, 저전압 동작에서, 확산시의 충격 이온화 및 전자 정공쌍 생성율은 전계의 감소로 인해 크게 감소되어, 알파 입자 충돌을 위한 보다 작은 확산 교차부와 접속될 경우 알파 입자 면역성을 크게 개선시키는BICMOS DRAM 메모리 제조 방법.
- 제 24 항에 있어서,상기 기판내에 3소자 메모리 셀을 형성하는 단계를 더 포함하며, 각각의 메모리 셀은,① 기록 워드 라인 WLw에 의해 구동되도록 접속된 게이트, 관련된 저장 캐패시턴스 Cs를 갖는 저장 노드 Vs에 접속된 드레인, 기록 비트 라인 BLw에 접속된 소스를 갖는 금속 산화물 반도체 전계 효과 기록 트랜지스터와,② 상기 저장 노드 Vs에 접속된 게이트 및 판독 워드 라인 WLr에 접속된 소스를 갖는 금속 산화물 반도체 전계 효과 판독 트랜지스터와,③ 상기 판독 트랜지스터의 드레인에 접속된 베이스 및 판독 비트 라인 BLr에 접속된 에미터를 갖는 바이폴라 트랜지스터를 포함하는 BICMOS DRAM 메모리 제조 방법.
- 제 24 항에 있어서,각각의 3소자 셀은 2볼트 미만의 저전압으로 동작되는 BICMOS DRAM 메모리 제조 방법.
- 제 24 항에 있어서,각각의 바이폴라 트랜지스터는 저전압과 고이득 β로 동작하며, Cs는 ηβ배만큼 스케일되어 소영역의 저장 셀 캐패시터와의 동작을 가능하게 하는 BICMOS DRAM 메모리 제조 방법.
- 제 24 항에 있어서,상기 요구되는 3소자 이득 셀용의 트렌치 깊이는 대략 0.35㎛의 벌크 실리콘에서의 격리 깊이와 비교할 때 0.14㎛ 정도가 되어, 상당한 알파 입자 면역성을 제공하는 BICMOS DRAM 메모리 제조 방법.
- 제 24 항에 있어서,상기 트렌치는 상부 실리콘 층을 파고 들어가 실리콘 층내에 상주할 수 있으며, 상기 SOI 영역은 바이폴라 소자를 완성하는데 필요한 수직 주입물을 수용하도록 변형되는 BICMOS DRAM 메모리 제조 방법.
- SOI 기법을 이용하여 SOI 영역내에 3소자 메모리 셀을 형성함으로써 BICMOS DRAM 메모리를 제조하기 위한 방법에 있어서,각각의 메모리 셀은 바이폴라 트랜지스터, 판독 FET, 기록 FET, 저장 캐패시턴스 Cs를 포함하며,① SOI 기판으로부터 개시하여, CMOS 영역을 마스크하고, 후막의 SOI 영역내에 바이폴라 소자를 수용하기 위해 박막의 에피택셜 실리콘층을 성장시키는 단계와,② 상기 SOI와 상기 후막 SOI내에 격리 영역을 규정하는 단계와,③ 상기 SOI내의 저장 캐패시턴스(Cs) 영역을 규정하는 단계와,④ 마스크를 이용하여 상기 SOI 기판내의 트렌치를 에칭하는 단계를 포함하는BICMOS DRAM 메모리 제조 방법.
- 제 30 항에 있어서,상기 에피택셜 실리콘이 바이폴라 트랜지스터를 수용하기 위해 성장되는 BICMOS DRAM 메모리 제조 방법.
- 제 30 항에 있어서,상기 기판내에 3소자 메모리 셀을 형성하는 단계를 더 포함하며, 각각의 메모리 셀은,① 기록 워드 라인 WLw에 의해 구동되도록 접속된 게이트, 관련된 저장 캐패시턴스 Cs를 갖는 저장 노드 Vs에 접속된 드레인, 기록 비트 라인 BLw에 접속된 소스를 갖는 금속 산화물 반도체 전계 효과 기록 트랜지스터와,② 상기 저장 노드 Vs에 접속된 게이트 및 판독 워드 라인 WLr에 접속된 소스를 갖는 금속 산화물 반도체 전계 효과 판독 트랜지스터와,③ 상기 판독 트랜지스터의 드레인에 접속된 베이스 및 판독 비트 라인 BLr에 접속된 에미터를 갖는 바이폴라 트랜지스터를 포함하는BICMOS DRAM 메모리 제조 방법.
- 제 30 항에 있어서,트렌치들의 에칭을 수행한 후, 박막 유전체가 모든 트렌치 표면상에 성장되고 다음 평탄한 실리콘 표면까지 다시 연마되거나 에칭되는 BICMOS DRAM 메모리 제조 방법.
- 제 33 항에 있어서,박막 유전체를 성장시킨 후, 폴리실리콘이 증착되고 SOI 기판 콘택이 필요한 영역들로부터 상기 유전체를 에칭하는데 마스크를 이용하는 BICMOS DRAM 메모리 제조 방법.
- 제 34 항에 있어서,상기 유전체를 에칭한 후, 마스크를 사용하여 Cs 셀 캐패시터가 될 영역들 상부에 폴리실리콘을 증착하며, 상기 폴리실리콘은 실리콘 표면까지 다시 연마되거나 에칭되며, 격리 산화물이 격리 영역을 채우기 위해 전체 웨이퍼상에 증착되며, 격리 산화막은 다음에 실리콘 표면까지 다시 연마되거나 에칭되어 완성된 트랜지스터 격리부를 형성하는 BICMOS DRAM 메모리 제조 방법.
Applications Claiming Priority (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US08/917,630 US5909400A (en) | 1997-08-22 | 1997-08-22 | Three device BICMOS gain cell |
| US8/917,630 | 1997-08-22 | ||
| US08/917,630 | 1997-08-22 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR19990023762A true KR19990023762A (ko) | 1999-03-25 |
| KR100299344B1 KR100299344B1 (ko) | 2001-10-19 |
Family
ID=25439082
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1019980033929A KR100299344B1 (ko) | 1997-08-22 | 1998-08-21 | 다이나믹랜덤액세스메모리용이득셀과바이씨모스다이나믹랜덤액세스메모리제조방법 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US5909400A (ko) |
| KR (1) | KR100299344B1 (ko) |
Families Citing this family (32)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6150687A (en) | 1997-07-08 | 2000-11-21 | Micron Technology, Inc. | Memory cell having a vertical transistor with buried source/drain and dual gates |
| US5907170A (en) * | 1997-10-06 | 1999-05-25 | Micron Technology, Inc. | Circuit and method for an open bit line memory cell with a vertical transistor and trench plate trench capacitor |
| US5914511A (en) * | 1997-10-06 | 1999-06-22 | Micron Technology, Inc. | Circuit and method for a folded bit line memory using trench plate capacitor cells with body bias contacts |
| US6528837B2 (en) * | 1997-10-06 | 2003-03-04 | Micron Technology, Inc. | Circuit and method for an open bit line memory cell with a vertical transistor and trench plate trench capacitor |
| US6246083B1 (en) * | 1998-02-24 | 2001-06-12 | Micron Technology, Inc. | Vertical gain cell and array for a dynamic random access memory |
| US5963469A (en) * | 1998-02-24 | 1999-10-05 | Micron Technology, Inc. | Vertical bipolar read access for low voltage memory cell |
| US6097242A (en) * | 1998-02-26 | 2000-08-01 | Micron Technology, Inc. | Threshold voltage compensation circuits for low voltage and low power CMOS integrated circuits |
| US6124729A (en) | 1998-02-27 | 2000-09-26 | Micron Technology, Inc. | Field programmable logic arrays with vertical transistors |
| US6043527A (en) * | 1998-04-14 | 2000-03-28 | Micron Technology, Inc. | Circuits and methods for a memory cell with a trench plate trench capacitor and a vertical bipolar read device |
| JP2000049237A (ja) * | 1998-07-28 | 2000-02-18 | Mitsubishi Electric Corp | 半導体装置およびその製造方法 |
| US6208164B1 (en) | 1998-08-04 | 2001-03-27 | Micron Technology, Inc. | Programmable logic array with vertical transistors |
| KR100381968B1 (ko) | 1998-12-30 | 2004-03-24 | 주식회사 하이닉스반도체 | 고속동작용디램 |
| JP4654471B2 (ja) * | 1999-07-29 | 2011-03-23 | ソニー株式会社 | 半導体装置 |
| US6492211B1 (en) | 2000-09-07 | 2002-12-10 | International Business Machines Corporation | Method for novel SOI DRAM BICMOS NPN |
| US6430073B1 (en) | 2000-12-06 | 2002-08-06 | International Business Machines Corporation | Dram CAM cell with hidden refresh |
| US6764917B1 (en) * | 2001-12-20 | 2004-07-20 | Advanced Micro Devices, Inc. | SOI device with different silicon thicknesses |
| US7026690B2 (en) * | 2003-02-12 | 2006-04-11 | Micron Technology, Inc. | Memory devices and electronic systems comprising integrated bipolar and FET devices |
| US7221580B1 (en) * | 2003-08-27 | 2007-05-22 | Analog Devices, Inc. | Memory gain cell |
| US6982897B2 (en) * | 2003-10-07 | 2006-01-03 | International Business Machines Corporation | Nondestructive read, two-switch, single-charge-storage device RAM devices |
| US7208795B2 (en) * | 2005-05-24 | 2007-04-24 | Atmel Corporation | Low-cost, low-voltage single-layer polycrystalline EEPROM memory cell integration into BiCMOS technology |
| US7209384B1 (en) * | 2005-12-08 | 2007-04-24 | Juhan Kim | Planar capacitor memory cell and its applications |
| US7411810B2 (en) * | 2005-12-11 | 2008-08-12 | Juhan Kim | One-time programmable memory |
| US7800143B2 (en) * | 2006-07-13 | 2010-09-21 | Globalfoundries Inc. | Dynamic random access memory with an amplified capacitor |
| US7679955B2 (en) | 2006-08-02 | 2010-03-16 | Advanced Micro Devices, Inc. | Semiconductor switching device |
| US9029956B2 (en) | 2011-10-26 | 2015-05-12 | Global Foundries, Inc. | SRAM cell with individual electrical device threshold control |
| US9048136B2 (en) | 2011-10-26 | 2015-06-02 | GlobalFoundries, Inc. | SRAM cell with individual electrical device threshold control |
| US9007822B2 (en) | 2012-09-14 | 2015-04-14 | Micron Technology, Inc. | Complementary decoding for non-volatile memory |
| KR20140092537A (ko) | 2013-01-16 | 2014-07-24 | 삼성전자주식회사 | 메모리 셀 및 이를 포함하는 메모리 장치 |
| US10614875B2 (en) | 2018-01-30 | 2020-04-07 | Micron Technology, Inc. | Logical operations using memory cells |
| JPWO2019220259A1 (ja) | 2018-05-17 | 2021-07-08 | 株式会社半導体エネルギー研究所 | 記憶装置、半導体装置、および電子機器 |
| US10755766B2 (en) | 2018-09-04 | 2020-08-25 | Micron Technology, Inc. | Performing logical operations using a logical operation component based on a rate at which a digit line is discharged |
| US10985162B2 (en) * | 2018-12-14 | 2021-04-20 | John Bennett | System for accurate multiple level gain cells |
Family Cites Families (10)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4090254A (en) * | 1976-03-01 | 1978-05-16 | International Business Machines Corporation | Charge injector transistor memory |
| US4276616A (en) * | 1979-04-23 | 1981-06-30 | Fairchild Camera & Instrument Corp. | Merged bipolar/field-effect bistable memory cell |
| US4677589A (en) * | 1985-07-26 | 1987-06-30 | Advanced Micro Devices, Inc. | Dynamic random access memory cell having a charge amplifier |
| US5027323A (en) * | 1988-01-14 | 1991-06-25 | Hitachi, Ltd. | Write pulse signal generating circuit for a semiconductor memory device |
| US4933899A (en) * | 1989-02-01 | 1990-06-12 | Cypress Semiconductor | Bi-CMOS semiconductor memory cell |
| JP2783579B2 (ja) * | 1989-03-01 | 1998-08-06 | 株式会社東芝 | 半導体装置 |
| US5060194A (en) * | 1989-03-31 | 1991-10-22 | Kabushiki Kaisha Toshiba | Semiconductor memory device having a bicmos memory cell |
| JP3251778B2 (ja) * | 1993-09-27 | 2002-01-28 | 三菱電機株式会社 | 半導体記憶装置およびその製造方法 |
| US5761114A (en) * | 1997-02-19 | 1998-06-02 | International Business Machines Corporation | Multi-level storage gain cell with stepline |
| US5757693A (en) * | 1997-02-19 | 1998-05-26 | International Business Machines Corporation | Gain memory cell with diode |
-
1997
- 1997-08-22 US US08/917,630 patent/US5909400A/en not_active Expired - Fee Related
-
1998
- 1998-08-21 KR KR1019980033929A patent/KR100299344B1/ko not_active IP Right Cessation
Also Published As
| Publication number | Publication date |
|---|---|
| KR100299344B1 (ko) | 2001-10-19 |
| US5909400A (en) | 1999-06-01 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| KR100299344B1 (ko) | 다이나믹랜덤액세스메모리용이득셀과바이씨모스다이나믹랜덤액세스메모리제조방법 | |
| US6624459B1 (en) | Silicon on insulator field effect transistors having shared body contact | |
| US5936265A (en) | Semiconductor device including a tunnel effect element | |
| KR100532894B1 (ko) | 반도체 메모리 장치 및 그 제조 방법 | |
| US5732014A (en) | Merged transistor structure for gain memory cell | |
| US7030436B2 (en) | Embedded DRAM gain memory cell having MOS transistor body provided with a bi-polar transistor charge injecting means | |
| US7298638B2 (en) | Operating an electronic device having a vertical gain cell that includes vertical MOS transistors | |
| US5998820A (en) | Fabrication method and structure for a DRAM cell with bipolar charge amplification | |
| US7630235B2 (en) | Memory cells, memory devices and integrated circuits incorporating the same | |
| KR0141519B1 (ko) | Bicmos sram 내의 고성능 바이폴라 차동 감지 증폭기 | |
| US5363325A (en) | Dynamic semiconductor memory device having high integration density | |
| US20020053691A1 (en) | Reduced topography DRAM cell fabricated using a modified logic process and method for operating same | |
| KR960000964B1 (ko) | 반도체 집적회로장치 | |
| US7504286B2 (en) | Semiconductor memory devices and methods for fabricating the same | |
| KR101519573B1 (ko) | 분리된 판독 및 기록 액세스 트랜지스터들을 구비한 게이티드 레터럴 사이리스터 기반 랜덤 액세스 메모리(ｇｌｔｒａｍ) 셀들 및 상기 ｇｌｔｒａｍ 셀들이 집적된 메모리 디바이스들과 집적 회로들 | |
| US7894255B1 (en) | Thyristor based memory cell | |
| US6133608A (en) | SOI-body selective link method and apparatus | |
| KR101631634B1 (ko) | 게이티드 레터럴 사이리스터 기반 랜덤 액세스 메모리(ｇｌｔｒａｍ) 셀들의 제조 방법 | |
| US6410369B1 (en) | Soi-body selective link method and apparatus | |
| US4152779A (en) | MOS ram cell having improved refresh time | |
| JPH081947B2 (ja) | ダイナミツク・ランダム・アクセス・メモリ | |
| KR20000047592A (ko) | 반도체 기억장치 | |
| JP2515033B2 (ja) | 半導体スタティックメモリ装置の製造方法 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A201 | Request for examination | ||
| E902 | Notification of reason for refusal | ||
| E701 | Decision to grant or registration of patent right | ||
| GRNT | Written decision to grant | ||
| FPAY | Annual fee payment |
Payment date: 20040601 Year of fee payment: 4 |
|
| LAPS | Lapse due to unpaid annual fee |