CN101826531B

CN101826531B - 半导体存储器单元、驱动其的方法及半导体存储器

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Publication number: CN101826531B
Application number: CN2009100472232A
Authority: CN
Inventors: 季明华; 肖德元
Original assignee: Semiconductor Manufacturing International Shanghai Corp
Current assignee: Semiconductor Manufacturing International Beijing Corp
Priority date: 2009-03-06
Filing date: 2009-03-06
Publication date: 2012-08-22
Anticipated expiration: 2029-03-06
Also published as: CN101826531A

Abstract

一种半导体存储器单元、驱动其的方法及半导体存储器，其中，所述半导体存储器单元包括绝缘体上硅；第一扩散区和第二扩散区，位于顶层硅内且相互隔开，所述第二扩散区与第一扩散区导电类型相同；栅介电层和栅电极依次位于沟道区上方的顶层硅上；还包括第一电荷存储区和/或第二电荷存储区，分别位于栅介电层内且靠近沟道区与第一扩散区之间的部分和栅介电层内且靠近沟道区与第二扩散区之间的部分，所述第一电荷存储区和/或第二电荷存储区通过电场力形成。本发明通过电场力在栅介电层内形成第一电荷存储区和/或第二电荷存储区构成存储单元，与现有的形成逻辑电路工艺相兼容，提高了集成电路的性能和降低功耗。

Description

半导体存储器单元、驱动其的方法及半导体存储器

技术领域

本发明涉及半导体技术领域，特别涉及半导体存储器单元、驱动半导体存储器单元的方法及半导体存储器。

背景技术

随着CMOS持续高度集成和高性能发展出现按比例缩小，出现了超大规模集成电路(VLSI)。众所周知，现有的CMOS技术的按比例缩小在65nm节点及以下面临速度和功率之间的平衡的限制。幸运地，提高迁移率的应力工程以及新的栅堆叠材料(高k和金属栅)可以将CMOS按比例缩小向32nm节点以下延伸，而工艺变得更为复杂。同时，DRAM以及闪存的按比例缩小也使存储器单元电容、选择晶体管、以及电荷存储层上持续缩小。不幸地，CMOS逻辑电路和存储器的按比例缩小，使得将其集成在一起形成系统级芯片(SoC)的难度加大，这促使CMOS逻辑电路和存储器无法集成在一起。令人感兴趣的是，这种发展趋势多少降低了VLSI作为单芯片系统的目的。

制备于绝缘体上硅(SOI)的CMOS器件在降低功率和降低器件尺寸具有一定的优势，尽管这一点众所周知，但是由于体硅的价格优势，目前65nm节点的CMOS器件依然制作在体硅上。随着对功耗和器件尺寸的要求越来越低，在45nm及以下的节点中，SOI衬底替换体硅的时代即将到来。通常的SOI的顶层硅厚度约为10nm(通常称为全耗尽SOI即“FDSOI”)至200nm(通常称为部分耗尽SOI即“PDSOI”)。SOI上的CMOS晶体管的一个突出特点具有“浮体”(floating)，由于该浮体不电连接至地(对于nMOS来说)或者Vcc(对于pMOS来说)，寄生双极晶体管(即源-体-漏构成的双极晶体管结构，其基极浮置)开启，该浮体引发的效应包括阈值电压Vth的瞬态浮动和漏电流。制备于SOI和体硅上的CMOS晶体管的其它结构相类似，比如包括浅沟槽隔离、作为栅介电层的氮化氧化硅、镍硅化多晶硅栅极堆叠结构、多层(ONO)间隙壁、源/漏延伸区较浅、镍硅化的源/漏极深结。作为一个示例，对于65nm节点的晶体管，内部核心逻辑电路的晶体管操作电压通常约为1至1.3V，其沟道长度较小(约为40至60nm)、栅介电层较薄(等效电厚度约为20至

)、源/漏延伸区结深较浅(约为200至)；I/O电路(用于与芯片外电路接口的电路)的晶体管在不同的外接电压(Vcc)下工作，比如为1.8V、2.5V、3.3V，其沟道长度较大(约为100至300nm)、栅介电层较厚(等效电厚度约为40至

)，源/漏延伸区结深较深(约为300至

)。核心逻辑电路的较低操作电压是为了最小化操作功率，将来的32nm节点及以下的CMOS晶体管可能包括新的应变硅技术以及其它额外的特征，比如采用高k介质作为栅介电层、金属栅堆叠结构、或者SOI上的非平面沟道晶体管(FinFET)等等。

传统地，将闪存和CMOS逻辑电路集成在一起采用基于逻辑CMOS电路或者基于闪存的方法，然而这些方法并不成功。在基于SoC集成的全CMOS逻辑工艺中，逻辑多晶硅/栅堆叠、栅氧化层以及间隙壁被迫与闪存共用，结果，闪存单元面积通常过大，操作电压较高，且阵列设计复杂。反过来，由于需要高电压工艺和电路导致在低密度(比如＜约0.5Mb)应用中受到限制。在基于闪存的SoC集成电路中也存在问题，该工艺的双多晶硅浮栅ETox的高密度闪存、电荷陷阱单元(SONOS、NROM...等)被迫与CMOS逻辑电路共用，这个方法较为复杂、昂贵且成品率低，逻辑晶体管的特性不可避免地被形成存储器的那些热循环改变，而且不可能采用现有的CMOS库和IP库。

总之，目前的CMOS技术促使先进的逻辑和存储技术进一步分开发展，确实降低了集成电路(VLSI)用于单芯片系统的目的。即便如此，由于在单芯片系统中，逻辑和存储功能集成在一起可以实现高性能和低功耗，鉴于此优点，人们为了达到该目的付出了大量的劳动，比如Yu Hsien Lin等人发表在《IEEE Transactions on Electron Devices》杂志的2006年第53期第4刊第782至788页文章中公开了采用氧化铪(HfO₂)纳米晶作为电荷陷阱层形成的存储结构的研究。

但是在上述技术方案中，形成氧化铪(HfO₂)纳米晶的工艺目前尚不成熟，难以控制，会影响半导体存储器的成品率，同时该研究也没有公开如何利用该结构形成单芯片系统的方法。

因此需要一种先进的将存储器单元和逻辑电路集成在一起的方法。

发明内容

本发明解决的问题是提供提供一种半导体存储器单元、驱动半导体存储器单元的方法及半导体存储器，以将存储器的存储单元与逻辑器件集成在一起，提高集成电路的性能和降低功耗。

为解决上述问题，本发明提供了一种非易失性半导体存储器单元，包括：绝缘体上硅，所述绝缘体上硅包括顶层硅、埋氧层以及硅衬底，所述顶层硅具有第一导电类型；第一扩散区，位于顶层硅内，所述第一扩散区具有与第一导电类型相反的第二导电类型；第二扩散区，位于顶层硅内且与第一扩散区隔开，所述第一扩散区和第二扩散区之间形成沟道区，所述第二扩散区与第一扩散区导电类型相同；栅介电层，位于沟道区上方的顶层硅上；栅电极，位于所述栅介电层上；还包括：第一电荷存储区和/或第二电荷存储区，所述第一电荷存储区位于栅介电层内且靠近沟道区与第一扩散区之间的部分，所述第二电荷存储区位于栅介电层内且靠近沟道区与第二扩散区之间的部分，所述第一电荷存储区和/或第二电荷存储区通过电场力形成。

所述电场力是通过向栅电极、第一扩散区、第二扩散区或者硅衬底施加不同电压形成，所述栅电极与第一扩散区之间、栅电极与第二扩散区之间、或者第一扩散区与第二扩散区之间的电压差不超过栅介电层的击穿电压以及第一扩散区与顶层硅之间形成的PN结的击穿电压和第二扩散区与顶层硅之间形成的PN结的击穿电压。

所述电压差不大于外接电压的1.5倍。

所述栅介电层为氧化硅、氮氧化硅、氮化硅或者高k介质材料构成。

所述高k介质为H_fO₂、Al₂O₃、La₂O₃、H_fSiON、H_fAlO₂或者ZrOx。

所述第一扩散区和第二扩散区通过注入形成，所述注入包括低掺杂源/漏极注入和重掺杂源/漏极注入。

相应地，本发明还提供一种驱动如上所述的半导体存储器单元的方法，包括通过电场力在栅介电层内的第一电荷存储区和/或第二电荷存储区注入电荷进行编程步骤。

所述电场力通过向栅电极、第一扩散区、第二扩散区或者硅衬底施加不同电压形成，所述栅电极与第一扩散区之间、栅电极与第二扩散区之间、或者第一扩散区与第二扩散区之间的电压差不超过栅介电层的击穿电压以及第一扩散区与顶层硅之间形成的PN结的击穿电压和第二扩散区与顶层硅之间形成的PN结的击穿电压。

所述电压差不大于外接电压的1.5倍。

所述第一电荷存储区、第二电荷存储区内存储的电荷通过带-带隧穿原理产生且由PN附近电场加速为热载流子注入形成。

所述第一导电类型为p型，所述第二导电类型为n型；所述第一电荷存储区存储电荷的条件为：栅电极接0V～外接电压的一半、硅衬底接0～负的外接电压的一半、第一扩散区接外接电压、第二扩散区接0V、且保持该条件1μs～10ms；所述第二电荷存储区存储电荷的条件为：栅电极接0V～外接电压的一半、硅衬底接0V～负的外接电压的一半、第一扩散区接0V、第二扩散区接外接电压、且保持该条件1μs～10ms；所述第一电荷存储区、第二电荷存储区同时存储电荷的条件为：栅电极接0～外接电压的一半、硅衬底接0～负的外接电压的一半、第一扩散区和第二扩散区同时接外接电压、且保持上述条件1μs～10ms。

所述第一导电类型为n型，所述第二导电类型为p型；所述第一电荷存储区存储电荷的条件为：栅电极接外接电压的一半～0V、硅衬底接外接电压、第一扩散区接0V～负的外接电压的一半、第二扩散区接0V、且保持该条件1μs～10ms；所述第二电荷存储区存储电荷的条件为：栅电极接外接电压的一半～外接电压、硅衬底接外接电压、第一扩散区接0V、第二扩散区接0V～负的外接电压的一半、且保持该条件1μs～10ms；所述第一电荷存储区、第二电荷存储区同时存储电荷的条件为：栅电极接外接电压的一半～0V、硅衬底接外接电压、第一扩散区和第二扩散区同时接0～负的外接电压的一半、且保持上述条件1μs～10ms。

所述第一电荷存储区、第二电荷存储区内存储的电荷通过沟道电流在PN附近电场加速为热载流子注入形成。

所述第一导电类型为p型，所述第二导电类型为n型；所述第一电荷存储区存储电荷的条件为：栅电极接外接电压～外接电压的1.5倍、硅衬底接0V、第一扩散区接外接电压、第二扩散区接0V、且保持该条件1μs～10ms；所述第二电荷存储区存储电荷的条件为：栅电极接外接电压～外接电压的1.5倍、硅衬底接0V、第一扩散区接0V、第二扩散区接外接电压、且保持该条件1μs～10ms。

所述第一导电类型为n型，所述第二导电类型为p型；所述第一电荷存储区存储电荷的条件为：栅电极接0V～负的外接电压的一半、硅衬底接外接电压、第一扩散区接0V、第二扩散区接外接电压、且保持该条件1μs～10ms；所述第二电荷存储区存储电荷的条件为：栅电极接0V～负的外接电压的一半、硅衬底接外接电压、第一扩散区接外接电压、第二扩散区接0V、且保持该条件1μs～10ms。

所述驱动上述的半导体存储器单元的方法进一步包括读出通过检测在第一扩散区和第二扩散区之间流动的沟道电流读出所述半导体存储器单元中信息步骤。

所述第一导电类型为p型，所述第二导电类型为n型；所述读出第一电荷存储区存储的信息通过检测第二扩散区向第一扩散区流动的电流获得，检测条件为：栅电极接外接电压的一半～外接电压、硅衬底接0V、第一扩散区接0V、第二扩散区接0.1～1V、且保持该条件1ns～1μs并检测沟道电流；所述读出第二电荷存储区存储的信息通过检测第一扩散区向第二扩散区流动的电流获得，检测条件为：栅电极接外接电压的一半～外接电压、硅衬底接0V、第一扩散区接0.1～1V、第二扩散区接0V、且保持该条件1ns～1μs并检测沟道电流。

所述第一导电类型为n型，所述第二导电类型为p型；所述读出第一电荷存储区存储的信息通过检测第二扩散区向第一扩散区流动的电流获得，检测条件为：栅电极接外接电压的一半～负的外接电压、硅衬底接0V、第一扩散区接0V、第二扩散区接-1～-0.1V、且保持该条件1ns～1μs并检测沟道电流；所述读出第二电荷存储区存储的信息通过检测第一扩散区向第二扩散区流动的电流获得，检测条件为：栅电极接外接电压的一半～负的外接电压、硅衬底接0V、第一扩散区接-1～-0.1V、第二扩散区接0V、且保持该条件1ns～1μs并检测沟道电流。

若所述存储器将存储模拟信息，所述驱动上述的半导体存储器单元的方法进一步包括通过将种类相反的电荷注入至第一电荷存储区和/或第二电荷存储区以中和第一电荷存储区和/或第二电荷存储区存储的电荷擦除所述半导体存储器单元中信息步骤。

所述第一导电类型为p型，所述第二导电类型为n型；所述第一电荷存储区存储的电荷为电子，所述擦除第一电荷存储区存储的信息的条件为：栅电极接负的外接电压的一半～0V、硅衬底接0V、第一扩散区接外接电压的一半、第二扩散区接0V、且保持该条件1μs～10ms；所述第一电荷存储区存储的电荷为电子，所述擦除第二电荷存储区存储的信息的条件为：栅电极接负的外接电压的一半～0V、硅衬底接0V、第一扩散区接0V、第二扩散区接外接电压的一半、且保持该条件1μs～10ms；所述第一电荷存储区和第二电荷存储区存储的电荷为电子，同时擦除第一电荷存储区和第二电荷存储区存储的电荷的条件为：栅电极接负的外接电压的一半～0V、硅衬底接0V、第一扩散区和第二扩散区同时接外接电压的一半、且保持该条件1μs～10ms。

所述第一导电类型为n型，所述第二导电类型为p型；所述第一电荷存储区存储的电荷为空穴，所述擦除第一电荷存储区存储的信息的条件为：栅电极接外接电压的一半～0V、硅衬底接外接电压、第一扩散区接负的外接电压的一半、第二扩散区接0V、且保持该条件1μs～10ms；所述第二电荷存储区存储的电荷为空穴，所述擦除第二电荷存储区存储的信息的条件为：栅电极接外接电压的一半～0V、硅衬底接外接电压、第一扩散区接0V、第二扩散区接负的外接电压的一半、且保持该条件1μs～10ms；所述第一电荷存储区和第二电荷存储区存储的电荷为空穴，同时擦除第一电荷存储区和第二电荷存储区存储的电荷的条件为：栅电极接外接电压的一半～0V、硅衬底接外接电压、第一扩散区和第二扩散区同时接负的外接电压的一半、且保持该条件1μs～10ms。

一种包括如上所述的半导体存储器单元的半导体存储器。

所述半导体存储器布局方式为NOR、NAND、AND、或者虚拟接地。

与现有技术相比，本技术方案具有以下优点：利用现有的SOI MOS晶体管结构，通过电场力在栅介电层内形成第一电荷存储区和/或第二电荷存储区，构成所需的半导体存储器单元，无需现有技术的额外形成存储器单元的工艺，与现有的形成逻辑电路工艺相兼容，提高了集成电路的性能和降低功耗，同时通过利用SOI作为半导体衬底，可以进一步降低制作于其上的半导体存储器的漏电流即降低功耗，有利于器件的进一步缩小；

本技术方案的电场力通过在第一扩散区、第二扩散区以及栅电极和硅衬底(相当于体)上接入不同电压形成，所述栅电极与第一扩散区之间、栅电极与第二扩散区之间、或者第一扩散区与第二扩散区之间的电压差不超过栅介电层的击穿电压和第一扩散区与硅衬底之间及第二扩散区与硅衬底之间形成的PN结的击穿电压。该电压能够使顶层硅内的电荷在电场力的作用下进入栅介电层内的靠近第一扩散区和/或第二扩散区附近，形成第一电荷存储区和/或第二电荷存储区，将待存储的信息保存入第一电荷存储区和/或第二电荷存储区，实现了编程的功能；

本技术方案的接入所需的半导体存储器单元的栅电极、第一扩散区、第二扩散区和硅衬底的电压通过现有的集成电路中的电荷泵实现，仅需改变接入半导体存储器单元的电荷泵级数(stage)，就能够使电荷泵的输出电压达到本技术方案的电压范围，无需改变其它外围电路的结构，能够与现有CMOS工艺兼容，不会造成工艺成本增加；

本技术方案通过检测沟道电流读出第一扩散区和第二扩散区之间的流动的电流，从而确定第一电荷存储区和第二电荷存储区内存储的电荷信息，实现读出的功能；

本技术方案通过将种类相反的电荷注入至第一电荷存储区和/或第二电荷存储区，消除第一电荷存储区和第二电荷存储区存储的电荷，从而实现反复编程和擦写的目的。

附图说明

图1为本发明的半导体存储器单元结构示意图；

图2A、2B为本发明的采用带-带隧穿原理驱动n型沟道的半导体存储器单元的编程原理示意图；

图3A、3B为本发明的采用带-带隧穿原理驱动p型沟道的半导体存储器单元的编程原理示意图；

图4A、4B为本发明的采用沟道热电子原理驱动n型沟道的半导体存储器单元的编程原理示意图；

图5A、5B为本发明的采用沟道热空穴原理驱动p型沟道的半导体存储器单元的编程原理示意图；

图6A、6B为本发明的通过检测沟道电流读出n型沟道的半导体存储器单元存储信息的原理示意图；

图7A、7B为本发明的通过检测沟道电流读出p型沟道的半导体存储器单元存储信息的原理示意图；

图8A、8B为本发明的采用GIDL原理擦除n型沟道的半导体存储器单元的存储信息的原理示意图；

图9A、9B为本发明的采用GIDL原理擦除p型沟道的半导体存储器单元的存储信息的原理示意图。

具体实施方式

本发明利用现有的SOI MOS晶体管结构，通过电场力在栅介电层内形成第一电荷存储区和/或第二电荷存储区，构成所需的半导体存储器单元，无需现有技术的额外形成存储器单元的工艺，与现有的形成逻辑电路工艺相兼容，提高了集成电路的性能和降低功耗，同时通过利用SOI作为半导体衬底，可以进一步降低制作于其上的半导体存储器的漏电流即降低功耗，有利于器件的进一步缩小；

本发明的电场力通过在第一扩散区、第二扩散区以及栅电极和硅衬底(相当于体)上接入不同电压形成，所述栅电极与第一扩散区之间、栅电极与第二扩散区之间、或者第一扩散区与第二扩散区之间的电压差不超过栅介电层的击穿电压和第一扩散区与硅衬底之间及第二扩散区与硅衬底之间形成的PN结的击穿电压。该电压能够使顶层硅内的电荷在电场力的作用下进入栅介电层内的靠近第一扩散区和/或第二扩散区附近，形成第一电荷存储区和/或第二电荷存储区，将待存储的信息保存入第一电荷存储区和/或第二电荷存储区，实现了编程的功能；

本发明的接入所需的半导体存储器单元的栅电极、第一扩散区、第二扩散区和硅衬底的电压通过现有的集成电路中的电荷泵实现，仅需改变接入半导体存储器单元的电荷泵级数(stage)，就能够使电荷泵的输出电压达到本技术方案的电压范围，无需改变其它外围电路的结构，能够与现有CMOS工艺兼容，不会造成工艺成本增加；

本发明通过检测沟道电流读出第一扩散区和第二扩散区之间的流动的电流，从而确定第一电荷存储区和第二电荷存储区内存储的电荷信息，实现读出的功能；

本发明通过将种类相反的电荷注入至第一电荷存储区和/或第二电荷存储区，消除第一电荷存储区和第二电荷存储区存储的电荷，从而实现反复编程和擦写的目的。

以下通过依据附图详细地描述具体实施例，上述的目的和本发明的优点将更加清楚：

本发明首先提供一种非易失性半导体存储器单元，用于存储两位数字信息，请参照图1，包括：绝缘体上硅结构，所述绝缘体上硅包括硅衬底、埋氧层、顶层硅100，所述顶层硅100具有第一导电类型；第一扩散区102，位于顶层硅100内，所述第一扩散区102具有与第一导电类型相反的第二导电类型；第二扩散区103，位于顶层硅100内且与第一扩散区102隔开，所述第一扩散区102和第二扩散区103之间形成沟道区，所述第二扩散区103与第一扩散区102导电类型相同；栅介电层104，位于沟道区上方的顶层硅100上；栅电极105，位于所述栅介电层104上；第一电荷存储区106，位于栅介电层104内且靠近沟道区与第一扩散区102之间的部分；第二电荷存储区107，位于栅介电层104内且靠近沟道区与第二扩散区103之间的部分，所述第一电荷存储区106和/或第二电荷存储区107通过电场力形成。

上述的第一电荷存储区106、第二电荷存储区107可以不必同时具有，所述第一电荷存储区106或第二电荷存储区107同样通过电场力形成。

所述顶层硅100内还可能形成有各种掺杂阱(well)，比如可以为n型掺杂阱或者p型掺杂阱，n型沟道的存储单元形成于p型掺杂阱内，p型沟道的存储单元形成于n型掺杂阱内，此处为了简化示意，未图示，在此不应过分限制本发明的保护范围。

所述栅介电层104为氧化硅、氮氧化硅、氮化硅或者高k介质材料构成。目前通常采用的高k介质材料为H_fO₂、Al₂O₃、La₂O₃、H_fSiON、ZrOx或者H_fAlO₂。尤其在32nm节点及以下，通常采用高k介质材料，而高k介质材料本身固有高密度的缺陷，可以作为陷阱用于存储电荷。

所述第一扩散区102和第二扩散区103通过多步注入形成，包括图中低掺杂源/漏极注入形成的浅灰色区域(未标记)和重掺杂的源/漏注入形成的区域(未标记)。

上述半导体存储器与常用的SOI MOS晶体管结构区别在于存在第一电荷存储区106和/或第二电荷存储区107，与现有的形成SOI器件的工艺相兼容，提高了集成电路的性能和降低了功耗；

所述第一电荷存储区106和/或第二电荷存储区107通过对第一扩散区、第二扩散区、硅衬底以及栅电极施加电压，在电场力的作用下产生，所述栅电极与第一扩散区之间、栅电极与第二扩散区之间、或者第一扩散区与第二扩散区之间的电压差不超过栅介电层的击穿电压以及第一扩散区、第二扩散区与顶层硅之间形成的PN结的击穿电压。

所述电压差的范围是不大于外接电压源(Vcc)的外接电压的1.5倍。所述外接电压源的外接电压对应于各代的MOS晶体管的操作电压，而各代的MOS晶体管的操作电压又对应于各代的MOS晶体管的栅介电层厚度，比如可以为等，相应地，外接电压可以为3.3V、2.5V、1.8V、1.0V。

而且，若所需电压高于或者低于外接电压时，可以采用现有的集成电路中的电荷泵以实现驱动存储器单元所需电压，比如通过改变接入所述存储器单元的电荷泵的级数(stage)从而达到本发明需要的电压，而无需改变其它外围电路的结构，即使当所需电压高于外接电压时，也无需额外增加外接电压源，因此能够与现有CMOS工艺兼容，不会造成工艺成本增加。

本发明还给出驱动上述半导体存储器单元的方法，包括对所述半导体存储器单元进行编程步骤，所述编程步骤通过电场力在栅介电层内形成第一电荷存储区和/或第二电荷存储区注入电荷进行，所述电场力通过向栅电极、第一扩散区、第二扩散区或者硅衬底施加不同电压形成，所述栅电极与第一扩散区之间、栅电极与第二扩散区之间、或者第一扩散区与第二扩散区之间的电压差不超过栅介电层的击穿电压以及第一扩散区与硅衬底之间形成的PN结的击穿电压和第二扩散区与硅衬底之间形成的PN结的击穿电压。下面参照附图针对驱动本发明的半导体存储器单元的方法给出详细描述。

一、采用带-带隧穿(BBT，band-to-band transition)原理的对本发明的半导体存储器单元进行编程。

所述驱动本发明的半导体存储器包括对本发明的半导体存储器单元进行编程的方法，在第一电荷存储区和/或第二电荷存储区内存储的电荷通过带-带隧穿原理产生且由PN附近电场加速为热载流子注入形成。

1.n型沟道的半导体存储器单元的编程原理

图2A至2C给出了本发明的采用带-带隧穿原理驱动n型沟道的半导体存储器单元的编程原理示意图。此时所述第一导电类型为p型，所述第二导电类型为n型。

若欲将数据存入半导体存储器单元，栅电极105的电压Vg接0～Vcc/2，硅衬底100的电压Vsub为0V～-Vcc/2，因此在沟道中没有反型电子；然后，外围电路将需要存储的数据通过列向位线在半导体存储器单元的第一扩散区102或者第二扩散区103上分别加正电压V1或者V2，所述V1或者V2为Vcc，于是第一扩散区102或者第二扩散区103和顶层硅100之间的形成反偏结；通过价带电子的带-带隧穿，在顶层硅100中靠近第一扩散区102的低掺杂区域或者靠近第二扩散区103的低掺杂区域与栅介电层的界面产生空穴，在硅衬底的电压Vsub下，所述空穴会向顶层硅100内运动，由于第一扩散区102或者第二扩散区103的低掺杂区域与硅衬底100之间形成比较窄的PN结，因此PN附近的电场较强，在第一扩散区102或者第二扩散区103表面的空穴经过PN结时，会在PN结的强电场下加速取得动能，形成热空穴，同时热空穴通过离化作用产生更多的电子-空穴对，其中，产生的热电子的能量足够大，在栅电极105的电压Vg下，可以克服栅介电层104与顶层硅100之间的界面势垒，进入栅介电层104中的靠近沟道区与第一扩散区之间的部分或者进入栅介电层104中的靠近沟道区与第二扩散区之间的部分，即注入至第一电荷存储区106或者第二电荷存储区107。

为了使电子注入得充分，本发明保持上述电压条件的时间足够长，本发明设置为1μs～10ms。所述保持时间与驱动存储器单元所需电压有关，即与MOS晶体管栅介电层的厚度有关。在实际操作中，若保持时间过长，可能导致栅介电层或者PN结的击穿或者状态退化，设置时间过短，可能导致存储电荷不够给后续读出状态的确定造成扰乱，本发明基于具体栅介电层104的厚度考虑，将上述条件保持足够长时间，比如设置在1μs～10ms范围内，既可以达到充分注入电荷的目的，又可以防止击穿或者状态扰乱。同时所述保持时间与驱动存储器单元的栅介质层的材料有关，对于具有陷阱(traps)的栅介质层来说，上述电压条件的保持时间可以很短，而本发明设置该时间的目的在于对于即使栅介质层内没有陷阱，通过施加电场力且保持一定时间同样可以达到形成存储器的目的。

本发明中，所述第一扩散区102的电压V1或第二扩散区103的电压V2为Vcc，硅衬底100的电压Vsub为0V～-Vcc/2，这与现有的普通MOS晶体管的接入的电压不同，主要目的为增强第一扩散区102的低掺杂区域与顶层硅100之间的电场，从而提高空穴的能量使其加速、离化生成更多的电子-空穴对，使生成的电子具有足够高的能量，可以克服顶层硅100与栅介电层104之间的界面势垒，进入栅介电层104。

作为本发明的一个实施例，参照图2A，为采用带-带隧穿原理将电荷存储入n型沟道的半导体存储器单元的第一电荷存储区的原理示意图，如图所示，在所述第一电荷存储区存储电荷的条件为：栅电极105的电压Vg为Vcc/2、硅衬底的电压Vsub为0V、第一扩散区102的电压V1为Vcc、第二扩散区103的电压V2为0V、保持该条件的时间为1μs～10ms，具体根据栅介电层的厚度确定。图2A中实线箭头方向表示流向顶层硅100的空穴流的方向。

作为本发明的另一个实施例，参照图2B，在图2A的基础上将第一扩散区102的电压V1和第二扩散区103的电压倒置，即第一扩散区102的电压V1为0V而第二扩散区103的电压V2为Vcc并保持该条件的时间为1μs～10ms，可以将电荷存储入第二电荷存储区107，该原理与图2A的实施例相似，在此不加详述。图2B中实线箭头方向表示流向顶层硅100的空穴流的方向。

作为本发明的又一个实施例，在图2A的基础上将第一扩散区102的电压V1和第二扩散区103的电压V2同时接Vcc，并保持上述条件的时间为1μs～10ms，可以将电荷同时存储入第一电荷存储区106和第二电荷存储区107，该原理与图2A的实施例相似，在此不加详述。

同样，第二扩散区103的电压V2为Vcc，具有与图2A同样的作用和目的，在此也不加详述。

本发明通过相继在第一扩散区102和第二扩散区103施加第一电压或者同时施加Vcc，本发明的半导体存储器单元可以实现两字节编程。

2.p型沟道的半导体存储器单元的编程原理

图3A至3B给出了本发明的采用带-带隧穿原理驱动p型沟道的半导体存储器单元的编程原理示意图。此时所述第一导电类型为n型，所述第二导电类型为p型。所述驱动p型沟道的半导体存储器单元的编程原理与前述驱动n型沟道半导体存储器单元相类似。

若欲将数据存入半导体存储器单元，栅电极105的电压Vg为Vcc/2～0V，硅衬底的电压Vsub为Vcc；然后，外围电路将需要存储的数据通过列向位线在半导体存储器单元的第一扩散区102或者第二扩散区103上分别施加电压，第一扩散区102的电压V1或第二扩散区103的电压V2为0V～-Vcc/2，在此偏压下，沟道中没有反型空穴，因此在第一扩散区102和第二扩散区103之间没有沟道电流。在电压V1或者V2下，于是第一扩散区102或者第二扩散区103和顶层硅100之间的形成反偏结；通过价带电子的带-带隧穿，在顶层硅100中靠近第一扩散区102的低掺杂区域或者靠近第二扩散区103的低掺杂区域与栅介电层的界面产生电子，在硅衬底的电压Vsub下，该电子会向顶层硅100内运动，由于第一扩散区102或者第二扩散区103的低掺杂区域与顶层硅100之间形成比较窄的PN结，因此PN附近的电场较强，在第一扩散区102或者第二扩散区103表面的电子经过PN结时，会在PN结的强电场下加速，形成热电子，同时热电子通过离化作用产生更多的能量足够大的电子-空穴对，在栅电极105的电压Vg下，这些热空穴可以克服栅介电层104与顶层硅100之间的界面势垒，进入栅介电层104中的靠近沟道区与第一扩散区102之间的部分或者进入栅介电层104中的靠近沟道区与第二扩散区103之间的部分，即注入第一电荷存储区106或者第二电荷存储区107。

同样，为了使空穴注入得充分，本发明保持上述电压条件的时间足够长时间，约设置为1μs～10ms。

本发明中，所述第一扩散区102的电压V1或第二扩散区103的电压为0V～-Vcc/2，硅衬底的电压Vsub为Vcc，这与现有的普通MOS晶体管的接入的电压不同，主要目的为通过增强第一扩散区102的低掺杂区域与顶层硅100之间的电场，从而提高电子的能量使其加速、离化生成更多的电子-空穴对，使生成的空穴具有足够高的能量，可以克服顶层硅100与栅介电层104之间的界面势垒，进入栅介电层104。

作为本发明的一个实施例，参照图3A，为采用带-带隧穿原理将电荷存储入p型沟道的半导体存储器单元的第一电荷存储区的原理示意图，如图所示，在所述第一电荷存储区106存储电荷的条件为：栅电极105电压Vg为Vcc/2、硅衬底的电压Vsub为Vcc、第一扩散区102的电压V1为-Vcc/2、第二扩散区103的电压V2为0V、并保持该条件足够长时间，约1μs～10ms可以将空穴存储入第一电荷存储区106。

作为本发明的另一个实施例，参照图3B，在图3A的基础上将第一扩散区102的电压V1和第二扩散区103的电压V2倒置，即V1为0V、V2为-Vcc/2、并保持该条件足够长时间，约1μs～10ms，可以将空穴存储入第二电荷存储区107，该原理与图3A的实施例相似，在此不加详述。

作为本发明的又一个实施例，栅电极105电压Vg为Vcc/2、硅衬底的电压Vsub为Vcc、第一扩散区102的电压V1和第二扩散区103的电压V2均为0V、并保持该条件1μs～10ms，可以将空穴同时存储入第一电荷存储区106和第二电荷存储区107，该原理与图3A的实施例相似，在此不加详述。

上述实施例通过相继将第一扩散区102和第二扩散区103接0V或者同时接0V，本发明的半导体存储器单元可以实现两字节编程。

在上述采用带-带隧穿原理的对本发明的半导体存储器单元进行编程的方法中，对于n型沟道的存储器单元，存储入的电荷为电子；对于p型沟道的存储器单元，存储入的电荷为空穴。然而本领域技术人员明白，通过改变栅极电压Vg及硅衬底电压Vsub相对于第一扩散区电压V1或者第二扩散区电压V2的高低，在n型沟道的存储器单元中可以存储入空穴，在p型沟道的存储器单元中也可以存储电子，这些情况均属于本发明的保护的范围，在此不应过分加以限制。

二、采用沟道热载流子(Channel-hot carriers)原理对本发明的半导体存储器单元的编程方法

对本发明的半导体存储器单元进行编程还可以通过沟道热载流子(Channel-hot carriers)注入实现，所述第一电荷存储区、第二电荷存储区内存储的电荷通过沟道电流在PN附近电场加速为热载流子注入形成。

1.n型沟道的半导体存储器单元的编程原理

图4A、4B为本发明的采用沟道热电子原理驱动n型沟道的半导体存储器单元的编程原理示意图。此时所述第一导电类型为p型，所述第二导电类型为n型。

若欲将数据存入如图4A所示的半导体存储器单元，则外围电路首先通过行向字线将Vcc～1.5Vcc加到栅电极105上，硅衬底的电压为0V，使栅电极105下面的顶层硅100中产生n型电子沟道；外围电路将需要存储的数据通过列向位线在存储单元的第一扩散区102上或者在第二扩散区103上加电压，其中第一扩散区102的电压V1或第二扩散区103的电压V2为Vcc，在电压V1或者V2下，第一扩散区102或者第二扩散区103和顶层硅100之间形成反偏结。由于第一扩散区102或者第二扩散区103的低掺杂区域与顶层硅100之间形成的PN结比较窄，在PN结中的形成的电场很强，在沟道中形成的电子在靠近PN结时候被PN结中的强电场加速，形成热电子，然后热电子通过离化作用，在第一扩散区102或者第二扩散区103附近呈级数增长，这些热电子的能量足够大，根据热发射机制，这些热电子会克服顶层硅100与栅介电层104界面的势垒进入栅介电层104中的第一电荷存储区106或者第二电荷存储区107。同时在硅衬底的电压Vsub为0V条件下，第一扩散区102或第二扩散区103附近产生的空穴被移走。

为了使电子注入得充分，本发明保持上述电压条件的时间足够长时间，设置为约1μs～10ms。

本发明中，所述栅电极的电压Vg为Vcc～1.5Vc，第一扩散区102的电压V1或第二扩散区103的电压V2为Vcc，主要目的为加大第一扩散区102的电压V1，增强第一扩散区102的低掺杂区域与顶层硅100之间的电场，从而提高电子的能量使其加速、离化生成更多的电子-空穴对，此时电子具有足够高的能量，可以克服顶层硅100与栅介电层104之间的界面势垒，进入栅介电层104，注入第一电荷存储区106。

作为本发明的一个实施例，参照图4A，为采用沟道热载流子原理将电荷存储入n型沟道的半导体存储器单元的第一电荷存储区的原理示意图，如图所示，在所述第一电荷存储区106存储电荷的条件为：栅电极105电压Vg为Vcc、硅衬底的电压Vsub为0V、第一扩散区102的电压V1为Vcc、第二扩散区103的电压V2为0V、并保持该条件足够长时间，约1μs～10ms。图4A中实线箭头方向表示流向第一电荷存储区106中的电子流的方向。

作为本发明的另一个实施方式，参照图4B，在图4A的基础上将第一扩散区102的电压V1和第二扩散区103的电压V2倒置，即V1为0V、V2为Vcc并保持该条件足够长时间，约1μs～10ms，可以将电荷存储入第二电荷存储区107，该原理与图4A的实施例相似，在此不加详述。图4B中实线箭头方向表示流向第二电荷存储区107中的电子流的方向。

上述实施例通过相继将第一扩散区102和第二扩散区103接入第一电压，本发明的半导体存储器单元可以实现两字节编程。

2.p型沟道的半导体存储器单元的编程原理

图5A、5B为本发明的采用沟道热电子原理驱动p型沟道的半导体存储器单元的编程原理示意图。此时所述第一导电类型为n型，所述第二导电类型为p型。

若欲将数据存入如图5A所示的半导体存储器单元，则外围电路首先通过行向字线使栅电极105的电压Vg为0V～-Vcc/2，硅衬底的电压Vsub为Vcc，使栅电极105下面的顶层硅100中产生p型空穴沟道；外围电路将需要存储的数据通过列向位线向存储单元的第一扩散区102和第二扩散区103加电压，第一扩散区102的电压V1为0V和第二扩散区103的电压V2为Vcc或者将其倒置。在V1或者V2的电压下，第一扩散区102或者第二扩散区103和顶层硅100之间形成反偏结。由于第一扩散区102或者第二扩散区103的低掺杂区域与顶层硅100之间形成的PN结比较窄，在PN结中的电场很强，在沟道中形成的空穴在靠近PN结时候被PN结中的强电场加速，形成热空穴，然后热空穴通过离化作用，在第一扩散区102或者第二扩散区103附近呈级数增长，这些热空穴的能量足够大，根据热发射机制，这些热空穴能够克服顶层硅100与栅介电层104界面的势垒进入栅介电层104中的第一电荷存储区106或者第二电荷存储区107。同时在硅衬底的电压Vsub为Vcc的条件下，第一扩散区102或第二扩散区103附近产生的电子被移走。

为了使空穴注入得充分，本发明保持上述电压条件的时间足够长时间，设置为约1μs～10ms。

本发明中，栅电极105的电压Vg接0～-Vcc/2，所述硅衬底的电压Vsub为Vcc，这与现有的普通MOS晶体管的接入的电压不同，主要目的为增强第一扩散区102的低掺杂区域与顶层硅100之间的电场，从而提高空穴的能量使其加速、离化生成更多的电子-空穴对，此时空穴具有足够高的能量，可以克服顶层硅100与栅介电层104之间的界面势垒，进入栅介电层104，注入第一电荷存储区106。

作为本发明的一个实施例，参照图5A，为采用沟道热载流子原理将电荷存储入p型沟道的半导体存储器单元的第一电荷存储区的原理示意图，如图所示，在所述第一电荷存储区106存储电荷的条件为：栅电极105电压Vg为0V、硅衬底的电压Vsub为Vcc、第一扩散区102的电压V1为0V、第二扩散区103的电压V2为Vcc、并保持该条件足够长时间，约1μs～10ms。图5A中实线箭头方向表示流向第一电荷存储区106中的空穴流的方向。

作为本发明的另一个实施方式，参照图5B，在图5A的基础上将第一扩散区102的电压V1和第二扩散区103的电压V2倒置，即V1为Vcc、V2为0V并保持该条件足够长时间，约1μs～10ms，可以将电荷存储入第二电荷存储区107，该原理与图5A的实施例相似，在此不加详述。图5B中实线箭头方向表示流向第二电荷存储区107中的空穴流的方向。

上述实施例通过相继将第一扩散区102和第二扩散区103接0V，本发明的半导体存储器单元可以实现两字节编程。

在上述利用沟道热载流子和带-带隧穿原理对本发明的半导体存储器单元进行编程的方法中，n型沟道存储器单元或者p型存储器单元存储的电荷分别为电子或者空穴，但是本领域技术人员明白，通过改变施加的电压的极性可以通过改变注入至电荷存储区的电荷的种类，即对于n型沟道存储器单元或者p型存储器单元存储的电荷还可以分别为空穴或者电子，在此不应过分限制本发明的保护范围。

本发明中，无论采用带-带隧穿原理或者沟道热载流子原理进行编程中，进行编程所需的电场力的电压条件保持的时间足够长，比如为1μs～10ms，可以在栅介电层中注入电荷形成电荷存储区，构成半导体存储器，无需现有技术中的在栅介电层中注入离子形成电荷陷阱来捕获电荷，工艺相对简单。而且，该保持电场力的时间对于用户来说，虽然降低了存储速度，但是对于用户来说该时间仍然低于用户的反应速度，因此并不影响实际使用。

三、通过检测沟道电流(channel)读出存储在半导体存储器单元内的信息的方法。

所述驱动本发明的半导体存储器单元还包括检测在第一扩散区和第二扩散区之间流动的电流以读出存储在半导体存储器单元内的信息的步骤。所述读出信息通过检测在第一扩散区和第二扩散区之间流动的沟道电流获得，所述检测第一扩散区和第二扩散区之间的电流包括检测由第二扩散区向第一扩散区流动的电流和由第一扩散区向第二扩散区流动的电流。

1.读出n型沟道的半导体存储器单元存储信息的原理

图6A、6B给出本发明的通过检测沟道电流读出n型沟道的半导体存储器单元存储信息的原理示意图，在此情况下，所述第一导电类型为p型，所述第二导电类型为n型。

检测沟道电流的原理为：外围电路通过行向字线加栅极电压Vg，所述栅极电压Vg范围为Vcc/2～Vcc，硅衬底的电压Vsub为0V，使沟道区产生电子沟道；外围电路通过列向位线向第一扩散区102加电压V1，并且第二扩散区103接0V；或第二扩散区103加电压V2，并且第一扩散区102接0V，所述V1或V2为0.1～1V，如果存储单元的第一电荷存储区106被编程过，即存储有电子，由于在栅介电层104中存储有负电荷会使阈值电压升高，因此从第二扩散区向第一扩散区流动的电流比较小(＜1μA)；如果存储单元的第一电荷存储区102没有被编程过的，则从第二扩散区向第一扩散区流动的电流比较比较大(＞10μA)。所述较大或者较小通过电流比较电路将一个参考电流与上述电流相比较获得，则用上述沟道电流之大小可以判定第一或第二电荷存储区是否各自存储负电荷。

本发明中，为了快速检测出沟道电流，保持上述读出电流的条件的时间设置为1ns～1μs，然后检测沟道电流。

作为本发明的一个实施例，参照图6A，给出检测从第二扩散区103向第一扩散区102流动的电流的原理图，检测条件为：栅电极105电压Vg为Vcc、硅衬底的电压Vsub为0V、第一扩散区102的电压V1为0V、第二扩散区103的电压V2为0.1V，并保持该条件1ns～1μs，然后检测第一扩散区102的电流。图6A中实现箭头方向表示从第二扩散区103向第一扩散区102流动的电子流的方向。

作为本发明的另一个实施例，参照图6B，在图6A的基础上将第一扩散区102和第二扩散区103的电压倒置，即V1为0.1V、V2为0V，并保持该条件1ns～1μs，可以检测出从第一扩散区102向第二扩散区103流动的电流，具体请参照图6B。图6B中实现箭头方向表示从第一扩散区102向第二扩散区103流动的电子流的方向。

通过相继测试从第二扩散区103向第一扩散区102流动的电流或者从第一扩散区102向第二扩散区103流动的电流，可以读取存储单元的两字节信息。

2.读出p型沟道的半导体存储器单元的存储信息的原理

参照图7A、7B，为读取p型沟道的存储器单元存储信息的原理示意图，在此情况下，所述第一导电类型为p型，所述第二导电类型为n型。

检测沟道电流的原理为：外围电路通过行向字线加栅极电压Vg，所述栅极电压Vg范围为-Vcc/2～-Vcc，硅衬底接0V，使沟道区产生空穴沟道；外围电路通过列向位线向第一扩散区102加电压V1或第二扩散区103加电压V2，所述V1或V2为-1～-0.1V，如果存储器单元的第一电荷存储区106或者第二电荷存储区107被编程过，即存储有空穴，由于在栅介电层104中存储有空穴会使阈值电压升高(即阈值电压的绝对值增大)，因此从第一扩散区向第二扩散区或者从第二扩散区向第一扩散区流动的电流比较小(＜1μA)；如果没有被编程过的，则流动的电流比较大(＞10μA)。所述较大或者较小通过差分电流放大器将一个参考电流和上述沟道电流相比较，由此可以判定第一或第二电荷存储区是否各自存储负电荷。

本发明中，为了快速检测沟道电流，保持上述读出电流的条件的时间设置为1ns～1μs，然后检测沟道电流。

作为本发明的一个实施例，参照图7A，给出检测从第二扩散区103向第一扩散区102流动的电流的原理图，具体条件为：栅电极104电压Vg为-Vcc、硅衬底的电压Vsub为0V、第一扩散区102的电压V1为0V、第二扩散区103的电压V2为-0.1V并保持该条件为1ns～1μs。图7A中箭头表示的方向为从第二扩散区103向第一扩散区102流动的空穴流的方向。

同时，在图7A的基础上将第一扩散区102和第二扩散区103的电压倒置，即V1为-0.1V、V2为0V并保持该条件为1ns～1μs，可以获取从第一扩散区102向第二扩散区103流动的电流，请参照图7B，图7B中箭头的方向表示从第一扩散区102向第二扩散区103流动的空穴流的方向。

在上述通过检测沟道电流读出信息的方法的实施例中，对于n型沟道存储器单元或者p型存储器单元存储的电荷分别为电子或者空穴，但是不限于此，根据上述存储原理，对于n型沟道存储器单元或者p型存储器单元存储的电荷还可以分别为空穴或者电子，本领域技术人员通过改变施加的电压的极性可以通过检测沟道电流读出信息；而且若n型沟道存储器单元存储的电荷为空穴，则存储的空穴会帮助吸引电子，会使阈值电压降低，因此存储有空穴的n型沟道存储器单元的扩散区之间流动的沟道电流比较大(＞10μA)；若p型沟道存储器单元存储的电荷为电子，同样沟道电流比较大(＞10μA)。

而且在上述通过检测沟道电流读出信息的方法中电荷存储区存储的电荷不限于通过沟道热载流子方式注入，还可以是通过带-带隧穿原理注入，在此不应过分限制本发明的保护范围。

同时，在上述通过检测沟道电流读出信息的方法的实施例中，所述电子或者空穴形成的在第一扩散区和第二扩散区之间流动的电流的较大(＞10μA)或者较小(＜1μA)均为比较获得，所述比较通过将该具有存储功能的存储器单元与参考单元的电流比较获得，所述参考单元与具有存储功能的存储器单元具有同样的工艺和结构，而在参考单元的栅介电层中不具有电荷存储区。

在上述通过检测沟道电流读出信息的方法的实施例中，对于n型沟道存储器单元，所述第一扩散区102或第二扩散区103的电压V1或V2为0.1V～1V；对于p型沟道存储器单元，所述第一扩散区103或第二扩散区102的电压V1或V2为-1～-0.1V，该电压的大小选取与外接电压Vcc有关，即与栅介电层的厚度有关，在栅介电层较厚的情况下，所述第一扩散区103或第二扩散区102的电压V1或V2较大；在栅介电层较薄的情况下，所述第一扩散区102或第二扩散区103的电压V1或V2较小。

在上述施加的电压均是相对于接0V或者0V电压来说的，如果所有电压包括栅电极、硅衬底、第一扩散区、第二扩散区的电压均升高一定的数值，比如在上述检测从第二扩散区103向第一扩散区102流动的沟道的电流的实施例中，若所有电压均升高Vcc，即栅电极的电压Vg范围为Vcc/2～0V、硅衬底接Vcc、第一扩散区102的电压V1为Vcc、第二扩散区102的电压V2为Vcc-1V～Vcc-0.1V，同样也是可行的。在本发明的所有实施例中均可做此改变，在此不应过分限制本发明的保护范围。

四、本发明的半导体存储器单元的存储信息的擦除方法

若所述存储器将存储模拟信息，进一步包括擦除所述半导体存储器单元中原有信息步骤，所述擦除信息步骤通过将种类相反的电荷注入至第一电荷存储区和/或第二电荷存储区以中和第一电荷存储区和/或第二电荷存储区存储的电荷。

1.n型半导体存储器单元的存储信息的擦除方法

若本发明的半导体存储器单元为n型，即所述第一导电类型为p型，所述第二导电类型为n型，所述擦除第一电荷存储区或第二电荷存储区存储的电荷可以采用带-带隧穿(BBT)原理向第一电荷存储区或第二电荷存储区注入相反类型电荷进行中和达到目的。

请参照图8A，若第一电荷存储区106存储有电子，具体擦除条件为：栅电极105接-Vcc/2～0V(图示为-Vcc/2)、硅衬底的电压Vsub为0V、第一扩散区102的电压V1为Vcc/2、第二扩散区103的电压V2为0V，且保持该条件1μs～10ms，此处利用与采用带-带隧穿(BBT)原理向第一电荷存储区106内注入空穴进行编程类似的原理，具体原理请参考编程部分相关描述。

同样，若第二电荷存储区107存储有电子，而第一电荷存储区106没有存储电子，则将栅电极105接-Vcc/2～0V(图示为-Vcc/2)、硅衬底的电压Vsub为0V、第二扩散区103的电压V2为Vcc/2、第一扩散区102的电压V1为0V、且保持该条件1μs～10ms进行擦除，请参考图8B。

若第一电荷存储区106和第二电荷存储区107同时存储有电子，则栅电极105接-Vcc/2～0V、硅衬底的电压Vsub接0V、同时将第一扩散区102和第二扩散区103接Vcc/2，且保持该条件1μs～10ms，同时注入空穴进行擦除。

2.p型半导体存储器单元的存储信息的擦除方法

若本发明的半导体存储器单元为p型，即所述第一导电类型为n型，所述第二导电类型为p型，所述擦除第一电荷存储区或第二电荷存储区存储的电荷也可以采用带-带隧穿(BBT)原理向第一电荷存储区或第二电荷存储区注入相反类型电荷进行中和达到目的。

请参照图9A，若第一电荷存储区106存储有空穴，具体擦除条件为：栅电极105的电压Vg接Vcc/2～0V(图示为Vcc/2)、硅衬底的电压Vsub为Vcc、第一扩散区102的电压V1为-Vcc/2、第二扩散区103的电压V2为0V、且保持该条件1μs～10ms，此处利用与采用带-带隧穿(BBT)原理向第一电荷存储区106内注入电子进行编程类似的原理，具体原理请参考编程部分相关描述。

同样，若第二电荷存储区107存储有空穴，而第一电荷存储区106无空穴，则栅电极105的电压Vg为Vcc/2～0V(图示为Vcc/2)、硅衬底的电压Vsub为Vcc、第二扩散区103的电压V2为-Vcc/2、第一扩散区102的电压V1为0V、并保持该条件1μs～10ms进行擦除。具体请参考图9B。

若第一电荷存储区106和第二电荷存储区107同时存储有空穴，则栅电极105接Vcc/2～0V、硅衬底的电压Vsub接Vcc、同时将第一扩散区102和第二扩散区103接-Vcc/2，同时注入电子进行擦除。

在上述n型或p型半导体存储器单元的存储信息的擦除方法中，所述擦除信息步骤逐渐进行，比如可以通过在注入相反种类电荷一段时间后进行检测第一扩散区102和/或第二扩散区103的电流(比如通过检测沟道电流或者栅引入漏电流，类似上述读取信息的方法)，以判定是否要继续注入相反种类电荷以中和完全。若否，则继续注入种类相反电荷直至中和完全，即第一电荷存储区106和/或第二电荷存储区107没有净存储电荷。

在上述n型或p型半导体存储器单元的存储信息的擦除方法中，若继续将种类相反的电荷注入，则可以达到在电荷存储区存储种类相反的电荷的目的。

上述擦除方法适用于半导体存储器存储模拟信息，若所述半导体存储器将存储数字信息，则仅需直接写入步骤，即将所需的电荷(相反或相同)直接大量注入，无需存储模拟信息时的擦除步骤。

五、包括本发明的存储单元的半导体存储器

利用本发明的存储器单元可以组合成半导体存储器，所述半导体存储器的布局方式可以采用现有存储器阵列的布局方式即能同时满足方便读、写、擦的操作。现有的许多闪存阵列包括NOR、NAND、AND，虚拟接地等的方式，均可适用。

同时，本发明没有采用福勒-诺丁(Fowler-Nordheim，F-N)隧穿机制进行编程和擦写，这样可以降低使用的电压，降低功耗。

本发明采用带-带隧穿机制进行编程或者擦除信息，可以通过不采用低掺杂源/漏延伸区(LDD)注入或者改变多晶硅的掺杂类型来最大化GIDL电流，这些方法通过修改版图可以实现，无需额外的掩膜步骤，即不会增加工艺成本。

尽管采用逻辑电路工艺形成存储器单元，没有加入特殊的工艺，但是如果允许，可以更为简化存储器单元的尺寸和阵列的布局，比如可以采用埋入式扩散源/漏极(如源/漏区锗硅固相外延)。

在上述实施例中所述栅电极与第一扩散区之间、栅电极与第二扩散区之间、或者第一扩散区与第二扩散区之间的电压差不超过栅介电层的击穿电压和第一扩散区与第二扩散区与顶层硅之间形成的PN结的击穿电压。所述电压差的安全范围是外接电压至外接电压1.5倍。所述外接电压(Vcc)对应于各代的MOS晶体管的操作电压，可以为3.3V、2.5V、1.8V、1.0V等。随着半导体器件尺寸的缩小，有可能进一步降低，但是这些均落入本发明的保护范围，在此不应过分加以限制。

虽然本发明已以较佳实施例披露如上，但本发明并非限定于此。任何本领域技术人员，在不脱离本发明的精神和范围内，均可作各种更动与修改，因此本发明的保护范围应当以权利要求所限定的范围为准。

Claims

1.一种非易失性半导体存储器单元，包括：

绝缘体上硅，所述绝缘体上硅包括顶层硅、埋氧层以及硅衬底，所述顶层硅具有第一导电类型；

第一扩散区，位于顶层硅内，所述第一扩散区具有与第一导电类型相反的第二导电类型；

第二扩散区，位于顶层硅内且与第一扩散区隔开，所述第一扩散区和第二扩散区之间形成沟道区，所述第二扩散区与第一扩散区导电类型相同；

栅介电层，位于沟道区上方的顶层硅上；

栅电极，位于所述栅介电层上；

其特征在于，还包括：

第一电荷存储区和/或第二电荷存储区，所述第一电荷存储区位于栅介电层内且靠近沟道区与第一扩散区之间的部分，所述第二电荷存储区位于栅介电层内且靠近沟道区与第二扩散区之间的部分，所述第一电荷存储区和/或第二电荷存储区通过电场力形成;

所述栅介电层为单层氧化硅、单层氮氧化硅、单层氮化硅或者单层高K介质材料。

2.根据权利要求1所述的半导体存储器单元，所述电场力是通过向栅电极、第一扩散区、第二扩散区或者硅衬底施加不同电压形成，所述栅电极与第一扩散区之间、栅电极与第二扩散区之间、或者第一扩散区与第二扩散区之间的电压差不超过栅介电层的击穿电压以及第一扩散区与顶层硅之间形成的PN结的击穿电压和第二扩散区与顶层硅之间形成的PN结的击穿电压。

3.根据权利要求2所述的半导体存储器单元，所述电压差不大于外接电压的1.5倍。

4.根据权利要求3所述的半导体存储器单元，所述高k介质为H_fO₂、Al₂O₃、La₂O₃、H_fSiON、H_fAlO₂或者ZrO_x。

5.根据权利要求1所述的半导体存储器单元，所述第一扩散区和第二扩散区通过注入形成，所述注入包括低掺杂源/漏极注入和重掺杂源/漏极注入。

6.一种驱动如权利要求1所述的半导体存储器单元的方法，包括通过电场力在栅介电层内的第一电荷存储区和/或第二电荷存储区注入电荷进行编程步骤。

7.根据权利要求6所述的驱动半导体存储器单元的方法，所述电场力通过向栅电极、第一扩散区、第二扩散区或者硅衬底施加不同电压形成，所述栅电极与第一扩散区之间、栅电极与第二扩散区之间、或者第一扩散区与第二扩散区之间的电压差不超过栅介电层的击穿电压以及第一扩散区与顶层硅之间形成的PN结的击穿电压和第二扩散区与顶层硅之间形成的PN结的击穿电压。

8.根据权利要求7所述的驱动半导体存储器单元的方法，所述电压差不大于外接电压的1.5倍。

9.根据权利要求8所述的驱动半导体存储器单元的方法，所述第一电荷存储区、第二电荷存储区内存储的电荷通过带－带隧穿原理产生且由PN附近电场加速为热载流子注入形成。

10.根据权利要求9所述的驱动半导体存储器单元的方法，所述第一导电类型为p型，所述第二导电类型为n型；

所述第一电荷存储区存储电荷的条件为：栅电极接0V～外接电压的一半、硅衬底接0～负的外接电压的一半、第一扩散区接外接电压、第二扩散区接0V、且保持该条件1μs～10ms；

所述第二电荷存储区存储电荷的条件为：栅电极接0V～外接电压的一半、硅衬底接0V～负的外接电压的一半、第一扩散区接0V、第二扩散区接外接电压、且保持该条件1μs～10ms；

所述第一电荷存储区、第二电荷存储区同时存储电荷的条件为：栅电极接0～外接电压的一半、硅衬底接0～负的外接电压的一半、第一扩散区和第二扩散区同时接外接电压、且保持上述条件1μs～10ms。

11.根据权利要求9所述的驱动半导体存储器单元的方法，所述第一导电类型为n型，所述第二导电类型为p型；

所述第一电荷存储区存储电荷的条件为：栅电极接外接电压的一半～0V、硅衬底接外接电压、第一扩散区接0V～负的外接电压的一半、第二扩散区接0V、且保持该条件1μs～10ms；

所述第二电荷存储区存储电荷的条件为：栅电极接外接电压的一半～0V、硅衬底接外接电压、第一扩散区接0V、第二扩散区接0V～负的外接电压的一半、且保持该条件1μs～10ms；

所述第一电荷存储区、第二电荷存储区同时存储电荷的条件为：栅电极接外接电压的一半～0V、硅衬底接外接电压、第一扩散区和第二扩散区同时接0～负的外接电压的一半、且保持上述条件1μs～10ms。

12.根据权利要求8所述的驱动半导体存储器单元的方法，所述第一电荷存储区、第二电荷存储区内存储的电荷通过沟道电流在PN附近电场加速为热载流子注入形成。

13.根据权利要求12述的驱动半导体存储器单元的方法，所述第一导电类型为p型，所述第二导电类型为n型；

所述第一电荷存储区存储电荷的条件为：栅电极接外接电压～外接电压的1.5倍、硅衬底接0V、第一扩散区接外接电压、第二扩散区接0V、且保持该条件1μs～10ms；

所述第二电荷存储区存储电荷的条件为：栅电极接外接电压～外接电压的1.5倍、硅衬底接0V、第一扩散区接0V、第二扩散区接外接电压、且保持该条件1μs～10ms。

14.根据权利要求12所述的驱动半导体存储器单元的方法，所述第一导电类型为n型，所述第二导电类型为p型；

所述第一电荷存储区存储电荷的条件为：栅电极接0V～负的外接电压的一半、硅衬底接外接电压、第一扩散区接0V、第二扩散区接外接电压、且保持该条件1μs～10ms；

所述第二电荷存储区存储电荷的条件为：栅电极接0V～负的外接电压的一半、硅衬底接外接电压、第一扩散区接外接电压、第二扩散区接0V、且保持该条件1μs～10ms。

15.根据权利要求8所述的驱动半导体存储器单元的方法，进一步包括通过检测在第一扩散区和第二扩散区之间流动的沟道电流读出所述半导体存储器单元中信息步骤。

16.根据权利要求15所述的驱动半导体存储器单元的方法，所述第一导电类型为p型，所述第二导电类型为n型；

所述读出第一电荷存储区存储的信息通过检测第二扩散区向第一扩散区流动的电流获得，检测条件为：栅电极接外接电压的一半～外接电压、硅衬底接0V、第一扩散区接0V、第二扩散区接0.1～1V、且保持该条件1ns～1μs并检测沟道电流；

所述读出第二电荷存储区存储的信息通过检测第一扩散区向第二扩散区流动的电流获得，检测条件为：栅电极接外接电压的一半～外接电压、硅衬底接0V、第一扩散区接0.1～1V、第二扩散区接0V、且保持该条件1ns～1μs并检测沟道电流。

17.根据权利要求15所述的驱动半导体存储器单元的方法，所述第一导电类型为n型，所述第二导电类型为p型；

所述读出第一电荷存储区存储的信息通过检测第二扩散区向第一扩散区流动的电流获得，检测条件为：栅电极接外接电压的一半～负的外接电压、硅衬底接0V、第一扩散区接0V、第二扩散区接-1～-0.1V、且保持该条件1ns～1μs并检测沟道电流；

所述读出第二电荷存储区存储的信息通过检测第一扩散区向第二扩散区流动的电流获得，检测条件为：栅电极接外接电压的一半～负的外接电压、硅衬底接0V、第一扩散区接-1～-0.1V、第二扩散区接0V、且保持该条件1ns～1μs并检测沟道电流。

18.根据权利要求8所述的驱动半导体存储器单元的方法，若所述存储器将存储模拟信息，进一步包括通过将种类相反的电荷注入至第一电荷存储区和/或第二电荷存储区以中和第一电荷存储区和/或第二电荷存储区存储的电荷以擦除所述半导体存储器单元中信息步骤。

19.根据权利要求18所述的驱动半导体存储器单元的方法，所述第一导电类型为p型，所述第二导电类型为n型；

所述第一电荷存储区存储的电荷为电子，所述擦除第一电荷存储区存储的信息的条件为：栅电极接负的外接电压的一半～0V、硅衬底接0V、第一扩散区接外接电压的一半、第二扩散区接0V、且保持该条件1μs～10ms；

所述第一电荷存储区存储的电荷为电子，所述擦除第二电荷存储区存储的信息的条件为：栅电极接负的外接电压的一半～0V、硅衬底接0V、第一扩散区接0V、第二扩散区接外接电压的一半、且保持该条件1μs～10ms；

所述第一电荷存储区和第二电荷存储区存储的电荷为电子，同时擦除第一电荷存储区和第二电荷存储区存储的电荷的条件为：栅电极接负的外接电压的一半～0V、硅衬底接0V、第一扩散区和第二扩散区同时接外接电压的一半、且保持该条件1μs～10ms。

20.根据权利要求18所述的驱动半导体存储器单元的方法，所述第一导电类型为n型，所述第二导电类型为p型；

所述第一电荷存储区存储的电荷为空穴，所述擦除第一电荷存储区存储的信息的条件为：栅电极接外接电压的一半～0V、硅衬底接外接电压、第一扩散区接负的外接电压的一半、第二扩散区接0V、且保持该条件1μs～10ms；

所述第二电荷存储区存储的电荷为空穴，所述擦除第二电荷存储区存储的信息的条件为：栅电极接外接电压的一半～0V、硅衬底接外接电压、第一扩散区接0V、第二扩散区接负的外接电压的一半、且保持该条件1μs～10ms；

所述第一电荷存储区和第二电荷存储区存储的电荷为空穴，同时擦除第一电荷存储区和第二电荷存储区存储的电荷的条件为：栅电极接外接电压的一半～0V、硅衬底接外接电压、第一扩散区和第二扩散区同时接负的外接电压的一半、且保持该条件1μs～10ms。

21.一种包括如权利要求1所述的半导体存储器单元的半导体存储器。

22.根据权利要求21所述的半导体存储器，所述半导体存储器布局方式为NOR、NAND、AND、或者虚拟接地。