JPH0922951A - パターン形成した埋込み酸化物分離を有するゼロパワーｓｒａｍ - Google Patents
パターン形成した埋込み酸化物分離を有するゼロパワーｓｒａｍInfo
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- H10B10/00—Static random access memory [SRAM] devices
- H10B10/12—Static random access memory [SRAM] devices comprising a MOSFET load element
Abstract
(57)【要約】
【課題】 ＮＭＯＳ対ＰＭＯＳ間隔基準を回避し、薄膜
トランジスタと比較してリークを減少させ、ラッチアッ
プの発生を回避した半導体装置及びその製造方法を提供
する。 【解決手段】 ＣＭＯＳ ＳＲＡＭセルがパターン形成
したＳＩＭＯＸ層を有しており、それはＰＭＯＳ装置の
下側に埋込み酸化物層（１２０）を形成しているがＮＭ
ＯＳ装置の下側には形成されていない。ラッチアップの
発生は不可能であり且つウエル拡散は不必要である。
トランジスタと比較してリークを減少させ、ラッチアッ
プの発生を回避した半導体装置及びその製造方法を提供
する。 【解決手段】 ＣＭＯＳ ＳＲＡＭセルがパターン形成
したＳＩＭＯＸ層を有しており、それはＰＭＯＳ装置の
下側に埋込み酸化物層（１２０）を形成しているがＮＭ
ＯＳ装置の下側には形成されていない。ラッチアップの
発生は不可能であり且つウエル拡散は不必要である。
Description
【０００１】
【発明の属する技術分野】本発明は、集積回路装置及び
その製造方法に関するものであって、更に詳細には、ラ
ッチアップに対して高い耐久性を有するＣＭＯＳ装置及
びその製造方法に関するものである。
その製造方法に関するものであって、更に詳細には、ラ
ッチアップに対して高い耐久性を有するＣＭＯＳ装置及
びその製造方法に関するものである。
【０００２】
【従来の技術】相補的ＭＯＳ（ＣＭＯＳ）装置のスケー
ルダウンに対する重要な制限のうちの一つは、ＮＭＯＳ
対ＰＭＯＳの間隔に対する設計基準である。現在の技術
に対するその他の全ての回路設計基準は１ミクロンを遙
かに下回るものであるが、ＮＭＯＳ対ＰＭＯＳの間隔に
対する設計基準は、未だに、典型的に、２乃至３ミクロ
ンの近辺である。この設計基準はＮ型及びＰ型ドーパン
トの別個の深いイオン注入とそれに続くドライブインを
行う必要性から発生している。ドーパントの横方向分布
がＮウエルとＰウエルとの間の遷移領域を非常に幅広の
ものとさせており、且つそこの遷移領域には何ら活性装
置を形成することは不可能である。その理由により、例
えばメモリセルなどのＣＭＯＳ回路の小型且つ繰返しの
要素を互いに隣合って配置させることは大量の面積を必
要とし、可能な場合には通常回避される。しかしなが
ら、この様な配置とすることは、例えばゼロパワーＳＲ
ＡＭ装置などのある適用場面に対しては必須なものであ
る場合がある。
ルダウンに対する重要な制限のうちの一つは、ＮＭＯＳ
対ＰＭＯＳの間隔に対する設計基準である。現在の技術
に対するその他の全ての回路設計基準は１ミクロンを遙
かに下回るものであるが、ＮＭＯＳ対ＰＭＯＳの間隔に
対する設計基準は、未だに、典型的に、２乃至３ミクロ
ンの近辺である。この設計基準はＮ型及びＰ型ドーパン
トの別個の深いイオン注入とそれに続くドライブインを
行う必要性から発生している。ドーパントの横方向分布
がＮウエルとＰウエルとの間の遷移領域を非常に幅広の
ものとさせており、且つそこの遷移領域には何ら活性装
置を形成することは不可能である。その理由により、例
えばメモリセルなどのＣＭＯＳ回路の小型且つ繰返しの
要素を互いに隣合って配置させることは大量の面積を必
要とし、可能な場合には通常回避される。しかしなが
ら、この様な配置とすることは、例えばゼロパワーＳＲ
ＡＭ装置などのある適用場面に対しては必須なものであ
る場合がある。
【０００３】ラッチアップに対する検討も、バルクＣＭ
ＯＳ技術におけるＮ＋とＰ＋との間隔に関してある制限
を与える。ラッチアップはＣＭＯＳ技術の基本的な問題
のうちの一つである。ＰＭＯＳソース領域、その周囲の
Ｎウエル領域、Ｐウエル領域（又はＰ型エピタキシャル
層）及びＮＭＯＳソース領域のシーケンスについて検討
する。このシーケンスは通常のバルクＣＭＯＳ設計にお
いて不可避的に発生し、それはサイリスタを形成する。
このサイリスタは意図的に形成されるものではないので
「寄生」と呼称される。サイリスタは極めて低いオン抵
抗を有するバイポーラ装置である。サイリスタがターン
オン（即ち「点火」）すると、それは、その最小保持電
流を引出すことが可能である限りオン状態を維持する。
この挙動は集積回路においては極めて不所望なものであ
る。なぜならば、この様な寄生サイリスタが点火する
と、それは集積回路を破壊する場合があり（過剰な電流
を引出すことにより）、又は小型のシステムのバッテリ
を迅速に放電させるか、又はチップを単に「スタック」
条件に維持させ、従って電源が切り離されるまで使用不
可能なものとなる場合がある。
ＯＳ技術におけるＮ＋とＰ＋との間隔に関してある制限
を与える。ラッチアップはＣＭＯＳ技術の基本的な問題
のうちの一つである。ＰＭＯＳソース領域、その周囲の
Ｎウエル領域、Ｐウエル領域（又はＰ型エピタキシャル
層）及びＮＭＯＳソース領域のシーケンスについて検討
する。このシーケンスは通常のバルクＣＭＯＳ設計にお
いて不可避的に発生し、それはサイリスタを形成する。
このサイリスタは意図的に形成されるものではないので
「寄生」と呼称される。サイリスタは極めて低いオン抵
抗を有するバイポーラ装置である。サイリスタがターン
オン（即ち「点火」）すると、それは、その最小保持電
流を引出すことが可能である限りオン状態を維持する。
この挙動は集積回路においては極めて不所望なものであ
る。なぜならば、この様な寄生サイリスタが点火する
と、それは集積回路を破壊する場合があり（過剰な電流
を引出すことにより）、又は小型のシステムのバッテリ
を迅速に放電させるか、又はチップを単に「スタック」
条件に維持させ、従って電源が切り離されるまで使用不
可能なものとなる場合がある。
【０００４】ＳＲＡＭセルは、典型的に、２個のＮチャ
ンネルパストランジスタ（それらは、選択的にセルラッ
チを一対のビット線へ接続させる）、２個の交差結合し
たＮチャンネルドライバトランジスタ、更に２個の負荷
（又はプルアップ）装置として作用する受動又は能動装
置から構成される。通常、これらのプルアップのパラメ
ータは臨界的なものではなく、それらは例えばポリシリ
コンなどの比較的低い電気的特性を有する物質から構成
することが可能である。この場合には、プルアップはＮ
チャンネルＭＯＳＦＥＴ（それらのチャンネルは単結晶
基板内にある）の上に積層させることが可能である。こ
のことは、セル面積を最小のものに維持しながらＮチャ
ンネルＭＯＳＦＥＴが必要な特性を有するものであるこ
とを確保する。このアプローチにおける欠点の一つは、
セルのリーク電流が比較的高く且つその温度係数が比較
的高いということであるが、それは通常のＳＲＡＭ仕様
においては臨界的な欠点ではない。
ンネルパストランジスタ（それらは、選択的にセルラッ
チを一対のビット線へ接続させる）、２個の交差結合し
たＮチャンネルドライバトランジスタ、更に２個の負荷
（又はプルアップ）装置として作用する受動又は能動装
置から構成される。通常、これらのプルアップのパラメ
ータは臨界的なものではなく、それらは例えばポリシリ
コンなどの比較的低い電気的特性を有する物質から構成
することが可能である。この場合には、プルアップはＮ
チャンネルＭＯＳＦＥＴ（それらのチャンネルは単結晶
基板内にある）の上に積層させることが可能である。こ
のことは、セル面積を最小のものに維持しながらＮチャ
ンネルＭＯＳＦＥＴが必要な特性を有するものであるこ
とを確保する。このアプローチにおける欠点の一つは、
セルのリーク電流が比較的高く且つその温度係数が比較
的高いということであるが、それは通常のＳＲＡＭ仕様
においては臨界的な欠点ではない。
【０００５】「ゼロパワー」適用場面においては、ＳＲ
ＡＭセルにおける情報は長い期間（例えば１０年）の間
維持されねばならず、それは小型のバッテリによっての
み維持される。この様な適用場面の場合には、ＳＲＡＭ
セルのリークが最小であることが重要である。従って、
この様な適用場面では、通常、基板内にＰＭＯＳプルア
ップ装置を形成するが、このことはＮＭＯＳ対ＰＭＯＳ
間隔が密度即ち集積度を劣化させることを意味する。そ
のために、ゼロパワーＳＲＡＭセルの密度（集積度）は
主流のＳＲＡＭの集積度の約半分であるに過ぎない。
ＡＭセルにおける情報は長い期間（例えば１０年）の間
維持されねばならず、それは小型のバッテリによっての
み維持される。この様な適用場面の場合には、ＳＲＡＭ
セルのリークが最小であることが重要である。従って、
この様な適用場面では、通常、基板内にＰＭＯＳプルア
ップ装置を形成するが、このことはＮＭＯＳ対ＰＭＯＳ
間隔が密度即ち集積度を劣化させることを意味する。そ
のために、ゼロパワーＳＲＡＭセルの密度（集積度）は
主流のＳＲＡＭの集積度の約半分であるに過ぎない。
【０００６】ウエルに対する必要性をバイパスする一つ
の可能な態様は、装置タイプのうちの一方をＳＯＩ（シ
リコン・オン・絶縁体）構造として構成することであ
る。このことはＮＭＯＳ対ＰＭＯＳ設計基準に対する必
要性を回避する。この様なアーキテクチャの一つが１９
９５年２月２８日付で出願され本願出願人に譲渡されて
いる米国特許出願第０８／３９７，６５４号に記載され
ており、引用により本明細書に導入する。
の可能な態様は、装置タイプのうちの一方をＳＯＩ（シ
リコン・オン・絶縁体）構造として構成することであ
る。このことはＮＭＯＳ対ＰＭＯＳ設計基準に対する必
要性を回避する。この様なアーキテクチャの一つが１９
９５年２月２８日付で出願され本願出願人に譲渡されて
いる米国特許出願第０８／３９７，６５４号に記載され
ており、引用により本明細書に導入する。
【０００７】
【発明が解決しようとする課題】本発明は、上述した従
来技術の欠点を解消し、ＮＭＯＳ対ＰＭＯＳ間隔基準を
回避し、リークを低下させ且つラッチアップを回避する
ことを可能とする集積回路及びその製造方法を提供する
ことを目的とする。更に、本発明は、トポグラフィを改
良し、選択的エピタキシ及び／又はポリシリコンの再結
晶化に対する必要性を除去し、且つ過剰な酸化膜を成長
させるステップを回避することを可能とした集積回路装
置及びその製造方法を提供することを目的とする。
来技術の欠点を解消し、ＮＭＯＳ対ＰＭＯＳ間隔基準を
回避し、リークを低下させ且つラッチアップを回避する
ことを可能とする集積回路及びその製造方法を提供する
ことを目的とする。更に、本発明は、トポグラフィを改
良し、選択的エピタキシ及び／又はポリシリコンの再結
晶化に対する必要性を除去し、且つ過剰な酸化膜を成長
させるステップを回避することを可能とした集積回路装
置及びその製造方法を提供することを目的とする。
【０００８】
【課題を解決するための手段】本発明によれば、高いド
ーズで高いエネルギの酸素をイオン注入することにより
ＰＭＯＳ装置下側にパターン形成した埋込み酸化物層を
形成するメモリセルプロセスが提供される。ハードマス
クがこのイオン注入をＮＭＯＳ装置区域から遮蔽する。
高温アニールを行った後に、このパターン形成した酸素
注入物が埋込み酸化物層を与える。これがＰＭＯＳ装置
下側において誘電体分離を与える。従って、本発明によ
れば、ＮＭＯＳ対ＰＭＯＳ間隔基準が回避され、薄膜ト
ランジスタと比較してリークが減少され、且つラッチア
ップの発生を不可能なものとさせている。
ーズで高いエネルギの酸素をイオン注入することにより
ＰＭＯＳ装置下側にパターン形成した埋込み酸化物層を
形成するメモリセルプロセスが提供される。ハードマス
クがこのイオン注入をＮＭＯＳ装置区域から遮蔽する。
高温アニールを行った後に、このパターン形成した酸素
注入物が埋込み酸化物層を与える。これがＰＭＯＳ装置
下側において誘電体分離を与える。従って、本発明によ
れば、ＮＭＯＳ対ＰＭＯＳ間隔基準が回避され、薄膜ト
ランジスタと比較してリークが減少され、且つラッチア
ップの発生を不可能なものとさせている。
【０００９】
【発明の実施の形態】図１は本発明の一実施例に基づい
て構成したＣＭＯＳ構成体を示した概略断面図である。
Ｐ型基板１０２は厚いフィールド酸化膜１１０（例え
ば、４０００乃至５０００Åの厚さ）を有しており、そ
れはそれらの間において活性装置区域１１４を画定して
いる。フィールド酸化膜１１０の少なくとも幾つかの区
域が、オプションとして、チャンネルストップ注入部１
１２の上側に位置しているが、このことは全ての実施例
において必ずしも存在するものではない。
て構成したＣＭＯＳ構成体を示した概略断面図である。
Ｐ型基板１０２は厚いフィールド酸化膜１１０（例え
ば、４０００乃至５０００Åの厚さ）を有しており、そ
れはそれらの間において活性装置区域１１４を画定して
いる。フィールド酸化膜１１０の少なくとも幾つかの区
域が、オプションとして、チャンネルストップ注入部１
１２の上側に位置しているが、このことは全ての実施例
において必ずしも存在するものではない。
【００１０】活性装置領域は、表面単結晶部分が埋込み
酸化物層１２０の上側に存在している第一部分１１４Ａ
を有すると共に、表面単結晶部分が埋込み酸化物層１２
０の上側に存在するものではない第二部分１１４Ｂを有
している。第一活性部分１１４ＡはＰＭＯＳ装置を有し
ており、その代表的な一つが図示されている。図示した
ＰＭＯＳ装置は、Ｐ＋ソース拡散部１３０ＳとＰ＋ドレ
イン拡散部１３０Ｄとを有しており、それらはＮ−チャ
ンネル領域１３０Ｃによって分離されている。注意すべ
きことであるが、これらの領域は全て埋込み酸化物層１
２０の上側に存在している。第二活性部分１１４ＢはＮ
ＭＯＳ装置を有しており、そのうちの代表的な一つが図
示されている。図示したＮＭＯＳ装置はＮ＋ソース拡散
部１３２Ｓ及びＮ＋ドレイン拡散部１３２Ｄを有してお
り、それらはＰ−チャンネル領域１３２Ｃによって分離
されている。注意すべきことであるが、これらの領域は
全てＰ型基板１０２の上側に存在している。
酸化物層１２０の上側に存在している第一部分１１４Ａ
を有すると共に、表面単結晶部分が埋込み酸化物層１２
０の上側に存在するものではない第二部分１１４Ｂを有
している。第一活性部分１１４ＡはＰＭＯＳ装置を有し
ており、その代表的な一つが図示されている。図示した
ＰＭＯＳ装置は、Ｐ＋ソース拡散部１３０ＳとＰ＋ドレ
イン拡散部１３０Ｄとを有しており、それらはＮ−チャ
ンネル領域１３０Ｃによって分離されている。注意すべ
きことであるが、これらの領域は全て埋込み酸化物層１
２０の上側に存在している。第二活性部分１１４ＢはＮ
ＭＯＳ装置を有しており、そのうちの代表的な一つが図
示されている。図示したＮＭＯＳ装置はＮ＋ソース拡散
部１３２Ｓ及びＮ＋ドレイン拡散部１３２Ｄを有してお
り、それらはＰ−チャンネル領域１３２Ｃによって分離
されている。注意すべきことであるが、これらの領域は
全てＰ型基板１０２の上側に存在している。
【００１１】ＰＭＯＳ及びＮＭＯＳ装置は、両方共、絶
縁されたゲートを有しており、それらは（この実施例に
おいては）薄膜ポリシリコン層１４０から形成されてい
る。（一方、勿論、これはポリサイド層とすることが可
能であり、又はＰＭＯＳ及びＮＭＯＳゲートは別個の薄
膜層から形成することが可能である。） パターン形成したコンタクト孔がパターン形成した薄膜
金属層１６０がポリシリコン１４０又は活性区域１１４
と接触することを許容している箇所を除いて、パッシベ
ーション層１５０が本トランジスタ構成体の上側に存在
している。（一方、金属層１６０はポリシリコン又はシ
リサイドとすることも可能であり、付加的なパターン形
成した導体層は金属で形成される。）注意すべきことで
あるが、図示した構成においては、二つのドレイン領域
１３２Ｄ及び１３０Ｄが互いに当接しており、且つ金属
層１６０が両方のドレイン領域に対してコンタクト即ち
接触している。このことは、ＳＲＡＭセルの二つのデー
タ格納ノードを包含するＣＭＯＳ出力ノードに対して便
利である。
縁されたゲートを有しており、それらは（この実施例に
おいては）薄膜ポリシリコン層１４０から形成されてい
る。（一方、勿論、これはポリサイド層とすることが可
能であり、又はＰＭＯＳ及びＮＭＯＳゲートは別個の薄
膜層から形成することが可能である。） パターン形成したコンタクト孔がパターン形成した薄膜
金属層１６０がポリシリコン１４０又は活性区域１１４
と接触することを許容している箇所を除いて、パッシベ
ーション層１５０が本トランジスタ構成体の上側に存在
している。（一方、金属層１６０はポリシリコン又はシ
リサイドとすることも可能であり、付加的なパターン形
成した導体層は金属で形成される。）注意すべきことで
あるが、図示した構成においては、二つのドレイン領域
１３２Ｄ及び１３０Ｄが互いに当接しており、且つ金属
層１６０が両方のドレイン領域に対してコンタクト即ち
接触している。このことは、ＳＲＡＭセルの二つのデー
タ格納ノードを包含するＣＭＯＳ出力ノードに対して便
利である。
【００１２】図２Ａ乃至２Ｅは図１に示した構成体を製
造する逐次的なステップを示している。最初に、Ｐ型シ
リコン基板１０２をクリーニングし且つハードマスクを
形成し且つパターン形成する。このハードマスクは区域
１０２Ｂを被覆し且つ区域１０２Ａを露出させる。その
ハードマスク自身は、例えば、２０００Åのポリイミド
の上に３０００Åの低温プラズマ酸化膜（又は、アルミ
ニウム）から形成することが可能である。（勿論、ハー
ドマスクをパターン形成するためにホトレジスト層を使
用する。） この時点において、オプションとしてのスクリーン酸化
膜を例えば５００Åの厚さにシリコン表面上に成長（又
は付着形成）させることが可能であり、それにより埋込
み酸化物層の深さを減少させることが可能である。好適
には、埋込み酸化物層の深さはリークを最小とするため
に、達成することの可能な最小の活性化させたＰ＋ソー
ス／ドレイン接合深さと同等か又はそれより小さいもの
である。同様に、埋込み酸化物形成プロセスは、好適に
は、上掲した文献に記載されているように、イオン注入
によって誘発される欠陥の密度を最小のものとさせるべ
く調節される。
造する逐次的なステップを示している。最初に、Ｐ型シ
リコン基板１０２をクリーニングし且つハードマスクを
形成し且つパターン形成する。このハードマスクは区域
１０２Ｂを被覆し且つ区域１０２Ａを露出させる。その
ハードマスク自身は、例えば、２０００Åのポリイミド
の上に３０００Åの低温プラズマ酸化膜（又は、アルミ
ニウム）から形成することが可能である。（勿論、ハー
ドマスクをパターン形成するためにホトレジスト層を使
用する。） この時点において、オプションとしてのスクリーン酸化
膜を例えば５００Åの厚さにシリコン表面上に成長（又
は付着形成）させることが可能であり、それにより埋込
み酸化物層の深さを減少させることが可能である。好適
には、埋込み酸化物層の深さはリークを最小とするため
に、達成することの可能な最小の活性化させたＰ＋ソー
ス／ドレイン接合深さと同等か又はそれより小さいもの
である。同様に、埋込み酸化物形成プロセスは、好適に
は、上掲した文献に記載されているように、イオン注入
によって誘発される欠陥の密度を最小のものとさせるべ
く調節される。
【００１３】次いで、酸素のイオン注入を実施する（例
えば、１９０ＫｅＶのエネルギにおいて１. ８×１０18
／ｃｍ-2のドーズで酸素イオン）。このイオン注入の後
に、ハードマスクを剥離し（例えば、リフトオフによ
り）、且つ次いで高温アニールを実施する（例えば、１
３２０℃において３６０分間）。これにより、図２Ａの
左側に示したような埋込み酸化物層１２０が形成され
る。次いで、スクリーン酸化物層（存在する場合）を剥
離することが可能である。注入エネルギ及び表面の犠牲
酸化物層の厚さは、埋込み酸化物１２０に亘る領域１１
４Ａにおいては、例えば１０００Åの厚さを与えるよう
に選択される。（一方、この厚さは２００乃至３０００
Åの範囲内のものとすることが可能であり、厚さが小さ
いとトポロジ即ち地形的特徴を減少する傾向となり、従
って望ましいものである。）注意すべきことであるが、
左側におけるシリコン表面（区域１０２Ａ）は僅かな体
積膨張を示している。これらのステップの結果として図
２Ａに示した構成体が得られる。
えば、１９０ＫｅＶのエネルギにおいて１. ８×１０18
／ｃｍ-2のドーズで酸素イオン）。このイオン注入の後
に、ハードマスクを剥離し（例えば、リフトオフによ
り）、且つ次いで高温アニールを実施する（例えば、１
３２０℃において３６０分間）。これにより、図２Ａの
左側に示したような埋込み酸化物層１２０が形成され
る。次いで、スクリーン酸化物層（存在する場合）を剥
離することが可能である。注入エネルギ及び表面の犠牲
酸化物層の厚さは、埋込み酸化物１２０に亘る領域１１
４Ａにおいては、例えば１０００Åの厚さを与えるよう
に選択される。（一方、この厚さは２００乃至３０００
Åの範囲内のものとすることが可能であり、厚さが小さ
いとトポロジ即ち地形的特徴を減少する傾向となり、従
って望ましいものである。）注意すべきことであるが、
左側におけるシリコン表面（区域１０２Ａ）は僅かな体
積膨張を示している。これらのステップの結果として図
２Ａに示した構成体が得られる。
【００１４】次いで、ＬＯＣＯＳスタック（積層体）を
形成し且つパターン形成して活性装置区域１１４を被覆
させる。次いで、オプションとして、チャンネルストッ
プイオン注入を、例えば５０ＫｅＶにおいて１０13乃至
１０14／ｃｍ-2のドーズのボロンで実施する。次いで、
フィールド酸化膜１１０を成長させる（例えば、５００
０Åの厚さ）。しかしながら、注意すべきことである
が、フィールド酸化膜１１０の厚さは、ソース領域周り
に誘電体分離を与えるために、埋込み酸化物１２０に到
達するまで下方向に十分に延在するものでなければなら
ない。
形成し且つパターン形成して活性装置区域１１４を被覆
させる。次いで、オプションとして、チャンネルストッ
プイオン注入を、例えば５０ＫｅＶにおいて１０13乃至
１０14／ｃｍ-2のドーズのボロンで実施する。次いで、
フィールド酸化膜１１０を成長させる（例えば、５００
０Åの厚さ）。しかしながら、注意すべきことである
が、フィールド酸化膜１１０の厚さは、ソース領域周り
に誘電体分離を与えるために、埋込み酸化物１２０に到
達するまで下方向に十分に延在するものでなければなら
ない。
【００１５】次いで、領域１１４Ａ内へのマスクを使用
したイオン注入を行って、この区域における結晶性のシ
リコンをＮ型（軽度にドープ）とさせる。例示的な実施
例においては、このイオン注入は３５ＫｅＶにおいて１
０13乃至１０14／ｃｍ-2のドーズの燐である。（このイ
オン注入は所望の垂直方向のドーパント分布を得るため
に異なるエネルギにおける複数個のステップを使用して
実施することが可能である。）注意すべきことである
が、このイオン注入はＰＭＯＳ活性区域１１４と完全に
一致したものであることは必要ではなく、従ってこのイ
オン注入は、所望により、ラテラル即ち横方向のダイオ
ードを形成するために使用することが可能である。マス
ク型又はブランケット（一様）のＶＴイオン注入も、オ
プションとして、この時点において実施することが可能
であり、それによりＮＭＯＳ装置のスレッシュホールド
電圧を調節することが可能である。これらのステップの
結果図２Ｂに示した構成体が得られる。注意すべきこと
であるが、活性区域１１４の一部１１４Ａは埋込み酸化
物１２０の上側に存在しているが、別の部分１１４Ｂは
そうではない。
したイオン注入を行って、この区域における結晶性のシ
リコンをＮ型（軽度にドープ）とさせる。例示的な実施
例においては、このイオン注入は３５ＫｅＶにおいて１
０13乃至１０14／ｃｍ-2のドーズの燐である。（このイ
オン注入は所望の垂直方向のドーパント分布を得るため
に異なるエネルギにおける複数個のステップを使用して
実施することが可能である。）注意すべきことである
が、このイオン注入はＰＭＯＳ活性区域１１４と完全に
一致したものであることは必要ではなく、従ってこのイ
オン注入は、所望により、ラテラル即ち横方向のダイオ
ードを形成するために使用することが可能である。マス
ク型又はブランケット（一様）のＶＴイオン注入も、オ
プションとして、この時点において実施することが可能
であり、それによりＮＭＯＳ装置のスレッシュホールド
電圧を調節することが可能である。これらのステップの
結果図２Ｂに示した構成体が得られる。注意すべきこと
であるが、活性区域１１４の一部１１４Ａは埋込み酸化
物１２０の上側に存在しているが、別の部分１１４Ｂは
そうではない。
【００１６】次いで、犠牲酸化膜を成長させ且つ剥離
し、ゲート酸化膜を成長させ、且つポリシリコン層１４
０を付着形成し且つパターン形成する。その結果図２Ｃ
に示した構成体が得られる。その後に、マスク型Ｎ＋イ
オン注入を使用してＮ＋ソース１３２Ｓ及びドレイン１
３２Ｄを形成し、且つマスク型Ｐ＋イオン注入を使用し
てＰ＋ソース１３０Ｓ及びドレイン１３０Ｄを形成す
る。（これらはゲート層１４０に対して自己整合される
か、又は、オプションとして、ゲート層１４０上のオプ
ションとしての側壁スペーサに対して自己整合させるこ
とが可能である。） これらのステップの結果として図２Ｄに示した構成体が
得られる。
し、ゲート酸化膜を成長させ、且つポリシリコン層１４
０を付着形成し且つパターン形成する。その結果図２Ｃ
に示した構成体が得られる。その後に、マスク型Ｎ＋イ
オン注入を使用してＮ＋ソース１３２Ｓ及びドレイン１
３２Ｄを形成し、且つマスク型Ｐ＋イオン注入を使用し
てＰ＋ソース１３０Ｓ及びドレイン１３０Ｄを形成す
る。（これらはゲート層１４０に対して自己整合される
か、又は、オプションとして、ゲート層１４０上のオプ
ションとしての側壁スペーサに対して自己整合させるこ
とが可能である。） これらのステップの結果として図２Ｄに示した構成体が
得られる。
【００１７】その後に、層間誘電体１５０を付着形成
し、その場合に、例えば８００ÅのＴＥＯＳ付着形成し
たドープしていない酸化物の上に３０００ÅのＢＰＳＧ
を付着形成させる。次いで、この誘電体１５０をパター
ン形成し且つエッチングしてコンタクト孔１５２を形成
し、その後に、オプションとして、リフローを行うこと
が可能である。これらのステップの結果として図２Ｅに
示した構成体が得られる。その後に、薄膜金属層を付着
形成し、パターン形成し且つエッチングして図１に示し
た構成体を形成する。そして、例えばさらなる層間誘電
体、第二金属及び保護用のオーバーコートの付着形成及
びパターン形成などのステップを行って処理を完了す
る。
し、その場合に、例えば８００ÅのＴＥＯＳ付着形成し
たドープしていない酸化物の上に３０００ÅのＢＰＳＧ
を付着形成させる。次いで、この誘電体１５０をパター
ン形成し且つエッチングしてコンタクト孔１５２を形成
し、その後に、オプションとして、リフローを行うこと
が可能である。これらのステップの結果として図２Ｅに
示した構成体が得られる。その後に、薄膜金属層を付着
形成し、パターン形成し且つエッチングして図１に示し
た構成体を形成する。そして、例えばさらなる層間誘電
体、第二金属及び保護用のオーバーコートの付着形成及
びパターン形成などのステップを行って処理を完了す
る。
【００１８】図３は例示的なゼロパワー６ＴＳＲＡＭセ
ルのレイアウトを示している。二つのＰＭＯＳプルアッ
プトランジスタ３０２は二つのＮＭＯＳプルダウントラ
ンジスタ３０１に対する負荷である。活性区域はフィー
ルド酸化物（分離）区域３１０によって分離されてい
る。マスク型Ｐ及びＮイオン注入が該活性区域をドーピ
ングして、Ｐ＋ソース／ドレイン領域３２０Ｐ及びＮ＋
ソース／ドレイン領域３２０Ｎを形成する（ポリ１が存
在していない箇所において）。ＰＭＯＳトランジスタ３
０２のソースは金属線３４０を介して経路付けされてい
る正の電源電圧ＶDDによって電圧が供給され、且つＮＭ
ＯＳトランジスタ３０１のソースは金属線３４２を介し
て経路付けされた接地電圧ＶSSによって電圧が供給され
る。
ルのレイアウトを示している。二つのＰＭＯＳプルアッ
プトランジスタ３０２は二つのＮＭＯＳプルダウントラ
ンジスタ３０１に対する負荷である。活性区域はフィー
ルド酸化物（分離）区域３１０によって分離されてい
る。マスク型Ｐ及びＮイオン注入が該活性区域をドーピ
ングして、Ｐ＋ソース／ドレイン領域３２０Ｐ及びＮ＋
ソース／ドレイン領域３２０Ｎを形成する（ポリ１が存
在していない箇所において）。ＰＭＯＳトランジスタ３
０２のソースは金属線３４０を介して経路付けされてい
る正の電源電圧ＶDDによって電圧が供給され、且つＮＭ
ＯＳトランジスタ３０１のソースは金属線３４２を介し
て経路付けされた接地電圧ＶSSによって電圧が供給され
る。
【００１９】ＰＭＯＳトランジスタ３０２のドレインは
合体したコンタクト位置３３０においてＮＭＯＳトラン
ジスタ３０１のドレインとオーミック接続している。こ
れらの合体したコンタクト位置３３０の各々は、セルの
データノードの一つに対応しており、且つパストランジ
スタ３５２を介してアクセス可能である（ビット線コン
タクト３５４への接続を与えるためにワード線３５０に
よってゲート動作される）。注意すべきことであるが、
短い金属のジャンパがこれらの合体したコンタクト位置
３３０の各々をセルの反対側のノードにおいて合体した
コンタクトを駆動するトランジスタのポリシリコンゲー
ト線へ接続している。
合体したコンタクト位置３３０においてＮＭＯＳトラン
ジスタ３０１のドレインとオーミック接続している。こ
れらの合体したコンタクト位置３３０の各々は、セルの
データノードの一つに対応しており、且つパストランジ
スタ３５２を介してアクセス可能である（ビット線コン
タクト３５４への接続を与えるためにワード線３５０に
よってゲート動作される）。注意すべきことであるが、
短い金属のジャンパがこれらの合体したコンタクト位置
３３０の各々をセルの反対側のノードにおいて合体した
コンタクトを駆動するトランジスタのポリシリコンゲー
ト線へ接続している。
【００２０】図４は例示的なゼロパワーＳＲＡＭメモリ
を示している。図示例はＭ４８Ｚ２５６／２５６Ｙメモ
リであり、それはエスジーエストムソン社から市販され
ているものであるが、勿論、本明細書に開示したセルア
ーキテクチャはその他のモジュール及びチップにおいて
も使用することが可能であり、本明細書において例示し
た特定のモジュール及びチップアーキテクチャは本発明
の技術的範囲を限定するものではない。このモジュール
の注目すべき特徴は以下のようなものがある。それは、
低パワーＳＲＡＭ、電力供給停止制御回路、バッテリを
結合する集積化モジュールである。それは、無制限の書
込みサイクルで従来のＳＲＡＭ動作を提供する。それ
は、パワー即ち電力が存在しない状態で１０年間のデー
タ保持を与える。それは、ＪＥＤＥＣ標準２５６ｋ×８
ＳＲＡＭと互換性のあるピン及び機能を与える。それ
は、自動的な電力供給停止チップ脱選択及び書込み保護
を与える。それは、二つの書込み保護電圧（Ｍ４８Ｚ２
５６の場合は、４．５Ｖ≦ＶPFD≦４．７５Ｖ又はＭ４
８Ｚ２５６Ｙの場合には、４．２Ｖ≦ＶPFD≦４．５０
Ｖ）の選択を与える。そのバッテリはパワーが印加され
るまで内部的に分離されている。
を示している。図示例はＭ４８Ｚ２５６／２５６Ｙメモ
リであり、それはエスジーエストムソン社から市販され
ているものであるが、勿論、本明細書に開示したセルア
ーキテクチャはその他のモジュール及びチップにおいて
も使用することが可能であり、本明細書において例示し
た特定のモジュール及びチップアーキテクチャは本発明
の技術的範囲を限定するものではない。このモジュール
の注目すべき特徴は以下のようなものがある。それは、
低パワーＳＲＡＭ、電力供給停止制御回路、バッテリを
結合する集積化モジュールである。それは、無制限の書
込みサイクルで従来のＳＲＡＭ動作を提供する。それ
は、パワー即ち電力が存在しない状態で１０年間のデー
タ保持を与える。それは、ＪＥＤＥＣ標準２５６ｋ×８
ＳＲＡＭと互換性のあるピン及び機能を与える。それ
は、自動的な電力供給停止チップ脱選択及び書込み保護
を与える。それは、二つの書込み保護電圧（Ｍ４８Ｚ２
５６の場合は、４．５Ｖ≦ＶPFD≦４．７５Ｖ又はＭ４
８Ｚ２５６Ｙの場合には、４．２Ｖ≦ＶPFD≦４．５０
Ｖ）の選択を与える。そのバッテリはパワーが印加され
るまで内部的に分離されている。
【００２１】Ｍ４８Ｚ２５６／２５６Ｙ ｘ ８ ＺＥ
ＲＯＰＯＷＥＲ ＲＡＭは、２６２，１４４ワード×８
ビットとして構成された非揮発性の２，０９７，１５２
ビットのスタチックＲＡＭである。この装置は二つの内
部リチウム電池及び完全なＣＭＯＳ ＳＲＡＭをプラス
チックの３２ピンＤＩＰ長尺モジュール内に結合させて
いる。ＺＥＲＯＰＯＷＥＲ（ゼロパワー）ＲＡＭは業界
スタンダードのＳＲＡＭを直接的に置換するものであ
る。それは、更に、多数のＥＰＲＯＭ及びＥＥＰＲＯＭ
ソケット内に入り、実施可能な回数又は書込みに関して
特別の書込みタイミング又は制限に対する条件を課する
ことなしにＰＲＯＭの非揮発性を提供する。
ＲＯＰＯＷＥＲ ＲＡＭは、２６２，１４４ワード×８
ビットとして構成された非揮発性の２，０９７，１５２
ビットのスタチックＲＡＭである。この装置は二つの内
部リチウム電池及び完全なＣＭＯＳ ＳＲＡＭをプラス
チックの３２ピンＤＩＰ長尺モジュール内に結合させて
いる。ＺＥＲＯＰＯＷＥＲ（ゼロパワー）ＲＡＭは業界
スタンダードのＳＲＡＭを直接的に置換するものであ
る。それは、更に、多数のＥＰＲＯＭ及びＥＥＰＲＯＭ
ソケット内に入り、実施可能な回数又は書込みに関して
特別の書込みタイミング又は制限に対する条件を課する
ことなしにＰＲＯＭの非揮発性を提供する。
【００２２】Ｍ４８Ｚ２５６／２５６Ｙはそれ自身の電
力供給停止欠陥回路を有している。その制御回路は公差
から外れた条件を検知するために単一の５Ｖ電源を常に
モニタする。ＶCCが公差外である場合には、回路配線が
ＳＲＡＭを保護し、低いＶCCによってもたらされる予測
不可能なシステム動作の最中に高い程度のデータのセキ
ュリティを提供する。ＶCCが約３Ｖ以下に降下すると、
該制御回路がバッテリを接続させ、それは有効なパワー
が復帰されるまでデータを維持する。
力供給停止欠陥回路を有している。その制御回路は公差
から外れた条件を検知するために単一の５Ｖ電源を常に
モニタする。ＶCCが公差外である場合には、回路配線が
ＳＲＡＭを保護し、低いＶCCによってもたらされる予測
不可能なシステム動作の最中に高い程度のデータのセキ
ュリティを提供する。ＶCCが約３Ｖ以下に降下すると、
該制御回路がバッテリを接続させ、それは有効なパワー
が復帰されるまでデータを維持する。
【００２３】Ｗ（書込みイネーブル）が高であり且つＥ
（チップイネーブル）が低である場合には何時でもＭ４
８Ｚ２５６／２５６Ｙは読取りモードにある。この装置
アーキテクチャは、状態格納アレイ内の２，０９７，１
５２個の位置のうちの８個からのデータのリップスルー
アクセスを可能とする。従って、１８個のアドレス入力
によって特定される独特のアドレスは、２６２，１４４
バイトのデータのうちのどの一つがアクセスされるべき
かを画定する。最後のアドレス入力信号が安定化した後
にｔAVOV（アドレスアクセス時間）内においてデータＩ
／Ｏピンにおいて有効なデータが得られ、Ｅ＼及びＧ＼
（出力イネーブル）アクセス時間も満足される。Ｅ＼及
びＧ＼アクセス時間が充足されない場合には、チップイ
ネーブルアクセス時間（ｔELOV）又は出力イネーブルア
クセス時間（ｔGLOV）のうちの遅いほうの後に有効なデ
ータが与えられる。
（チップイネーブル）が低である場合には何時でもＭ４
８Ｚ２５６／２５６Ｙは読取りモードにある。この装置
アーキテクチャは、状態格納アレイ内の２，０９７，１
５２個の位置のうちの８個からのデータのリップスルー
アクセスを可能とする。従って、１８個のアドレス入力
によって特定される独特のアドレスは、２６２，１４４
バイトのデータのうちのどの一つがアクセスされるべき
かを画定する。最後のアドレス入力信号が安定化した後
にｔAVOV（アドレスアクセス時間）内においてデータＩ
／Ｏピンにおいて有効なデータが得られ、Ｅ＼及びＧ＼
（出力イネーブル）アクセス時間も満足される。Ｅ＼及
びＧ＼アクセス時間が充足されない場合には、チップイ
ネーブルアクセス時間（ｔELOV）又は出力イネーブルア
クセス時間（ｔGLOV）のうちの遅いほうの後に有効なデ
ータが与えられる。
【００２４】８個の３状態データＩ／Ｏ信号の状態はＥ
＼及びＧ＼によって制御される。ｔAVOVの前に出力が活
性化されると、ｔAVOVまでデータ線は中間状態へ駆動さ
れる。Ｅ＼及びＧ＼が低状態にある間にアドレス入力が
変化すると、出力データはｔAXOX（出力データ保持時
間）の間有効状態に止まるが、次のアドレスアクセスま
で不定状態となる。Ｗ及びＥが活性状態にある場合には
何時でもＭ４８Ｚ２５６／２５６Ｙは書込みモードにあ
る。書込みのスタートはＷ＼又はＥ＼の下降エッジが発
生する後のものを基準とする。書込みはＷ＼又はＥ＼の
速い方の上昇エッジによって終了される。
＼及びＧ＼によって制御される。ｔAVOVの前に出力が活
性化されると、ｔAVOVまでデータ線は中間状態へ駆動さ
れる。Ｅ＼及びＧ＼が低状態にある間にアドレス入力が
変化すると、出力データはｔAXOX（出力データ保持時
間）の間有効状態に止まるが、次のアドレスアクセスま
で不定状態となる。Ｗ及びＥが活性状態にある場合には
何時でもＭ４８Ｚ２５６／２５６Ｙは書込みモードにあ
る。書込みのスタートはＷ＼又はＥ＼の下降エッジが発
生する後のものを基準とする。書込みはＷ＼又はＥ＼の
速い方の上昇エッジによって終了される。
【００２５】本発明の１側面によれば、集積回路装置構
成体が提供され、それは、第一導電型のソース拡散部と
ドレイン拡散部とを具備しており且つ第一単結晶半導体
領域において前記ソース拡散部とドレイン拡散部との間
にチャンネル領域を画定している第一電界効果トランジ
スタ、第二導電型のソース拡散部とドレイン拡散部とを
具備しており且つ第二単結晶半導体領域において前記ソ
ース拡散部とドレイン拡散部との間にチャンネル領域を
画定している第二電界効果トランジスタ、を有してお
り、前記第一及び第二単結晶半導体領域が両方共下側に
存在する単結晶半導体基板に対して格子整合しており、
且つ前記第一単結晶半導体領域ではなく前記第二単結晶
半導体領域が酸化用核種のイオン注入とそれに続くアニ
ールの組成分布特性を有する埋込み誘電体層によって前
記基板から分離されていることを特徴としている。
成体が提供され、それは、第一導電型のソース拡散部と
ドレイン拡散部とを具備しており且つ第一単結晶半導体
領域において前記ソース拡散部とドレイン拡散部との間
にチャンネル領域を画定している第一電界効果トランジ
スタ、第二導電型のソース拡散部とドレイン拡散部とを
具備しており且つ第二単結晶半導体領域において前記ソ
ース拡散部とドレイン拡散部との間にチャンネル領域を
画定している第二電界効果トランジスタ、を有してお
り、前記第一及び第二単結晶半導体領域が両方共下側に
存在する単結晶半導体基板に対して格子整合しており、
且つ前記第一単結晶半導体領域ではなく前記第二単結晶
半導体領域が酸化用核種のイオン注入とそれに続くアニ
ールの組成分布特性を有する埋込み誘電体層によって前
記基板から分離されていることを特徴としている。
【００２６】本発明の別の側面によれば、集積回路イン
バータ構成体が提供され、それは、第一導電型のソース
拡散部とドレイン拡散部とを具備しており且つ第一単結
晶半導体領域において前記ソース拡散部とドレイン拡散
部との間にチャンネル領域を画定している第一電界効果
トランジスタ、第二導電型のソース拡散部とドレイン拡
散部とを具備しており且つ第二単結晶半導体領域におい
て前記ソース拡散部とドレイン拡散部との間にチャンネ
ル領域を画定している第二電界効果トランジスタ、を有
しており、前記第一及び第二単結晶半導体領域が両方共
下側に存在する単結晶半導体基板に対して格子整合して
おり、且つ前記第一単結晶半導体領域ではなく前記第二
単結晶半導体領域が埋込み誘電体層によって前記基板か
ら分離されており、前記第一及び第二電界効果トランジ
スタは、それぞれ、互いに接続された絶縁されたゲート
を有しており、且つそれぞれのドレイン拡散部が共用コ
ンタクト位置において共通接続されていることを特徴と
している。
バータ構成体が提供され、それは、第一導電型のソース
拡散部とドレイン拡散部とを具備しており且つ第一単結
晶半導体領域において前記ソース拡散部とドレイン拡散
部との間にチャンネル領域を画定している第一電界効果
トランジスタ、第二導電型のソース拡散部とドレイン拡
散部とを具備しており且つ第二単結晶半導体領域におい
て前記ソース拡散部とドレイン拡散部との間にチャンネ
ル領域を画定している第二電界効果トランジスタ、を有
しており、前記第一及び第二単結晶半導体領域が両方共
下側に存在する単結晶半導体基板に対して格子整合して
おり、且つ前記第一単結晶半導体領域ではなく前記第二
単結晶半導体領域が埋込み誘電体層によって前記基板か
ら分離されており、前記第一及び第二電界効果トランジ
スタは、それぞれ、互いに接続された絶縁されたゲート
を有しており、且つそれぞれのドレイン拡散部が共用コ
ンタクト位置において共通接続されていることを特徴と
している。
【００２７】本発明の別の側面によれば、集積回路ラッ
チ構成体が提供され、それは、第一導電型のソース拡散
部及びドレイン拡散部を具備しており且つ第一単結晶半
導体領域において前記ソース拡散部とドレイン拡散部と
の間にチャンネル領域を画定している第一及び第三電界
効果トランジスタ、第二導電型のソース拡散部及びドレ
イン拡散部を具備しており且つ第二単結晶半導体領域に
おいて前記ソース拡散部とドレイン拡散部との間にチャ
ンネル領域を画定している第二及び第四電界効果トラン
ジスタ、を有しており、前記第一及び第二単結晶半導体
領域は両方共下側に存在する単結晶半導体基板に対して
格子整合しており、且つ前記第一単結晶半導体領域では
なく前記第二単結晶半導体領域が埋込み誘電体層によっ
て前記基板から分離されており、且つ前記第一及び第二
電界効果トランジスタは、それらのドレイン拡散部を共
用コンタクト位置において共通接続させており、且つ前
記第三及び第四電界効果トランジスタと相互接続されて
ラッチを形成していることを特徴としている。
チ構成体が提供され、それは、第一導電型のソース拡散
部及びドレイン拡散部を具備しており且つ第一単結晶半
導体領域において前記ソース拡散部とドレイン拡散部と
の間にチャンネル領域を画定している第一及び第三電界
効果トランジスタ、第二導電型のソース拡散部及びドレ
イン拡散部を具備しており且つ第二単結晶半導体領域に
おいて前記ソース拡散部とドレイン拡散部との間にチャ
ンネル領域を画定している第二及び第四電界効果トラン
ジスタ、を有しており、前記第一及び第二単結晶半導体
領域は両方共下側に存在する単結晶半導体基板に対して
格子整合しており、且つ前記第一単結晶半導体領域では
なく前記第二単結晶半導体領域が埋込み誘電体層によっ
て前記基板から分離されており、且つ前記第一及び第二
電界効果トランジスタは、それらのドレイン拡散部を共
用コンタクト位置において共通接続させており、且つ前
記第三及び第四電界効果トランジスタと相互接続されて
ラッチを形成していることを特徴としている。
【００２８】本発明の更に別の側面によれば、集積回路
ＳＲＡＭセル構成体が提供され、それは、第一導電型の
ソース拡散部とドレイン拡散部とを具備しており且つ第
一単結晶半導体領域において前記ソース拡散部とドレイ
ン拡散部との間にチャンネル領域を画定している第一及
び第三電界効果トランジスタ、第二導電型のソース拡散
部とドレイン拡散部とを具備しており且つ第二単結晶半
導体領域において前記ソース拡散部とドレイン拡散部と
の間にチャンネル領域を画定している第二及び第四電界
効果トランジスタ、を有しており、前記第一及び第二単
結晶半導体領域は、両方共、下側に存在する単結晶半導
体基板に対して格子整合しており、且つ前記第一単結晶
半導体領域ではなく前記第二単結晶半導体領域が埋込み
誘電体層によって前記基板から分離されており、且つ前
記第一及び第二電界効果トランジスタは、それらのドレ
イン拡散部を共用コンタクト位置において共通接続させ
ており、且つ前記第三及び第四電界効果トランジスタと
相互接続されてラッチを形成しており、且つ前記共用コ
ンタクト位置へ選択可能なアクセスを提供するために接
続されている付加的なトランジスタを有することを特徴
としている。
ＳＲＡＭセル構成体が提供され、それは、第一導電型の
ソース拡散部とドレイン拡散部とを具備しており且つ第
一単結晶半導体領域において前記ソース拡散部とドレイ
ン拡散部との間にチャンネル領域を画定している第一及
び第三電界効果トランジスタ、第二導電型のソース拡散
部とドレイン拡散部とを具備しており且つ第二単結晶半
導体領域において前記ソース拡散部とドレイン拡散部と
の間にチャンネル領域を画定している第二及び第四電界
効果トランジスタ、を有しており、前記第一及び第二単
結晶半導体領域は、両方共、下側に存在する単結晶半導
体基板に対して格子整合しており、且つ前記第一単結晶
半導体領域ではなく前記第二単結晶半導体領域が埋込み
誘電体層によって前記基板から分離されており、且つ前
記第一及び第二電界効果トランジスタは、それらのドレ
イン拡散部を共用コンタクト位置において共通接続させ
ており、且つ前記第三及び第四電界効果トランジスタと
相互接続されてラッチを形成しており、且つ前記共用コ
ンタクト位置へ選択可能なアクセスを提供するために接
続されている付加的なトランジスタを有することを特徴
としている。
【００２９】本発明の更に別の側面によれば、ＳＲＡＭ
メモリが提供され、それは、行及び列の形態で配列され
た複数個のメモリセルからなるアレイと、アドレス信号
を受取り且つデコードしたアドレス出力を供給すべく接
続されているアドレスデコード回路と、前記デコードさ
れたアドレス出力に従って前記セルのうちの一つへアク
セスすべく接続した行・列選択回路とを有しており、前
記セルのうちの複数個の個別的なものは、各々、ソース
拡散部とドレイン拡散部とを具備しており且つ第一単結
晶半導体領域において前記ソース拡散部とドレイン拡散
部との間にチャンネル領域を画定している２個の第一導
電型の電界効果トランジスタ、及びソース拡散部とドレ
イン拡散部とを具備しており且つ第二単結晶半導体領域
において前記ソース拡散部とドレイン拡散部との間にチ
ャンネル領域を画定している２個の第二導電型の電界効
果トランジスタ、を有しており、前記第一及び第二単結
晶半導体領域は、両方共、下側に存在する単結晶半導体
基板に対して格子整合しており、且つ前記第一半導体領
域ではなく前記第二半導体領域が埋込み誘電体層によっ
て前記基板から分離されており、前記トランジスタが相
互接続されてラッチを形成していることを特徴としてい
る。
メモリが提供され、それは、行及び列の形態で配列され
た複数個のメモリセルからなるアレイと、アドレス信号
を受取り且つデコードしたアドレス出力を供給すべく接
続されているアドレスデコード回路と、前記デコードさ
れたアドレス出力に従って前記セルのうちの一つへアク
セスすべく接続した行・列選択回路とを有しており、前
記セルのうちの複数個の個別的なものは、各々、ソース
拡散部とドレイン拡散部とを具備しており且つ第一単結
晶半導体領域において前記ソース拡散部とドレイン拡散
部との間にチャンネル領域を画定している２個の第一導
電型の電界効果トランジスタ、及びソース拡散部とドレ
イン拡散部とを具備しており且つ第二単結晶半導体領域
において前記ソース拡散部とドレイン拡散部との間にチ
ャンネル領域を画定している２個の第二導電型の電界効
果トランジスタ、を有しており、前記第一及び第二単結
晶半導体領域は、両方共、下側に存在する単結晶半導体
基板に対して格子整合しており、且つ前記第一半導体領
域ではなく前記第二半導体領域が埋込み誘電体層によっ
て前記基板から分離されており、前記トランジスタが相
互接続されてラッチを形成していることを特徴としてい
る。
【００３０】本発明の更に別の側面によれば、集積回路
の製造方法が提供され、それは、実質的にモノリシック
な半導体物質を用意し、前記半導体物質の第二単結晶部
分ではなく第一単結晶部分の下側に位置する埋込み誘電
体層を選択的に形成し、前記第一単結晶部分内に第一導
電型の電界効果トランジスタを形成し、且つ前記第二単
結晶部分内に第二導電型の電界効果トランジスタを形成
する、上記各ステップを有している。
の製造方法が提供され、それは、実質的にモノリシック
な半導体物質を用意し、前記半導体物質の第二単結晶部
分ではなく第一単結晶部分の下側に位置する埋込み誘電
体層を選択的に形成し、前記第一単結晶部分内に第一導
電型の電界効果トランジスタを形成し、且つ前記第二単
結晶部分内に第二導電型の電界効果トランジスタを形成
する、上記各ステップを有している。
【００３１】本発明の別の側面によれば、集積回路の製
造方法が提供され、それは、実質的にモノリシックな半
導体物質を用意し、前記半導体物質の一部をマスクし、
且つ前記半導体物質のマスクしていない部分を１０17／
ｃｍ-2以上のドーズにおいて酸化用核種でイオン注入
し、前記酸化用核種を前記半導体物質と反応させてその
際に埋込み誘電体層を形成させる条件下で前記半導体物
質をアニールし、フィールド誘電体領域を形成して前記
半導体物質の一部を分離し、その場合に前記フィールド
誘電体領域はその間に前記半導体物質からなる活性区域
を画定し、前記フィールド誘電体領域は少なくとも前記
埋込み誘電体層の深さへ前記半導体物質内へ下方向へ延
在し、前記埋込み誘電体層の一部の上側に存在する前記
活性区域の一つの中に第一導電型トランジスタを形成
し、前記埋込み誘電体層の一部の上側に存在することの
ない前記活性区域の中には第二導電型のトランジスタを
形成する、上記各ステップを有している。
造方法が提供され、それは、実質的にモノリシックな半
導体物質を用意し、前記半導体物質の一部をマスクし、
且つ前記半導体物質のマスクしていない部分を１０17／
ｃｍ-2以上のドーズにおいて酸化用核種でイオン注入
し、前記酸化用核種を前記半導体物質と反応させてその
際に埋込み誘電体層を形成させる条件下で前記半導体物
質をアニールし、フィールド誘電体領域を形成して前記
半導体物質の一部を分離し、その場合に前記フィールド
誘電体領域はその間に前記半導体物質からなる活性区域
を画定し、前記フィールド誘電体領域は少なくとも前記
埋込み誘電体層の深さへ前記半導体物質内へ下方向へ延
在し、前記埋込み誘電体層の一部の上側に存在する前記
活性区域の一つの中に第一導電型トランジスタを形成
し、前記埋込み誘電体層の一部の上側に存在することの
ない前記活性区域の中には第二導電型のトランジスタを
形成する、上記各ステップを有している。
【００３２】本発明の更に別の側面によれば、集積回路
の製造方法が提供され、それは、実質的にモノリシック
な半導体物質を用意し、前記半導体物質の一部をマスク
し、且つ前記半導体物質のマスクしていない部分を１０
17／ｃｍ-2以上のドーズにおいて酸化用核種でイオン注
入し、前記酸化用核種を前記半導体物質と反応させてそ
の際に埋込み誘電体層を形成させる条件下で前記半導体
物質をアニールし、フィールド誘電体領域を形成して前
記半導体物質の一部を分離させ、その際に前記フィール
ド誘電体領域はそれらの間に前記半導体物質からなる活
性区域を画定し、前記フィールド誘電体領域は少なくと
も前記埋込み誘電体層の深さへ前記半導体物質内へ下方
向に延在し、前記埋込み誘電体層の一部の上側に存在す
る前記活性区域のものの中に第一導電型のソース領域と
ドレイン領域とをそれぞれ具備する第一トランジスタを
形成し、前記埋込み誘電体層の一部の上側に存在するこ
とのない前記活性区域のものの中にそれぞれ第二導電型
のソース領域及びドレイン領域を具備する第二トランジ
スタを形成し、前記第二トランジスタの少なくとも幾つ
かのドレイン領域がオーミックコンタクト位置において
前記第一トランジスタのドレイン領域と当接しているこ
とを特徴としている。
の製造方法が提供され、それは、実質的にモノリシック
な半導体物質を用意し、前記半導体物質の一部をマスク
し、且つ前記半導体物質のマスクしていない部分を１０
17／ｃｍ-2以上のドーズにおいて酸化用核種でイオン注
入し、前記酸化用核種を前記半導体物質と反応させてそ
の際に埋込み誘電体層を形成させる条件下で前記半導体
物質をアニールし、フィールド誘電体領域を形成して前
記半導体物質の一部を分離させ、その際に前記フィール
ド誘電体領域はそれらの間に前記半導体物質からなる活
性区域を画定し、前記フィールド誘電体領域は少なくと
も前記埋込み誘電体層の深さへ前記半導体物質内へ下方
向に延在し、前記埋込み誘電体層の一部の上側に存在す
る前記活性区域のものの中に第一導電型のソース領域と
ドレイン領域とをそれぞれ具備する第一トランジスタを
形成し、前記埋込み誘電体層の一部の上側に存在するこ
とのない前記活性区域のものの中にそれぞれ第二導電型
のソース領域及びドレイン領域を具備する第二トランジ
スタを形成し、前記第二トランジスタの少なくとも幾つ
かのドレイン領域がオーミックコンタクト位置において
前記第一トランジスタのドレイン領域と当接しているこ
とを特徴としている。
【００３３】以上、本発明の具体的実施の態様について
詳細に説明したが、本発明は、これら具体例にのみ限定
されるべきものではなく、本発明の技術的範囲を逸脱す
ることなしに種々の変形が可能であることは勿論であ
る。例えば、当業者にとって明らかのように、上述した
特定の回路トポロジに対してその他の回路要素を付加し
たり置換したりすることが可能であることは勿論であ
る。
詳細に説明したが、本発明は、これら具体例にのみ限定
されるべきものではなく、本発明の技術的範囲を逸脱す
ることなしに種々の変形が可能であることは勿論であ
る。例えば、当業者にとって明らかのように、上述した
特定の回路トポロジに対してその他の回路要素を付加し
たり置換したりすることが可能であることは勿論であ
る。
【図１】 本発明の一実施例に基づいて構成されたＣＭ
ＯＳ構成体を示した概略断面図。
ＯＳ構成体を示した概略断面図。
【図２Ａ】 図１に示した構成体を製造するプロセスに
おける１段階における状態を示した概略断面図。
おける１段階における状態を示した概略断面図。
【図２Ｂ】 図１に示した構成体を製造するプロセスに
おける１段階における状態を示した概略断面図。
おける１段階における状態を示した概略断面図。
【図２Ｃ】 図１に示した構成体を製造するプロセスに
おける１段階における状態を示した概略断面図。
おける１段階における状態を示した概略断面図。
【図２Ｄ】 図１に示した構成体を製造するプロセスに
おける１段階における状態を示した概略断面図。
おける１段階における状態を示した概略断面図。
【図２Ｅ】 図１に示した構成体を製造するプロセスに
おける１段階における状態を示した概略断面図。
おける１段階における状態を示した概略断面図。
【図３】 例示的なゼロパワー６Ｔ ＳＲＡＭセルのレ
イアウトを示した概略図。
イアウトを示した概略図。
【図４】 例示的なゼロパワーＳＲＡＭメモリを示した
概略図。
概略図。
１０２ 基板 １１０ フィールド酸化膜 １１４ 活性装置区域 １１４Ａ 第一部分 １１４Ｂ 第二部分 １２０ 埋込み酸化物層 １３０Ｃ Ｎチャンネル領域 １３０Ｄ Ｐ＋ドレイン拡散部 １３０Ｓ Ｐ＋ソース拡散部 １３２Ｃ Ｐチャンネル領域 １３２Ｄ Ｎ＋ドレイン拡散部 １３２Ｓ Ｎ＋ソース拡散部 １４０ 薄膜ポリシリコン層 １５０ パッシベーション層 １６０ 薄膜金属層
───────────────────────────────────────────────────── フロントページの続き (72)発明者 アーサー ピイ． バラシンスキー アメリカ合衆国， テキサス 75287， ダラス， ハーバーウッド レーン 4849， ナンバー 306
Claims (60)
- 【請求項１】 集積回路装置構成体において、 第一導電型のソース拡散部とドレイン拡散部とを具備し
ており且つ第一単結晶半導体領域において前記ソース拡
散部とドレイン拡散部との間にチャンネル領域を画定す
る第一電界効果トランジスタ、 第二導電型のソース拡散部とドレイン拡散部とを具備し
ており且つ第二単結晶半導体領域において前記ソース拡
散部とドレイン拡散部との間にチャンネル領域を画定す
る第二電界効果トランジスタ、を有しており、前記第一
及び第二単結晶半導体領域が両方共下側に存在する単結
晶半導体基板に対して格子整合しており、且つ前記第一
単結晶半導体領域ではなく前記第二単結晶半導体領域が
酸化用核種のイオン注入とそれに続くアニールの組成分
布特性を持った埋込み誘電体層によって前記基板から分
離されていることを特徴とする集積回路構成体。 - 【請求項２】 請求項１において、前記埋込み誘電体層
が埋込み酸化物であることを特徴とする集積回路構成
体。 - 【請求項３】 請求項１において、前記第一導電型がＮ
型であることを特徴とする集積回路構成体。 - 【請求項４】 請求項１において、前記半導体物質がシ
リコンであり、且つ前記埋込み誘電体がシリコン酸化物
からなる埋込み層であることを特徴とする集積回路構成
体。 - 【請求項５】 請求項１において、前記第一及び第二単
結晶半導体領域がそれらの間に介在する誘電体なしに隣
接していることを特徴とする集積回路構成体。 - 【請求項６】 集積回路インバータ構成体において、 第一導電型のソース拡散部とドレイン拡散部とを具備し
ており且つ第一単結晶半導体領域において前記ソース拡
散部とドレイン拡散部との間にチャンネル領域を画定す
る第一電界効果トランジスタ、 第二導電型のソース拡散部とドレイン拡散部とを具備し
ており且つ第二単結晶半導体領域において前記ソース拡
散部とドレイン拡散部との間にチャンネル領域を画定す
る第二電界効果トランジスタ、を有しており、前記第一
及び第二単結晶半導体領域は両方共下側に存在する単結
晶半導体基板に対して格子整合しており、且つ前記第一
単結晶半導体領域ではなく前記第二単結晶半導体領域が
埋込み誘電体層によって前記基板から分離されており、
且つ前記第一及び第二電界効果トランジスタは互いに接
続されているそれぞれの絶縁されたゲートを有してお
り、且つそれらの前記ドレイン拡散部を共用コンタクト
位置において共通接続させていることを特徴とする集積
回路構成体。 - 【請求項７】 請求項６において、前記埋込み誘電体層
が酸化用核種のイオン注入とそれに続くアニールの組成
分布特性を有していることを特徴とする集積回路構成
体。 - 【請求項８】 請求項６において、前記埋込み誘電体が
埋込み酸化物であることを特徴とする集積回路構成体。 - 【請求項９】 請求項６において、前記第一導電型がＮ
型であることを特徴とする集積回路構成体。 - 【請求項１０】 請求項６において、前記半導体物質が
シリコンであり、且つ前記埋込み誘電体がシリコン酸化
物からなる埋込み層であることを特徴とする集積回路構
成体。 - 【請求項１１】 請求項６において、前記第一及び第二
単結晶半導体領域がそれらの間に介在する誘電体なしに
隣接していることを特徴とする集積回路構成体。 - 【請求項１２】 集積回路ラッチ構成体において、 第一導電型のソース拡散部とドレイン拡散部とを具備し
ており且つ第一単結晶半導体領域において前記ソース拡
散部とドレイン拡散部との間にチャンネル領域を画定す
る第一及び第三電界効果トランジスタ、 第二導電型のソース拡散部及びドレイン拡散部を具備し
ており且つ第二単結晶半導体領域において前記ソース拡
散部とドレイン拡散部との間にチャンネル領域を画定す
る第二及び第四電界効果トランジスタ、を有しており、
前記第一及び第二単結晶半導体領域は両方共下側に存在
する単結晶半導体基板に対して格子整合しており、且つ
前記第一単結晶半導体領域ではなく前記第二単結晶半導
体領域は埋込み誘電体層によって前記基板から分離され
ており、且つ前記第一及び第二電界効果トランジスタは
それらの前記ドレイン拡散部を共用コンタクト位置にお
いて共通接続させており、且つ前記第三及び第四電界効
果トランジスタと相互接続されてラッチを形成している
ことを特徴とする集積回路構成体。 - 【請求項１３】 請求項１２において、前記第一及び第
三電界効果トランジスタがＮＭＯＳであり且つ前記第二
及び第四電界効果トランジスタがＰＭＯＳであることを
特徴とする集積回路構成体。 - 【請求項１４】 請求項１２において、前記埋込み誘電
体層が酸化用核種のイオン注入とそれに続くアニールの
組成分布特性を有していることを特徴とする集積回路構
成体。 - 【請求項１５】 請求項１２において、前記埋込み誘電
体が埋込み酸化物であることを特徴とする集積回路構成
体。 - 【請求項１６】 請求項１２において、前記第一導電型
がＮ型であることを特徴とする集積回路構成体。 - 【請求項１７】 請求項１２において、前記半導体物質
がシリコンであり且つ前記埋込み誘電体がシリコン酸化
物からなる埋込み層であることを特徴とする集積回路構
成体。 - 【請求項１８】 請求項１２において、前記第一及び第
二単結晶半導体領域がそれらの間に介在する誘電体なし
に隣接していることを特徴とする集積回路構成体。 - 【請求項１９】 集積回路ＳＲＡＭセル構成体におい
て、 第一導電型のソース拡散部及びドレイン拡散部を具備し
ており且つ第一単結晶半導体領域において前記ソース拡
散部とドレイン拡散部との間にチャンネル領域を画定す
る第一及び第三電界効果トランジスタ、 第二導電型のソース拡散部及びドレイン拡散部を具備し
ており且つ第二単結晶半導体領域において前記ソース拡
散部とドレイン拡散部との間にチャンネル領域を画定す
る第二及び第四電界効果トランジスタ、を有しており、
前記第一及び第二単結晶半導体領域が両方共下側に存在
する単結晶半導体基板に対して格子整合しており且つ前
記第一単結晶半導体領域ではなく前記第二単結晶半導体
領域が埋込み誘電体層によって前記基板から分離されて
おり、且つ前記第一及び第二電界効果トランジスタはそ
れらのドレイン拡散部を共用コンタクト位置において共
通接続させており且つ前記第三及び第四電界効果トラン
ジスタと相互接続されてラッチを形成しており、且つ前
記共用コンタクト位置への選択可能なアクセスを与える
べく接続されている付加的なトランジスタ、を有するこ
とを特徴とする集積回路構成体。 - 【請求項２０】 請求項１９において、前記第一及び第
三トランジスタがＮＭＯＳであり且つ前記第二及び第四
トランジスタがＰＭＯＳであることを特徴とする集積回
路構成体。 - 【請求項２１】 請求項１９において、前記埋込み誘電
体層が酸化用核種のイオン注入とそれに続くアニールの
組成分布特性を有していることを特徴とする集積回路構
成体。 - 【請求項２２】 請求項１９において、前記埋込み誘電
体が埋込み酸化物であることを特徴とする集積回路構成
体。 - 【請求項２３】 請求項１９において、前記第一導電型
がＮ型であることを特徴とする集積回路構成体。 - 【請求項２４】 請求項１９において、前記半導体物質
がシリコンであり、且つ前記埋込み誘電体がシリコン酸
化物からなる埋込み層であることを特徴とする集積回路
構成体。 - 【請求項２５】 請求項１９において、前記第一及び第
二単結晶半導体領域がそれらの間に介在する誘電体なし
に隣接していることを特徴とする集積回路構成体。 - 【請求項２６】 ＳＲＡＭメモリにおいて、 行及び列の形態に配列された複数個のメモリセルからな
るアレイ、 アドレス信号を受取り且つデコードしたアドレス出力を
供給すべく接続されているアドレスデコード回路、 前記デコードされたアドレス出力に従って前記セルのう
ちの一つへアクセスすべく接続されている行及び列選択
回路、を有しており、前記セルのうちの複数個の個々の
ものの各々が、 ソース拡散部とドレイン拡散部とを具備しており且つ第
一単結晶半導体領域において前記ソース拡散部とドレイ
ン拡散部との間にチャンネル領域を画定する二つの第一
導電型電界効果トランジスタ、 ソース拡散部とドレイン拡散部とを具備しており第二単
結晶半導体領域において前記ソース拡散部とドレイン拡
散部との間にチャンネル領域を画定する二つの第二導電
型電界効果トランジスタ、を有しており、 前記第一及び第二単結晶半導体領域は両方共下側に存在
する単結晶半導体基板に対して格子整合しており、且つ
前記第一単結晶半導体領域ではなく前記第二単結晶半導
体領域は埋込み誘電体層によって前記基板から分離され
ており、前記トランジスタが相互接続されてラッチを形
成していることを特徴とするメモリ。 - 【請求項２７】 請求項２６において、前記埋込み誘電
体層が酸化用核種のイオン注入とそれに続くアニールの
組成分布特性を有していることを特徴とするメモリ。 - 【請求項２８】 請求項２６において、前記埋込み誘電
体が埋込み酸化物であることを特徴とするメモリ。 - 【請求項２９】 請求項２６において、前記第一導電型
がＮ型であることを特徴とするメモリ。 - 【請求項３０】 請求項２６において、前記第二導電型
トランジスタがＰＭＯＳであることを特徴とするメモ
リ。 - 【請求項３１】 請求項２６において、前記半導体物質
がシリコンであり且つ前記埋込み誘電体がシリコン酸化
物からなる埋込み層であることを特徴とするメモリ。 - 【請求項３２】 請求項２６において、前記第一及び第
二単結晶半導体領域がそれらの間に介在する誘電体なし
に隣接していることを特徴とするメモリ。 - 【請求項３３】 集積回路の製造方法において、（ａ）
実質的にモノリシックな半導体物質を用意し、（ｂ）前
記半導体物質の第二単結晶部分ではなく第一単結晶部分
下側に埋込み誘電体層を選択的に形成し、（ｃ）前記第
一単結晶部分内に第一導電型の電界効果トランジスタを
形成し、（ｄ）前記第二単結晶部分内に第二導電型の電
界効果トランジスタを形成する、上記各ステップを有す
ることを特徴とする方法。 - 【請求項３４】 請求項３３において、前記埋込み誘電
体層を酸化用核種のイオン注入とそれに続くアニールに
よって形成することを特徴とする方法。 - 【請求項３５】 請求項３３において、前記埋込み誘電
体が埋込み酸化物であることを特徴とする方法。 - 【請求項３６】 請求項３３において、前記第一導電型
がＮ型であることを特徴とする方法。 - 【請求項３７】 請求項３３において、前記半導体物質
がシリコンであることを特徴とする方法。 - 【請求項３８】 請求項３３において、前記トランジス
タの全てが絶縁ゲート型電界効果トランジスタであるこ
とを特徴とする方法。 - 【請求項３９】 請求項３３において、前記イオン注入
ステップが少なくとも約１００ＫｅＶのイオンエネルギ
を使用することを特徴とする方法。 - 【請求項４０】 請求項３３において、前記半導体物質
がシリコンであり、且つ前記埋込み誘電体がシリコン酸
化物からなる埋込み層であることを特徴とする方法。 - 【請求項４１】 請求項３３において、更に、前記ステ
ップ（ｂ）の後に、前記半導体物質の一部を分離させる
ためにフィールド誘電体領域を形成する付加的なステッ
プを有しており、前記フィールド誘電体領域はそれらの
間において前記半導体物質の活性区域を画定し、前記フ
ィールド誘電体領域は少なくとも前記埋込み誘電体層の
深さへ前記半導体物質内へ下方向へ延在していることを
特徴とする方法。 - 【請求項４２】 請求項３３の方法によって製造したこ
とを特徴とする製品。 - 【請求項４３】 集積回路の製造方法において、（ａ）
実質的にモノリシックな半導体物質を用意し、（ｂ）前
記半導体物質の一部をマスクし且つ前記半導体物質のマ
スクしていない部分を１０17／ｃｍ-2以上のドーズで酸
化用核種をイオン注入し、（ｃ）前記酸化用核種が前記
半導体物質と反応してその際に埋込み誘電体層を形成す
る条件下で前記半導体物質をアニールし、（ｄ）フィー
ルド誘電体領域を形成して前記半導体物質の一部を分離
し、その場合に前記フィールド誘電体領域はそれらの間
に前記半導体物質の活性区域を画定し、前記フィールド
誘電体領域は少なくとも前記埋込み誘電体層の深さへ前
記半導体物質内へ下方向へ延在し、（ｅ）前記埋込み誘
電体層の一部の上側に存在する前記活性区域のうちの一
つの中に第一導電型トランジスタを形成し、（ｆ）前記
埋込み誘電体層の一部の上側に存在するものではない前
記活性区域のうちの一つの中に第二導電型のトランジス
タを形成する、上記各ステップを有することを特徴とす
る方法。 - 【請求項４４】 請求項４３において、前記トランジス
タの全てが絶縁ゲート型電界効果トランジスタであるこ
とを特徴とする方法。 - 【請求項４５】 請求項４３において、前記イオン注入
ステップが少なくとも約１００ＫｅＶのイオンエネルギ
を使用することを特徴とする方法。 - 【請求項４６】 請求項４３において、前記マスキング
ステップが少なくとも一つのパターン形成した無機マス
キング層を使用することを特徴とする方法。 - 【請求項４７】 請求項４３において、前記埋込み誘電
体が埋込み酸化物であることを特徴とする方法。 - 【請求項４８】 請求項４３において、前記第一導電型
がＮ型であることを特徴とする方法。 - 【請求項４９】 請求項４３において、前記半導体物質
がシリコンであることを特徴とする方法。 - 【請求項５０】 請求項４３において、前記半導体物質
がシリコンであり、且つ前記埋込み誘電体がシリコン酸
化物からなる埋込み層であることを特徴とする方法。 - 【請求項５１】 請求項４３の方法によって製造した製
品。 - 【請求項５２】 集積回路の製造方法において、（ａ）
実質的にモノリシックな半導体物質を用意し、（ｂ）前
記半導体物質の一部をマスクし且つ前記半導体物質のマ
スクしていない部分を１０17／ｃｍ-2以上のドーズで酸
化用核種でイオン注入し、（ｃ）前記酸化用核種を前記
半導体物質と反応させてその際に埋込み誘電体層を形成
させる条件下で前記半導体物質をアニールし、（ｄ）前
記半導体物質の一部を分離させるためにフィールド誘電
体領域を形成し、尚前記フィールド誘電体領域はそれら
の間において前記半導体物質の活性区域を画定し、前記
フィールド誘電体領域は少なくとも前記埋込み誘電体層
の深さへ前記半導体物質内を下方向へ延在し、（ｅ）前
記埋込み誘電体層の部分の上側に存在する前記活性区域
のうちの一つにおいてそれぞれが第一導電型のソース領
域とドレイン領域とを具備する第一トランジスタを形成
し、（ｆ）前記埋込み誘電体層の一部の上側に存在する
ものではない前記活性区域のうちの一つにおいてそれぞ
れが第二導電型のソース領域とドレイン領域とを具備す
る第二トランジスタを形成し、尚前記第二トランジスタ
の少なくとも幾つかのドレイン領域がオーミックコンタ
クト位置において前記第一トランジスタのドレイン領域
と当接している、上記各ステップを有することを特徴と
する方法。 - 【請求項５３】 請求項５２において、前記埋込み誘電
体が埋込み酸化物であることを特徴とする方法。 - 【請求項５４】 請求項５２において、前記第一導電型
がＮ型であることを特徴とする方法。 - 【請求項５５】 請求項５２において、前記半導体物質
がシリコンであることを特徴とする方法。 - 【請求項５６】 請求項５２において、前記トランジス
タの全てが絶縁ゲート型電界効果トランジスタであるこ
とを特徴とする方法。 - 【請求項５７】 請求項５２において、前記イオン注入
ステップが少なくとも約１００ＫｅＶのイオンエネルギ
を使用することを特徴とする方法。 - 【請求項５８】 請求項５２において、前記半導体物質
がシリコンであり、且つ前記埋込み誘電体がシリコン酸
化物からなる埋込み層であることを特徴とする方法。 - 【請求項５９】 請求項５２において、前記第一及び第
二領域がそれらの間に介在する誘電体なしに隣接してい
ることを特徴とする方法。 - 【請求項６０】 請求項５２の方法によって製造した製
品。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US47824795A | 1995-06-07 | 1995-06-07 | |
| US478247 | 1995-06-07 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0922951A true JPH0922951A (ja) | 1997-01-21 |
Family
ID=23899140
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP8133479A Pending JPH0922951A (ja) | 1995-06-07 | 1996-05-28 | パターン形成した埋込み酸化物分離を有するゼロパワーｓｒａｍ |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US5795800B1 (ja) |
| EP (1) | EP0747961A3 (ja) |
| JP (1) | JPH0922951A (ja) |
Cited By (1)
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