KR100292818B1 - 모오스트랜지스터제조방법 - Google Patents

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Abstract

본 발명은 MOS 트랜지스터 및 그의 제조 방법에 관한 것으로, 반도체 기판상에 제 1 도전형의 불순물 이온을 주입하여 웰 영역이 형성되고, 상기 웰 영역상에 게이트 전극이 형성된다. 상기 웰 영역내의 기판 결함을 제어하기 위해 상기 게이트 전극 양측의 웰 영역내에 제 1 비도전 불순물이 주입되어 제 1 깊이를 갖도록 제 1 프리시퍼테이트 영역이 형성되고, 상기 게이트 전극 양측의 웰 영역내에 제 2 도전형의 불순물 이온이 주입되어 제 1 깊이 보다 상대적으로 얕은 제 2 깊이를 갖도록 소오스/드레인 영역이 형성된다. 상기 소오스/드레인 영역내의 기판 결함을 제어하기 위해 상기 소오스/드레인 영역내에 제 2 비도전 불순물이 주입되어 제 2 프리시퍼테이트 영역이 형성된다. 이와 같은 MOS 트랜지스터 및 그의 제조 방법에 의해서, 전위, 확장된 결함(extended defect) 등의 기판 결함을 p-n 접합 영역으로부터 격리시킴으로써 안정된 p-n 접합을 형성할 수 있다.

Description

모오스 트랜지스터 제조 방법(METHOD OF FABRICATING A MOS TRANSISTOR)
본 발명은 반도체 장치 및 그의 제조 방법에 관한 것으로, 좀 더 구체적으로는 기판 결함에 의한 p-n 접합 누설 전류를 감소시키는 반도체 장치 및 그의 제조방법에 관한 것이다.
반도체 장치의 집적도가 점점 증가하여, 최근에는 기가(Giga) 단위 레벨의 DRAM 장치에 까지 이르게 되었다. 기가(Giga) 단위의 장치에서는 소자의 크기가 0.18㎛이하로 스케일 다운(scale down)되는데, 상기 소자의 스케일 다운(scale down)은 제조 공정 중 발생되는 스트레스를 더욱 증가 시키게 된다.
이러한, 스트레스가 어떤 임계치 이상이 되면 반도체 기판내에 전위가 발생되어, 상기 스트레스를 완화시키게 된다. 반도체 장치가 고직접화 됨에 따라 소자 격리 영역의 형성 공정이 LOCOS(local oxidation of silicon)에서 STI(shallow trench isolation)로 바뀌어 가고 있다. 그러나 상기 STI는 LOCOS에 비해 더 큰 스트레스를 반도체 기판에 유발시키게 된다. 최근 들어, STI로 제조된 소자들이 증가 함에 따라 P.M Fahey et. al. 에 의한 "stress-induces dislocations in silicon integrated circuits" (IBM J. RES. DEBELOP, v. 36, p158, 1992)와 같은 논문에서 기술하는 바와 같이, 전위, 확장된 결함(extended defect) 등에 의한 접합 손상 및 이를 개선하기 위한 보고가 증가하고 있다.
반도체 제조 공정에서 이온 주입 기술은 도핑 농도, 도핑 프로파일이 쉽게 이루어지므로, 소자의 p-n 접합 제조 방법에서 중요한 위치를 차지하고 있다. 그러나 상기 이온 주입 공정에서는 높은 에너지를 갖는 이온들이 단결정 단결정 실리콘을 투과함에 따라, 도핑 농도가 어떤 임계치 이상이 되면 실리콘 기판의 결정성이 깨어져 비정질층(amorphous layer)을 형성하게 된다. 이러한 비정질층은 후속 열처리를 통해 그 결정성을 다시 회복하게 되는데, 이 열처리 중에 잔류 결함이 모여들어 집단적인 격자 결함, 무리 결함(stacking fault), 그리고 전위 루프(dislocation) 등을 형성하게 된다. ("formation of extended effects in silicon by high energy implantation of B and P", J. Y. cheng et. al., Phys., v.80(4), p.2105, 1996), ("annealing behaviors of dislocation loops near the projected range in high-dose as implanted(001) si", s. n. Hsu, et., J Appl. Phys. v.86(9) p.4503, 1990)
도 1a는 종래의 반도체 장치에서의 기판내의 결함을 보여주는 XTEM(X-transmission electron microscopy)사진이다.
도 1a를 참조하면, 상술한 바와 같은 반도체 장치의 제조 공정 중에 발생되는 전위, 무리 결합 확장된 결합등이 도 1a에서의 참조 번호 'A'로 지시된 바와 같이, 반도체 장치의 p-n 접합 영역을 관통하게 되는 경우, 반도체 장치의 비정상적인 접합 특성을 나타내게 된다.
도 1b를 참조하면, 종래의 반도체 장치에서의 기판내의 결함을 보여주는 SEM(scanning electron microscopy)사진이다.
상술한 바와 같은 이온 주입 공정으로 인해 도 1b의 참조 부호 'B'로 나타낸 바와 같이 소자 격리 영역과 활성 영역이 인접한 곳의 에지(edge) 부위에 결함이 발생된다. 상기 결함들로 인해 p-n 접합에 역바이어스 전압이 인가될 경우, 상기 접합에 대한 역바어스 전류가 비정상적으로 많이 흐르게 된다.
도 2는 종래의 반도체 장치의 p-n 접합의 전기적 특성을 나타내는 그래프이다.
도 2를 참조하면, 종래의 p-n 접합에 역바이어스(reverse bias)를 인가한 경우, 참조 부호 'C'로 지시된 곡선은 비정상적인 접합에 대한 역바이어스 전류를 나타내고, 참조 부호 'D'로 지시된 곡선은 정상적인 접합에 대한 역바이어스 전류를 나타낸다. 상기 비정상적인 접합에 대한 역바이어스 전류가 정상적 접합에 대한 역바이어스 전류보다 상당히 많이 흐름을 알 수 있다. 이러한 특성은 반도체 장치의 대기전류를 증가 시키게 되고, 이로 인해 저 소비 전력 소자의 제조에 심각한 문제가 발생될 뿐만 아니라, 소자의 불량(fail) 및 수율(yield) 감소를 유발하게 된다.
본 발명은 상술한 제반 문제점을 해결하기 위해 제안된 것으로서, 전위, 확장된 결함(extended defect) 등의 격자 결함을 p-n 접합 영역으로부터 격리시킴으로써 안정된 p-n 접합을 형성할 수 있어 향상된 성능을 갖는 반도체 장치 및 그의 제조 방법을 제공하는 데 그 목적이 있다.
제1a도는 종래의 반도체 장치에서의 기판내의 결함을 보여주는 XTEM(X-transmission electron microscopy)사진.
제1b도는 종래의 반도체 장치에서의 기판내의 결함을 보여주는 SEM(scanning electron microscopy)사진.
제2도는 종래의 반도체 장치의 p-n 접합의 전기적 특성을 나타내는 그래프.
제3a도 내지 제3d도는 본 발명의 실시예에 따른 MOS 트랜지스터의 제조 방법을 순차적으로 나타내는 흐름도.
<도면의 주요부분에 대한 부호의 설명>
100 : 반도체 기판 102 : 소자 격리 영역
104a : n형 웰 영역 104b : p형 웰 영역
106, 116 : 프리시퍼테이트 영역 108 : 게이트 전극
109 : 스페이서 110, 114 : 소오스/드레인 영역
[구성]
상술한 목적을 달성하기 위해 제안된 본 발명의 특징에 의하면, MOS 트랜지스터의 제조 방법은, 반도체 기판상에 게이트 전극을 형성하는 단계와; 상기 게이트 전극 양측의 반도체 기판내에 상기 반도체 기판의 도전형에 대한 반대 도전형을 나타내는 도전성 불순물 이온을 주입하여 불순물 영역을 형성하되, 상기 반도체 기판과 상기 불순물 영역과의 접합면에 p-n 접합영역이 정의되는 단계와; 그리고, 상기 불순물 영역내에 비도전성 불순물을 주입하여 상기 도전성 불순물 이온 주입에 따르는 반도체 기판 결함이 성장 및 이동하여 상기 p-n 접합영역에 다다르는 것을 방지하도록, 상기 p-n 접합영역 및 상기 반도체 기판 상부표면 사이에 프리시퍼테이트 영역을 형성하는 단계를 포함한다.
상술한 목적을 달성하기 위해 제안된 본 발명의 특징에 의하면, MOS 트랜지스터의 제조 방법은, 반도체 기판상에 제 1 도전형의 불순물 이온을 주입하여 웰 영역을 형성하는 단계와; 상기 제 1 도전형의 불순물 이온 주입에 따른 상기 웰 영역내의 기판 결함을 제어하기 위해 제 1 비도전성 불순물을 주입하여 제 1 깊이를 갖도록 제 1 프리시퍼테이트 영역을 형성하는 단계와; 상기 제 1 프리시퍼테이트 영역이 형성된 반도체 기판상에 게이트 전극을 형성하는 단계와; 상기 게이트 전극 양측의 웰 영역내에 제 2 도전형의 불순물 이온을 주입하여 제 1 깊이 보다 상대적으로 얕은 제 2 깊이를 갖도록 소오스/드레인 영역을 형성하는 단계와; 그리고, 상기 제 2 도전형의 불순물 이온 주입에 따른 상기 소오스/드레인 영역내의 기판 결함을 제어하기 위해 상기 소오스/드레인 영역내에 제 2 비도전 불순물을 주입하여 상기 제 2 깊이보다 상대적으로 얕은 제 3 깊이를 갖도록 제 2 프리시퍼테이트 영역을 형성하는 단계를 포함한다.
상술한 방법에 있어서, 상기 제 1 비도전 불순물 및 제 2 비도전 불순물은, 산수, 탄소 및 질소 중 어느 하나를 주입하여 형성되며, 주입농도는 상기 반도체 기판과 상기 비도전성 불순물이 반응하여 고용체를 형성하지 않는 약 1018atoms/㎤ 이상 그리고 상기 반도체 기판과 반응하여 실리콘 절연막을 형성하지 않는 농도인 1X1015atoms/㎠에서 1X1017atoms/㎠ 범위 이하이다.
상술한 목적을 달성하기 위해 제안된 본 발명의 특징에 의하면, MOS 트렌지스터는, 반도체 기판내에 형성된 제 1 도전형 웰 영역과; 상기 웰 영역내의 기판 결함을 제어하기 위해 상기 웰 영역내에 상기 반도체 기판 상부표면으로부터 제 1 깊이로 형성된 제 1 프리시퍼테이트 영역과; 상기 웰 영역이 형성된 반도체 기판상에 형성된 게이트 전극과; 상기 게이트 전극의 양측의 웰 영역내에 상기 제 1 깊이보다 얕은 제 2 깊이를 갖고 형성된 제 2 도전형의 소오스/드레인 영역과; 상기 소오스/드레인 영역내의 기판 결함을 제어하기 위해 상기 소오스/드레인 영역내에 상기 제 2 깊이 보다 얕은 제 3 깊이를 갖고 형성된 제 2 프리시퍼테이트 영역을 포함한다.
상기 제 1 및 제 2 프리시퍼테이트 영역은 산소, 탄소 및 질소 중 어느 하나를 주입하여 형성되며, 그 주입 농도는, 상기 반도체 기판과 상기 비도전성 불순물이 반응하여 고용체를 형성하지 않는 약 1018atoms/㎤ 이상 그리고 상기 반도체 기판과 반응하여 실리콘 절연막을 형성하지 않는 농도인 1X1015atoms/㎠에서 1X1017atoms/㎠ 범위 이하로 주입된다.
도 3d를 참조하면, 본 발명의 실시예에 따른 신규한 MOS 트랜지스터 제조 방법은, 웰 영역내의 기판 결함을 제어하기 위해 상기 웰 영역내에 제 1 비도전 불순물을 주입하여 제 1 프리시퍼테이트 영역을 형성하고, 소오스/드레인 영역내의 기판 결함을 제어하기 위해 상기 소오스/드레인 영역내에 제 2 비도전 불순물을 주입하여 제 2 프리시퍼테이트 영역을 형성한다. 이와 같은 MOS 트랜지스터 및 그의 제조 방법에 의해서, 전위, 확장된 결함(extended defect) 등의 기판 결함을 p-n 접합 영역으로부터 격리시킴으로써 안정된 p-n 접합을 형성할 수 있다.
[실시예]
이하, 도 3a 내지 도 3d를 참조하여 본 발명의 실시예를 상세히 설명한다.
도 3a 내지 도 3d는 본 발명에 따른 반도체 장치의 제조 공정을 순차적으로 보여주는 흐름도이다.
도 3a를 참조하면, 반도체 기판(100)상에 활상 영역과 비활성 영역을 정의하기 위해 소자 격리 영역(102)이 형성된다. 예컨대, 상기 소자 격리 영역은 STI(shallow trench isolation)로 형성될 수 있다. 상기 활성 영역들은 PMOS 영역과 NMOS 영역으로 구분된다. 통상적인 방법으로 상기 PMOS 영역에는 n형 불순물 이온이 주입되어 n형 웰 영역(104a)이 형성되고, NMOS 영역에는 p형 불순물 이온이 주입되어 p형 웰 영역(104b)이 형성된다. 이때, 상기 반도체 기판(100)과 웰 영역의 계면인 접합영역, 즉 p-n 접합영역(103)이 정의된다. 상기 반도체 기판(100) 전면에 제 1 비도전성 불순물이 주입되어 상기 n형 웰 영역(104a) 및 p형 웰 영역(104b)내에 제 1 프리시퍼테이트(precipitate) 영역(106)이 형성된다. 이 경우, 산소, 탄소 및 질소가 주입되어 상기 제 1 프리시퍼테이트 영역이 SiO2, SiC 및 SiN으로 형성될 수 있다.
이 경우, 상기 제 1 비도전성 불순물은 산소와 같은 불순물이 주입되어 전기적으로 극성을 갖지 않는 안정된, 반도체 기판(100)과의 화합물로 이루어진 영역이나 그 자신만으로 이루어진 프리시퍼테이트 영역을 형성하여야 한다. 또한, 상기 제 1 비도전성 불순물의 주입 농도는 상기 반도체 기판, 즉 실리콘 기판에서의 고용도(1018atoms/㎤)이상이고, 상기 제 1 프리시퍼테이트 영역(106)이 새로운 층을 형성할 수 있는 농도에는 미치지 않는 농도인 1X1015atoms/㎠에서 1X1017atoms/㎠ 범위 이하이다. 이 의미는 다음과 같다. 예컨대, 상기 제 1 비도전 불순물로 산소가 주입되었을 경우, 상기 제 1 비도전성 불순물의 주입 농도가 너무 높은 경우, 실리콘 기판내에 새로운 층, 즉 SiO2층을 형성하게 되고, 상기 기판내의 SiO2층은 SIMOX(separation by implanted oxygen) 구조를 형성하는데, 이와 같이 상기 SiO2층과 같은 새로운 층이 형성되서는 안된다는 의미이다. 즉, 산소의 주입 농도는 반도체 기판(100)이 구조로 형성되지 않을 정도로 낮추어져야 한다는 의미이다. 주입 농도 조절 방법은 미국 특허 [US patent No. 4749660]에 잘 기술되어 있다.
도 3c를 참조하면, 다음으로, 반도체 기판(100)상에 게이트 전극(108)이 게이트 산화막을 사이에 두고 형성된다. 상기 게이트 전극(108)을 마스크로 사용하여 활성 영역의 반도체 기판상에 LDD(lightly doped drain) 형성을 위한 저농도 도전형 불순물 이온이 주입되어 저농도 소오스/드레인 영역(110)이 형성된다. 상기 n형 웰 영역내에는 p형 불순물 이온이 주입되고, p형 웰 영역내에는 n형 불순물 이온이 주입된다.
다음 상기 게이트 전극의 양측벽에 스페이서(109)가 형성된다. 예컨대, 게이트 전극(108)을 포함하여 반도체 기판(100)상에 실리콘 질화막이 형성된 후, 상기 실리콘 질화막이 이방성 식각되어 스페이서(109)가 형성된다.
상기 스페이서(109)와 게이트 전극(108)이 마스크로 사용되어, 면저항과 접촉 저항을 줄이기 위한 고농도 도전형 불순물 이온이 주입되어 고농도 소오스/드레인 영역(114)이 형성된다. n형 웰 영역내에는 p형 불순물 이온이 주입되고, p형 웰 영역내에는 n형 불순물 이온이 주입된다. 이때, 상기 웰 영역의 반도체 기판과 소스/드레인 영역의 계면인 접합영역, 즉 p-n 접합영역(103)이 정의된다. 이 경우 상기 저농도 소오스/드레인 영역(110)과 고농도 소오스/드레인 영역(114)은 반도체 기판내에서 동일한 깊이로 형성 되거나, 고농도 소오스/드레인 영역(114)이 상대적으로 더 깊게 형성될 수 있다. 그리고 상기 고농도 소오스/드레인 영역(114)은 상기 제 1 프리시퍼테이트 영역(106)보다 얕게 형성된다.
다음, 앞서 언급한 방법으로, 상기 게이트 전극(108)과 스페이서(109)가 마스크로 사용되어 제 2 비도전성 불순물이 주입되어 제 2 프리시퍼테이트 영역(116)이 형성된다. 이 경우, 제 2 비도전성 불순물은 산소, 탄소 및 질소 중 어느 하나이다. 상기 제 2 비도전성 불순물의 주입 농도는 상기 반도체 기판, 즉 실리콘 기판에서의 고용도(1018atoms/㎤) 이상이고, 상기 제 2 프리시퍼테이트 영역(106)이 새로운 층으로 형성될 수 있는 농도에는 미치지 않는 농도인 1X1015atoms/㎠에서 1X1017atoms/㎠ 범위 이하이다. 이 의미는 앞서 제 1 프리시퍼테이트 영역이 형성될 때, 이미 기술된 바와 동일하다. 상기 제 2 프리시퍼테이트 영역(116)은 상기 고농도 소오스/드레인 영역(114)보다 낮은 깊이를 갖도록 형성된다.
상기 비도전성 불순물이 주입되어 형성된 상기 제 1 및 제 2 프리시퍼테이트 영역의 작용은 다음과 같다. 반도체 장치의 제조 공정 중 이온 주입에 의한 격자 결함, STI의 응력에 의해 형성되는 격자 결함 및 비정질층은 작은 크기의 적층 결함 및 작은 전위 고리를 형성한 후, 온도와 시간이 지남에 따라 확장된 결함 및 전위 등의 기판 결함으로 성장해 간다. 상기 이온 주입 결함에 대한 것은 ["Ion Implantation Science and Technology" J.F.Ziegler, pp63 - 92, Academic Press 1988]에 잘 기술되어 있다.
상기[수학식 1]에서 상기 ε는 반도체 기판의 변형률을 지시하고, 상기 a는 반도체 기판내 구형 공간의 반지름을 지시하고, 상기 a'은 프리시퍼테이트의 크기를 나타낸다. 상기 [수학식 1]은 반지름이 a인 반도체 기판내의 구형 공간에 반지름이 a'인 탄성체를 넣었을 때, 발생되는 변형률을 나타낸다.
상기[수학식 2]에서 상기 Ui는 반지름이 a' 인 프리시퍼테이트와 기판 결함인 전위간에 작용하는 에너지를 나타낸다. 상기 G 는 반도체 기판, 즉 실리콘 기판과의 탄성 계수를 나타내고, 상기 b 는 상기 전위의 크기를 나타낸다. 상기 a는, 프리시퍼테이트의 반지름과 거의 비슷한 구형 공간의 반지름을 나타내고, 상기 r은 상기 프리시퍼테이트와 전위와의 거리를 나타낸다. 상기 ε는 [수학식 1]에서의 변형률을 나타낸다. 상기[수학식 2]는 [E.R.PaRker, J. Washburn, "Impurities and Imperfections" ASM, Metals Park, Ohio, p155(1955)]에 기술되어 있다.
도 3d를 참조하면, 본 발명에 따른 MOS 트랜지스터는, 반도체 기판(100)내에 웰 영역(104a, 104b)이 형성되어 있고, 상기 웰 영역내(104a, 104b)에 제 1 프리시퍼테이트 영역(106)이 형성되어 있다. 상기 웰 영역(104a, 104b)상에 게이트 전극(108)이 형성되어 있다. 상기 게이트 전극 양측의 웰 영역내에 상기 제 1 프리시퍼테이트 영역(106)보다 얕은 깊이를 갖는 소오스/드레인 영역(110, 114)이 형성되어 있고, 상기 소오스/드레인 영역(110, 114)내에 제 2 프리시퍼테이트 영역(116)이 형성되어 있다.
그런데, 상기[수학식 2]에서 처럼, 실리콘 단결정 내에 프리시퍼테이트 영역이 존재할 경우, 상기 전위와 이들 프리시퍼테이트 영역의 프리시퍼테이트간 상호 작용하는 힘에 의하여, 상기 기판 결함인 전위가 프리시퍼테이트에 끌려가거나 더 이상 커지지 않게된다. 프리시퍼테이트가 p-n 접합으로부터 어느 정도 거리를 두고 형성될 경우, 기판 결함들은 상기 p-n 접합 계면에서 멀어지게 되어 상기 p-n 접합 계면을 관통할 수 없게 된다. 이로 인해, 상기 기판 결함에 의한 상기 p-n 접합 계면의 손상을 방지할 수 있다.
본 발명은 종래의 반도체 장치 및 그의 제조 방법에서, 전위와 같은 기판 결함에 의해 p-n 접합 영역이 손상됨으로써, 상기 p-n 접합 영역이 비정상적인 역 바이어스 전류 특성을 나타내는 등의 문제점을 해결한 것으로서, 상기 p-n 접합 영역과 인접하게 프리시퍼테이트 영역을 형성시켜 기판 결함의 성장을 방지할 수 있고, 상기 기판 결함이 p-n 접합 영역을 손상시키는 것을 방지할 수 있는 효과가 있다.

Claims (13)

  1. 반도체 기판상에 게이트 전극을 형성하는 단계와; 상기 게이트 전극 양측의 반도체 기판내에 상기 반도체 기판의 도전형에 대해 반대 도전형을 나타내는 도전성 불순물 이온을 주입하여 불순물 영역을 형성하되, 상기 반도체 기판과 상기 불순물 영역과의 접합면에 p-n 접합영역이 정의되는 단계와; 그리고, 상기 불순물 영역내에 비도전성 불순물을 주입하여 상기 도전성 불순물 이온 주입에 따르는 반도체 기판 결함이 성장 및 이동하여 상기 p-n 접합영역에 다다르는 것을 방지하도록, 상기 p-n 접합영역 및 상기 반도체 기판 상부표면 사이에 프리시퍼테이트 영역을 형성하는 단계를 포함하는 MOS 트랜지스터의 제조 방법.
  2. 제1항에 있어서, 상기 비도전성 불순물은 산소, 탄소 및 질소 중 어느 하나인 MOS 트랜지스터의 제조 방법.
  3. 제1항에 있어서, 상기 비도전성 불순물의 주입농도는 상기 반도체 기판과 상기 비도전성 불순물이 반응하여 고용체를 형성하지 않는 약 1018atoms/㎤ 이상 그리고 상기 반도체 기판과 반응하여 실리콘 절연막을 형성하지 않는 농도인 1×1015atoms/㎠에서 1×1017atoms/㎠ 범위 이하인 MOS 트랜지스터의 제조 방법.
  4. 반도체 기판상에 제 1 도전형의 불순물 이온을 주입하여 웰 영역을 형성하는 단계와; 상기 제 1 도전형의 불순물 이온 주입에 따른 상기 웰 영역내의 기판 결함을 제어하기 위해 제 1 비도전성 불순물을 주입하여 제 1 깊이를 갖도록 제 1 프리시퍼테이트 영역을 형성하는 단계와; 상기 제 1 프리시퍼테이트 영역이 형성된 반도체 기판상에 게이트 전극을 형성하는 단계와; 상기 게이트 전극 양측의 웰 영역내에 제 2 도전형의 불순물 이온을 주입하여 상기 제 1 깊이 보다 상대적으로 얕은 제 2 깊이를 갖도록 소오스/드레인 영역을 형성하는 단계와; 그리고, 상기 제 2 도전형의 불순물 이온 주입에 따른 상기 소오스/드레인 영역내의 기판 결함을 제어하기 위해 상기 소오스/드레인 영역내에 제 2 비도전 불순물을 주입하여 상기 제 2 깊이보다 상대적으로 얕은 제 3 깊이를 갖도록 제 2 프리시퍼테이트 영역을 형성하는 단계를 포함하는 MOS 트랜지스터의 제조 방법.
  5. 제4항에 있어서, 상기 제 1 비도전성 불순물은 산소, 탄소 및 질소 중 어느 하나인 MOS 트랜지스터의 제조 방법.
  6. 제4항에 있어서, 상기 제 2 비도전성 불순물은 산소, 탄소 및 질소 중 어느 하나인 MOS 트랜지스터의 제조 방법.
  7. 제4항에 있어서, 상기 제 1 비도전 불순물의 주입농도는 상기 반도체 기판과 상기 비도전성 불순물이 반응하여 고용체를 형성하지 않는 약 1018atoms/㎤ 이상 그리고 상기 반도체 기판과 반응하여 실리콘 절연막을 형성하지 않는 농도인 1×1015atoms/㎠에서 1×1017atoms/㎠ 범위 이하인 MOS 트랜지스터의 제조 방법.
  8. 제4항에 있어서, 상기 제 2 비도전 불순물의 주입농도는 상기 반도체 기판과 상기 비도전성 불순물이 반응하여 고용체를 형성하지 않는 약 1018atoms/㎤ 이상 그리고 상기 반도체 기판과 반응하여 실리콘 절연막을 형성하지 않는 농도인 1×1015atoms/㎠에서 1×1017atoms/㎠ 범위 이하인 MOS 트랜지스터의 제조 방법.
  9. 반도체 기판내에 형성된 제 1 도전형 웰 영역과; 상기 웰 영역내의 기판 결함을 제어하기 위해 상기 웰 영역내에 상기 반도체 기판 상부표면으로부터 제 1 깊이로 형성된 제 1 프리시퍼테이트 영역과; 상기 웰 영역이 형성된 반도체 기판상에 형성된 게이트 전극과; 상기 게이트 전극의 양측의 웰 영역내에 상기 제 1 깊이 보다 얕은 제 2 깊이를 갖고 형성된 제 2 도전형의 소오스/드레인 영역과; 상기 소오스/드레인 영역내의 기판 결함을 제어하기 위해 상기 소오스/드레인 영역내에 상기 제 2 깊이 보다 얕은 제 3 깊이를 갖고 형성된 제 2 프리시퍼테이트 영역을 포함하는 MOS 트렌지스터.
  10. 제9항에 있어서, 상기 제 1 프리시퍼테이트 영역은 산소, 탄소 및 질소 중 어느 하나를 주입하여 형성되는 MOS 트렌지스터.
  11. 제9항에 있어서, 상기 제 2 프리시퍼테이트 영역은 산소, 탄소 및 질소 중 어느 하나를 주입하여 형성되는 MOS 트렌지스터.
  12. 제9항에 있어서, 상기 제 1 프리시퍼테이트 영역은 상기 반도체 기판과 상기 비도전성 불순물이 반응하여 고용체를 형성하지 않는 약 1018atoms/㎤ 이상 그리고 상기 반도체 기판과 반응하여 실리콘 절연막을 형성하지 않는 농도인 1×1015atoms/㎠에서 1×1017atoms/㎠ 범위 이하로 비도전성 불순물이 주입되어 형성된 MOS 트렌지스터.
  13. 제9항에 있어서, 상기 제 2 프리시퍼테이트 영역은 상기 반도체 기판과 상기 비도전성 불순물이 반응하여 고용체를 형성하지 않는 약 1018atoms/㎤ 이상 그리고 상기 반도체 기판과 반응하여 실리콘 절연막을 형성하지 않는 농도인 1×1015atoms/㎠에서 1×1017atoms/㎠ 범위 이하로 비도전성 불순물이 주입되어 형성된 MOS 트랜지스터.
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