JP2004111722A - 半導体装置 - Google Patents
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- 239000004065 semiconductor Substances 0.000 title claims abstract description 40
- 239000000758 substrate Substances 0.000 claims abstract description 184
- QVGXLLKOCUKJST-UHFFFAOYSA-N atomic oxygen Chemical compound [O] QVGXLLKOCUKJST-UHFFFAOYSA-N 0.000 claims abstract description 74
- 239000001301 oxygen Substances 0.000 claims abstract description 74
- 229910052760 oxygen Inorganic materials 0.000 claims abstract description 74
- 239000012535 impurity Substances 0.000 claims abstract description 63
- 229910052710 silicon Inorganic materials 0.000 claims abstract description 56
- 239000010703 silicon Substances 0.000 claims abstract description 56
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 claims abstract description 55
- IJGRMHOSHXDMSA-UHFFFAOYSA-N Atomic nitrogen Chemical compound N#N IJGRMHOSHXDMSA-UHFFFAOYSA-N 0.000 claims description 48
- 239000000370 acceptor Substances 0.000 claims description 29
- 229910052799 carbon Inorganic materials 0.000 claims description 25
- OKTJSMMVPCPJKN-UHFFFAOYSA-N Carbon Chemical compound [C] OKTJSMMVPCPJKN-UHFFFAOYSA-N 0.000 claims description 24
- 229910052757 nitrogen Inorganic materials 0.000 claims description 24
- 238000010438 heat treatment Methods 0.000 claims description 11
- 238000001556 precipitation Methods 0.000 claims description 6
- 230000008021 deposition Effects 0.000 abstract description 3
- 125000004429 atom Chemical group 0.000 description 62
- 238000004519 manufacturing process Methods 0.000 description 15
- 238000000034 method Methods 0.000 description 9
- 238000000137 annealing Methods 0.000 description 8
- 230000002093 peripheral effect Effects 0.000 description 8
- 238000010586 diagram Methods 0.000 description 5
- 239000002244 precipitate Substances 0.000 description 5
- 229910052581 Si3N4 Inorganic materials 0.000 description 4
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 4
- 230000007423 decrease Effects 0.000 description 3
- 230000000694 effects Effects 0.000 description 3
- 239000007789 gas Substances 0.000 description 3
- -1 for example Chemical compound 0.000 description 2
- 238000005468 ion implantation Methods 0.000 description 2
- 125000004430 oxygen atom Chemical group O* 0.000 description 2
- 230000015572 biosynthetic process Effects 0.000 description 1
- 239000003990 capacitor Substances 0.000 description 1
- 150000001721 carbon Chemical class 0.000 description 1
- 238000006243 chemical reaction Methods 0.000 description 1
- 150000001875 compounds Chemical class 0.000 description 1
- 239000013078 crystal Substances 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 150000004767 nitrides Chemical class 0.000 description 1
- 230000003647 oxidation Effects 0.000 description 1
- 238000007254 oxidation reaction Methods 0.000 description 1
- 230000001590 oxidative effect Effects 0.000 description 1
- QVGXLLKOCUKJST-OUBTZVSYSA-N oxygen-17 atom Chemical compound [17O] QVGXLLKOCUKJST-OUBTZVSYSA-N 0.000 description 1
- 238000000059 patterning Methods 0.000 description 1
- 230000002265 prevention Effects 0.000 description 1
- 150000003376 silicon Chemical class 0.000 description 1
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-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
- H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
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- H—ELECTRICITY
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- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/76—Making of isolation regions between components
- H01L21/761—PN junctions
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
- H01L27/08—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind
- H01L27/085—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only
- H01L27/088—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate
- H01L27/092—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate complementary MIS field-effect transistors
- H01L27/0928—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate complementary MIS field-effect transistors comprising both N- and P- wells in the substrate, e.g. twin-tub
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/0001—Technical content checked by a classifier
- H01L2924/0002—Not covered by any one of groups H01L24/00, H01L24/00 and H01L2224/00
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- Microelectronics & Electronic Packaging (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Manufacturing & Machinery (AREA)
- Ceramic Engineering (AREA)
- Semiconductor Integrated Circuits (AREA)
Abstract
【課題】スリップの発生を抑えて高抵抗基板上にデバイスを形成することが可能な半導体装置を提供することが困難であった。
【解決手段】基板１１は、溶解酸素濃度が８×１０１７（ａｔｏｍｓ／ｃｍ３）以下で、アクセプタあるいはドナーとなる不純物濃度が１×１０１５（ａｔｏｍｓ／ｃｍ３）以下である。この基板１１内には基板裏面からのスリップを抑える酸素析出層１２が設けられている。基板１１上には、溶解酸素濃度が８×１０１７（ａｔｏｍｓ／ｃｍ３）以下で、アクセプタあるいはドナーとなる不純物濃度が１×１０１５（ａｔｏｍｓ／ｃｍ３）以下であり、素子が形成されるシリコン層が形成されている。
【選択図】 図１
【解決手段】基板１１は、溶解酸素濃度が８×１０１７（ａｔｏｍｓ／ｃｍ３）以下で、アクセプタあるいはドナーとなる不純物濃度が１×１０１５（ａｔｏｍｓ／ｃｍ３）以下である。この基板１１内には基板裏面からのスリップを抑える酸素析出層１２が設けられている。基板１１上には、溶解酸素濃度が８×１０１７（ａｔｏｍｓ／ｃｍ３）以下で、アクセプタあるいはドナーとなる不純物濃度が１×１０１５（ａｔｏｍｓ／ｃｍ３）以下であり、素子が形成されるシリコン層が形成されている。
【選択図】 図１
Description
【０００１】
【発明の属する技術分野】
本発明は、例えば高周波回路を含む高抵抗基板を用いた半導体装置に関する。
【０００２】
【従来の技術】
近時、半導体チップ内に複数のＬＳＩが搭載されたシステム・オン・チップが開発されている。このシステム・オン・チップが進歩するに従い、デジタル回路や低周波のアナログ回路のみならず、高周波回路も一つの基板上に形成されるようになる。高周波回路をシリコン基板内に形成する際、基板の抵抗が高い方が高周波回路にとって利点が大きい。例えばインダクタの場合、そのＱ値を向上させることができ、しかも、インダクタと他の回路との干渉を防ぐことができる。また、抵抗体やキャパシタが基板とカップリングしても基板に信号が漏れることを防止できる。
【０００３】
ところで、基板内に溶解されている酸素の濃度、すなわち、溶解酸素濃度が高い場合、デバイスの形成時に基板を熱処理すると、溶解されている酸素がドナー化し、基板の抵抗値が低下する。そのため、高抵抗基板は、基板内の溶解酸素濃度を低下させて作成する。しかし、このように溶解酸素濃度が低い場合、熱処理中に基板の裏面周縁部からスリップが発生する。このスリップは、縦型炉を用いて基板としてのウェハを熱処理する場合、ウェハを支持する支持部に接触する部分から発生する。このスリップがウェハ表面のデバイス形成領域に達する場合、リークが発生し、良好なデバイスを形成することが困難となる。
【０００４】
尚、バルクにデバイスを形成する例ではないが、高抵抗基板にＳＯＩデバイスを形成する例がある（例えば、非特許文献１参照）。
【０００５】
【非特許文献１】
２０００ ＳＹＭＰＯＳＩＵＭ ＯＮ ＶＬＳＩ ＴＥＣＨＮＯＬＯＧＹ ｄｉｇｅｓｔ ｏｆ ｔｅｃｈｎｉｃａｌ ｐａｐｅｒｓ ｐ． １５４−１５５， Ｊｕｎｅ １３−１５， ２０００
【０００６】
【発明が解決しようとする課題】
このように、基板の抵抗値を上げることは高周波回路の性能を上げるために非常に重要である。しかし、高抵抗基板を形成するために、基板内の溶解酸素濃度を低下させた場合、アニール等の熱処理中に基板を支持する部分からスリップが発生するという問題を有していた。
【０００７】
本発明は、上記課題を解決するためになされたものであり、その目的とするところは、スリップの発生を抑えて高抵抗基板上にデバイスを形成することが可能な半導体装置を提供しようとするものである。
【０００８】
【課題を解決するための手段】
本発明の半導体装置は、上記課題を解決するため、内部に酸素析出層を有し、溶解酸素濃度が８×１０１７（ａｔｏｍｓ／ｃｍ３）以下で、アクセプタあるいはドナーとなる不純物濃度が１×１０１５（ａｔｏｍｓ／ｃｍ３）以下である基板と、前記基板上に形成された溶解酸素濃度が８×１０１７（ａｔｏｍｓ／ｃｍ３）以下で、アクセプタあるいはドナーとなる不純物濃度が１×１０１５（ａｔｏｍｓ／ｃｍ３）以下であり、素子が形成されるシリコン層とを具備している。
【０００９】
また、本発明の半導体装置は、炭素が１×１０１７（ａｔｏｍｓ／ｃｍ３〕以上で、溶解酸素濃度が８×１０１７（ａｔｏｍｓ／ｃｍ３）以下で、アクセプタあるいはドナーとなる不純物濃度が１×１０１５（ａｔｏｍｓ／ｃｍ３）以下である基板と、前記基板上に溶解酸素濃度が８×１０１７（ａｔｏｍｓ／ｃｍ３）以下で、アクセプタあるいはドナーとなる不純物濃度が１×１０１５（ａｔｏｍｓ／ｃｍ３）以下であり、素子が形成されるシリコン層とを具備している。
【００１０】
さらに、本発明の半導体装置は、窒素が１×１０１４（ａｔｏｍｓ／ｃｍ３）以上で、溶解酸素濃度が８×１０１７（ａｔｏｍｓ／ｃｍ３）以下で、アクセプタあるいはドナーとなる不純物濃度が１×１０１５（ａｔｏｍｓ／ｃｍ３）以下である基板と、前記基板上に溶解酸素濃度が８×１０１７（ａｔｏｍｓ／ｃｍ３）以下で、アクセプタあるいはドナーとなる不純物濃度が１×１０１５（ａｔｏｍｓ／ｃｍ３）以下であり、素子が形成されるシリコン層とを具備している。
【００１１】
また、本発明の半導体装置は、溶解酸素濃度が８×１０１７（ａｔｏｍｓ／ｃｍ３）以下で、アクセプタあるいはドナーとなる不純物濃度が１×１０１５（ａｔｏｍｓ／ｃｍ３）以下である基板と、前記基板の素子が形成される第１の面と並行する第２の面で、熱処理時に前記基板を支持する支持部が接触する範囲に形成された不純物層とを具備することを特徴とする半導体装置。
【００１２】
さらに、本発明の半導体装置は、溶解酸素濃度が８×１０１７（ａｔｏｍｓ／ｃｍ３）以下で、アクセプタあるいはドナーとなる不純物濃度が１×１０１５（ａｔｏｍｓ／ｃｍ３）以下である基板と、前記基板の素子が形成される第１の面と並行する第２の面で、熱処理時に前記基板を支持する支持部が接触する範囲に形成された絶縁膜とを具備している。
【００１３】
【発明の実施の形態】
以下、本発明の実施の形態について図面を参照して説明する。
【００１４】
（第１の実施形態）
図１は、本発明の第１の実施形態を示している。半導体装置１０において、シリコン基板１１は、内部に酸素析出層１２を有している。この基板１１は、例えば１０００Ω以上の抵抗値を有した高抵抗基板である。
【００１５】
この基板１１の表面にはシリコン層１３が形成されている。このシリコン層１３は、溶解酸素濃度が８×１０１７（ａｔｏｍｓ／ｃｍ３）以下で、不純物濃度が１×１０１５（ａｔｏｍｓ／ｃｍ３）以下である。溶解酸素濃度が８×１０１７（ａｔｏｍｓ／ｃｍ３）以下であるため、このシリコン層２１も基板１１と同様に、１０００Ω以上の高抵抗を有している。このシリコン層１３の膜厚は、例えば１μｍから１０μｍである。しかし、シリコン層１３の膜厚は、形成されるデバイスの深さと、酸素析出層１２からデバイス底部までの距離に応じて調整すればよく、好ましくは例えば４μｍ以下である。このシリコン層１３内に例えばアナログ回路、デジタル回路及び高周波回路が形成される。
【００１６】
図２、図３は、上記半導体装置１０の製造方法を示している。
【００１７】
図２は、熱処理前の基板１１を示している。この基板１１の溶解酸素濃度は、例えば１×１０１８（ａｔｏｍｓ／ｃｍ３）以上であり、不純物濃度は１×１０１５（ａｔｏｍｓ／ｃｍ３）以下である。この基板１１をアニールすることにより、酸素を析出させる。酸素析出用のアニールの条件は、例えば温度が１０００℃以上、処理時間が１０時間以上である。すなわち、アニール後の基板１１の溶解酸素濃度が８×１０１７（ａｔｏｍｓ／ｃｍ３）以下になるような条件を用いる。
【００１８】
図３は、基板１１内に酸素析出層１２が現れた状態を示している。この後、基板１１上に図１に示すように、シリコン層１３が例えばエピタキシャル法により形成される。このようにして形成されたシリコン層１３は、上記溶解酸素濃度及び不純物濃度を有している。溶解酸素濃度は、基板の溶解酸素濃度に応じて決まり、不純物濃度は、例えばエピタキシャル成長時における混合ガスの濃度により制御される。この後、基板を用いて例えば高周波回路を含むデバイスが形成される。
【００１９】
溶解酸素は、酸素原子が、シリコン結晶中に散在している状態である。これに対して、析出酸素は、酸素原子がシリコンと反応して化合物的状態となっている。このため、安定した状態となっており、熱処理によりドナー化することがない。基板内の析出酸素は、ＳＥＭ写真を用いることにより、容易に検出することができる。
【００２０】
上記第１の実施形態によれば、高抵抗を有する基板１１内に酸素析出層１２を形成している。この酸素析出層１２は基板を熱処理する際、スリップの延びを抑制する。このため、基板１１の裏面から発生したスリップが基板表面へ到達することを防止できる。
【００２１】
基板１１は基板１１内の溶解酸素を通常より増加させ、この溶解酸素を析出させて酸素析出層１２を形成している。しかも、析出酸素は、ドナー化しない。このため、酸素析出層１２を形成した後、基板１１は、所要の高抵抗を保持することができる。
【００２２】
しかも、基板１１の上に、基板１１と同様に高抵抗を有するシリコン層１３を形成し、このシリコン層１３を有する基板１１を用いてデバイスを形成することにより、高周波特性の優れた半導体装置を形成することができる。
【００２３】
（第２の実施形態）
図４、図５は、本発明の第２の実施形態を示している。
【００２４】
図４に示す半導体装置１０において、シリコン基板１１は、シリコンに対してアクセプタあるいはドナーにもならない不純物２０、例えば炭素を含んでいる。この炭素の濃度は、例えば１×１０１６（ａｔｏｍｓ／ｃｍ３）以上であり、好ましくは５×１０１７（ａｔｏｍｓ／ｃｍ３）以上である。また、基板１１内の溶解酸素濃度は、例えば８×１０１７（ａｔｏｍｓ／ｃｍ３）以下であり、アクセプタあるいはドナーとなる不純物の濃度は、１×１０１５（ａｔｏｍｓ／ｃｍ３）以下である。基板１１内の溶解酸素濃度が８×１０１７（ａｔｏｍｓ／ｃｍ３）以下であるため、この基板１１は、例えば１０００Ωの高抵抗を有している。
【００２５】
この基板１１の上には、シリコン層２１が形成されている。このシリコン層２１は、例えば濃度が１×１０１７（ａｔｏｍｓ／ｃｍ３）以下の炭素と、濃度が８×１０１７（ａｔｏｍｓ／ｃｍ３）以下の溶解酸素、及びアクセプタあるいはドナーとなる不純物を含んでいる。この不純物の濃度は、例えば１×１０１５（ａｔｏｍｓ／ｃｍ３）以下である。溶解酸素濃度が８×１０１７（ａｔｏｍｓ／ｃｍ３）以下であるため、このシリコン層２１も基板１１と同様に１０００Ω以上の高抵抗を有している。シリコン層２１の膜厚は、例えば１μｍ以上１０μｍ以下であり、好ましくは例えば４μｍ以下である。このシリコン層２１内に例えばアナログ回路、デジタル回路及び高周波回路が形成される。
【００２６】
図５は、図４の半導体装置の製造方法を示している。
【００２７】
先ず、基板１１に不純物２０としての例えば炭素、及びアクセプタあるいはドナーとなる不純物が導入される。これら不純物の導入方法は種々ある。例えばウェハを作成する際に、不純物をウェハ内にドーピングしたり、ウェハを作成した後に、例えばイオン注入によって不純物をウェハ内にドーピングしたりすることができる。
【００２８】
この後、図４に示すように、この基板１１上に、シリコン層２１が例えばエピタキシャル法を用いて形成される。このようにして形成されたシリコン層２１は、上記溶解酸素濃度、不純物濃度及び炭素濃度を有している。溶解酸素濃度は、基板の溶解酸素濃度に応じて決まり、不純物濃度及び炭素濃度は、例えばエピタキシャル成長時における混合ガスの濃度により制御される。尚、シリコン層２１内の炭素は少ない程よい。
【００２９】
上記第２の実施形態によれば、例えば１０００Ωの高抵抗を有する基板１１は、５×１０１６（ａｔｏｍｓ／ｃｍ３）以上の濃度を有する炭素を含んでいる。シリコン基板１１が炭素を含む場合、炭素濃度が増加するに従い、基板内に発生するスリップの長さが短くなる。例えば基板内の炭素濃度が５×１０１６（ａｔｏｍｓ／ｃｍ３）であるとき、発生するスリップの長さはほぼ６０μｍである。これに対して、基板内の炭素濃度が１×１０１７（ａｔｏｍｓ／ｃｍ３）であるとき、発生するスリップの長さはほぼ２０μｍとなる。基板内の炭素濃度をさらに増加すると、スリップの長さがさらに短くなる。したがって、高抵抗の基板１１内に５×１０１６（ａｔｏｍｓ／ｃｍ３）以上の濃度を有する炭素を含有させることにより、スリップの発生を抑制することができる。
【００３０】
しかも、基板１１の上に、基板１１と同様に高抵抗を有するシリコン層２１を形成し、このシリコン層２１を有する基板１１を用いてデバイスを形成することにより、高周波特性の優れた半導体装置を形成することができる。
【００３１】
（第３の実施形態）
図６、図７は、本発明の第３の実施形態を示している。第２の実施形態において、基板１１は、炭素を含有していた。これに対して、第３の実施形態において、基板１１は、窒素を含有している。
【００３２】
図６に示す半導体装置１０において、シリコン基板１１は、シリコンに対してアクセプタあるいはドナーにもならない不純物２２、例えば窒素を含んでいる。この窒素の濃度は、例えば５×１０１３（ａｔｏｍｓ／ｃｍ３）以上である。また、基板１１内の溶解酸素濃度は、例えば８×１０１７（ａｔｏｍｓ／ｃｍ３）以下であり、アクセプタあるいはドナーとなる不純物の濃度は、１×１０１５（ａｔｏｍｓ／ｃｍ３）以下である。基板１１内の溶解酸素濃度が８×１０１７（ａｔｏｍｓ／ｃｍ３）以下であるため、この基板１１は、例えば１０００Ω以上の高抵抗を有している。
【００３３】
この基板１１の上には、シリコン層２３が形成されている。このシリコン層２３は、例えば濃度が５×１０１３（ａｔｏｍｓ／ｃｍ３）以下の窒素と、濃度が８×１０１７（ａｔｏｍｓ／ｃｍ３）以下の溶解酸素、及びアクセプタあるいはドナーとなる不純物を含んでいる。この不純物の濃度は、例えば１×１０１５（ａｔｏｍｓ／ｃｍ３）以下である。溶解酸素濃度が８×１０１７（ａｔｏｍｓ／ｃｍ３）以下であるため、このシリコン層２３も基板１１と同様に１０００Ω以上の高抵抗を有している。シリコン層２１の膜厚は、例えば１μｍ以上１０μｍ以下であり、好ましくは例えば４μｍ以下である。このシリコン層２１を有する基板１１に例えばアナログ回路、デジタル回路及び高周波回路が形成される。
【００３４】
図７は、図６の半導体装置の製造方法を示している。
【００３５】
先ず、基板１１に不純物２２としての例えば窒素、及びアクセプタあるいはドナーとなる不純物が導入される。これら不純物の導入方法は種々ある。例えばウェハを作成する際に、不純物をウェハ内にドーピングしたり、ウェハを作成した後に、例えばイオン注入によって不純物をウェハ内にドーピングしたりすることができる。
【００３６】
この後、図６に示すように、この基板１１上に、シリコン層２３が例えばエピタキシャル法を用いて形成される。このようにして形成されたシリコン層２３は、上記溶解酸素濃度、不純物濃度及び窒素濃度を有している。溶解酸素濃度は、基板の溶解酸素濃度に応じて決まり、不純物濃度及び窒素濃度は、例えばエピタキシャル成長時における混合ガスの濃度により制御される。尚、シリコン層２３内の窒素は少ない程よい。このシリコン層２３を有する基板１１に例えばアナログ回路、デジタル回路及び高周波回路が形成される。
【００３７】
上記第３の実施形態によっても第２の実施形態と同様の効果を得ることができる。すなわち、窒素を含有する基板１１は、窒素濃度が増加するに従い、基板内に発生するスリップの長さが短くなる。例えば基板内の窒素濃度が５×１０１３（ａｔｏｍｓ／ｃｍ３）であるとき、発生するスリップの長さはほぼ６０μｍであり、窒素濃度が１×１０１５（ａｔｏｍｓ／ｃｍ３）であるとき、発生するスリップの長さはほぼ５５μｍとなる。基板内の窒素濃度をさらに増加すると、スリップの長さがさらに短くなる。したがって、高抵抗の基板１１内に５×１０１３（ａｔｏｍｓ／ｃｍ３）以上の濃度を有する窒素を含有させることにより、スリップの発生を抑制することができる。
【００３８】
（第４の実施形態）
図８、図９、図１０は、本発明の第４の実施形態を示している。
【００３９】
図８において、シリコン基板３１は、溶解酸素濃度が８×１０１７（ａｔｏｍｓ／ｃｍ３）以下であり、アクセプタあるいはドナーとなる不純物濃度が１×１０１５（ａｔｏｍｓ／ｃｍ３）以下の基板である。溶解酸素濃度が８×１０１７（ａｔｏｍｓ／ｃｍ３）以下であるため、この基板１１は１０００Ω以上の高抵抗を有している。この基板３１の表面（第１の面）３１ａには図示せぬ素子が形成される。表面３１ａと並行する裏面（第２の面）３１ｂの外縁部に不純物層３２が形成されている。不純物層３２の形成位置は、例えばデバイスの製造プロセスにおいて行われる熱処理時に、支持部が基板３１のどの部分に接触するかによって決まる。通常、基板３１の裏面に支持部が接触する。このため、裏面に不純物層３２が形成される。不純物層３２は、シリコンに対してアクセプタあるいはドナーにならない不純物、例えば炭素あるいは窒素をドーピングすることにより形成される。この不純物層３２の幅Ｌ１、深さＬ２は、支持部が基板とどの程度の範囲で接触するかによって決まる。したがって、幅Ｌ１は少なくとも支持部と接触する範囲以上の長さとしなければならない。具体的には、幅Ｌ１は例えば３乃至８ｍｍ、通常５ｍｍ程度であり、深さＬ２は、例えば１μｍ乃至２μｍに設定される。
【００４０】
ドーピングする不純物としては、例えば炭素、あるいは窒素である。その濃度は炭素であれば、５×１０１６（ａｔｏｍｓ／ｃｍ３）以上、窒素であれば５×１０１３（ａｔｏｍｓ／ｃｍ３）以上である。
【００４１】
図９、図１０は、上記基板の製造方法を示している。
【００４２】
図９において、シリコン基板３１には、濃度が８×１０１７（ａｔｏｍｓ／ｃｍ３）以下の溶解酸素、及び濃度が１×１０１５（ａｔｏｍｓ／ｃｍ３）以下のアクセプタあるいはドナーとなる不純物が含まれている。この基板３１の裏面３１ｂにマスクが形成される。
【００４３】
図１０は、基板３１の裏面３１ｂに形成されたマスク３３を示している。このマスク３３は、基板３１の外周部から幅Ｌ１の領域を露出している。このマスク３３を用いて、炭素又は窒素が基板３１の裏面３１ｂにイオン注入される。炭素であれば、５×１０１６（ａｔｏｍｓ／ｃｍ３）以上、窒素であれば５×１０１３（ａｔｏｍｓ／ｃｍ３）以上の濃度でイオン注入される。この後、マスク３３が除去され、図８に示す基板が完成される。この高抵抗を有する基板３１の表面に例えばアナログ回路、デジタル回路及び高周波回路が形成される。
【００４４】
上記第４の実施形態によれば、高抵抗を有する基板３１の裏面に、アニール時に支持部が接触する位置に対応して、不純物層３２を形成している。このため、アニール時に基板３１内にスリップが発生することを防止できる。したがって、基板３１内に基板３１の表面領域に達するスリップが形成されないため、基板３１を用いてデバイスを形成することにより、高周波特性の優れた半導体装置を形成することができる。
【００４５】
（第５の実施形態）
図１１、図１２、図１３は、本発明の第５の実施形態を示している。
【００４６】
図１１において、シリコン基板３１は溶解酸素濃度が８×１０１７（ａｔｏｍｓ／ｃｍ３）以下であるため、この基板１１は１０００Ω以上の高抵抗を有している。この基板３１の表面（第１の面）３１ａには図示せぬ素子が形成される。表面３１ａと並行する裏面（第２の面）３１ｂの外周部に酸化膜４３が形成されている。酸化膜４３の形成位置は、例えばデバイスの製造プロセスにおいて行われる熱処理時に、支持部が基板３１のどの部分に接触するかによって決まる。このため、少なくとも支持部と接触する領域以上の範囲に酸化膜４３が形成される。基板３１の酸化膜４３が形成されていない部分には、例えば窒化膜４２が形成されている。さらに、基板３１の周面にも前記酸化膜４３に連続して酸化膜４４が形成される。酸化膜４３の幅Ｌ１、及び深さＬ２は、第４の実施形態と同様である。
【００４７】
図１２、図１３は、上記基板の製造方法を示している。
【００４８】
図１２において、シリコン基板３１には、濃度が８×１０１７（ａｔｏｍｓ／ｃｍ３）以下の溶解酸素、及び濃度が１×１０１５（ａｔｏｍｓ／ｃｍ３）以下のアクセプタあるいはドナーとなる不純物が含まれている。この基板３１の表面、裏面及び周面には、酸化膜４１が形成されている。この酸化膜４１は、基板３１を例えば熱酸化することにより形成される。この酸化膜４１の全面上に酸化防止膜となる膜、例えば窒化シリコン膜４２が形成される。
【００４９】
次に、図１３に示すように、酸化膜４１及び窒化シリコン膜４２をパターニングすることにより、基板３１の外周面と、支持部が接触する範囲の酸化膜４１及び窒化シリコン膜４２が除去される。すなわち、基板３１の外周面と裏面の周縁部が露出される。
【００５０】
この後、基板３１がＬＯＣＯＳ法により熱酸化され、酸化膜４３、４４が形成される。次いで、図１１に示すように、基板３１表面の酸化膜４１及び窒化シリコン膜４２が除去される。この後、高抵抗を有する基板３１の表面に例えばアナログ回路、デジタル回路及び高周波回路が形成される。
【００５１】
上記第５の実施形態によれば、高抵抗を有する基板３１の裏面に、アニール時に支持部が接触する位置に対応して、酸化膜４３を形成している。このため、アニール時に基板３１内にスリップが発生することを防止できる。したがって、基板３１内に基板３１の表面領域に達するスリップが形成されないため、基板３１を用いてデバイスを形成することにより、高周波特性の優れた半導体装置を形成することができる。
【００５２】
図１４は、基板内の溶解酸素濃度と基板の抵抗値の関係を示している。図１４に示すように、基板内の溶解酸素濃度が高くなると抵抗値が低下する。しかし、スリップの発生は減少する。一方、基板内の溶解酸素濃度が低くなると抵抗値が高くなる。しかし、スリップの発生が増加する。
【００５３】
上記第１乃至第５の実施形態では、基板の抵抗値を高くするため、基板内の溶解酸素濃度を低くしている。また、基板内に発生するスリップを抑制するため、第１の実施形態では、酸素析出層を形成し、第２、第３の実施形態では基板内にアクセプタあるいはドナーとならない不純物を導入している。さらに、第４、第５の実施形態では、基板の裏面且つ周縁部に不純物層や、酸化膜を形成し、スリップの発生を防止している。
【００５４】
また、第１乃至第５の実施形態において、基板内の溶解酸素濃度は８×１０１７（ａｔｏｍｓ／ｃｍ３）以下に設定した。このため、基板の抵抗値は、１０００Ω以上に設定した。高周波回路を形成する場合、基板の抵抗値は高い程よい。しかし、用途によっては、５００Ω程度の抵抗値の基板を用いることも可能である。図１４から明らかなように、基板内の溶解酸素濃度を８×１０１７（ａｔｏｍｓ／ｃｍ３）以下に設定することにより５００Ωの抵抗値も得ることができる。
【００５５】
図１５は、上記高抵抗を有する基板１１、３１に形成される高周波回路の一例として電圧制御発振器を示している。この電圧制御発振器は、スパイラル形状のインダクタ５１、可変容量ダイオード５２、複数のＮチャネルＭＯＳＦＥＴ５３、複数のＰチャネルＭＯＳＦＥＴ５４、及び抵抗５５を有している。
【００５６】
図１６は、図１５に示す電圧制御発振器を用いたデジタル・アナログ混載集積回路の一部を概略的に示すものである。この集積回路を構成する各回路素子は、基板１１、３１、又は前述したシリコン層１３、２１、２３の内部に形成される。すなわち、これら回路素子は、高抵抗基板のバルク内に形成される。このように、高抵抗の基板内に形成することにより、基板ノイズを低減することができ、デジタル回路からアナログ回路へのノイズの侵入を防止できる。
【００５７】
図１７は、基板の抵抗値と基板ノイズの関係を示している。この特性図は、デジタル回路が形成されるウェルとアナログ回路が形成されるウェル間における信号強度を周波数に対応して測定したものである。図１７から明らかなように、基板の抵抗値が１０００Ω−ｃｍの場合、抵抗値が５Ω−ｃｍの場合に比べて高周波信号に対するノイズの低減効果大きいことが分かる。
【００５８】
また、図１６に示すように、インダクタ５１は、基板１１、３１のウェルが形成されていない領域に形成される。ウェルの抵抗値は基板の抵抗値に比べて低い。このため、基板１１、３１のウェルが形成されていず、抵抗値が高い領域にインダクタ５１を形成することにより、インダクタのＱ値を向上することができる。
【００５９】
図１８は、基板の抵抗値とインダクタのＱの関係を示している。図１８から明らかなように、１０００Ω−ｃｍの基板に形成されたインダクタのほうが、１Ω−ｃｍの基板に形成されたインダクタに比べてＱ値が高いことが分かる。
【００６０】
尚、本発明は上記各実施形態に限定されるものではなく、本発明の要旨を変えない範囲において種々変形実施可能なことは勿論である。
【００６１】
【発明の効果】
以上、詳述したように本発明によれば、スリップの発生を抑えて高抵抗基板上にデバイスを形成することが可能な半導体装置を提供できる。
【図面の簡単な説明】
【図１】本発明の第１の実施形態に係る半導体装置を示す断面図。
【図２】図１に示す半導体装置の製造工程を示す断面図。
【図３】図２に続く製造工程を示す断面図。
【図４】本発明の第２の実施形態に係る半導体装置を示す断面図。
【図５】図４に示す半導体装置の製造工程を示す断面図。
【図６】本発明の第３の実施形態に係る半導体装置を示す断面図。
【図７】図６に示す半導体装置の製造工程を示す断面図。
【図８】本発明の第４の実施形態に係る半導体装置を示す断面図。
【図９】図８に示す半導体装置の製造工程を示す断面図。
【図１０】図９に続く製造工程を示す断面図。
【図１１】本発明の第５の実施形態に係る半導体装置を示す断面図。
【図１２】図１１に示す半導体装置の製造工程を示す断面図。
【図１３】図１２に続く製造工程を示す断面図。
【図１４】基板内の溶解酸素濃度と基板の抵抗値の関係を示す図。
【図１５】本発明に適用される高周波回路の一例を示す回路図。
【図１６】本発明に適用されるデジタル・アナログ混載集積回路の一部を概略的に示す断面図。
【図１７】基板の抵抗値と基板ノイズの関係を示す図。
【図１８】基板の抵抗値とインダクタのＱの関係を示す図。
【符号の説明】
１１、３１…シリコン基板、
１２…酸素析出層、
１３、２１、２３…シリコン層、
２０…不純物（炭素）、
２２…不純物（窒素）、
３２…不純物層（炭素又は窒素）、
４３、４４…酸化膜、
５２…インダクタ。
【発明の属する技術分野】
本発明は、例えば高周波回路を含む高抵抗基板を用いた半導体装置に関する。
【０００２】
【従来の技術】
近時、半導体チップ内に複数のＬＳＩが搭載されたシステム・オン・チップが開発されている。このシステム・オン・チップが進歩するに従い、デジタル回路や低周波のアナログ回路のみならず、高周波回路も一つの基板上に形成されるようになる。高周波回路をシリコン基板内に形成する際、基板の抵抗が高い方が高周波回路にとって利点が大きい。例えばインダクタの場合、そのＱ値を向上させることができ、しかも、インダクタと他の回路との干渉を防ぐことができる。また、抵抗体やキャパシタが基板とカップリングしても基板に信号が漏れることを防止できる。
【０００３】
ところで、基板内に溶解されている酸素の濃度、すなわち、溶解酸素濃度が高い場合、デバイスの形成時に基板を熱処理すると、溶解されている酸素がドナー化し、基板の抵抗値が低下する。そのため、高抵抗基板は、基板内の溶解酸素濃度を低下させて作成する。しかし、このように溶解酸素濃度が低い場合、熱処理中に基板の裏面周縁部からスリップが発生する。このスリップは、縦型炉を用いて基板としてのウェハを熱処理する場合、ウェハを支持する支持部に接触する部分から発生する。このスリップがウェハ表面のデバイス形成領域に達する場合、リークが発生し、良好なデバイスを形成することが困難となる。
【０００４】
尚、バルクにデバイスを形成する例ではないが、高抵抗基板にＳＯＩデバイスを形成する例がある（例えば、非特許文献１参照）。
【０００５】
【非特許文献１】
２０００ ＳＹＭＰＯＳＩＵＭ ＯＮ ＶＬＳＩ ＴＥＣＨＮＯＬＯＧＹ ｄｉｇｅｓｔ ｏｆ ｔｅｃｈｎｉｃａｌ ｐａｐｅｒｓ ｐ． １５４−１５５， Ｊｕｎｅ １３−１５， ２０００
【０００６】
【発明が解決しようとする課題】
このように、基板の抵抗値を上げることは高周波回路の性能を上げるために非常に重要である。しかし、高抵抗基板を形成するために、基板内の溶解酸素濃度を低下させた場合、アニール等の熱処理中に基板を支持する部分からスリップが発生するという問題を有していた。
【０００７】
本発明は、上記課題を解決するためになされたものであり、その目的とするところは、スリップの発生を抑えて高抵抗基板上にデバイスを形成することが可能な半導体装置を提供しようとするものである。
【０００８】
【課題を解決するための手段】
本発明の半導体装置は、上記課題を解決するため、内部に酸素析出層を有し、溶解酸素濃度が８×１０１７（ａｔｏｍｓ／ｃｍ３）以下で、アクセプタあるいはドナーとなる不純物濃度が１×１０１５（ａｔｏｍｓ／ｃｍ３）以下である基板と、前記基板上に形成された溶解酸素濃度が８×１０１７（ａｔｏｍｓ／ｃｍ３）以下で、アクセプタあるいはドナーとなる不純物濃度が１×１０１５（ａｔｏｍｓ／ｃｍ３）以下であり、素子が形成されるシリコン層とを具備している。
【０００９】
また、本発明の半導体装置は、炭素が１×１０１７（ａｔｏｍｓ／ｃｍ３〕以上で、溶解酸素濃度が８×１０１７（ａｔｏｍｓ／ｃｍ３）以下で、アクセプタあるいはドナーとなる不純物濃度が１×１０１５（ａｔｏｍｓ／ｃｍ３）以下である基板と、前記基板上に溶解酸素濃度が８×１０１７（ａｔｏｍｓ／ｃｍ３）以下で、アクセプタあるいはドナーとなる不純物濃度が１×１０１５（ａｔｏｍｓ／ｃｍ３）以下であり、素子が形成されるシリコン層とを具備している。
【００１０】
さらに、本発明の半導体装置は、窒素が１×１０１４（ａｔｏｍｓ／ｃｍ３）以上で、溶解酸素濃度が８×１０１７（ａｔｏｍｓ／ｃｍ３）以下で、アクセプタあるいはドナーとなる不純物濃度が１×１０１５（ａｔｏｍｓ／ｃｍ３）以下である基板と、前記基板上に溶解酸素濃度が８×１０１７（ａｔｏｍｓ／ｃｍ３）以下で、アクセプタあるいはドナーとなる不純物濃度が１×１０１５（ａｔｏｍｓ／ｃｍ３）以下であり、素子が形成されるシリコン層とを具備している。
【００１１】
また、本発明の半導体装置は、溶解酸素濃度が８×１０１７（ａｔｏｍｓ／ｃｍ３）以下で、アクセプタあるいはドナーとなる不純物濃度が１×１０１５（ａｔｏｍｓ／ｃｍ３）以下である基板と、前記基板の素子が形成される第１の面と並行する第２の面で、熱処理時に前記基板を支持する支持部が接触する範囲に形成された不純物層とを具備することを特徴とする半導体装置。
【００１２】
さらに、本発明の半導体装置は、溶解酸素濃度が８×１０１７（ａｔｏｍｓ／ｃｍ３）以下で、アクセプタあるいはドナーとなる不純物濃度が１×１０１５（ａｔｏｍｓ／ｃｍ３）以下である基板と、前記基板の素子が形成される第１の面と並行する第２の面で、熱処理時に前記基板を支持する支持部が接触する範囲に形成された絶縁膜とを具備している。
【００１３】
【発明の実施の形態】
以下、本発明の実施の形態について図面を参照して説明する。
【００１４】
（第１の実施形態）
図１は、本発明の第１の実施形態を示している。半導体装置１０において、シリコン基板１１は、内部に酸素析出層１２を有している。この基板１１は、例えば１０００Ω以上の抵抗値を有した高抵抗基板である。
【００１５】
この基板１１の表面にはシリコン層１３が形成されている。このシリコン層１３は、溶解酸素濃度が８×１０１７（ａｔｏｍｓ／ｃｍ３）以下で、不純物濃度が１×１０１５（ａｔｏｍｓ／ｃｍ３）以下である。溶解酸素濃度が８×１０１７（ａｔｏｍｓ／ｃｍ３）以下であるため、このシリコン層２１も基板１１と同様に、１０００Ω以上の高抵抗を有している。このシリコン層１３の膜厚は、例えば１μｍから１０μｍである。しかし、シリコン層１３の膜厚は、形成されるデバイスの深さと、酸素析出層１２からデバイス底部までの距離に応じて調整すればよく、好ましくは例えば４μｍ以下である。このシリコン層１３内に例えばアナログ回路、デジタル回路及び高周波回路が形成される。
【００１６】
図２、図３は、上記半導体装置１０の製造方法を示している。
【００１７】
図２は、熱処理前の基板１１を示している。この基板１１の溶解酸素濃度は、例えば１×１０１８（ａｔｏｍｓ／ｃｍ３）以上であり、不純物濃度は１×１０１５（ａｔｏｍｓ／ｃｍ３）以下である。この基板１１をアニールすることにより、酸素を析出させる。酸素析出用のアニールの条件は、例えば温度が１０００℃以上、処理時間が１０時間以上である。すなわち、アニール後の基板１１の溶解酸素濃度が８×１０１７（ａｔｏｍｓ／ｃｍ３）以下になるような条件を用いる。
【００１８】
図３は、基板１１内に酸素析出層１２が現れた状態を示している。この後、基板１１上に図１に示すように、シリコン層１３が例えばエピタキシャル法により形成される。このようにして形成されたシリコン層１３は、上記溶解酸素濃度及び不純物濃度を有している。溶解酸素濃度は、基板の溶解酸素濃度に応じて決まり、不純物濃度は、例えばエピタキシャル成長時における混合ガスの濃度により制御される。この後、基板を用いて例えば高周波回路を含むデバイスが形成される。
【００１９】
溶解酸素は、酸素原子が、シリコン結晶中に散在している状態である。これに対して、析出酸素は、酸素原子がシリコンと反応して化合物的状態となっている。このため、安定した状態となっており、熱処理によりドナー化することがない。基板内の析出酸素は、ＳＥＭ写真を用いることにより、容易に検出することができる。
【００２０】
上記第１の実施形態によれば、高抵抗を有する基板１１内に酸素析出層１２を形成している。この酸素析出層１２は基板を熱処理する際、スリップの延びを抑制する。このため、基板１１の裏面から発生したスリップが基板表面へ到達することを防止できる。
【００２１】
基板１１は基板１１内の溶解酸素を通常より増加させ、この溶解酸素を析出させて酸素析出層１２を形成している。しかも、析出酸素は、ドナー化しない。このため、酸素析出層１２を形成した後、基板１１は、所要の高抵抗を保持することができる。
【００２２】
しかも、基板１１の上に、基板１１と同様に高抵抗を有するシリコン層１３を形成し、このシリコン層１３を有する基板１１を用いてデバイスを形成することにより、高周波特性の優れた半導体装置を形成することができる。
【００２３】
（第２の実施形態）
図４、図５は、本発明の第２の実施形態を示している。
【００２４】
図４に示す半導体装置１０において、シリコン基板１１は、シリコンに対してアクセプタあるいはドナーにもならない不純物２０、例えば炭素を含んでいる。この炭素の濃度は、例えば１×１０１６（ａｔｏｍｓ／ｃｍ３）以上であり、好ましくは５×１０１７（ａｔｏｍｓ／ｃｍ３）以上である。また、基板１１内の溶解酸素濃度は、例えば８×１０１７（ａｔｏｍｓ／ｃｍ３）以下であり、アクセプタあるいはドナーとなる不純物の濃度は、１×１０１５（ａｔｏｍｓ／ｃｍ３）以下である。基板１１内の溶解酸素濃度が８×１０１７（ａｔｏｍｓ／ｃｍ３）以下であるため、この基板１１は、例えば１０００Ωの高抵抗を有している。
【００２５】
この基板１１の上には、シリコン層２１が形成されている。このシリコン層２１は、例えば濃度が１×１０１７（ａｔｏｍｓ／ｃｍ３）以下の炭素と、濃度が８×１０１７（ａｔｏｍｓ／ｃｍ３）以下の溶解酸素、及びアクセプタあるいはドナーとなる不純物を含んでいる。この不純物の濃度は、例えば１×１０１５（ａｔｏｍｓ／ｃｍ３）以下である。溶解酸素濃度が８×１０１７（ａｔｏｍｓ／ｃｍ３）以下であるため、このシリコン層２１も基板１１と同様に１０００Ω以上の高抵抗を有している。シリコン層２１の膜厚は、例えば１μｍ以上１０μｍ以下であり、好ましくは例えば４μｍ以下である。このシリコン層２１内に例えばアナログ回路、デジタル回路及び高周波回路が形成される。
【００２６】
図５は、図４の半導体装置の製造方法を示している。
【００２７】
先ず、基板１１に不純物２０としての例えば炭素、及びアクセプタあるいはドナーとなる不純物が導入される。これら不純物の導入方法は種々ある。例えばウェハを作成する際に、不純物をウェハ内にドーピングしたり、ウェハを作成した後に、例えばイオン注入によって不純物をウェハ内にドーピングしたりすることができる。
【００２８】
この後、図４に示すように、この基板１１上に、シリコン層２１が例えばエピタキシャル法を用いて形成される。このようにして形成されたシリコン層２１は、上記溶解酸素濃度、不純物濃度及び炭素濃度を有している。溶解酸素濃度は、基板の溶解酸素濃度に応じて決まり、不純物濃度及び炭素濃度は、例えばエピタキシャル成長時における混合ガスの濃度により制御される。尚、シリコン層２１内の炭素は少ない程よい。
【００２９】
上記第２の実施形態によれば、例えば１０００Ωの高抵抗を有する基板１１は、５×１０１６（ａｔｏｍｓ／ｃｍ３）以上の濃度を有する炭素を含んでいる。シリコン基板１１が炭素を含む場合、炭素濃度が増加するに従い、基板内に発生するスリップの長さが短くなる。例えば基板内の炭素濃度が５×１０１６（ａｔｏｍｓ／ｃｍ３）であるとき、発生するスリップの長さはほぼ６０μｍである。これに対して、基板内の炭素濃度が１×１０１７（ａｔｏｍｓ／ｃｍ３）であるとき、発生するスリップの長さはほぼ２０μｍとなる。基板内の炭素濃度をさらに増加すると、スリップの長さがさらに短くなる。したがって、高抵抗の基板１１内に５×１０１６（ａｔｏｍｓ／ｃｍ３）以上の濃度を有する炭素を含有させることにより、スリップの発生を抑制することができる。
【００３０】
しかも、基板１１の上に、基板１１と同様に高抵抗を有するシリコン層２１を形成し、このシリコン層２１を有する基板１１を用いてデバイスを形成することにより、高周波特性の優れた半導体装置を形成することができる。
【００３１】
（第３の実施形態）
図６、図７は、本発明の第３の実施形態を示している。第２の実施形態において、基板１１は、炭素を含有していた。これに対して、第３の実施形態において、基板１１は、窒素を含有している。
【００３２】
図６に示す半導体装置１０において、シリコン基板１１は、シリコンに対してアクセプタあるいはドナーにもならない不純物２２、例えば窒素を含んでいる。この窒素の濃度は、例えば５×１０１３（ａｔｏｍｓ／ｃｍ３）以上である。また、基板１１内の溶解酸素濃度は、例えば８×１０１７（ａｔｏｍｓ／ｃｍ３）以下であり、アクセプタあるいはドナーとなる不純物の濃度は、１×１０１５（ａｔｏｍｓ／ｃｍ３）以下である。基板１１内の溶解酸素濃度が８×１０１７（ａｔｏｍｓ／ｃｍ３）以下であるため、この基板１１は、例えば１０００Ω以上の高抵抗を有している。
【００３３】
この基板１１の上には、シリコン層２３が形成されている。このシリコン層２３は、例えば濃度が５×１０１３（ａｔｏｍｓ／ｃｍ３）以下の窒素と、濃度が８×１０１７（ａｔｏｍｓ／ｃｍ３）以下の溶解酸素、及びアクセプタあるいはドナーとなる不純物を含んでいる。この不純物の濃度は、例えば１×１０１５（ａｔｏｍｓ／ｃｍ３）以下である。溶解酸素濃度が８×１０１７（ａｔｏｍｓ／ｃｍ３）以下であるため、このシリコン層２３も基板１１と同様に１０００Ω以上の高抵抗を有している。シリコン層２１の膜厚は、例えば１μｍ以上１０μｍ以下であり、好ましくは例えば４μｍ以下である。このシリコン層２１を有する基板１１に例えばアナログ回路、デジタル回路及び高周波回路が形成される。
【００３４】
図７は、図６の半導体装置の製造方法を示している。
【００３５】
先ず、基板１１に不純物２２としての例えば窒素、及びアクセプタあるいはドナーとなる不純物が導入される。これら不純物の導入方法は種々ある。例えばウェハを作成する際に、不純物をウェハ内にドーピングしたり、ウェハを作成した後に、例えばイオン注入によって不純物をウェハ内にドーピングしたりすることができる。
【００３６】
この後、図６に示すように、この基板１１上に、シリコン層２３が例えばエピタキシャル法を用いて形成される。このようにして形成されたシリコン層２３は、上記溶解酸素濃度、不純物濃度及び窒素濃度を有している。溶解酸素濃度は、基板の溶解酸素濃度に応じて決まり、不純物濃度及び窒素濃度は、例えばエピタキシャル成長時における混合ガスの濃度により制御される。尚、シリコン層２３内の窒素は少ない程よい。このシリコン層２３を有する基板１１に例えばアナログ回路、デジタル回路及び高周波回路が形成される。
【００３７】
上記第３の実施形態によっても第２の実施形態と同様の効果を得ることができる。すなわち、窒素を含有する基板１１は、窒素濃度が増加するに従い、基板内に発生するスリップの長さが短くなる。例えば基板内の窒素濃度が５×１０１３（ａｔｏｍｓ／ｃｍ３）であるとき、発生するスリップの長さはほぼ６０μｍであり、窒素濃度が１×１０１５（ａｔｏｍｓ／ｃｍ３）であるとき、発生するスリップの長さはほぼ５５μｍとなる。基板内の窒素濃度をさらに増加すると、スリップの長さがさらに短くなる。したがって、高抵抗の基板１１内に５×１０１３（ａｔｏｍｓ／ｃｍ３）以上の濃度を有する窒素を含有させることにより、スリップの発生を抑制することができる。
【００３８】
（第４の実施形態）
図８、図９、図１０は、本発明の第４の実施形態を示している。
【００３９】
図８において、シリコン基板３１は、溶解酸素濃度が８×１０１７（ａｔｏｍｓ／ｃｍ３）以下であり、アクセプタあるいはドナーとなる不純物濃度が１×１０１５（ａｔｏｍｓ／ｃｍ３）以下の基板である。溶解酸素濃度が８×１０１７（ａｔｏｍｓ／ｃｍ３）以下であるため、この基板１１は１０００Ω以上の高抵抗を有している。この基板３１の表面（第１の面）３１ａには図示せぬ素子が形成される。表面３１ａと並行する裏面（第２の面）３１ｂの外縁部に不純物層３２が形成されている。不純物層３２の形成位置は、例えばデバイスの製造プロセスにおいて行われる熱処理時に、支持部が基板３１のどの部分に接触するかによって決まる。通常、基板３１の裏面に支持部が接触する。このため、裏面に不純物層３２が形成される。不純物層３２は、シリコンに対してアクセプタあるいはドナーにならない不純物、例えば炭素あるいは窒素をドーピングすることにより形成される。この不純物層３２の幅Ｌ１、深さＬ２は、支持部が基板とどの程度の範囲で接触するかによって決まる。したがって、幅Ｌ１は少なくとも支持部と接触する範囲以上の長さとしなければならない。具体的には、幅Ｌ１は例えば３乃至８ｍｍ、通常５ｍｍ程度であり、深さＬ２は、例えば１μｍ乃至２μｍに設定される。
【００４０】
ドーピングする不純物としては、例えば炭素、あるいは窒素である。その濃度は炭素であれば、５×１０１６（ａｔｏｍｓ／ｃｍ３）以上、窒素であれば５×１０１３（ａｔｏｍｓ／ｃｍ３）以上である。
【００４１】
図９、図１０は、上記基板の製造方法を示している。
【００４２】
図９において、シリコン基板３１には、濃度が８×１０１７（ａｔｏｍｓ／ｃｍ３）以下の溶解酸素、及び濃度が１×１０１５（ａｔｏｍｓ／ｃｍ３）以下のアクセプタあるいはドナーとなる不純物が含まれている。この基板３１の裏面３１ｂにマスクが形成される。
【００４３】
図１０は、基板３１の裏面３１ｂに形成されたマスク３３を示している。このマスク３３は、基板３１の外周部から幅Ｌ１の領域を露出している。このマスク３３を用いて、炭素又は窒素が基板３１の裏面３１ｂにイオン注入される。炭素であれば、５×１０１６（ａｔｏｍｓ／ｃｍ３）以上、窒素であれば５×１０１３（ａｔｏｍｓ／ｃｍ３）以上の濃度でイオン注入される。この後、マスク３３が除去され、図８に示す基板が完成される。この高抵抗を有する基板３１の表面に例えばアナログ回路、デジタル回路及び高周波回路が形成される。
【００４４】
上記第４の実施形態によれば、高抵抗を有する基板３１の裏面に、アニール時に支持部が接触する位置に対応して、不純物層３２を形成している。このため、アニール時に基板３１内にスリップが発生することを防止できる。したがって、基板３１内に基板３１の表面領域に達するスリップが形成されないため、基板３１を用いてデバイスを形成することにより、高周波特性の優れた半導体装置を形成することができる。
【００４５】
（第５の実施形態）
図１１、図１２、図１３は、本発明の第５の実施形態を示している。
【００４６】
図１１において、シリコン基板３１は溶解酸素濃度が８×１０１７（ａｔｏｍｓ／ｃｍ３）以下であるため、この基板１１は１０００Ω以上の高抵抗を有している。この基板３１の表面（第１の面）３１ａには図示せぬ素子が形成される。表面３１ａと並行する裏面（第２の面）３１ｂの外周部に酸化膜４３が形成されている。酸化膜４３の形成位置は、例えばデバイスの製造プロセスにおいて行われる熱処理時に、支持部が基板３１のどの部分に接触するかによって決まる。このため、少なくとも支持部と接触する領域以上の範囲に酸化膜４３が形成される。基板３１の酸化膜４３が形成されていない部分には、例えば窒化膜４２が形成されている。さらに、基板３１の周面にも前記酸化膜４３に連続して酸化膜４４が形成される。酸化膜４３の幅Ｌ１、及び深さＬ２は、第４の実施形態と同様である。
【００４７】
図１２、図１３は、上記基板の製造方法を示している。
【００４８】
図１２において、シリコン基板３１には、濃度が８×１０１７（ａｔｏｍｓ／ｃｍ３）以下の溶解酸素、及び濃度が１×１０１５（ａｔｏｍｓ／ｃｍ３）以下のアクセプタあるいはドナーとなる不純物が含まれている。この基板３１の表面、裏面及び周面には、酸化膜４１が形成されている。この酸化膜４１は、基板３１を例えば熱酸化することにより形成される。この酸化膜４１の全面上に酸化防止膜となる膜、例えば窒化シリコン膜４２が形成される。
【００４９】
次に、図１３に示すように、酸化膜４１及び窒化シリコン膜４２をパターニングすることにより、基板３１の外周面と、支持部が接触する範囲の酸化膜４１及び窒化シリコン膜４２が除去される。すなわち、基板３１の外周面と裏面の周縁部が露出される。
【００５０】
この後、基板３１がＬＯＣＯＳ法により熱酸化され、酸化膜４３、４４が形成される。次いで、図１１に示すように、基板３１表面の酸化膜４１及び窒化シリコン膜４２が除去される。この後、高抵抗を有する基板３１の表面に例えばアナログ回路、デジタル回路及び高周波回路が形成される。
【００５１】
上記第５の実施形態によれば、高抵抗を有する基板３１の裏面に、アニール時に支持部が接触する位置に対応して、酸化膜４３を形成している。このため、アニール時に基板３１内にスリップが発生することを防止できる。したがって、基板３１内に基板３１の表面領域に達するスリップが形成されないため、基板３１を用いてデバイスを形成することにより、高周波特性の優れた半導体装置を形成することができる。
【００５２】
図１４は、基板内の溶解酸素濃度と基板の抵抗値の関係を示している。図１４に示すように、基板内の溶解酸素濃度が高くなると抵抗値が低下する。しかし、スリップの発生は減少する。一方、基板内の溶解酸素濃度が低くなると抵抗値が高くなる。しかし、スリップの発生が増加する。
【００５３】
上記第１乃至第５の実施形態では、基板の抵抗値を高くするため、基板内の溶解酸素濃度を低くしている。また、基板内に発生するスリップを抑制するため、第１の実施形態では、酸素析出層を形成し、第２、第３の実施形態では基板内にアクセプタあるいはドナーとならない不純物を導入している。さらに、第４、第５の実施形態では、基板の裏面且つ周縁部に不純物層や、酸化膜を形成し、スリップの発生を防止している。
【００５４】
また、第１乃至第５の実施形態において、基板内の溶解酸素濃度は８×１０１７（ａｔｏｍｓ／ｃｍ３）以下に設定した。このため、基板の抵抗値は、１０００Ω以上に設定した。高周波回路を形成する場合、基板の抵抗値は高い程よい。しかし、用途によっては、５００Ω程度の抵抗値の基板を用いることも可能である。図１４から明らかなように、基板内の溶解酸素濃度を８×１０１７（ａｔｏｍｓ／ｃｍ３）以下に設定することにより５００Ωの抵抗値も得ることができる。
【００５５】
図１５は、上記高抵抗を有する基板１１、３１に形成される高周波回路の一例として電圧制御発振器を示している。この電圧制御発振器は、スパイラル形状のインダクタ５１、可変容量ダイオード５２、複数のＮチャネルＭＯＳＦＥＴ５３、複数のＰチャネルＭＯＳＦＥＴ５４、及び抵抗５５を有している。
【００５６】
図１６は、図１５に示す電圧制御発振器を用いたデジタル・アナログ混載集積回路の一部を概略的に示すものである。この集積回路を構成する各回路素子は、基板１１、３１、又は前述したシリコン層１３、２１、２３の内部に形成される。すなわち、これら回路素子は、高抵抗基板のバルク内に形成される。このように、高抵抗の基板内に形成することにより、基板ノイズを低減することができ、デジタル回路からアナログ回路へのノイズの侵入を防止できる。
【００５７】
図１７は、基板の抵抗値と基板ノイズの関係を示している。この特性図は、デジタル回路が形成されるウェルとアナログ回路が形成されるウェル間における信号強度を周波数に対応して測定したものである。図１７から明らかなように、基板の抵抗値が１０００Ω−ｃｍの場合、抵抗値が５Ω−ｃｍの場合に比べて高周波信号に対するノイズの低減効果大きいことが分かる。
【００５８】
また、図１６に示すように、インダクタ５１は、基板１１、３１のウェルが形成されていない領域に形成される。ウェルの抵抗値は基板の抵抗値に比べて低い。このため、基板１１、３１のウェルが形成されていず、抵抗値が高い領域にインダクタ５１を形成することにより、インダクタのＱ値を向上することができる。
【００５９】
図１８は、基板の抵抗値とインダクタのＱの関係を示している。図１８から明らかなように、１０００Ω−ｃｍの基板に形成されたインダクタのほうが、１Ω−ｃｍの基板に形成されたインダクタに比べてＱ値が高いことが分かる。
【００６０】
尚、本発明は上記各実施形態に限定されるものではなく、本発明の要旨を変えない範囲において種々変形実施可能なことは勿論である。
【００６１】
【発明の効果】
以上、詳述したように本発明によれば、スリップの発生を抑えて高抵抗基板上にデバイスを形成することが可能な半導体装置を提供できる。
【図面の簡単な説明】
【図１】本発明の第１の実施形態に係る半導体装置を示す断面図。
【図２】図１に示す半導体装置の製造工程を示す断面図。
【図３】図２に続く製造工程を示す断面図。
【図４】本発明の第２の実施形態に係る半導体装置を示す断面図。
【図５】図４に示す半導体装置の製造工程を示す断面図。
【図６】本発明の第３の実施形態に係る半導体装置を示す断面図。
【図７】図６に示す半導体装置の製造工程を示す断面図。
【図８】本発明の第４の実施形態に係る半導体装置を示す断面図。
【図９】図８に示す半導体装置の製造工程を示す断面図。
【図１０】図９に続く製造工程を示す断面図。
【図１１】本発明の第５の実施形態に係る半導体装置を示す断面図。
【図１２】図１１に示す半導体装置の製造工程を示す断面図。
【図１３】図１２に続く製造工程を示す断面図。
【図１４】基板内の溶解酸素濃度と基板の抵抗値の関係を示す図。
【図１５】本発明に適用される高周波回路の一例を示す回路図。
【図１６】本発明に適用されるデジタル・アナログ混載集積回路の一部を概略的に示す断面図。
【図１７】基板の抵抗値と基板ノイズの関係を示す図。
【図１８】基板の抵抗値とインダクタのＱの関係を示す図。
【符号の説明】
１１、３１…シリコン基板、
１２…酸素析出層、
１３、２１、２３…シリコン層、
２０…不純物（炭素）、
２２…不純物（窒素）、
３２…不純物層（炭素又は窒素）、
４３、４４…酸化膜、
５２…インダクタ。
Claims (12)
- 内部に酸素析出層を有し、溶解酸素濃度が８×１０１７（ａｔｏｍｓ／ｃｍ３）以下で、アクセプタあるいはドナーとなる不純物濃度が１×１０１５（ａｔｏｍｓ／ｃｍ３）以下である基板と、
前記基板上に形成された溶解酸素濃度が８×１０１７（ａｔｏｍｓ／ｃｍ３）以下で、アクセプタあるいはドナーとなる不純物濃度が１×１０１５（ａｔｏｍｓ／ｃｍ３）以下であり、素子が形成されるシリコン層と
を具備することを特徴とする半導体装置。 - 炭素が１×１０１７（ａｔｏｍｓ／ｃｍ３）以上で、溶解酸素濃度が８×１０１７（ａｔｏｍｓ／ｃｍ３）以下で、アクセプタあるいはドナーとなる不純物濃度が１×１０１５（ａｔｏｍｓ／ｃｍ３）以下である基板と、前記基板上に溶解酸素濃度が８×１０１７（ａｔｏｍｓ／ｃｍ３）以下で、アクセプタあるいはドナーとなる不純物濃度が１×１０１５（ａｔｏｍｓ／ｃｍ３）以下であり、素子が形成されるシリコン層と
を具備することを特徴とする半導体装置。 - 窒素が１×１０１４（ａｔｏｍｓ／ｃｍ３）以上で、溶解酸素濃度が８×１０１７（ａｔｏｍｓ／ｃｍ３）以下で、アクセプタあるいはドナーとなる不純物濃度が１×１０１５（ａｔｏｍｓ／ｃｍ３）以下である基板と、前記基板上に溶解酸素濃度が８×１０１７（ａｔｏｍｓ／ｃｍ３）以下で、アクセプタあるいはドナーとなる不純物濃度が１×１０１５（ａｔｏｍｓ／ｃｍ３）以下であり、素子が形成されるシリコン層と
を具備することを特徴とする半導体装置。 - 前記シリコン層の膜厚は、１乃至１０μｍであることを特徴とする請求項１乃至３のいずれかに記載の半導体装置。
- 前記シリコン層の膜厚は、４μｍ以下であることを特徴とする請求項１乃至３のいずれかに記載の半導体装置。
- 前記シリコン層はエピタキシャル層であることを特徴とする請求項１乃至３のいずれかに記載の半導体装置。
- 溶解酸素濃度が８×１０１７（ａｔｏｍｓ／ｃｍ３）以下で、アクセプタあるいはドナーとなる不純物濃度が１×１０１５（ａｔｏｍｓ／ｃｍ３）以下である基板と、
前記基板の素子が形成される第１の面と並行する第２の面で、熱処理時に前記基板を支持する支持部が接触する範囲に形成された不純物層と
を具備することを特徴とする半導体装置。 - 前記不純物層は、炭素と窒素のうちの１つであることを特徴とする請求項７記載の半導体装置。
- 溶解酸素濃度が８×１０１７（ａｔｏｍｓ／ｃｍ３）以下で、アクセプタあるいはドナーとなる不純物濃度が１×１０１５（ａｔｏｍｓ／ｃｍ３）以下である基板と、
前記基板の素子が形成される第１の面と並行する第２の面で、熱処理時に前記基板を支持する支持部が接触する範囲に形成された絶縁膜と
を具備することを特徴とする半導体装置。 - 前記絶縁膜は、酸化膜であることを特徴とする請求項９記載の半導体装置。
- 前記酸化膜は、前記基板の側面にも形成されていることを特徴とする請求項１０記載の半導体装置。
- 前記素子は、インダクタであり、このインダクタは前記基板の上方で、ウェルが形成されてない領域に形成されることを特徴とする請求項１乃至３、７、９のいずれかに記載の半導体装置。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2002273412A JP2004111722A (ja) | 2002-09-19 | 2002-09-19 | 半導体装置 |
| US10/371,834 US6885069B2 (en) | 2002-09-19 | 2003-02-21 | Semiconductor device in which occurrence of slips is suppressed |
| TW092124988A TWI227517B (en) | 2002-09-19 | 2003-09-10 | Semiconductor device |
| US11/098,938 US20050167757A1 (en) | 2002-09-19 | 2005-04-04 | Semiconductor device in which occurence of slips is suppressed |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2002273412A JP2004111722A (ja) | 2002-09-19 | 2002-09-19 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2004111722A true JP2004111722A (ja) | 2004-04-08 |
Family
ID=31986922
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2002273412A Pending JP2004111722A (ja) | 2002-09-19 | 2002-09-19 | 半導体装置 |
Country Status (3)
| Country | Link |
|---|---|
| US (2) | US6885069B2 (ja) |
| JP (1) | JP2004111722A (ja) |
| TW (1) | TWI227517B (ja) |
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2003
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- 2003-09-10 TW TW092124988A patent/TWI227517B/zh not_active IP Right Cessation
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20041020 |
|
| A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20070601 |
|
| A131 | Notification of reasons for refusal |
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|
| A521 | Request for written amendment filed |
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|
| A131 | Notification of reasons for refusal |
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|
| A02 | Decision of refusal |
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