JPS58202553A - 半導体装置 - Google Patents
半導体装置Info
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- JPS58202553A JPS58202553A JP8572382A JP8572382A JPS58202553A JP S58202553 A JPS58202553 A JP S58202553A JP 8572382 A JP8572382 A JP 8572382A JP 8572382 A JP8572382 A JP 8572382A JP S58202553 A JPS58202553 A JP S58202553A
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- oxide film
- film
- molybdenum
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の技術分野〕
本発明は高融点金属硅化物（シリサイド）をシリコン半
導体基板の一部と接触させて相互配線の一部として用い
た半導体装置に関する。
導体基板の一部と接触させて相互配線の一部として用い
た半導体装置に関する。
近年、その比抵抗が小さく、かつ高温での耐性が良好な
ことから相互配線の一部及びＭＯ８型トランジスタのゲ
ート電極として高融点金讐シリサイドが用いられるよう
になってきている。
ことから相互配線の一部及びＭＯ８型トランジスタのゲ
ート電極として高融点金讐シリサイドが用いられるよう
になってきている。
このように裏融点金属シリサイドを用いた半導体装置咳
おいて集積度を上げるためには、多結晶シリコンを用い
た場合と同様に高融点金属シリサイドを例えばｐ型シリ
コン基板に形成さ・れたｎ 型不純物領域と直接接触さ
せて相互配線の一部とするいわゆるｂｕｒｌｅｄ ｃｏ
ｎｔａｅｔ構造を採用する必！がある。
おいて集積度を上げるためには、多結晶シリコンを用い
た場合と同様に高融点金属シリサイドを例えばｐ型シリ
コン基板に形成さ・れたｎ 型不純物領域と直接接触さ
せて相互配線の一部とするいわゆるｂｕｒｌｅｄ ｃｏ
ｎｔａｅｔ構造を採用する必！がある。
ところで、高融点金属シリサイドを用いてｂｕｒｌｅｄ
ｃｏｎｔａｃｔ構造を採用した半導体装置においては
、予想通りの良好な特性を有するものだ、けでなく、高
融点金属シリサイドのコンタクト部においてｐｎ接合が
破壊され、−不純物領域と。
ｃｏｎｔａｃｔ構造を採用した半導体装置においては
、予想通りの良好な特性を有するものだ、けでなく、高
融点金属シリサイドのコンタクト部においてｐｎ接合が
破壊され、−不純物領域と。
型シリコン基板との短絡が生じる等動作特性の不良なも
のが製造されるという欠点がある。
のが製造されるという欠点がある。
本発明は高融点金属硅化物をシリコン半導体基板の一部
と接触させて相互配線の一部として用いた場合に、高信
頼性で良好な特性を有し、高集積化を達成し得る半導体
装置を提供することを目的とするものである。
と接触させて相互配線の一部として用いた場合に、高信
頼性で良好な特性を有し、高集積化を達成し得る半導体
装置を提供することを目的とするものである。
本発明者はモリブデンシリサイドとシリコン半導体基板
とのｂｕｒｉｅｄ ｃｏｎｔａｃｔ構造についての研究
過程において、ｐ型シリコン基板に形成され７’ｃｎ”
型不純物領域に一部が接触するように酸化膜を介してモ
リブデンシリサイド膜１？ターンを形成し、抵抗を下げ
るためにＮ２中、１０００℃で約３０分間アニールを行
った後に電子顕微鏡等によル観察したところ、第１図（
、）〜（、）に示す如き構造を有していることが判明し
た。
とのｂｕｒｉｅｄ ｃｏｎｔａｃｔ構造についての研究
過程において、ｐ型シリコン基板に形成され７’ｃｎ”
型不純物領域に一部が接触するように酸化膜を介してモ
リブデンシリサイド膜１？ターンを形成し、抵抗を下げ
るためにＮ２中、１０００℃で約３０分間アニールを行
った後に電子顕微鏡等によル観察したところ、第１図（
、）〜（、）に示す如き構造を有していることが判明し
た。
すなわち、動作特性の不良なものは第１図（、）及び（
ｂ）に示す如く、ｐ型シリコン基板１に形成されたｎ型
不純物領域２の前記基板１上に酸化膜３を介して形成さ
れたモリブデンシリサイド膜パターン４の一部と接触す
る位置において、陥没孔が形成されていた。
ｂ）に示す如く、ｐ型シリコン基板１に形成されたｎ型
不純物領域２の前記基板１上に酸化膜３を介して形成さ
れたモリブデンシリサイド膜パターン４の一部と接触す
る位置において、陥没孔が形成されていた。
これに対して、良好な特性を有するものは第１図（、）
及び（ｃ）に示す如く、正常な構造であった。
及び（ｃ）に示す如く、正常な構造であった。
本発明者は上述した陥没孔が形成されるのはモリブデン
シリサイド膜ノｆターン４へｎ 型不純物領域２のシリ
コンが吸い出されるためであることを究明した。更に、
シリコンの吸い出しはモリブデンシリサイド膜ノ母ター
ン４中のモリブデンとシリコンとの組成比に依存すると
考え、モリブデンとシリコンとの組成比を変化して実験
を行った結果、以下のことを究明した。
シリサイド膜ノｆターン４へｎ 型不純物領域２のシリ
コンが吸い出されるためであることを究明した。更に、
シリコンの吸い出しはモリブデンシリサイド膜ノ母ター
ン４中のモリブデンとシリコンとの組成比に依存すると
考え、モリブデンとシリコンとの組成比を変化して実験
を行った結果、以下のことを究明した。
すなわち、モリブデンシリサイドの安定な相は相図等か
らＭｏＳｉ２であり、Ｍｏ組成１に対してＳｔ組成が２
以上であるとシリコンがモリブデンシリサイドへ吸い出
されることはないが、Ｍｏ組成１に対して８１組成が２
未満であるとシリコンがモリブデンシリサイドへＭｏ５
１２になるまで吸い出される。この際、吸い出されるシ
リコンの厚さは下記（１）式で表わされる。
らＭｏＳｉ２であり、Ｍｏ組成１に対してＳｔ組成が２
以上であるとシリコンがモリブデンシリサイドへ吸い出
されることはないが、Ｍｏ組成１に対して８１組成が２
未満であるとシリコンがモリブデンシリサイドへＭｏ５
１２になるまで吸い出される。この際、吸い出されるシ
リコンの厚さは下記（１）式で表わされる。
ここで、ｔ８：吸い出されるシリコンの厚さ、ρつ。
ρ８：モリブデンシリサイド及びシリコンの密度、Ａ：
モリブデンシリサイドの面積、Ｂ：コンタクト部の面積
、ｔＭ：モリブデンシリサイドの厚さ、Δｗ： （Ｍｏ
８１ｚのシリコン重量分率）−（Ｍｏ８１ｚ（Ｘ＜２
）のシリコン重量分率）である。
モリブデンシリサイドの面積、Ｂ：コンタクト部の面積
、ｔＭ：モリブデンシリサイドの厚さ、Δｗ： （Ｍｏ
８１ｚのシリコン重量分率）−（Ｍｏ８１ｚ（Ｘ＜２
）のシリコン重量分率）である。
上記（１）式を用いて、吸い出されるシリコンの厚さｔ
８を計算した結果を第２図に示す。上記（１）式及び第
２図から明らかなように、モリブデンシリサイドの面積
とコンタクト部の面積との比Ａ／Ｂ、＃及びモリブデン
シリサイドの厚さｊ、−７１大きくなると吸い出される
シリコンの厚さｔ８も大きくな９、コンタクト部に大き
な陥没孔が形成されるためデバイスの信頼性上好ましく
ない。
８を計算した結果を第２図に示す。上記（１）式及び第
２図から明らかなように、モリブデンシリサイドの面積
とコンタクト部の面積との比Ａ／Ｂ、＃及びモリブデン
シリサイドの厚さｊ、−７１大きくなると吸い出される
シリコンの厚さｔ８も大きくな９、コンタクト部に大き
な陥没孔が形成されるためデバイスの信頼性上好ましく
ない。
したがって、Ｍｏ組成１に対して８１組成は２以上であ
ることが必要であるが、Ｍｏ組成１に対してＳ１組成が
３を超えると、モリブデンシリサイドの比抵抗が大きく
なるためデバイスの動作特性上好ましくない。
ることが必要であるが、Ｍｏ組成１に対してＳ１組成が
３を超えると、モリブデンシリサイドの比抵抗が大きく
なるためデバイスの動作特性上好ましくない。
しかして、本発明は高融点金属硅化物中の金属と硅素と
の組成比を１：２〜１：３としたことを特徴とするもの
である。高融点金属硅化物中の金属と硅素との組成比を
上記範囲に限定することによシ、既述した如く、高信頼
性で良好な特性を有し、高集積化を達成し得る半導体装
置を提供することができる。
の組成比を１：２〜１：３としたことを特徴とするもの
である。高融点金属硅化物中の金属と硅素との組成比を
上記範囲に限定することによシ、既述した如く、高信頼
性で良好な特性を有し、高集積化を達成し得る半導体装
置を提供することができる。
以下本発明の実施例を第３図（、）〜（、）に示す製造
方法を併記して説明する。
方法を併記して説明する。
まず、ｐ型シリコン基板１１上に厚い熱酸化膜を形成し
死後、その一部を選択的にエツチング除去してフィール
ド酸化膜１２を形成するとともに前記基板１１表面を露
出させ九。次に、１０００℃で約１０分間熱酸化処理を
行い、露出した前記基板１１表面に薄い熱酸化膜１３を
形成した（第３図（＆）図示）。
死後、その一部を選択的にエツチング除去してフィール
ド酸化膜１２を形成するとともに前記基板１１表面を露
出させ九。次に、１０００℃で約１０分間熱酸化処理を
行い、露出した前記基板１１表面に薄い熱酸化膜１３を
形成した（第３図（＆）図示）。
次いで、前記フィールド酸化膜１２及び熱酸化膜１３上
に形成されたホトレジタトノ４．ｉ−ン１４をマスクと
して前記熱酸化膜１３の一部を６− 選択的にエツチング除去した後、このホトレノストノや
ターン１４をマスクとしてＡａをドーズ量５Ｘ１０
ｃｍ でイオン注入してｎ型不純物領域１５を形成し
た（第３図（ｂ）図示）。
に形成されたホトレジタトノ４．ｉ−ン１４をマスクと
して前記熱酸化膜１３の一部を６− 選択的にエツチング除去した後、このホトレノストノや
ターン１４をマスクとしてＡａをドーズ量５Ｘ１０
ｃｍ でイオン注入してｎ型不純物領域１５を形成し
た（第３図（ｂ）図示）。
次いで、前記ホトレジストパターン１４を除去した後、
スフ９ツタ法、 ＣＶＤ法あるいは蒸着内ξン によυ全面モリブデンシリサイド膜１６を３００会Ｘ被
着した（第３図（、）図示）。ここに用いられたモリブ
デンシリサイド膜１６中のモリブデンと硅素との組成比
は１：２〜１：３の範囲内であった０ 次いで、図示しないホトレジストパターンをマスクとし
てガスプラズマエツチングによす前記モリブデンシリサ
イド膜１６をノ膏ターニングしてダート電極１７及び一
部が前記ｎ型不純物領域１５に直接接触する配線１８を
形成した。
スフ９ツタ法、 ＣＶＤ法あるいは蒸着内ξン によυ全面モリブデンシリサイド膜１６を３００会Ｘ被
着した（第３図（、）図示）。ここに用いられたモリブ
デンシリサイド膜１６中のモリブデンと硅素との組成比
は１：２〜１：３の範囲内であった０ 次いで、図示しないホトレジストパターンをマスクとし
てガスプラズマエツチングによす前記モリブデンシリサ
イド膜１６をノ膏ターニングしてダート電極１７及び一
部が前記ｎ型不純物領域１５に直接接触する配線１８を
形成した。
つづいて、前記ホトレジストパターンを除去した後、前
記ｒ−）電極１１をマスクとしてＡｓをドーズ量３Ｘ１
０ ｃｍ でイオン注入し、前記層型不純物領域１
５と一体化し７’ｊｎ型ソース領域１９及びｎ型ドレイ
ン領域２０を形成した（第３図（ｄ）図示）。
記ｒ−）電極１１をマスクとしてＡｓをドーズ量３Ｘ１
０ ｃｍ でイオン注入し、前記層型不純物領域１
５と一体化し７’ｊｎ型ソース領域１９及びｎ型ドレイ
ン領域２０を形成した（第３図（ｄ）図示）。
次いで、前記熱酸化膜１３をエツチング除去してダート
酸化膜２１を形成した。つづいて、全面にｃｖｎ−ｓｔ
ｏ２膜２２全２２．０ ａｍ被着した後、ＰＯＣＬｓ中
、１０００℃で３０分間リングツタ処理を行った。つづ
いて、図示しないホトレジストパターンをマスクとして
前記ＣＶＤ−８１０２膜２２を選択的にエツチング除去
してコンタクトホール２３．２３を開孔した後、前記ホ
トレジストパターンを除去した。つづいて、全面にＡｔ
膜を蒸着した後、ノ母ターニングしてＡｔ配線、？ ４
、２４を形成し、ＭＯ８型半導体装置を製造した（第
３図（、）図示）。
酸化膜２１を形成した。つづいて、全面にｃｖｎ−ｓｔ
ｏ２膜２２全２２．０ ａｍ被着した後、ＰＯＣＬｓ中
、１０００℃で３０分間リングツタ処理を行った。つづ
いて、図示しないホトレジストパターンをマスクとして
前記ＣＶＤ−８１０２膜２２を選択的にエツチング除去
してコンタクトホール２３．２３を開孔した後、前記ホ
トレジストパターンを除去した。つづいて、全面にＡｔ
膜を蒸着した後、ノ母ターニングしてＡｔ配線、？ ４
、２４を形成し、ＭＯ８型半導体装置を製造した（第
３図（、）図示）。
上記実施例のＭＯＢ型半導体装置は第３図（、）に示す
如く、モリブデンと硅素との組成比が１：２〜１：３の
範囲内であるモリブデンシリサイド：１ で形成された配線１８がＭＯＢ ）ランジスタのｎ＋型
ソース領域１９と直接接触したｂｕｒｉｅｄ ｃｏｎｔ
ａｃｔ構造を有し、前記配線１８が相互配線の一部をな
している。したがって、−型ソース領域１９から配線１
８へのシリコンの吸い出しは絹こらず、しかも、配線１
８の比抵抗は小さいので、高信頼性であり、高速化、高
集積化を達成することができた。
如く、モリブデンと硅素との組成比が１：２〜１：３の
範囲内であるモリブデンシリサイド：１ で形成された配線１８がＭＯＢ ）ランジスタのｎ＋型
ソース領域１９と直接接触したｂｕｒｉｅｄ ｃｏｎｔ
ａｃｔ構造を有し、前記配線１８が相互配線の一部をな
している。したがって、−型ソース領域１９から配線１
８へのシリコンの吸い出しは絹こらず、しかも、配線１
８の比抵抗は小さいので、高信頼性であり、高速化、高
集積化を達成することができた。
なお、高融点金属シリサイドとシリコン半導体基板との
接触を良好なオーミック接触とするために、高融点金属
シリサイド中にＢ 、 Ａａ６るいはＰ等の不純物を拡
散させる場合にも高融点金属シリサイド中の金属と硅素
との組成比を１：２〜１：３とすれば上記実施例と同様
な効果が得られる。
接触を良好なオーミック接触とするために、高融点金属
シリサイド中にＢ 、 Ａａ６るいはＰ等の不純物を拡
散させる場合にも高融点金属シリサイド中の金属と硅素
との組成比を１：２〜１：３とすれば上記実施例と同様
な効果が得られる。
また、上記実施例では高融点金属としてＭｏを用いたが
、これに限らず’ｒｉ＋Ｗ＋Ｔａ等を用いてもよい。
、これに限らず’ｒｉ＋Ｗ＋Ｔａ等を用いてもよい。
本発明によれば高融点金属硅化物をシリコン半導体基板
の一部と接触させて相互配線の一部として用いた場合に
、高信頼性で良好な特性を有し、高集積化を達成し得る
半導体装置を提供９− できるものである。
の一部と接触させて相互配線の一部として用いた場合に
、高信頼性で良好な特性を有し、高集積化を達成し得る
半導体装置を提供９− できるものである。
第１図（、）はｂｅｒｌｅｄ ｃｏｎｔａｃｔ構造を示
す平面図、第１図（ｂ）及び（ｃ）は同構造の断面図、
第２図はモリブデンシリサイドの面積とコンタクト部の
面積との比Ａ／Ｂと吸い出されるシリコンの厚さｔ８と
の関係を示す線図、第３図（、）〜（、）は本発明の実
施例におけるＭＯ８型半導体装置をその製造工程順に示
す断面図である。 １１・・・ｐ！シリコン基板、１２・・・フィールド酸
化膜、１３・・・熱酸化膜、１４・・・ホトレノスト・
９ターン、１５・・・ｎ型不純物領域、１６・・・そり
ブデンシリサイド膜、１７・・・ダート電極、１８・・
・配線、１９．２０・・・ソース、ドレイン領域、２ｌ
−ｒ−）ｖ化膜、２．？−ＣＶＤ−５ｉＯｚ膜、２３・
・・コンタクトホール、２４・・・Ａｔ配線。 出願人代理人 弁理士 鈴 江 武 彦１０−
す平面図、第１図（ｂ）及び（ｃ）は同構造の断面図、
第２図はモリブデンシリサイドの面積とコンタクト部の
面積との比Ａ／Ｂと吸い出されるシリコンの厚さｔ８と
の関係を示す線図、第３図（、）〜（、）は本発明の実
施例におけるＭＯ８型半導体装置をその製造工程順に示
す断面図である。 １１・・・ｐ！シリコン基板、１２・・・フィールド酸
化膜、１３・・・熱酸化膜、１４・・・ホトレノスト・
９ターン、１５・・・ｎ型不純物領域、１６・・・そり
ブデンシリサイド膜、１７・・・ダート電極、１８・・
・配線、１９．２０・・・ソース、ドレイン領域、２ｌ
−ｒ−）ｖ化膜、２．？−ＣＶＤ−５ｉＯｚ膜、２３・
・・コンタクトホール、２４・・・Ａｔ配線。 出願人代理人 弁理士 鈴 江 武 彦１０−
Claims (3)
- （１）高融点金属硅化物をシリコン半導体基板の一部と
接触させて相互配線の一部として用いた半導体装置にお
いて、前記高融点金属硅化物中の金属と硅素との組成比
を１：２〜１：３としたことを特徴とする半導体装置。 - （２）前記高融点金属硅化物中に不純物としてＢ ｐ
ＡｌあるいはＰを含有させたことを特徴とする特許請求
の範囲第１項記載の半導体装置。 - （３） 高融点金属としてＴＩ 、Ｗ、Ｍｏ 、Ｔａ
の少なくとも一種を用いたことを特徴とする特許請求の
範囲第１項記載の半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8572382A JPS58202553A (ja) | 1982-05-21 | 1982-05-21 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8572382A JPS58202553A (ja) | 1982-05-21 | 1982-05-21 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS58202553A true JPS58202553A (ja) | 1983-11-25 |
Family
ID=13866758
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP8572382A Pending JPS58202553A (ja) | 1982-05-21 | 1982-05-21 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS58202553A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6041218A (ja) * | 1983-08-16 | 1985-03-04 | Sony Corp | モリプデン・シリサイド電極形成方法 |
| JPS62293739A (ja) * | 1986-06-13 | 1987-12-21 | Toshiba Corp | 半導体装置の製造方法 |
| JPS6327037A (ja) * | 1986-07-18 | 1988-02-04 | Nec Corp | 半導体集積回路装置 |
| WO2012056615A1 (ja) * | 2010-10-26 | 2012-05-03 | パナソニック株式会社 | 半導体装置 |
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| JPS5113610A (en) * | 1974-07-19 | 1976-02-03 | Asahi Chemical Ind | Hiryobotono uchikomisochi |
| JPS53114366A (en) * | 1977-03-16 | 1978-10-05 | Toshiba Corp | Semiconductor device |
| JPS5413283A (en) * | 1977-06-30 | 1979-01-31 | Ibm | Method of forming metal silicide layer on substrate |
| JPS54116184A (en) * | 1978-03-01 | 1979-09-10 | Mitsubishi Electric Corp | Manufacture for semiconductor device |
| JPS55121667A (en) * | 1979-03-13 | 1980-09-18 | Seiko Epson Corp | Integrated circuit |
| JPS5664450A (en) * | 1979-10-31 | 1981-06-01 | Chiyou Lsi Gijutsu Kenkyu Kumiai | Semiconductor device |
-
1982
- 1982-05-21 JP JP8572382A patent/JPS58202553A/ja active Pending
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| US9412757B2 (en) | 2010-10-26 | 2016-08-09 | Socionext Inc. | Semiconductor device |
| US9831271B2 (en) | 2010-10-26 | 2017-11-28 | Socionext Inc. | Semiconductor device |
| US10403644B2 (en) | 2010-10-26 | 2019-09-03 | Socionext Inc. | Semiconductor device |
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