JPS6041218A - モリプデン・シリサイド電極形成方法 - Google Patents

モリプデン・シリサイド電極形成方法

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Publication number
JPS6041218A
JPS6041218A JP14946683A JP14946683A JPS6041218A JP S6041218 A JPS6041218 A JP S6041218A JP 14946683 A JP14946683 A JP 14946683A JP 14946683 A JP14946683 A JP 14946683A JP S6041218 A JPS6041218 A JP S6041218A
Authority
JP
Japan
Prior art keywords
molybdenum silicide
silicide layer
electrode
molybdenum
silicon substrate
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
JP14946683A
Other languages
English (en)
Inventor
▲はま▼嶋 俊樹
Toshiki Hamashima
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Sony Corp
Original Assignee
Sony Corp
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Filing date
Publication date
Application filed by Sony Corp filed Critical Sony Corp
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Publication of JPS6041218A publication Critical patent/JPS6041218A/ja
Pending legal-status Critical Current

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    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/28Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268

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Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 産業上の利用分野 本発明は半導体装置に使用する電極としてモリブデン・
シリサイド層を使用するようにした場合のモリブデン・
シリサイド電極形成方法に関する。
背景技術とその問題点 モリブデン・シリサイドは従来の半導体素子に使用され
ている多結晶シリコンよりも低抵抗であり電極として優
れたものである。又このモリブデン・シリサイドは多結
晶シリコンのプロセスをそのまま応用できるものであり
、従って今後多結晶シリコンに代って晶速の半導体素子
を形成する場合に必要な新材料となり得るものである。
例えばMOSトランジスタのゲート電極用に使用するこ
とができる。しかしながら、例えば第1図A及びBに示
ず如くシリコン基体+11上にモリブデン・シリサイド
層(2)を被着形成して後、所定の電極パターンにエツ
チングし、その後面部の熱処理を行なうとモリブデン・
シリサイド層(2)のパターンのエツジ部にピット(3
)が発生ずるのが誌められる。この原因は次の様に考え
られる。熱的に最も安定なモリブデン・シリサイド層の
組成はMo: Si= 1 : 2、 (原子数)のも
のである。Mo: Si= 1 : 2のホットプレス
型ターゲットを用いてスパッタ蒸着により形成したモリ
ブデン・シリサイド膜の組成はMo: Si= 1 :
 1.8である。従って面部の熱処理を行なうとモリブ
デン・シリサイド層(2)のMoとシリコン基体(1)
のSiとが相互拡散することによりモリブデン・シリサ
イド層(2)のパターンのエツジ部にピット(3)が発
生ずる。この様なピットの発生は例えばMOSトランジ
スタに応用した場合、他のソ−ス或いはドレイン領域で
のコンタクトが得にくいものである。
発明の目的 本発明は、上述の点に鑑みシリコン基体上に熱的に安定
なモリブデン・シリサイド層を形成し、ビットを発生さ
せることなく電極を形成できるようにしたモリブデン・
シリサイド電極形成方法を提供するものである。
発明の概要 本発明は、電極となるモリブデン・シリサイド層をシリ
コン基体−トに直接被着形成するに際して、そのモリブ
デン・シリサイドの組成をSj/Mo比が2.0以上C
M子数)となるように制御するものである。
この発明ではモリブデン・シリサイド層をシリコン基体
−Fに直接被着して所定のパターニング後、高温の熱処
理をしてもモリブデン・シリサイド層のMoとシリコン
基体のStとの相互拡散が阻■トされてピットの発生が
なくなる。
実施例 以下、本発明によるモリブデン・シリサイド電極形成方
法の実施例を説明する。
先ず、比較例について述べる。シリコン基体」二にモリ
ブデン・シリサイド層をMo: Si= l : 2の
ホットプレス型ターゲットを用いてスパッタ蒸着により
被着形成する。この時シリコン基体の表向温度は200
℃であり、モリブデン・シリサイド層の膜厚は1000
人である。その後モリブデン・シリサイド層をエツチン
グして所定パターンの電極を形成し、窒素雰囲気(N2
 8A / min )中で1000°C130分の熱
処理を行なう。この様にして得られたモリブデン・シリ
サイド電極においてはそのパターンの周りに0.577
111角位のピントが発生した。
これに対して、本実施例では、Mo: Si= 1 :
 2(原子数)のホントプレス型夕・−ゲットと純粋シ
リコンのターゲットの2つを同時にスパッタ蒸着してモ
リブデン・シリサイド層を形成する。この時モリブデン
とシリコンの組成比はMo: Si= 1 : 2.5
になるように制御した。その後モリブデン・シリサイド
層をエツチングし所定のパターンの電極を形成し、窒素
雰囲気(N2 4j!/m1n)中で950℃、30分
の熱処理を行なった。この電極形成では第2図に示す様
にピントの発生は全く生じなかった。
発明の効果 上述せる如く、本発明によればモリブデン・シリサイド
層を直接シリコン基体上に被着して電極として使用する
場合、そのモリブデン・シリサイドの組成をSi/Mo
≧2.0(原子数)に制御する。
これによって、モリブデン・シリサイド層をバターニン
グして後に高温の熱処理を行なっても、モリブデン・シ
リサイド層のMoとシリコン基体のSiとの相互拡散が
11止され、そのパターンのエツジ部に全くピントが発
生しない。従っ°ζ、半導体素子の電極としてモリブデ
ン・シリサイドを使用することができ、特に高速の半導
体素子に適用して好適ならしめるものである。
【図面の簡単な説明】
第1図A及びBはモリブデン・シリサイド電極の従来法
の説明に供する工程図、第2図は本発明で得られたモリ
ブデン・シリサイド電極の断面図である。 (1)はシリコン基体、(2)はモリブデン・シリサイ
ド層、(3)はピントである。

Claims (1)

    【特許請求の範囲】
  1. St/VIo比が2.0(原子数)以上としたモリブデ
    ン・シリサイド層をシリコン基体上に直接被着形成して
    該モリブデン・シリサイド層を電極としたことを特徴と
    するモリブデン・シリサイド電極形成方法。
JP14946683A 1983-08-16 1983-08-16 モリプデン・シリサイド電極形成方法 Pending JPS6041218A (ja)

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Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS54116184A (en) * 1978-03-01 1979-09-10 Mitsubishi Electric Corp Manufacture for semiconductor device
JPS58202553A (ja) * 1982-05-21 1983-11-25 Toshiba Corp 半導体装置

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS54116184A (en) * 1978-03-01 1979-09-10 Mitsubishi Electric Corp Manufacture for semiconductor device
JPS58202553A (ja) * 1982-05-21 1983-11-25 Toshiba Corp 半導体装置

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