JPS609120A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPS609120A JPS609120A JP58117302A JP11730283A JPS609120A JP S609120 A JPS609120 A JP S609120A JP 58117302 A JP58117302 A JP 58117302A JP 11730283 A JP11730283 A JP 11730283A JP S609120 A JPS609120 A JP S609120A
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Classifications
-
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- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
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- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
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- H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
(a+ 発明の技術分野
本発明は、半導体基板表面に形成するショソトキハリア
電極などに好適な、金属シリサイドを形成することを、
特徴とする半導体装置の製造方法に関する。
電極などに好適な、金属シリサイドを形成することを、
特徴とする半導体装置の製造方法に関する。
(bl 技術の背景
マイクロ波用又は高速度半導体装置は、高周波。
高速、大電力高集積化される傾向にあり、必然的に、半
導体基板は、キャリア移動度及び飽和ドリフト速度がシ
リコン(Si)等に比較してより、大きいガリウム・砒
素(GaAs)基板の半導体集積回路等への実用化が検
討されつつある。
導体基板は、キャリア移動度及び飽和ドリフト速度がシ
リコン(Si)等に比較してより、大きいガリウム・砒
素(GaAs)基板の半導体集積回路等への実用化が検
討されつつある。
GaAsショットキ形電界効果型トランジスタ(以下G
aAs MESFETと略称)により構成される、前記
の高性能化を実現させるプロセスとして、形成されたゲ
ート電極をマスクとしてイオン注入を行なう、セルフア
ライメント方式が不可欠なプロセスとなっており、例え
ばグー1−長さは0.7μm程度が要求される。イオン
注入により形成したil’ti m度N形層の不純物イ
オンを高温度アニーリングにより活性化させる必要があ
り、温度は、iT′tl温はど活性化率が向上し、通當
は800 ’c以」二が選ばれるが、従来のショットキ
ハリアゲート+A料である、金又はアルミニウムは40
0°C前後の低温で、半導体基板中に合金化してしまう
。
aAs MESFETと略称)により構成される、前記
の高性能化を実現させるプロセスとして、形成されたゲ
ート電極をマスクとしてイオン注入を行なう、セルフア
ライメント方式が不可欠なプロセスとなっており、例え
ばグー1−長さは0.7μm程度が要求される。イオン
注入により形成したil’ti m度N形層の不純物イ
オンを高温度アニーリングにより活性化させる必要があ
り、温度は、iT′tl温はど活性化率が向上し、通當
は800 ’c以」二が選ばれるが、従来のショットキ
ハリアゲート+A料である、金又はアルミニウムは40
0°C前後の低温で、半導体基板中に合金化してしまう
。
」二記理山から、高温アニーリングに爾える同融点金属
シリザイドを採用し、しかも良好なシ、、+71−キ特
性を持ち、微細加工し得る製造方法がめられている。
シリザイドを採用し、しかも良好なシ、、+71−キ特
性を持ち、微細加工し得る製造方法がめられている。
(C1従来技術と問題点
従来のショットキバリアゲート桐材である、金(Au)
、アルミニウム(AI)、チタン(Ti)、モリブデン
(Mo)、タングステン(W)。
、アルミニウム(AI)、チタン(Ti)、モリブデン
(Mo)、タングステン(W)。
タンタル(Ta)などの金属が用いられている。
しかしながら、いずれも600(’C:l程度の熱処理
でゲート電極の電気特性、例えば障壁高さ〔φ8〕In
値口deality fa、ctor=nif)、逆方
向耐圧が劣化する。
でゲート電極の電気特性、例えば障壁高さ〔φ8〕In
値口deality fa、ctor=nif)、逆方
向耐圧が劣化する。
下記の表−1高融点金属、Mo、Ta、Wをシラノ1−
キハリア材料としてGaAs基板上に形成し、φB 、
nifを測定したものであり、Ta。
キハリア材料としてGaAs基板上に形成し、φB 、
nifを測定したものであり、Ta。
Wば550℃の熱処理で剥離及び整流性劣化を起こす。
そこで、最近高融点シリサイドによりショットキバリア
を形成することが行なわれるようになった。その1つの
方法として、ホットプレス法により形成した高融点シリ
サイドターゲ・7トをスパッタリング法により膜形成す
る方法が行なわれているが、ホットプレス工程中に多量
の酸素及びカーボン等の不純物をターゲット中に含有し
てしまうため、これにより形成したショットキバリア特
性ψB 、nifはバラツキが大きくなる欠点を持って
いる。
を形成することが行なわれるようになった。その1つの
方法として、ホットプレス法により形成した高融点シリ
サイドターゲ・7トをスパッタリング法により膜形成す
る方法が行なわれているが、ホットプレス工程中に多量
の酸素及びカーボン等の不純物をターゲット中に含有し
てしまうため、これにより形成したショットキバリア特
性ψB 、nifはバラツキが大きくなる欠点を持って
いる。
又別の方法として、異なるターゲットから高融点金属と
シリコンを1つの集魚へ曲り、同時にスパッタをする方
式が行なわれているが、この方式は第3図に示す如く、
半導体基板面25から見た対向する2つのターゲット2
6.及び27への距離が前記基板内位置で異なることが
ら、前記基板内において、それぞれの膜被着形成速度に
不均一が発生ずる。
シリコンを1つの集魚へ曲り、同時にスパッタをする方
式が行なわれているが、この方式は第3図に示す如く、
半導体基板面25から見た対向する2つのターゲット2
6.及び27への距離が前記基板内位置で異なることが
ら、前記基板内において、それぞれの膜被着形成速度に
不均一が発生ずる。
これは、形成した膜組成が前記基板に均一にならないこ
とであり、このため、高融点金属過多で。
とであり、このため、高融点金属過多で。
シリサイドとして不完全な領域が発生し易(なり、この
ため、前記第1表に示した、Mo、Ta、Wで得られる
値に近い結果を示すことになる。
ため、前記第1表に示した、Mo、Ta、Wで得られる
値に近い結果を示すことになる。
つ1す、高融点金属としてMoを採用した場合には、8
00(’C)の熱処理でnifの劣化が起り、Ta及び
Wを採用した場合には550℃の加熱に耐えないことに
なる。
00(’C)の熱処理でnifの劣化が起り、Ta及び
Wを採用した場合には550℃の加熱に耐えないことに
なる。
これらのことから、800[”C)以上の熱処理に耐え
る高融点シリサイドゲートの製造方法がめられている。
る高融点シリサイドゲートの製造方法がめられている。
fd) 発明の目的
本発明は上記従来の欠点に泥み、耐熱性の高い、ショッ
トキバリア電極として高融点金属シリサイドの形成を可
能とする、半導体装置の製造方法を提供することにある
。
トキバリア電極として高融点金属シリサイドの形成を可
能とする、半導体装置の製造方法を提供することにある
。
(el 発明の構成
そして、この目的は、本発明によれば、化合物半導体基
板表面にシリコン膜と高融点金属膜を交互に積層形成し
、しかる後、前記形成膜を熱処理することにより、金属
シリサイドを形成することを特徴とする半導体装置の製
造方法を提供することによって達成される。
板表面にシリコン膜と高融点金属膜を交互に積層形成し
、しかる後、前記形成膜を熱処理することにより、金属
シリサイドを形成することを特徴とする半導体装置の製
造方法を提供することによって達成される。
(f) 発明の実施例
以下本発明の1実施例を図面を参照し、て具体的に説明
する。第1図(a)及至th+は本発明の1実施例を説
明する為の工程要所に於ける半導体装置の要部側断面図
、第2図はスパック装置の要部断面図。
する。第1図(a)及至th+は本発明の1実施例を説
明する為の工程要所に於ける半導体装置の要部側断面図
、第2図はスパック装置の要部断面図。
第3図は従来技術のスパッタ装置要部断面図を用いて説
明する。
明する。
第1図(a)参照。
半絶縁性Ga八へ基扱1にイオン注入法によって、n型
層を形成し、次いでメザエッヂを行ない、動作分Mlt
[2を形成する。以上の工程は通宙の技術によって成さ
れる。
層を形成し、次いでメザエッヂを行ない、動作分Mlt
[2を形成する。以上の工程は通宙の技術によって成さ
れる。
第1図(bl参照
次いで、第2図のように、スパッタ装置の試料台14を
回転させながら、前記GaΔS基板に第1層目のスパッ
タ膜を形成させるために、シリコンターゲット16にバ
イアス電源19を印加し、シリコン膜3を厚さ30±5
人形成して、パイアスミ源19のバイアスを一旦中断す
る。
回転させながら、前記GaΔS基板に第1層目のスパッ
タ膜を形成させるために、シリコンターゲット16にバ
イアス電源19を印加し、シリコン膜3を厚さ30±5
人形成して、パイアスミ源19のバイアスを一旦中断す
る。
次に、試料台の回転が%周に要する時間を例えば5秒に
m整し、バイアス電源1B(Mo又はW)を印加してか
ら試料台14を2周させた点(つまり5秒後)にバイア
ス電源19(St)を印加する。このようにすることに
より、モリブデン(M o )又はタングステン(W)
とシリコン(Si)の積層が形成され、シリコン膜5を
厚さ40±8 〔人〕2MO又はW層4を厚さ60±1
0C人〕になるようにバイアス電源18.19を調整し
て合計の積層)漠を厚さ4000±400〔人〕形成す
る。(実際にはこの積層膜は約40層の積層となる) この様にして形成された積層膜は、ターゲ・ノドと前記
Ga A s基板が平行平面でしがち近接した相互位置
関係で構成されていることから形成膜厚の均−性及び再
現性は高い。
m整し、バイアス電源1B(Mo又はW)を印加してか
ら試料台14を2周させた点(つまり5秒後)にバイア
ス電源19(St)を印加する。このようにすることに
より、モリブデン(M o )又はタングステン(W)
とシリコン(Si)の積層が形成され、シリコン膜5を
厚さ40±8 〔人〕2MO又はW層4を厚さ60±1
0C人〕になるようにバイアス電源18.19を調整し
て合計の積層)漠を厚さ4000±400〔人〕形成す
る。(実際にはこの積層膜は約40層の積層となる) この様にして形成された積層膜は、ターゲ・ノドと前記
Ga A s基板が平行平面でしがち近接した相互位置
関係で構成されていることから形成膜厚の均−性及び再
現性は高い。
第1図(dl参照。
前記基板を水素零四気中で温度500(”C)。
加熱時間1 〔時間〕の熱処理を行なうことにより、高
融点金属シリサイド層6が形成され、このときの重量比
は高融点金属が10. シリコンが6の割合となる。
融点金属シリサイド層6が形成され、このときの重量比
は高融点金属が10. シリコンが6の割合となる。
以上のように、熱処理前の前記積層膜高融点金属膜4及
びシリコン膜5の膜厚をそれぞれ規定した理由は、自熱
処理により前記積層膜全体がシリサイド化されるに必要
とされる各層膜厚の最大値を示すものであり、この最小
値は高融点金属シリサイド層の組成を決めるために規定
される。
びシリコン膜5の膜厚をそれぞれ規定した理由は、自熱
処理により前記積層膜全体がシリサイド化されるに必要
とされる各層膜厚の最大値を示すものであり、この最小
値は高融点金属シリサイド層の組成を決めるために規定
される。
又、前記の表−1で前記GaAs基板に接する第1層目
がWの場合550[”C)の熱処理により特性φB 、
nifが劣化したが本実施例に於ける第一層目に形成し
たSi層の存在により当水素雰囲気中の熱処理を550
(’C)で実施しても特性劣化を起こすことはない。
がWの場合550[”C)の熱処理により特性φB 、
nifが劣化したが本実施例に於ける第一層目に形成し
たSi層の存在により当水素雰囲気中の熱処理を550
(’C)で実施しても特性劣化を起こすことはない。
第1図(e)参照。
上記高融点金属シリサイド層6を、電子ビーム露光技術
等のりソグラフィを行ない、パターン形成し動作順2の
上にゲート電極7をゲート幅例えば0.7μmに形成す
ることば、前記シリサイド層6の組成均一性が高いため
可能である。
等のりソグラフィを行ない、パターン形成し動作順2の
上にゲート電極7をゲート幅例えば0.7μmに形成す
ることば、前記シリサイド層6の組成均一性が高いため
可能である。
続いて、CVD法及び電子ビーム露光技術等で酸化膜窓
8を形成し、前記ゲート電極7をマスクとして用いた、
セルフアライメント(自己整合法)法によりシリコンを
ドーハントとした高ドーズイオン注入を行ない高濃度層
9を表面濃度10×1018 cm−3以1 ニ形rF
i、’t ル。
8を形成し、前記ゲート電極7をマスクとして用いた、
セルフアライメント(自己整合法)法によりシリコンを
ドーハントとした高ドーズイオン注入を行ない高濃度層
9を表面濃度10×1018 cm−3以1 ニ形rF
i、’t ル。
第1図(fl参照。
前記イオン注入の後、GaAs基板の表面側にCVD法
により、酸化膜(Sins)10を厚さ1500人形成
させる。次いで、水素雰囲気で温度800°C1加熱時
間15分間の高温アニーリングを行ない、前記イオン注
入による高濃度層を活性化させる。
により、酸化膜(Sins)10を厚さ1500人形成
させる。次いで、水素雰囲気で温度800°C1加熱時
間15分間の高温アニーリングを行ない、前記イオン注
入による高濃度層を活性化させる。
以上説明した実施例により得られた、高融点金属シリサ
イド、特にMoSi2及びWSi2 に於けるショット
キバリア特性φB、nifの熱処理温度による耐性を第
4図に示した。これによるとM OS f 、 WS
12 共に850℃までの熱処理に耐性を示した。
イド、特にMoSi2及びWSi2 に於けるショット
キバリア特性φB、nifの熱処理温度による耐性を第
4図に示した。これによるとM OS f 、 WS
12 共に850℃までの熱処理に耐性を示した。
第1図+gL (h)参照。
前記CVDで形成された5i0210をフ第1・リソグ
ラフィ等により電極窓開き形成した後、金・ゲルマニウ
ム(AuGe)/金(”A u )を用いてソース電極
12及びドレイン電極13を形成する。以上によって一
実施例に於けるGaAs MESFET素子が完成する
。以上説明した実施例は、動作M2をメザ構造としたが
これに限定されるものではなく、第1図(h)の如く形
成し得ることは無給可能である。、 上記の如く、化合物半導体上に高融点シリサイドのショ
ットキ電極を形成すると850°C以上の熱処理温度に
耐える理由は完全には解明されてないが、シリサイドが
化合物半導体と反応し難い点が挙げられる。
ラフィ等により電極窓開き形成した後、金・ゲルマニウ
ム(AuGe)/金(”A u )を用いてソース電極
12及びドレイン電極13を形成する。以上によって一
実施例に於けるGaAs MESFET素子が完成する
。以上説明した実施例は、動作M2をメザ構造としたが
これに限定されるものではなく、第1図(h)の如く形
成し得ることは無給可能である。、 上記の如く、化合物半導体上に高融点シリサイドのショ
ットキ電極を形成すると850°C以上の熱処理温度に
耐える理由は完全には解明されてないが、シリサイドが
化合物半導体と反応し難い点が挙げられる。
(gl 発明の効果
本発明の製造方法によれば、高温熱処理に安定なショッ
トキバリア接合と組成の安定した金属シリサイドが得ら
れ、850(’C1の熱処理が可能な高融点金属シリサ
イドが得られる。
トキバリア接合と組成の安定した金属シリサイドが得ら
れ、850(’C1の熱処理が可能な高融点金属シリサ
イドが得られる。
第1図(al及至(hlば本発明の1実施例を説明する
為の工程要所に於ける要部側面図、第2図はスパッタ装
置の要部断面図、第3図は従来技術のスパッタ装置要部
断面図2第4図はφB、nifの熱処理耐性を示す。 図に於いて1はGaAs基板、2は動作分離闇3はシリ
コン膜、4は高融点金属膜、5はシリコン膜、6は高融
点シリサイド層、7はゲート電極。 8ば酸化膜窓、9は高濃度層、10は酸化膜、11ば活
性lL12はソース電(へ、13はドレイン電極、14
.24は試料台、15.25はG a 、A s基板、
16.26はシリコンターゲット、17゜27は高融点
金IIターゲソ)、18.28はバイアス電源、19.
29はバイアス電源である。
為の工程要所に於ける要部側面図、第2図はスパッタ装
置の要部断面図、第3図は従来技術のスパッタ装置要部
断面図2第4図はφB、nifの熱処理耐性を示す。 図に於いて1はGaAs基板、2は動作分離闇3はシリ
コン膜、4は高融点金属膜、5はシリコン膜、6は高融
点シリサイド層、7はゲート電極。 8ば酸化膜窓、9は高濃度層、10は酸化膜、11ば活
性lL12はソース電(へ、13はドレイン電極、14
.24は試料台、15.25はG a 、A s基板、
16.26はシリコンターゲット、17゜27は高融点
金IIターゲソ)、18.28はバイアス電源、19.
29はバイアス電源である。
Claims (1)
- 半導体基板表面にシリコン膜と高融点金属膜を交互に積
層形成し、しかる後、前記形成膜を熱処理することによ
り、金属シリサイドを形成することを特徴とする半導体
装置の製造方法。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP58117302A JPS609120A (ja) | 1983-06-29 | 1983-06-29 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP58117302A JPS609120A (ja) | 1983-06-29 | 1983-06-29 | 半導体装置の製造方法 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPS609120A true JPS609120A (ja) | 1985-01-18 |
Family
ID=14708385
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP58117302A Pending JPS609120A (ja) | 1983-06-29 | 1983-06-29 | 半導体装置の製造方法 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPS609120A (ja) |
Cited By (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS63128732A (ja) * | 1986-11-19 | 1988-06-01 | Sanyo Electric Co Ltd | 金属シリサイド膜の形成方法 |
JPH04152633A (ja) * | 1990-10-17 | 1992-05-26 | Sharp Corp | 半導体装置の製造方法 |
JPH05347317A (ja) * | 1990-12-26 | 1993-12-27 | Korea Electron Telecommun | 二重層の耐熱性のゲートを使用した磁気整列型のGaAs電界効果トランジスタの製造方法 |
-
1983
- 1983-06-29 JP JP58117302A patent/JPS609120A/ja active Pending
Cited By (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS63128732A (ja) * | 1986-11-19 | 1988-06-01 | Sanyo Electric Co Ltd | 金属シリサイド膜の形成方法 |
JP2522924B2 (ja) * | 1986-11-19 | 1996-08-07 | 三洋電機株式会社 | 金属シリサイド膜の形成方法 |
JPH04152633A (ja) * | 1990-10-17 | 1992-05-26 | Sharp Corp | 半導体装置の製造方法 |
JPH05347317A (ja) * | 1990-12-26 | 1993-12-27 | Korea Electron Telecommun | 二重層の耐熱性のゲートを使用した磁気整列型のGaAs電界効果トランジスタの製造方法 |
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