JPS63128732A - 金属シリサイド膜の形成方法 - Google Patents
金属シリサイド膜の形成方法Info
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- JPS63128732A JPS63128732A JP27584786A JP27584786A JPS63128732A JP S63128732 A JPS63128732 A JP S63128732A JP 27584786 A JP27584786 A JP 27584786A JP 27584786 A JP27584786 A JP 27584786A JP S63128732 A JPS63128732 A JP S63128732A
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（イ）産業上の利用分野
本発明は半導体装置の製造プロセスに用いる金属シリサ
イド膜の形成方法の改良に関する。
イド膜の形成方法の改良に関する。
（ロ）従来の技術
Ｄ−ＲＡＭ、５−ＲＡＭ等の半導体集積回路では近年ま
すます高集積化、高速化が図られているが、これを阻害
する要因の１つとして配線抵抗による信号の遅延がある
。
すます高集積化、高速化が図られているが、これを阻害
する要因の１つとして配線抵抗による信号の遅延がある
。
この配線抵抗の低減の１つの方法としてポリシリコン電
極のシリサイド化が図られている。例えば工業調査会発
行、前田和夫著「最新ＬＳＩプロセス技術」第３９７頁
〜第３９９頁には、シリコンゲートの唯一の欠点である
高い抵抗値（シート抵抗値〜１０Ω／口）はシリサイド
化して、例えばＷＳｉ□（タングステンシリサイド）を
用いればシート抵抗値１Ω／口程度まで低減できること
が示されている。
極のシリサイド化が図られている。例えば工業調査会発
行、前田和夫著「最新ＬＳＩプロセス技術」第３９７頁
〜第３９９頁には、シリコンゲートの唯一の欠点である
高い抵抗値（シート抵抗値〜１０Ω／口）はシリサイド
化して、例えばＷＳｉ□（タングステンシリサイド）を
用いればシート抵抗値１Ω／口程度まで低減できること
が示されている。
斯る金属シリサイド膜の形成方法としては種々の方法が
あるが、標準的な方法は確立されていない。デポジショ
ン法については、シリサイドをターゲットに用いたスパ
ッタリング、シリコンと金属の同時スパッタリング、シ
リコンと金属の同時蒸着、ポリシリコン上への金属のＣ
ＶＤまたはＰＶＤと熱処理によるシンタリング等が考え
られる。アニール法も標準的な方法が確立されていない
。
あるが、標準的な方法は確立されていない。デポジショ
ン法については、シリサイドをターゲットに用いたスパ
ッタリング、シリコンと金属の同時スパッタリング、シ
リコンと金属の同時蒸着、ポリシリコン上への金属のＣ
ＶＤまたはＰＶＤと熱処理によるシンタリング等が考え
られる。アニール法も標準的な方法が確立されていない
。
従来の一般的な金属シリサイド膜の形成方法は、例えば
特開昭５９−７２１３１号公報に示されるように、第２
図Ａに示す如く、ホットウォールタイプの減圧ＣＶＤ装
置を用いて、基板温度４５０°Ｃ１全圧０ 、２Ｉｏｒ
ｒ、六弗化タングステン流量毎分１ｃｃ、アルゴンガス
流量毎分１ｊ２の条件で１５分成長させると、基板（１
１）上の酸化膜（１２）の開口部（１３）上に選択的に
約１０００人のタングステン層（１４）が成長する１次
に第２図Ｂに示す如く、減圧ＣＶＤ装置を用いて基板温
度４５０°Ｃ１全圧０ 、２Ｔｏｒｒ、モノシラン流量
毎分３０ｃｃの条件で１５分タングステン層（１４〉表
面にシリサイド層（１５）が形成される。
特開昭５９−７２１３１号公報に示されるように、第２
図Ａに示す如く、ホットウォールタイプの減圧ＣＶＤ装
置を用いて、基板温度４５０°Ｃ１全圧０ 、２Ｉｏｒ
ｒ、六弗化タングステン流量毎分１ｃｃ、アルゴンガス
流量毎分１ｊ２の条件で１５分成長させると、基板（１
１）上の酸化膜（１２）の開口部（１３）上に選択的に
約１０００人のタングステン層（１４）が成長する１次
に第２図Ｂに示す如く、減圧ＣＶＤ装置を用いて基板温
度４５０°Ｃ１全圧０ 、２Ｔｏｒｒ、モノシラン流量
毎分３０ｃｃの条件で１５分タングステン層（１４〉表
面にシリサイド層（１５）が形成される。
（ハ）発明が解決しようとする問題点
しかしながら斯上した金属シリサイド膜の形成方法では
、タングステンＪｉｍ（１４）を付着した後に次工程の
シリサイド化を行うので、タングステン層（１４）表面
に空気中の酸素が吸着きれてシリサイド化の妨げとなる
問題点を有していた。
、タングステンＪｉｍ（１４）を付着した後に次工程の
シリサイド化を行うので、タングステン層（１４）表面
に空気中の酸素が吸着きれてシリサイド化の妨げとなる
問題点を有していた。
（ニ）問題点を解決するための手段
本発明は斯る問題点に鑑みてなされ、高融点金属とシリ
コンとを同一スパッタ装置内で連続してスパッタするこ
とにより、従来の欠点を大巾に改善した金属シリサイド
膜の形成方法を実現するものである。
コンとを同一スパッタ装置内で連続してスパッタするこ
とにより、従来の欠点を大巾に改善した金属シリサイド
膜の形成方法を実現するものである。
（ホ）作用
本発明に依れば、同一スパッタ装置で高融点金属とシリ
コンとを連続スパッタするの士、スパッタ装置の真空を
破らずに処理でき、高融点金属とシリコンとの間に酸素
を吸着せず良好なシリサイド化を可能にする。
コンとを連続スパッタするの士、スパッタ装置の真空を
破らずに処理でき、高融点金属とシリコンとの間に酸素
を吸着せず良好なシリサイド化を可能にする。
くべ）実施例
本発明に依る金属シリサイド膜の形成方法を第１図Ａ乃
至第１図Ｃを参照して詳述する。
至第１図Ｃを参照して詳述する。
先ず第１図Ａに示すように、半導体基板（１）表面にシ
リコン酸化膜（２）を形成する。半導体基板（１）内に
はＭｏＳトランジスタ等の所望の回路素子が形成され、
シリコン酸化膜（２）は例えばゲート酸化膜等に用いら
れる熱酸化膜で形成されている。
リコン酸化膜（２）を形成する。半導体基板（１）内に
はＭｏＳトランジスタ等の所望の回路素子が形成され、
シリコン酸化膜（２）は例えばゲート酸化膜等に用いら
れる熱酸化膜で形成されている。
次に第１図Ｂに示すように、半導体基板（１）のシリコ
ン酸化膜（２）上にポリシリコン膜（３）を付着した後
、高融点金属（４）とシリコン層（５）とを連続して付
着することにある。
ン酸化膜（２）上にポリシリコン膜（３）を付着した後
、高融点金属（４）とシリコン層（５）とを連続して付
着することにある。
本工程は本発明の特徴とする工程であり、先ずシリコン
酸化膜（２）上にポリシリコン膜（３）を減圧ＣＶＤ法
により約４０００人の厚みに形成し、リンをドープして
比抵抗Ｒ５−２０Ω／口に設定する。続いて同一のスパ
ッタ装置を用いて、チタン（Ｉｉ＞を約４００人の厚み
にスパッタし、スパッタ装置の真空を破ることなくシリ
コン（Ｓｉ ）を約１０００人の厚みにスパッタしてい
る。本工程の特徴は、このスパッタ装置の１０−’Ｔｏ
ｒｒの真空を維持したままでチタン（Ｉｉ）とシリコン
（Ｓｉ）の連続スパッタを行い、チタン（Ｔｉ）とシリ
コン（Ｓｉ ）の間に空気中の不純物物質である酸素分
子が含まれることを防止している点にある。
酸化膜（２）上にポリシリコン膜（３）を減圧ＣＶＤ法
により約４０００人の厚みに形成し、リンをドープして
比抵抗Ｒ５−２０Ω／口に設定する。続いて同一のスパ
ッタ装置を用いて、チタン（Ｉｉ＞を約４００人の厚み
にスパッタし、スパッタ装置の真空を破ることなくシリ
コン（Ｓｉ ）を約１０００人の厚みにスパッタしてい
る。本工程の特徴は、このスパッタ装置の１０−’Ｔｏ
ｒｒの真空を維持したままでチタン（Ｉｉ）とシリコン
（Ｓｉ）の連続スパッタを行い、チタン（Ｔｉ）とシリ
コン（Ｓｉ ）の間に空気中の不純物物質である酸素分
子が含まれることを防止している点にある。
更に第１図Ｃに示すように、加熱してチタンシリサイド
層（６）を形成している。本工程では、加熱処理をラン
プアニールにより行う。即ちＸｅフラッシュランプを用
いて、窒素（Ｎ２）雰囲気中で６０秒間行い基板温度を
８００°Ｃに加熱している。ランプアニールに依れば、
基板温度を急峻に上昇でき、従来の電気炉アニールに比
べて極端に酸素のまき込みを防止できる利点を有する。
層（６）を形成している。本工程では、加熱処理をラン
プアニールにより行う。即ちＸｅフラッシュランプを用
いて、窒素（Ｎ２）雰囲気中で６０秒間行い基板温度を
８００°Ｃに加熱している。ランプアニールに依れば、
基板温度を急峻に上昇でき、従来の電気炉アニールに比
べて極端に酸素のまき込みを防止できる利点を有する。
この結果チタンとシリコンの間にシリサイド層（６）が
形成され、特にチタンとシリコン間に酸素分子が介在さ
れないので良質で表面が鏡面状態のシリサイド層（６）
が得られる。
形成され、特にチタンとシリコン間に酸素分子が介在さ
れないので良質で表面が鏡面状態のシリサイド層（６）
が得られる。
然る後期上したシリサイド層（６）は所望のパターンに
エツチングされて、ＭｏＳトランジスタのゲート電極や
配線層として利用される。
エツチングされて、ＭｏＳトランジスタのゲート電極や
配線層として利用される。
なお本発明の他の実施例として高融点金属としてタング
ステン（賢）、モリブデン（Ｍ。）等も利用できる。
ステン（賢）、モリブデン（Ｍ。）等も利用できる。
（ト）発明の効果
斯上した如く本発明に依れば、高融点金属（４）とシリ
コン層（５）とを同一スパッタ装置で真空を破らずに連
続スパッタすることにより、高融点金属（４）とシリコ
ン層（５）間にシリサイド化を阻害する空気中の酸素分
子を介在させないので、良好なシリサイド化を実現でき
る利点を有する。この結果鏡面状態の表面を有するシリ
サイド層（６〉を形成でき、シリサイド層（６）をホト
エツチングにより微細加工できる利点を有する。
コン層（５）とを同一スパッタ装置で真空を破らずに連
続スパッタすることにより、高融点金属（４）とシリコ
ン層（５）間にシリサイド化を阻害する空気中の酸素分
子を介在させないので、良好なシリサイド化を実現でき
る利点を有する。この結果鏡面状態の表面を有するシリ
サイド層（６〉を形成でき、シリサイド層（６）をホト
エツチングにより微細加工できる利点を有する。
第１図Ａ乃至第１図Ｃは本発明による金属シリサイド膜
の形成方法を説明する断面図、第２図Ａおよび第２図Ｂ
は従来の金属シリサイド膜の形成方法を説明する断面図
である。 （１）は半導体基板、 （２）はシリコン酸化膜、（３
）はポリシリコン膜、（４）は高融点金属、（５）はシ
リコン層、（６）はシリサイド層である。 出願人 三洋電機株式会社外１名 代理人 弁理士 西野卓嗣 外１名 第１図Δ
の形成方法を説明する断面図、第２図Ａおよび第２図Ｂ
は従来の金属シリサイド膜の形成方法を説明する断面図
である。 （１）は半導体基板、 （２）はシリコン酸化膜、（３
）はポリシリコン膜、（４）は高融点金属、（５）はシ
リコン層、（６）はシリサイド層である。 出願人 三洋電機株式会社外１名 代理人 弁理士 西野卓嗣 外１名 第１図Δ
Claims (1)
- （１）ポリシリコン膜上に高融点金属を付着しアニール
処理して金属シリサイド膜を形成する方法において、前
記高融点金属のスパッタと前記高融点金属上に付着する
シリコンのスパッタを連続して行い前記高融点金属とシ
リコン間に空気中の不純物物質を介在させないことを特
徴とする金属シリサイド膜の形成方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61275847A JP2522924B2 (ja) | 1986-11-19 | 1986-11-19 | 金属シリサイド膜の形成方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61275847A JP2522924B2 (ja) | 1986-11-19 | 1986-11-19 | 金属シリサイド膜の形成方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS63128732A true JPS63128732A (ja) | 1988-06-01 |
| JP2522924B2 JP2522924B2 (ja) | 1996-08-07 |
Family
ID=17561262
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61275847A Expired - Lifetime JP2522924B2 (ja) | 1986-11-19 | 1986-11-19 | 金属シリサイド膜の形成方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2522924B2 (ja) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH04226023A (ja) * | 1990-04-16 | 1992-08-14 | Applied Materials Inc | 半導体ウエハにケイ化チタンを形成するための低窒素圧製造方法 |
| JPH04226025A (ja) * | 1990-04-16 | 1992-08-14 | Applied Materials Inc | シリコン半導体ウエーハ上にケイ化チタンの導電層を形成する方法 |
| JPH0637092A (ja) * | 1992-05-30 | 1994-02-10 | Samsung Electron Co Ltd | 二重構造のシリサイド層を有する半導体装置及びその製造方法 |
| US5420074A (en) * | 1990-07-05 | 1995-05-30 | Kabushiki Kaisha Toshiba | Method for burying low resistance material in a contact hole |
| US7030014B2 (en) | 2003-06-26 | 2006-04-18 | Micron Technology, Inc. | Semiconductor constructions and electronic systems comprising metal silicide |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS609120A (ja) * | 1983-06-29 | 1985-01-18 | Fujitsu Ltd | 半導体装置の製造方法 |
| JPS61160952A (ja) * | 1985-01-09 | 1986-07-21 | Nec Corp | 半導体装置の製造方法 |
-
1986
- 1986-11-19 JP JP61275847A patent/JP2522924B2/ja not_active Expired - Lifetime
Patent Citations (2)
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|---|---|---|---|---|
| JPS609120A (ja) * | 1983-06-29 | 1985-01-18 | Fujitsu Ltd | 半導体装置の製造方法 |
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| US7030014B2 (en) | 2003-06-26 | 2006-04-18 | Micron Technology, Inc. | Semiconductor constructions and electronic systems comprising metal silicide |
| US7282443B2 (en) * | 2003-06-26 | 2007-10-16 | Micron Technology, Inc. | Methods of forming metal silicide |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2522924B2 (ja) | 1996-08-07 |
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