JPH04226025A - シリコン半導体ウエーハ上にケイ化チタンの導電層を形成する方法 - Google Patents

シリコン半導体ウエーハ上にケイ化チタンの導電層を形成する方法

Info

Publication number
JPH04226025A
JPH04226025A JP3083737A JP8373791A JPH04226025A JP H04226025 A JPH04226025 A JP H04226025A JP 3083737 A JP3083737 A JP 3083737A JP 8373791 A JP8373791 A JP 8373791A JP H04226025 A JPH04226025 A JP H04226025A
Authority
JP
Japan
Prior art keywords
wafer
titanium
annealing
chamber
seconds
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
JP3083737A
Other languages
English (en)
Other versions
JP2997328B2 (ja
Inventor
Jaim Nulman
ヌルマン ハイム
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Applied Materials Inc
Original Assignee
Applied Materials Inc
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Applied Materials Inc filed Critical Applied Materials Inc
Publication of JPH04226025A publication Critical patent/JPH04226025A/ja
Application granted granted Critical
Publication of JP2997328B2 publication Critical patent/JP2997328B2/ja
Anticipated expiration legal-status Critical
Expired - Fee Related legal-status Critical Current

Links

Classifications

    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
    • H01L21/18Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic System or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/28Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
    • H01L21/283Deposition of conductive or insulating materials for electrodes conducting electric current
    • H01L21/285Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
    • H01L21/18Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic System or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/28Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
    • H01L21/283Deposition of conductive or insulating materials for electrodes conducting electric current
    • H01L21/285Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation
    • H01L21/28506Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation of conductive layers
    • H01L21/28512Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation of conductive layers on semiconductor bodies comprising elements of Group IV of the Periodic System
    • H01L21/28518Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation of conductive layers on semiconductor bodies comprising elements of Group IV of the Periodic System the conductive layers comprising silicides
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
    • H01L21/18Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic System or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3205Deposition of non-insulating-, e.g. conductive- or resistive-, layers on insulating layers; After-treatment of these layers
    • H01L21/321After treatment
    • H01L21/3211Nitridation of silicon-containing layers
    • YGENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10TECHNICAL SUBJECTS COVERED BY FORMER USPC
    • Y10STECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10S438/00Semiconductor device manufacturing: process
    • Y10S438/906Cleaning of wafer as interim step
    • YGENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10TECHNICAL SUBJECTS COVERED BY FORMER USPC
    • Y10STECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10S438/00Semiconductor device manufacturing: process
    • Y10S438/976Temporary protective layer

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】
【0001】
【産業上の利用分野】本発明は、半導体ウエーハ上に集
積回路構造を形成するための半導体ウエーハの処理方法
にかかり、特に単一のアニーリングステップを用いて半
導体ウエーハ上にケイ化チタンの層を形成するための改
良された方法に関するものである。
【0002】
【従来の技術】シリコンウエーハなどの半導体ウエーハ
上に集積回路構造の一部分としてのケイ化チタンの層を
形成する従来の方法では、ケイ化チタン層を形成すべき
ウエーハの表面は、後の工程で蒸着されるチタン層とウ
エーハの露出したシリコン部分との間の反応の障害とな
る恐れのある異物を除去するために、先ず洗浄が行われ
る。表面の洗浄は、従来、真空チエンバ内でアルゴンな
どの不活性ガスによるrfプラズマを用いて行われる。 この場合は、先に酸化物の湿式エッチングを行うことも
ある。
【0003】洗浄ステップに続いて、チタン金属の層が
洗浄されたウエーハ構造上に蒸着されるのが通常であり
、例えば真空スパッタリング蒸着(PVD)法を用いて
、通常は約100〜約1000オングストロームの厚さ
に蒸着される。チタン蒸着されたウエーハは、次に通常
の方法でPVDチエンバから取り出され、外気中を通っ
て別のアニーリング装置に移送され、ここでウエーハ構
造が窒素雰囲気中で、かつ酸素(チタンと反応する恐れ
がある)の無い状態でアニーリングされる。通常、この
アニーリング工程は、ウエーハ構造を約650℃から約
750℃の範囲にあるアニーリング温度まで数秒間で急
速加熱し、次にこのアニーリング温度を約20秒から約
60秒までの時間保持する急速アニーリングを用いてい
る。
【0004】このアニーリング工程に用いられる窒素雰
囲気によってチタンがシリコンと反応してケイ化チタン
を形成するのと同時に、窒化チタン層を形成する。この
窒化チタンは、シリコン原子が下側のシリコンから表面
へ移動するのを阻止するブロッキング層として作用する
。このアニーリング工程に続いて、ウエーハは通常、ア
ニーリングチエンバから取り出され、窒化チタンブロッ
キング層およびその他の未反応のチタンを除去するため
の湿式エッチングが行われる。エッチングされたウエー
ハは、次にまたアニーリングされるが、この場合は約8
00℃から約900℃までの、より高い温度でアニーリ
ングされ、これによって最初のアニーリング工程で形成
された、安定度の低い相C49のケイ化チタンが、安定
度の高い相C54に転化される。
【0005】最初のアニーリング工程で低い温度のアニ
ーリングを行う理由は、酸化チタンの形成を防止する(
酸化チタンは、例えば、ウエーハ表面の絶縁領域を含む
酸化ケイ素(SiO2 )の破壊と、これによって生じ
た酸素とチタンとの反応によって形成される)ため、お
よび表面上に窒化チタンによる所望のブロッキング層を
形成させるためである。
【0006】また、高温度による第2のアニーリングの
前にエッチング工程を行う理由は、ウエーハから未反応
のチタン、特に絶縁領域上に残っている未反応のチタン
の除去を確実にするためであり、未反応のチタンが残っ
ていると、高温度のアニーリング中に酸化ケイ素から生
ずる酸素と反応する恐れがあるからである。このような
未反応のチタンは、ウエーハの絶縁領域上のチタン層の
下側部分が、最初のアニーリング工程中にアニーリング
チエンバ内に存在する窒素ガスと反応しないようにシー
ルドするチタン層の表面に酸化チタンが存在することに
よるものである。
【0007】しかしながら、半導体ウエーハ上にケイ化
チタン層を形成する方法として、エッチング工程の前に
単一のアニーリング工程が利用でき、これによってウエ
ーハをアニーリングチエンバから取出し、ウエーハを湿
式でエッチングし、ウエーハを乾燥し、次にこのエッチ
ングされたウエーハを第2のアニーリング工程のために
アニーリングチエンバ内に再導入するという工程を回避
できるようにすることが望ましい。
【0008】
【発明が解決しようとする課題】従って本発明の1つの
目的は、単一のアニーリングステップを用いてウエーハ
表面上にケイ化チタンの安定相を形成すると共に、ウエ
ーハ上、もしくはウエーハの酸化物部分上方のケイ化チ
タン上に酸化チタンを形成しないようにした、半導体ウ
エーハ上にケイ化チタンを形成する改良された方法を提
供することである。
【0009】本発明のもう1つの目的は、半導体ウエー
ハ上にケイ化チタンを形成する方法において、プロセス
から酸素が十分に排除されて、ケイ化チタンを所望の窒
化チタンのブロッキング層と共に形成できると共に、酸
化物表面上のチタンが全部、第1のアニーリング温度で
窒素と反応でき、さらにアニーリング温度を上昇させて
ケイ化チタンの不安定なC49相を安定なC54相に転
化させ、これによってエッチング工程に入る前にウエー
ハから窒化チタンを除去できるようにした改良された方
法を提供することである。
【0010】本発明のさらに他の目的は、半導体ウエー
ハ上にケイ化チタンを形成する方法において、ウエーハ
をチタン蒸着チエンバからアニーリングチエンバへ移送
するとき、窒素原子が層内に進入するのを邪魔したり、
層内に窒化チタンが形成されるのを邪魔する恐れのある
酸素または酸素含有ガスに、チタン蒸着されたウエーハ
を露出することなく移送し、次に、ケイ化チタンを所望
の窒化チタンのブロッキング層と一緒に形成すると共に
、ウエーハの酸化物面上に乗っているチタンの全部を第
1のアニーリング温度で窒素と反応させ、次にアニーリ
ング温度を上昇させて窒化チタンの安定相を形成させ、
エッチング工程の前に、窒化チタンをウエーハから除去
できるようにし、これによって酸素もしくは酸素含有ガ
スがプロセスから排除される改良された方法を提供する
ことである。
【0011】本発明のさらになお他の目的は、半導体ウ
エーハ上にケイ化チタンを形成する方法において、ウエ
ーハ上にチタンの層を蒸着する前に反応性のrfイオン
エッチングを用いてウエーハを洗浄し、ウエーハをクリ
ーニングチエンバからチタン蒸着チエンバへ、チタン蒸
着されたウエーハが酸素含有ガスに露出されないよう真
空下で移送し、次にウエーハをチタン蒸着チエンバから
アニーリングチエンバへ、チタン蒸着されたウエーハが
酸素または酸素含有ガスに露出されないよう真空下で移
送し、次に第1のアニーリング温度でケイ化チタンを所
望の窒化チタンのブロッキング層と一緒に形成すると共
に、ウエーハの酸化物表面に乗っているチタンの全部を
窒素と反応させ、さらにアニーリング温度を上昇させて
窒化チタンの安定相を形成させ、エッチング工程の前に
窒化チタンをウエーハから除去できるようにし、これに
よって空気などの酸素含有ガスがプロセスからさらに排
除される改良された方法を提供することである。
【0012】
【課題を解決するための手段と作用】本発明の方法は、
半導体ウエーハ上にケイ化チタンの層を、窒素含有の雰
囲気中で、かつ実質的に空気などの酸素含有ガスの無い
状態で単一のアニーリング工程を用いて形成するもので
あり、この単一のアニーリング工程でウエーハの酸化物
部分の上にあるチタンの全部が窒化チタンに転化され、
これによって未反応のシリコン原子が表面に移動するの
を阻止する十分な大きさの窒化チタン層が形成されると
共にケイ化チタンの安定な層が形成されるようになって
いる。
【0013】ここで“実質的に酸素含有ガスの無い”あ
るいは“新しく形成されたチタン層を酸素もしくは酸素
含有ガスに実質的に露出しない”という表現は、それぞ
れチタン蒸着およびアニーリングに用いられるチエンバ
内、およびその間でウエーハを移送するのに用いられる
真空チエンバ内において、各チエンバ内のそれぞれの雰
囲気が10ppm 未満の酸素を含んでいることを意味
している。
【0014】また、“窒素含有の雰囲気内で”という用
語は、少くとも10体積%の窒素を含んでいることを意
味している。窒素は直接にN2 として与えてもよく、
あるいは酸素含有ガスを添加することなく分解して窒素
源となる他の窒素含有源、例えばNH3 などを用いる
ことができる。また、“未反応のシリコン原子”という
用語は、まだチタンと反応せずそのケイ化物を作ってい
ない、あるいはまだ酸化されず、半導体ウエーハの蒸着
チタン層の下側にSiO2 絶縁領域などのような酸化
ケイ素を形成していない、ということを意味している。
【0015】本発明の方法は、その1つの特徴として、
半導体ウエーハを、真空下で、かつ酸素含有ガスが実質
的に存在しない状態で、チタン蒸着チエンバからアニー
リングチエンバへ移送し、半導体ウエーハ上の新しく形
成されたチタン層にアニーリング中に酸素が侵入するの
を防止することを含み、このアニーリングは単一の工程
として、先ず第1の温度で、ウエーハの酸化物部分上の
チタンの全部を窒化チタンに転化し、その上にケイ化チ
タンと窒化チタンのブロッキング層を形成し、次にこれ
より高い第2の温度でケイ化チタンを安定相に転化する
ものであり、次のエッチング工程で窒化チタンを除去し
ている。
【0016】本発明による方法は、さらに1つの特徴と
して、チタン蒸着工程の前に、反応性のrfイオンエッ
チングを用いてウエーハの洗浄を行ってチタン蒸着する
前のウエーハ表面から酸素または酸素含有ガスをさらに
十分に除去することを含んでおり、引きつづき、洗浄さ
れたウエーハをうクリーニングチエンバからチタン蒸着
チエンバへ、ウエーハを酸素含有ガスに露出することな
く移動させ、次にその半導体ウエーハを、真空下で、か
つ実質的に酸素含有ガスの無い状態でチタン蒸着チエン
バからアニーリングチエンバへ移送し、半導体ウエーハ
上の新しく形成されたチタン層にアニーリング中に酸素
が侵入するのを防止しており、このアニーリングは単一
の工程として、先ず第1の温度で、ウエーハの酸化物部
分上にあるチタンを全部、窒化チタンに転化し、その上
にケイ化チタンと窒化チタンのブロッキング層を形成し
、次にこれより高い第2の温度でケイ化チタンを安定相
に転化するものであり、次のエッチング工程で窒化チタ
ンを除去している。
【0017】半導体ウエーハ上に、実質的に酸素または
空気などのような酸素含有がすのない状態でケイ化チタ
ン層を形成する方法は、同時係属出願の米国特許出願N
o. (整理番号APM190)“INTEGRATE
D PROCESSING SYSTEM FOR F
ORMING TITANIUM SILICIDE 
ON SEMICONDUCTOR WAFER”(半
導体ウエーハ上にケイ化チタンを形成する集約プロセシ
ングシステム)に記述され、クレームされており、この
同時係属出願は、本発明の譲受人に譲渡され、かつ本出
願に対するクロスリファレンスとなっているものである
。この同時係属出願には、半導体ウエーハ上にケイ化チ
タンを形成する方法として、半導体ウエーハを真空下で
、かつ実質的に酸素含有ガスの無い状態でチタン蒸着チ
エンバからアニーリングチエンバへ移送すると共に、チ
タン蒸着ステップの前に反応性rfイオンエッチングを
用いてウエーハの洗浄を行い、チタン蒸着ステップ前の
ウエーハ表面から酸素または酸素含有ガスをより完全に
除去し、次に、洗浄されたウエーハを、真空下で、かつ
実質的に酸素含有ガスの存在しない状態でチタン蒸着チ
エンバに送り、これによって酸素含有ガスを排除できる
方法が記載されている。
【0018】
【実施例】以下、本発明を図面を参照して詳細に説明す
る。図1は本発明の方法の概要を示すフローシート、図
2は本発明の方法を実施するのに適合した装置の一例を
示すものであり、また図3〜図6は本発明の方法を用い
てシリコンウエーハ上にケイ化シリコン層を形成すると
きの工程シーケンスを示す部分的な垂直断面図である。
【0019】図2において、本発明の方法を実施するた
めの装置は全体として符号10で示され、密封された中
央チエンバ20を有し、この中にウエーハがカセットロ
ードロック24を介して装入される。中央チエンバ20
は約10−9〜約10−5トルの真空に保持されている
。特に酸素、および空気などの他の酸素含有ガスは中央
チエンバ20から排除されている。
【0020】中央チエンバ20内にはロボット手段28
が設けられ、クリーニングチエンバ30、PVDチエン
バ40、およびアニーリングチエンバ50の間で中央チ
エンバ20を介してウエーハの移送を行う。また装置1
0の一部として必要により脱ガスチエンバ60を設ける
ことも可能であり、これも中央真空チエンバ20を介し
てアクセスできる。
【0021】半導体ウエーハ処理用の多重チエンバ真空
装置は、本出願でクロスリファレンスとしてあげている
東芝米国特許4,785,962 に全搬的に記載され
、かつ商業的に入手可能であり、例えば米国カリフォル
ニア州サンタクララにあるApplied Mater
ials 社から5000シリーズのウエーハ処理装置
として入手でき、またこのような装置は本発明の実施に
あたって種々に変形して利用することができる。
【0022】本発明の方法を実施するときは、トレーに
乗せた単一のウエーハまたはウエーハ群がロードロック
24を介して真空装置10の中央チエンバ20内に装入
され、次に単一のウエーハがクリーニングチエンバ30
に移送され、ここでウエーハが洗浄されてウエーハから
異物が除去され、特に露出したシリコンの表面からすべ
ての酸化物が除去される。
【0023】ウエーハは、アルゴンを不活性ガスとして
用いた従来の不活性ガスRFエッチングを用いて洗浄す
ることができる。しかしながら、本発明の方法の好まし
い一実施例では、ウエーハは反応性rfイオンプロセス
を用いて洗浄され、例えばクリーニングチエンバ30に
約2〜約500sccmの少くとも1つの反応ガス、例
えばNF3 と約10〜約1000sccmのキャリヤ
ガス、例えばアルゴンをクリーニングチエンバ30内を
、約1〜約50ミリトルに保持しながら流入させて作っ
たNF3 /アルゴン混合物と、約20〜約500ワッ
トのパワレベルのrfプラズマを用いて洗浄が行われる
。クリーニングチエンバは、クリーニング工程中、約2
7℃〜約200℃に保持され、クリーニング工程は約1
秒〜約500秒間行われる。
【0024】本発明の反応イオンエッチング洗浄工程に
用いる反応ガスの例としては、NF3 のほかに、フッ
素化炭化水素、例えばCHF3 およびCF4 、さら
にはその混合物が含まれる。ウエーハは、洗浄が終了と
、クリーニングチエンバ30から中央チエンバ20に引
き戻され、次に蒸着チエンバ40に送られ、ここで厚さ
範囲が約100〜5000オングストローム、好ましく
は約100〜1000オングストローム、典型的には約
500オングストロームのチタン層が通常の方法で、例
えばPVDスパッタリングプロセスを用いてウエーハの
表面に蒸着される。この場合、本発明の好ましい実施例
では、クリーニングチエンバ30から引き戻された洗浄
されたウエーハは、空気やその他の酸素含有ガスに露出
されることはなく、クリーニングチエンバ30から真空
チエンバ20を経て直接に蒸着チエンバ40へ送られる
ようになっている。
【0025】ウエーハ上へのチタン層の蒸着が終ると、
ウエーハは蒸着チエンバ40から取り出され、真空チエ
ンバ20を経て直接にアニーリングチエンバ50に送ら
れ、このためウエーハは新しく蒸着されたチタン層に吸
着したり侵入したりする恐れのある酸素や、空気など他
の酸素含有ガスに露出されることが無い。次にアニーリ
ング工程が、先ずウエーハを約500℃〜約695℃、
好ましくは約600℃〜約675℃の温度でアニーリン
グすることによって行われる。このアニーリング工程は
、急速アニーリング条件で行うことが好ましく、ウエー
ハは初期アニーリング温度から約5℃/秒〜約150℃
/秒、典型的には約80℃/秒の割合で昇温され、かつ
ウエーハはこの第1のアニーリング温度に、約20秒〜
約60秒の間さらされる。次に、この温度が約800℃
〜約900℃に、約20〜60秒の間、高められる。 この高い方のアニーリング温度は、第1のアニーリング
温度で形成された安定度の低いC49相のケイ化チタン
を安定度の高いC54相に転化する作用を行うものであ
り、これは当業者にとって周知のことである。
【0026】アニーリング工程中は、1つ、または複数
の窒素含有ガスがアニーリングチエンバ50内に約50
0〜約10、000 sccmの割合で送入され、同時
に上記アニーリングチエンバ内の圧力は約100ミリト
ル〜約800トルの範囲に維持される。本発明のクレー
ムされた方法を実施する1つの好ましいモードでは、ア
ニーリング工程は、窒素の真空状態、または圧力レベル
が約100ミリトル〜約100トル、好ましくは約50
0ミリトル〜約10トル、最も好ましくは約1トル〜約
10トルで行われ、これは同時係属出願の米国特許出願
No. (整理番号APM199)“LOW NITR
OGEN PRESSURE PROCESS FOR
 FORMING TITANIUM SILICID
E ON SEMICONDUCTOR WAFER”
(半導体ウエーハ上にケイ化チタンを形成するための低
窒素圧プロセス)に記述され、クレームされているのと
同じであり、この同時係属出願は、本発明の譲受人に譲
渡され、かつ本出願に対するクロスリファレンスとなっ
ているものである。このように、アニーリング工程で低
い窒素圧を用いながら、未反応のシリコンが表面に侵出
するのを阻止するのに十分なTiNを形成すると共にT
iN粒子境界域を不動態化し、さらにウエーハの酸化物
領域上のチタンをすべて窒化チタンに転化できるのは、
第1のアニーリングステップの前にウエーハが酸素含有
ガスに露出されるのを排除することによって可能となる
ものであり、これは本発明の実施例に関連してクレーム
されている通りである。
【0027】アニーリング工程の後、ウエーハのケイ化
チタンの上面ならびに酸化ケイ素(SiO2 )部分の
上面に形成された窒化チタン(TiN)は重量比でH2
 Oが4、H2 O2 が1、NH4 OHが1の混合
物などを用いた湿式エッチングによって選択的に除去さ
れ、この場合、窒化チタンがケイ化チタンあるいは酸化
ケイ素に先立って除去される。
【0028】次に、図3〜図6はシリコン半導体ウエー
ハ100を示すもので、あらかじめウエーハの面内に形
成された酸化ケイ素(SiO2 )絶縁領域106と、
ソース領域102、ドレイン領域104およびゲート電
極108を含むMOS構造とから成り、かつゲート電極
はゲート酸化物114の上に形成されると共に、ゲート
電極108の側壁には酸化物スペーサ112が形成され
ている。ケイ化チタンはソースおよびドレインの両領域
上およびゲート電極上に形成され、ゲート電極上のもの
はMOS素子の電気接触構造の一部となる。
【0029】前述のように、ウエーハは先ず洗浄されて
その面にチタン層が蒸着できるように準備され、図4は
ウエーハ構造上にチタン層120が蒸着された状態を示
している。チタン蒸着されたウエーハは次に、チタン面
を酸素含有ガスに露出することなくアニーリングチエン
バに送られる。図5はアニーリング工程後の構造を示し
ている。チタン層120のうち直接にシリコン(単結晶
または多結晶シリコンの何れでも)に接触する部分のチ
タン、すなわちソース領域102、ドレイン領域104
、およびゲート電極108の上にあるチタンは、低い方
のアニーリング温度でシリコンと反応して、110A、
110B、および110Cに示すようにケイ化チタンを
形成する。同時にチタン層120とアニーリングチエン
バ内に存在する窒素含有ガスとの反応によって構造全体
上に窒化チタン層130が形成される。
【0030】なお、この場合は、絶縁酸化物領域106
、および酸化物スペーサ112に乗っているチタン層1
20のチタンはすべて低い方のアニーリング温度で窒素
と反応して窒化チタンを形成するので、次にアニーリン
グ温度を高めたときには酸化物領域上に未反応のチタン
は残っておらず、従って高い方のアニーリング温度で酸
化ケイ素と反応し、酸化ケイ素上にケイ化チタンや酸化
チタンを形成するようなことは無い。
【0031】特に動作理論について限定するつもりはな
いが、上記低い方の第1のアニーリング温度で酸化物領
域上のチタンがすべて窒素と反応し、これによってアニ
ーリング工程の全部が単一ステップで行えるのは、プロ
セスから酸素含有ガスを排除することによって可能にな
るものと考えられ、もし酸素含有ガスが存在すると酸化
チタンが形成され、これが酸化物領域上のチタンと窒素
との完全な反応を阻害し、このため未反応のチタンが残
り、高い方のアニーリング温度で酸化ケイ素と反応する
恐れがあるからである。
【0032】図6は最終構造を示すもので、前述の湿式
エッチングによって窒化チタン層が除去された状態を示
している。すなわち、酸化物表面106および112上
にはチタン反応産物は残っておらず、ケイ化チタン部分
110A、110B、および110Cがそれぞれソース
領域102、ドレイン領域104およびゲート電極10
8上に残される。
【0033】
【発明の効果】以上説明したように本発明によれば、半
導体ウエーハの表面上に、単一のアニーリング工程によ
ってケイ化チタンの層を形成できる改良された方法が得
られ、この方法では、ウエーハ上にチタン層を蒸着した
後はウエーハから酸素もしくは空気などのような酸素含
有ガスを排除することによって、低い方のアニーリング
温度でシリコン半導体ウエーハの酸化物領域上のチタン
の全部を完全に窒素と反応させ、従って次の高い温度で
のアニーリングによって、先に窒化チタン層を取除くと
いう工程を用いることなく、より安定な相のケイ化チタ
ンを形成することが可能となる。プロセスから酸素含有
ガスを排除することによってさらに、表面により多くの
窒素を有するケイ化チタン蒸着が形成されると共に、窒
素のケイ化チタン層への浸透が深くなり、これによって
第1のアニーリング温度でケイ化チタン上により好適な
窒化チタンブロッキング層が形成され、従って未反応の
シリコンが、新しく形成されたケイ化チタン層を通って
表面に移動することがほとんど無くなる。
【図面の簡単な説明】
【図1】本発明の方法の概要を示すフローシート。
【図2】本発明の方法を実施するのに適合した装置の一
例を示す図。
【図3】本発明の方法を用いてシリコンウエーハ上にケ
イ化シリコン層を形成するときの工程シーケンスを説明
するための、洗浄後の状態を示す部分垂直断面図。
【図4】同じく、チタン蒸着後の状態を示す部分垂直断
面図。
【図5】同じく、アニーリング後の状態を示す部分垂直
断面図。
【図6】同じく、エッチング後の最終構造を示す部分垂
直断面図。
【符号の説明】
10  ウエーハ処理装置 20  中央チエンバ 24  カセットロードロック 28  ロボット手段 30  クリーニングチエンバ 40  真空蒸着チエンバ 50  アニーリングチエンバ 60  脱ガスチエンバ 100  半導体ウエーハ 102  ソース領域 104  ドレイン領域 106  SiO2 絶縁領域 108  ゲート電極 110A、110B、110C  ケイ化チタン112
  酸化物スペーサ 114  ゲート酸化物 120  チタン層 130  窒化チタン層

Claims (10)

    【特許請求の範囲】
  1. 【請求項1】  シリコン半導体ウエーハ上にケイ化チ
    タンの導電層を形成する方法において、 a)真空蒸着チエンバ内で実質的に酸素含有ガスの無い
    状態でウエーハ上にチタン層を形成するステップ、b)
    チタン蒸着されたウエーハを、この新しく形成されたチ
    タン層を実質的に酸素含有ガスに露出することなく、密
    封されたアニーリングチエンバへ移送するステップ、お
    よび c)チタン蒸着されたシリコン半導体ウエーハを上記密
    封されたアニーリングチエンバ内で、窒素含有雰囲気内
    で、かつ実質的に酸素含有ガスの無い状態でアニーリン
    グし、単一のアニーリングステップで、上記ウエーハ上
    にケイ化チタンの安定相を形成すると共に上記ケイ化チ
    タン上および上記ウエーハの酸化ケイ素表面上に、窒化
    チタンの層を形成するステップ、を備えたことを特徴と
    する方法。
  2. 【請求項2】  上記アニーリングするステップがさら
    に、最初に上記のウエーハを、約500℃から約695
    ℃までの第1の温度で約20秒から約60秒までの時間
    幅で、上記ウエーハの温度を約5℃/秒から約150℃
    /秒までの割合で上昇させることによって加熱し、上記
    ケイ化チタンおよび上記窒化チタンを形成させるステッ
    プを含む請求項1記載の方法。
  3. 【請求項3】  上記アニーリングするステップがさら
    に、上記のウエーハを、約800℃から約900℃まで
    の第2の温度で、さらに20秒から60秒までの間、さ
    らにアニーリングして上記ケイ化チタンを安定相に転化
    するステップを含む請求項2記載の方法。
  4. 【請求項4】  さらに、上記アニーリングステップの
    後に、上記ウエーハをエッチングし、上記ウエーハから
    窒化チタンを除去するステップを含む、請求項3記載の
    方法。
  5. 【請求項5】  上記アニーリングステップが、上記ウ
    エーハを、約500℃から約695℃までの第1の温度
    で約20秒から約60秒までの間、上記ウエーハの温度
    を、約5℃/秒から約150℃/秒までの割合で上昇さ
    せることによってアニーリングするステップ、および次
    にさらに上記ウエーハを、約800℃から約900℃ま
    での第2の温度でさらに約20秒から約60秒までの間
    、アニーリングするステップを含む、請求項1記載の方
    法。
  6. 【請求項6】  上記アニーリング温度を上記第1の温
    度範囲から上記第2の温度範囲まで、上記ウエーハの温
    度を、約5℃/秒から約150℃/秒の割合で上昇させ
    ることによって上昇させる、請求項5記載の方法。
  7. 【請求項7】  さらに、上記ウエーハの酸化ケイ素(
    SiO2 )領域に乗っているチタンの全部を、上記第
    1の温度による上記アニーリング中にアニーリングチエ
    ンバ内で窒素と反応させて窒化チタンを形成し、後で上
    記ウエーハを上記高くなった第2の温度でアニーリング
    するとき上記酸化ケイ素と上記酸化ケイ素上の未反応の
    チタンとの間に反応が生じないようにするステップを含
    む、請求項5記載の方法。
  8. 【請求項8】  上記アニーリングステップがさらに、
    上記ウエーハを、約600℃から約675℃までの第1
    の温度範囲で、約20秒から約60秒までの時間中、上
    記ウエーハの温度を約5℃/秒から約150℃/秒の範
    囲内の割合で上昇させることによってアニーリングし、
    さらに引きつづき、上記ウエーハを、約800℃から約
    900℃までの第2の温度範囲で、約20秒から約60
    秒まで時間中、上記ウエーハの温度をさらに約5℃/秒
    から約150℃/秒の割合で上昇させることによってア
    ニーリングするステップを含む、請求項1記載の方法。
  9. 【請求項9】  さらに、 a)上記ウエーハをクリーニングチエンバ内で、少くと
    も1つの反応ガスを含むガス混合物を用いると共に、r
    fプラズマを上記クリーニングチエンバ内に保持しなが
    ら洗浄して、上記チタン蒸着ステップに先立って、ウエ
    ーハのシリコン表面から酸素および他の物質を除去する
    ステップ、および b)上記洗浄されたウエーハを上記クリーニングチエン
    バから上記真空蒸着チエンバへ、約10−9トルから約
    10−5トルまでの気圧に保持されると共に、上記クリ
    ーニングチエンバおよび上記真空蒸着チエンバへの両方
    に結合された密封された中央チエンバを用いて、上記洗
    浄されたウエーハを実質的に酸素ならびにいくつかの酸
    素含有ガスに露出することなく移送するステップ、を含
    む請求項6記載の方法。
  10. 【請求項10】  単一のアニーリングステップを用い
    て、シリコン半導体ウエーハ上にケイ化チタンを形成す
    る方法において、 a)上記ケイ化チタンが形成される1つ以上のシリコン
    表面を有するシリコン半導体ウエーハを準備するステッ
    プ、 b)上記ウエーハを密封されたクリーニングチエンバ内
    で、rfプラズマ、および少くとも1つの反応ガスを含
    むガス混合物を用いて洗浄するステップ、c)上記洗浄
    されたウエーハを、上記真空蒸着チエンバおよび上記ク
    リーニングチエンバの両者に結合された密封された中央
    チエンバを介して移送することによって、実質的に上記
    洗浄されたウエーハを酸素を含有するガスに露出するこ
    となく真空蒸着チエンバに移送するステップ、 d)上記真空蒸着チエンバ内で、実質的に酸素ガスの無
    い状態で、上記洗浄されたウエーハの表面にチタン層を
    形成するステップ、 e)チタン蒸着されたウエーハを、上記真空蒸着チエン
    バおよび上記アニーリングチエンバの両者に結合された
    密封された中央チエンバを介して移送することによって
    、新しく形成されたチタン層を実質的に酸素含有ガスに
    露出することなく移送するステップ、およびf)チタン
    蒸着されたシリコン半導体ウエーハを上記アニーリング
    チエンバ内の窒素含有雰囲気内で、かつ実質的に酸素含
    有ガスの無い状態で、先ず上記のウエーハを約500℃
    から約695℃までの第1の温度範囲で、約20秒から
    約60秒までの範囲の時間中、上記ウエーハの温度を約
    5℃/秒から約150℃/秒までの範囲の割合で上昇さ
    せて加熱することによってアニーリングし、ケイ化チタ
    ンを形成すると共に、上記ケイ化チタン上および上記ウ
    エーハの酸化ケイ素(SiO2 )面上に窒化チタンを
    形成し、次でさらに、上記ウエーハを約800℃から約
    900℃までの第2の温度範囲で、約20秒から約60
    秒までの範囲の時間中、アニーリングして上記ケイ化チ
    タンを安定相に転化するステップ、を備えたことを特徴
    とする方法。
JP3083737A 1990-04-16 1991-04-16 シリコン半導体ウエーハ上にケイ化チタンの導電層を形成する方法 Expired - Fee Related JP2997328B2 (ja)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
US510340 1990-04-16
US07/510,340 US5043300A (en) 1990-04-16 1990-04-16 Single anneal step process for forming titanium silicide on semiconductor wafer

Publications (2)

Publication Number Publication Date
JPH04226025A true JPH04226025A (ja) 1992-08-14
JP2997328B2 JP2997328B2 (ja) 2000-01-11

Family

ID=24030348

Family Applications (1)

Application Number Title Priority Date Filing Date
JP3083737A Expired - Fee Related JP2997328B2 (ja) 1990-04-16 1991-04-16 シリコン半導体ウエーハ上にケイ化チタンの導電層を形成する方法

Country Status (3)

Country Link
US (1) US5043300A (ja)
JP (1) JP2997328B2 (ja)
KR (1) KR100239608B1 (ja)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH08250451A (ja) * 1995-03-15 1996-09-27 Nec Corp 半導体装置の製造方法

Families Citing this family (80)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5443996A (en) * 1990-05-14 1995-08-22 At&T Global Information Solutions Company Process for forming titanium silicide local interconnect
US5250467A (en) * 1991-03-29 1993-10-05 Applied Materials, Inc. Method for forming low resistance and low defect density tungsten contacts to silicon semiconductor wafer
US5188979A (en) * 1991-08-26 1993-02-23 Motorola Inc. Method for forming a nitride layer using preheated ammonia
US5387557A (en) * 1991-10-23 1995-02-07 F. T. L. Co., Ltd. Method for manufacturing semiconductor devices using heat-treatment vertical reactor with temperature zones
US5286678A (en) * 1991-10-31 1994-02-15 Intel Corporation Single step salicidation process
US5395798A (en) * 1991-12-19 1995-03-07 Texas Instruments Incorporated Refractory metal silicide deposition process
US5622595A (en) * 1992-06-16 1997-04-22 Applied Materials, Inc Reducing particulate contamination during semiconductor device processing
US5252502A (en) * 1992-08-03 1993-10-12 Texas Instruments Incorporated Method of making MOS VLSI semiconductor device with metal gate
JPH06295915A (ja) * 1993-04-09 1994-10-21 F T L:Kk 半導体装置の製造装置及び半導体装置の製造方法
US5652180A (en) * 1993-06-28 1997-07-29 Kawasaki Steel Corporation Method of manufacturing semiconductor device with contact structure
US5510295A (en) * 1993-10-29 1996-04-23 International Business Machines Corporation Method for lowering the phase transformation temperature of a metal silicide
US5828131A (en) * 1993-10-29 1998-10-27 International Business Machines Corporation Low temperature formation of low resistivity titanium silicide
US5413969A (en) * 1993-11-23 1995-05-09 Vlsi Technology, Inc. Differential treatment to selectively avoid silicide formation on ESD I/O transistors in a salicide process
US6475903B1 (en) * 1993-12-28 2002-11-05 Intel Corporation Copper reflow process
US5550084A (en) * 1994-01-19 1996-08-27 Advanced Micro Devices, Inc. Integrated circuit fabrication using a metal silicide having a sputterdeposited metal nitride layer
US5407866A (en) * 1994-02-02 1995-04-18 Motorola, Inc. Method for forming a dielectric layer on a high temperature metal layer
US5849634A (en) * 1994-04-15 1998-12-15 Sharp Kk Method of forming silicide film on silicon with oxygen concentration below 1018 /cm3
US5654232A (en) * 1994-08-24 1997-08-05 Intel Corporation Wetting layer sidewalls to promote copper reflow into grooves
US6001729A (en) * 1995-01-10 1999-12-14 Kawasaki Steel Corporation Method of forming wiring structure for semiconductor device
JPH08191054A (ja) * 1995-01-10 1996-07-23 Kawasaki Steel Corp 半導体装置及びその製造方法
EP0724287A3 (en) * 1995-01-30 1999-04-07 Nec Corporation Method for fabricating semiconductor device having titanium silicide film
US5612253A (en) * 1995-01-31 1997-03-18 Advanced Micro Devices, Inc. Method for forming ordered titanium nitride and titanium silicide upon a semiconductor wafer using a three-step anneal process
JP2630292B2 (ja) * 1995-02-27 1997-07-16 日本電気株式会社 半導体装置の製造方法
JP3329128B2 (ja) * 1995-03-28 2002-09-30 ソニー株式会社 半導体装置の製造方法
US6002109A (en) * 1995-07-10 1999-12-14 Mattson Technology, Inc. System and method for thermal processing of a semiconductor substrate
US5756394A (en) * 1995-08-23 1998-05-26 Micron Technology, Inc. Self-aligned silicide strap connection of polysilicon layers
KR0174878B1 (ko) * 1995-11-17 1999-04-01 양승택 확산 장벽층 형성방법
US5877087A (en) 1995-11-21 1999-03-02 Applied Materials, Inc. Low temperature integrated metallization process and apparatus
US6726776B1 (en) 1995-11-21 2004-04-27 Applied Materials, Inc. Low temperature integrated metallization process and apparatus
US6077781A (en) 1995-11-21 2000-06-20 Applied Materials, Inc. Single step process for blanket-selective CVD aluminum deposition
US5686359A (en) * 1995-12-07 1997-11-11 Lucent Technologies Inc. Titanium silicide process
US5902494A (en) * 1996-02-09 1999-05-11 Applied Materials, Inc. Method and apparatus for reducing particle generation by limiting DC bias spike
US6465043B1 (en) * 1996-02-09 2002-10-15 Applied Materials, Inc. Method and apparatus for reducing particle contamination in a substrate processing chamber
US6121163A (en) 1996-02-09 2000-09-19 Applied Materials, Inc. Method and apparatus for improving the film quality of plasma enhanced CVD films at the interface
US5789318A (en) * 1996-02-23 1998-08-04 Varian Associates, Inc. Use of titanium hydride in integrated circuit fabrication
US6133550A (en) 1996-03-22 2000-10-17 Sandia Corporation Method and apparatus for thermal processing of semiconductor substrates
US5891803A (en) * 1996-06-26 1999-04-06 Intel Corporation Rapid reflow of conductive layers by directional sputtering for interconnections in integrated circuits
US6198074B1 (en) 1996-09-06 2001-03-06 Mattson Technology, Inc. System and method for rapid thermal processing with transitional heater
US5679585A (en) * 1996-11-15 1997-10-21 Advanced Micro Devices, Inc. Method for forming metal silicide on a semiconductor surface with minimal effect on pre-existing implants
US6174806B1 (en) 1997-01-28 2001-01-16 Micron Technology, Inc. High pressure anneals of integrated circuit structures
US6139697A (en) * 1997-01-31 2000-10-31 Applied Materials, Inc. Low temperature integrated via and trench fill process and apparatus
US5801097A (en) * 1997-03-10 1998-09-01 Vanguard International Semiconductor Corporation Thermal annealing method employing activated nitrogen for forming nitride layers
US5911113A (en) 1997-03-18 1999-06-08 Applied Materials, Inc. Silicon-doped titanium wetting layer for aluminum plug
US5902129A (en) * 1997-04-07 1999-05-11 Lsi Logic Corporation Process for forming improved cobalt silicide layer on integrated circuit structure using two capping layers
TW326551B (en) * 1997-07-11 1998-02-11 Holtek Microelectronics Inc The manufacturing method for Ti-salicide in IC
US6117761A (en) * 1997-08-23 2000-09-12 Micron Technology, Inc. Self-aligned silicide strap connection of polysilicon layers
US6605531B1 (en) 1997-11-26 2003-08-12 Applied Materials, Inc. Hole-filling technique using CVD aluminum and PVD aluminum integration
EP2099061A3 (en) 1997-11-28 2013-06-12 Mattson Technology, Inc. Systems and methods for low contamination, high throughput handling of workpieces for vacuum processing
KR100266328B1 (ko) * 1997-12-23 2000-10-02 김규현 티타늄실리사이드형성방법및이를이용한티타늄실리사이드의형성온도보정방법
US6147405A (en) 1998-02-19 2000-11-14 Micron Technology, Inc. Asymmetric, double-sided self-aligned silicide and method of forming the same
JP2000077356A (ja) * 1998-06-25 2000-03-14 Texas Instr Inc <Ti> 自己整列ケイ化の方法
US6100185A (en) * 1998-08-14 2000-08-08 Micron Technology, Inc. Semiconductor processing method of forming a high purity <200> grain orientation tin layer and semiconductor processing method of forming a conductive interconnect line
US6365507B1 (en) 1999-03-01 2002-04-02 Micron Technology, Inc. Method of forming integrated circuitry
US6524951B2 (en) * 1999-03-01 2003-02-25 Micron Technology, Inc. Method of forming a silicide interconnect over a silicon comprising substrate and method of forming a stack of refractory metal nitride over refractory metal silicide over silicon
EP1069213A3 (en) * 1999-07-12 2004-01-28 Applied Materials, Inc. Optimal anneal technology for micro-voiding control and self-annealing management of electroplated copper
US6184132B1 (en) * 1999-08-03 2001-02-06 International Business Machines Corporation Integrated cobalt silicide process for semiconductor devices
US6207558B1 (en) 1999-10-21 2001-03-27 Applied Materials, Inc. Barrier applications for aluminum planarization
US6632478B2 (en) 2001-02-22 2003-10-14 Applied Materials, Inc. Process for forming a low dielectric constant carbon-containing film
US6767832B1 (en) 2001-04-27 2004-07-27 Lsi Logic Corporation In situ liner barrier
US20030235973A1 (en) * 2002-06-21 2003-12-25 Jiong-Ping Lu Nickel SALICIDE process technology for CMOS devices
KR100538806B1 (ko) * 2003-02-21 2005-12-26 주식회사 하이닉스반도체 에피택셜 c49상의 티타늄실리사이드막을 갖는 반도체소자 및 그 제조 방법
GB2428888B (en) * 2003-02-21 2008-02-06 Hynix Semiconductor Inc Semiconductor device with epitaxial C49-titanium silicide (TiSi2) layer and method for fabricating the same
US7153772B2 (en) * 2003-06-12 2006-12-26 Asm International N.V. Methods of forming silicide films in semiconductor devices
US20060175664A1 (en) * 2005-02-07 2006-08-10 Micron Technology, Inc. Semiconductor constructions, and methods of forming metal silicides
US7256141B1 (en) * 2005-05-24 2007-08-14 Advanced Micro Devices, Inc. Interface layer between dual polycrystalline silicon layers
US8278176B2 (en) 2006-06-07 2012-10-02 Asm America, Inc. Selective epitaxial formation of semiconductor films
US8367548B2 (en) 2007-03-16 2013-02-05 Asm America, Inc. Stable silicide films and methods for making the same
US7811877B2 (en) * 2007-07-16 2010-10-12 Applied Materials, Inc. Method of controlling metal silicide formation
US9379011B2 (en) 2008-12-19 2016-06-28 Asm International N.V. Methods for depositing nickel films and for making nickel silicide and nickel germanide
US7927942B2 (en) * 2008-12-19 2011-04-19 Asm International N.V. Selective silicide process
US8367528B2 (en) 2009-11-17 2013-02-05 Asm America, Inc. Cyclical epitaxial deposition and etch
US8871617B2 (en) 2011-04-22 2014-10-28 Asm Ip Holding B.V. Deposition and reduction of mixed metal oxide thin films
US8809170B2 (en) 2011-05-19 2014-08-19 Asm America Inc. High throughput cyclical epitaxial deposition and etch process
US8659032B2 (en) * 2012-01-31 2014-02-25 Taiwan Semiconductor Manufacturing Company, Ltd. FinFET and method of fabricating the same
RU2550586C1 (ru) * 2013-10-08 2015-05-10 Федеральное государственное бюджетное образовательное учреждение высшего профессионального образования Кабардино-Балкарский государственный университет им. Х.М. Бербекова (КБГУ) Способ изготовления контактно-барьерной металлизации
US9607842B1 (en) 2015-10-02 2017-03-28 Asm Ip Holding B.V. Methods of forming metal silicides
US10453935B2 (en) 2017-04-20 2019-10-22 International Business Machines Corporation Thermally stable salicide formation for salicide first contacts
RU2734095C1 (ru) * 2020-05-02 2020-10-12 Федеральное государственное бюджетное образовательное учреждение высшего образования "Кабардино-Балкарский государственный университет им. Х.М. Бербекова" (КБГУ) Способ изготовления силицида никеля
RU2751983C1 (ru) * 2020-11-20 2021-07-21 Федеральное государственное бюджетное образовательное учреждение высшего образования "Кабардино-Балкарский государственный университет им. Х.М. Бербекова" (КБГУ) Способ изготовления силицида титана
CN112820797B (zh) * 2020-12-31 2023-08-04 横店集团东磁股份有限公司 一种perc单晶电池用硅片的退火方法及perc单晶电池用硅片与应用

Citations (14)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS59103375A (ja) * 1982-12-03 1984-06-14 Nec Corp シヨツトキ−接合を有する半導体装置の製造方法
JPS6233466A (ja) * 1985-08-07 1987-02-13 Hitachi Ltd 半導体装置の製造方法
JPS62262422A (ja) * 1986-05-08 1987-11-14 Nec Corp TiSi2膜の形成方法
JPS6321827A (ja) * 1986-07-15 1988-01-29 Mitsubishi Electric Corp 半導体製造装置
JPS6324669A (ja) * 1986-07-16 1988-02-02 Mitsubishi Electric Corp 半導体装置の製造方法
JPS63128732A (ja) * 1986-11-19 1988-06-01 Sanyo Electric Co Ltd 金属シリサイド膜の形成方法
JPS63240017A (ja) * 1987-03-27 1988-10-05 Matsushita Electric Ind Co Ltd 半導体装置の製造方法
JPS6440779A (en) * 1987-04-20 1989-02-13 Applied Materials Inc Vacuum slit valve
JPS6477120A (en) * 1987-09-18 1989-03-23 Fujitsu Ltd Formation of wiring of semiconductor device
JPH01160010A (ja) * 1987-12-17 1989-06-22 Matsushita Electric Ind Co Ltd 半導体装置の製造方法
JPH01160009A (ja) * 1987-12-16 1989-06-22 Fujitsu Ltd 半導体装置の製造方法
JPH01189919A (ja) * 1988-01-26 1989-07-31 Seiko Epson Corp 半導体装置とその製造方法
JPH0235720A (ja) * 1988-07-26 1990-02-06 Matsushita Electric Ind Co Ltd Mos型半導体装置の製造方法
JPH0296374A (ja) * 1988-10-03 1990-04-09 Matsushita Electric Ind Co Ltd 半導体装置およびその製造方法

Family Cites Families (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4629635A (en) * 1984-03-16 1986-12-16 Genus, Inc. Process for depositing a low resistivity tungsten silicon composite film on a substrate
US4585517A (en) * 1985-01-31 1986-04-29 Motorola, Inc. Reactive sputter cleaning of semiconductor wafer
US4676866A (en) * 1985-05-01 1987-06-30 Texas Instruments Incorporated Process to increase tin thickness
US4687542A (en) * 1985-10-24 1987-08-18 Texas Instruments Incorporated Vacuum processing system
US4836905A (en) * 1987-07-16 1989-06-06 Texas Instruments Incorporated Processing apparatus

Patent Citations (14)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS59103375A (ja) * 1982-12-03 1984-06-14 Nec Corp シヨツトキ−接合を有する半導体装置の製造方法
JPS6233466A (ja) * 1985-08-07 1987-02-13 Hitachi Ltd 半導体装置の製造方法
JPS62262422A (ja) * 1986-05-08 1987-11-14 Nec Corp TiSi2膜の形成方法
JPS6321827A (ja) * 1986-07-15 1988-01-29 Mitsubishi Electric Corp 半導体製造装置
JPS6324669A (ja) * 1986-07-16 1988-02-02 Mitsubishi Electric Corp 半導体装置の製造方法
JPS63128732A (ja) * 1986-11-19 1988-06-01 Sanyo Electric Co Ltd 金属シリサイド膜の形成方法
JPS63240017A (ja) * 1987-03-27 1988-10-05 Matsushita Electric Ind Co Ltd 半導体装置の製造方法
JPS6440779A (en) * 1987-04-20 1989-02-13 Applied Materials Inc Vacuum slit valve
JPS6477120A (en) * 1987-09-18 1989-03-23 Fujitsu Ltd Formation of wiring of semiconductor device
JPH01160009A (ja) * 1987-12-16 1989-06-22 Fujitsu Ltd 半導体装置の製造方法
JPH01160010A (ja) * 1987-12-17 1989-06-22 Matsushita Electric Ind Co Ltd 半導体装置の製造方法
JPH01189919A (ja) * 1988-01-26 1989-07-31 Seiko Epson Corp 半導体装置とその製造方法
JPH0235720A (ja) * 1988-07-26 1990-02-06 Matsushita Electric Ind Co Ltd Mos型半導体装置の製造方法
JPH0296374A (ja) * 1988-10-03 1990-04-09 Matsushita Electric Ind Co Ltd 半導体装置およびその製造方法

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH08250451A (ja) * 1995-03-15 1996-09-27 Nec Corp 半導体装置の製造方法

Also Published As

Publication number Publication date
JP2997328B2 (ja) 2000-01-11
US5043300A (en) 1991-08-27
KR100239608B1 (ko) 2000-01-15
KR910019119A (ko) 1991-11-30

Similar Documents

Publication Publication Date Title
JPH04226025A (ja) シリコン半導体ウエーハ上にケイ化チタンの導電層を形成する方法
US5236868A (en) Formation of titanium nitride on semiconductor wafer by reaction of titanium with nitrogen-bearing gas in an integrated processing system
US5232871A (en) Method for forming a titanium nitride barrier layer
JP2804037B2 (ja) ドライエッチング方法
JP4996781B2 (ja) 2つのキャッピング層を用いて集積回路構造上に改良型ケイ化コバルト層を形成する方法
USRE38674E1 (en) Process for forming a thin oxide layer
US5175126A (en) Process of making titanium nitride barrier layer
US6110836A (en) Reactive plasma etch cleaning of high aspect ratio openings
JPH02230739A (ja) 耐火金属の付着方法
JPH09148268A (ja) 半導体装置の製造方法
EP0732731A2 (en) Treatment of a titanium nitride layer to improve resistance to elevated temperatures
US4587710A (en) Method of fabricating a Schottky barrier field effect transistor
US6184132B1 (en) Integrated cobalt silicide process for semiconductor devices
JP3393465B2 (ja) 半導体装置の製造方法
EP0452888B1 (en) Process for forming a layer of titanium silicide on a semiconductor wafer
US4752815A (en) Method of fabricating a Schottky barrier field effect transistor
JPH05326477A (ja) 半導体基板表面のハロゲン除去方法
JPH04226024A (ja) 半導体ウェーハ上にケイ化チタンを形成する方法
JP3199945B2 (ja) 半導体装置の製造方法およびその製造装置
JP2983244B2 (ja) 表面処理方法
JPH07245268A (ja) 薄膜形成方法
JP3303375B2 (ja) ドライエッチング方法
JPH11214386A (ja) 半導体及び半導体基板表面の絶縁膜の形成方法
JPH04226023A (ja) 半導体ウエハにケイ化チタンを形成するための低窒素圧製造方法
JPH06204172A (ja) 半導体装置の製造方法

Legal Events

Date Code Title Description
A02 Decision of refusal

Free format text: JAPANESE INTERMEDIATE CODE: A02

Effective date: 19970804

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

LAPS Cancellation because of no payment of annual fees