JPH01160010A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPH01160010A JPH01160010A JP31944087A JP31944087A JPH01160010A JP H01160010 A JPH01160010 A JP H01160010A JP 31944087 A JP31944087 A JP 31944087A JP 31944087 A JP31944087 A JP 31944087A JP H01160010 A JPH01160010 A JP H01160010A
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Landscapes
- Electrodes Of Semiconductors (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
産業上の利用分野
本発明は高集積度・高速の半導体集積回路の製造方法に
関するものである。
関するものである。
従来の技術
半導体集積回路の高密度化に伴って構成要素で２ ヘ−
ノ あるＭＯＳ）ランジスタも縮小化されるが、かかる装置
においては深さ方向の縮小化も実施しなくては正常なト
ランジスタ動作を維持することはできない。このことは
高速動作が可能でかつ接合リーク電流の少ないＭＯＳ）
ランジヌタを構成することと相反する。
ノ あるＭＯＳ）ランジスタも縮小化されるが、かかる装置
においては深さ方向の縮小化も実施しなくては正常なト
ランジスタ動作を維持することはできない。このことは
高速動作が可能でかつ接合リーク電流の少ないＭＯＳ）
ランジヌタを構成することと相反する。
以上の問題を解決するだめに最近注目されているのがシ
リコンにおける不純物高濃度層より低抵抗な高融点金属
のシリサイド層を合金反応を用いてシリコン露出領域に
自己整合的に形成する技術（シリサイド化接合法）であ
る。但しこの方法では堆積された高融点金属と基板シリ
コンとのシリサイド化反応が均一に起こりにくいという
難点がある。これを解決するだめの方法として、例えば
アイ・イー・イー・イー・トランザクシコン オプ エ
レクトロン デバイスイズ ＥＤ−３１（１９８４年）
第１３２９頁から第１３３４頁（ＩＥ３Ｔｒａｎｓ、Ｅ
ｌｅｃｔｒｏｎ Ｄｅｖｉｃｅｓ ＥＤ−３１（１９８
４）ＰＰ、１３２９−１３３４）に示されるように高融
点金属を堆積した時点でシリコン基板との界面をミ３
ヘーノ キシングするだめドーパントであるヒ素イオンあるいは
非ドーパントであるシリコンイオンを界面近傍に注入し
たのちシリサイド化のだめの熱処理を行うものが報告さ
れている。
リコンにおける不純物高濃度層より低抵抗な高融点金属
のシリサイド層を合金反応を用いてシリコン露出領域に
自己整合的に形成する技術（シリサイド化接合法）であ
る。但しこの方法では堆積された高融点金属と基板シリ
コンとのシリサイド化反応が均一に起こりにくいという
難点がある。これを解決するだめの方法として、例えば
アイ・イー・イー・イー・トランザクシコン オプ エ
レクトロン デバイスイズ ＥＤ−３１（１９８４年）
第１３２９頁から第１３３４頁（ＩＥ３Ｔｒａｎｓ、Ｅ
ｌｅｃｔｒｏｎ Ｄｅｖｉｃｅｓ ＥＤ−３１（１９８
４）ＰＰ、１３２９−１３３４）に示されるように高融
点金属を堆積した時点でシリコン基板との界面をミ３
ヘーノ キシングするだめドーパントであるヒ素イオンあるいは
非ドーパントであるシリコンイオンを界面近傍に注入し
たのちシリサイド化のだめの熱処理を行うものが報告さ
れている。
発明が解決しようとする問題点
拡散層上に合金反応によシ自己整合的にチタンシリサイ
ドを形成する技術においては、これを大規模集積回路に
適用する限り、チタンシリサイド膜形成後に為される熱
処理（例えば注入不純物の活性化や層間絶縁膜のフロー
など）を経ても膜の均一性が維持されることが必要であ
る。しかし現在までのところチタンシリサイド膜形成時
にはミキシング注入を用いることにより均一性の良好な
膜質が得られても、後の比較的高温・長時間の熱処理（
９００℃以上、３０分間以上）の際にチタンシリサイド
が疑集することによって表面粗れが生じシリサイドの亀
袋部ではシリコン基板が露出するという問題があった。
ドを形成する技術においては、これを大規模集積回路に
適用する限り、チタンシリサイド膜形成後に為される熱
処理（例えば注入不純物の活性化や層間絶縁膜のフロー
など）を経ても膜の均一性が維持されることが必要であ
る。しかし現在までのところチタンシリサイド膜形成時
にはミキシング注入を用いることにより均一性の良好な
膜質が得られても、後の比較的高温・長時間の熱処理（
９００℃以上、３０分間以上）の際にチタンシリサイド
が疑集することによって表面粗れが生じシリサイドの亀
袋部ではシリコン基板が露出するという問題があった。
本発明はかかる点に鑑みてなされたもので、チタンシリ
サイド膜形成後に実用的な大規模集積回路製造上必要と
される熱処理を経ても膜質と電気特性の劣化が々くそれ
らの均一性も良好なチタンシリサイド化接合を自己整合
的に形成することを目的としている。
サイド膜形成後に実用的な大規模集積回路製造上必要と
される熱処理を経ても膜質と電気特性の劣化が々くそれ
らの均一性も良好なチタンシリサイド化接合を自己整合
的に形成することを目的としている。
問題点を解決するための手段
本発明は、シリコン基板上にチタンシリサイド膜により
被覆された浅い接合を形成するに際し、前記シリコン基
板表面をスパッタエツチングし大気にさらすことなく金
属チタン被膜を堆積し、さらに前記シリコン基板表面と
コンタクトを有する前記金属チタン被膜にシリコンイオ
ン注入を行った後、第１回の熱処理とこれに続く湿式選
択エツチングさらに第２回の熱処理を行うことにより、
チタンシリサイド化接合を自己整合的に形成することを
特徴とする半導体装置の製造方法である。
被覆された浅い接合を形成するに際し、前記シリコン基
板表面をスパッタエツチングし大気にさらすことなく金
属チタン被膜を堆積し、さらに前記シリコン基板表面と
コンタクトを有する前記金属チタン被膜にシリコンイオ
ン注入を行った後、第１回の熱処理とこれに続く湿式選
択エツチングさらに第２回の熱処理を行うことにより、
チタンシリサイド化接合を自己整合的に形成することを
特徴とする半導体装置の製造方法である。
作 用
本発明は上記した方法により、たとえば９００℃。
３０分間以上の熱処理及びＣＨＦ３＋Ｈ２系ドライエツ
チを経てもシリサイド膜質とシート抵抗及びダイオード
特性の劣化がなく、その均一性も良好な６ベー７ チタンシリサイド化接合を得ることができる。
チを経てもシリサイド膜質とシート抵抗及びダイオード
特性の劣化がなく、その均一性も良好な６ベー７ チタンシリサイド化接合を得ることができる。
実施例
第１図（す〜（ｅ）は本発明の一実施例のチタンシリサ
イド化接合を形成する工程断面図である。第１図（ａ）
において、１はシリコン基板（１ｏ○）で比抵抗はｎ型
なら１−１．６０−、、ｐ型なら１０−１６Ω・副とす
る。２は素子間分離用に形成された酸化膜である。この
シリコン基板表面の自然酸化膜を除去するとともにシリ
コン基板の活性面を露出させるため、アルゴンイオンに
よる逆スパツタリングを行った。この時のスパッタ条件
はアルゴンガス圧０．２５Ｐａ、ＲＦ投入電力２００Ｗ
、 スパッタ時間４分間であシ、Ｓ １０２膜が約γｎ
ｍスパッタリングされる条件である（第１図（ａ））。
イド化接合を形成する工程断面図である。第１図（ａ）
において、１はシリコン基板（１ｏ○）で比抵抗はｎ型
なら１−１．６０−、、ｐ型なら１０−１６Ω・副とす
る。２は素子間分離用に形成された酸化膜である。この
シリコン基板表面の自然酸化膜を除去するとともにシリ
コン基板の活性面を露出させるため、アルゴンイオンに
よる逆スパツタリングを行った。この時のスパッタ条件
はアルゴンガス圧０．２５Ｐａ、ＲＦ投入電力２００Ｗ
、 スパッタ時間４分間であシ、Ｓ １０２膜が約γｎ
ｍスパッタリングされる条件である（第１図（ａ））。
この直後同一真空槽内においてシリコン基板１全面にチ
タン被膜３をＤＣマグネトロンスパッタ法により３５Ω
ｍ堆積した後、チタン被膜３とシリコン基板１の界面を
ミキシングするためシリコンイオン注入をエネルギー４
０Ｋ ｅ Ｖ 、 ドーズ量５×１ｏ１５ｃｍ−２の
条件で行った（第１図（ｂ））。
タン被膜３をＤＣマグネトロンスパッタ法により３５Ω
ｍ堆積した後、チタン被膜３とシリコン基板１の界面を
ミキシングするためシリコンイオン注入をエネルギー４
０Ｋ ｅ Ｖ 、 ドーズ量５×１ｏ１５ｃｍ−２の
条件で行った（第１図（ｂ））。
Ａ１
次に窒素ガス導入が可能なランプアニーラ−によシ、６
００〜６６０℃の温度範囲で６０秒間熱処理し、シリコ
ン基板１上のチタン被膜３のシリサイド化を行う。Ｈ２
ＳＱ４＋Ｈ２Ｏ２液により窒化チタン及び金属チタンを
選択的に除去したところ、チタンシリサイドの分離酸化
膜２上への這い上がり（横方向成長）がなく、シリコン
上にのみチタンシリサイド層４が形成された（第１図（
Ｃ））。さらにチタンシリサイド層４を安定な結晶構造
とするため窒素雰囲気中において７６０〜８６０℃の温
度範囲で再びランプアニールを行った（第１図（Ｃ））
。
００〜６６０℃の温度範囲で６０秒間熱処理し、シリコ
ン基板１上のチタン被膜３のシリサイド化を行う。Ｈ２
ＳＱ４＋Ｈ２Ｏ２液により窒化チタン及び金属チタンを
選択的に除去したところ、チタンシリサイドの分離酸化
膜２上への這い上がり（横方向成長）がなく、シリコン
上にのみチタンシリサイド層４が形成された（第１図（
Ｃ））。さらにチタンシリサイド層４を安定な結晶構造
とするため窒素雰囲気中において７６０〜８６０℃の温
度範囲で再びランプアニールを行った（第１図（Ｃ））
。
次にｎ”／ｐ接合の形成のためにはドーズ量４×１ｄ５
Ｃｒｎ−２のＡｓ＋をエネルギー８０ＫｅＶで注入し、
ｐ”／ｎ接合の形成のためにはドーズ量４×１ｏ１５ｃ
ｒｎ−２のＢ＋をエネルギー２６ＫｅＶで注入した（第
１図（Ｃ））。
Ｃｒｎ−２のＡｓ＋をエネルギー８０ＫｅＶで注入し、
ｐ”／ｎ接合の形成のためにはドーズ量４×１ｏ１５ｃ
ｒｎ−２のＢ＋をエネルギー２６ＫｅＶで注入した（第
１図（Ｃ））。
更に、ＣＶＤ法により層間絶縁膜６を２５０ ｎｍ堆積
し、注入不純物の活性化と層間絶縁膜６の稠密化のため
電気炉によシ９００℃、３０分間の熱処理を行った後、
コンタクトホールを開孔する（第１図（ｄ））。ＨＦ
＋ Ｈ２０溶液により湿式処理し７へ−７ だ直後、アルミ−２％シリコン薄膜をスパッタリング法
によシ堆積し、パターンニングすることによりアルミ配
線７を形成した（第１図（ｅ））。最後にシンタリング
熱処理を行い、アルミ配線７とシリサイド化接合とのオ
ーミックコンタクトを完成した。
し、注入不純物の活性化と層間絶縁膜６の稠密化のため
電気炉によシ９００℃、３０分間の熱処理を行った後、
コンタクトホールを開孔する（第１図（ｄ））。ＨＦ
＋ Ｈ２０溶液により湿式処理し７へ−７ だ直後、アルミ−２％シリコン薄膜をスパッタリング法
によシ堆積し、パターンニングすることによりアルミ配
線７を形成した（第１図（ｅ））。最後にシンタリング
熱処理を行い、アルミ配線７とシリサイド化接合とのオ
ーミックコンタクトを完成した。
本発明の特徴はすでに述べたように、チタン被膜３堆積
直前のアルゴンイオンによるシリコン基板１の逆スパツ
タとチタンシリサイド層４を安定な結晶構造にならしめ
る２段目のラップアニールにある。したがって本発明と
比較すべき従来法のチタンシリサイド化接合として、第
１図の工程において、アルゴンイオンによる逆スパツタ
と２段目のランプアニール 省いたものを作製し特性を比較した。第２図は６インチ
シリコン基板上に作製された本発明のチタンシリサイド
化接合のリーク電流分布を従来法によるものと比較した
ものである。印加逆バイアスは５．ＯＶ，測定チップ数
は各１５０個である。また、本発明における上記接合リ
ーク電流の平均値と標準偏差をまとめだものが第１表で
ある。
直前のアルゴンイオンによるシリコン基板１の逆スパツ
タとチタンシリサイド層４を安定な結晶構造にならしめ
る２段目のラップアニールにある。したがって本発明と
比較すべき従来法のチタンシリサイド化接合として、第
１図の工程において、アルゴンイオンによる逆スパツタ
と２段目のランプアニール 省いたものを作製し特性を比較した。第２図は６インチ
シリコン基板上に作製された本発明のチタンシリサイド
化接合のリーク電流分布を従来法によるものと比較した
ものである。印加逆バイアスは５．ＯＶ，測定チップ数
は各１５０個である。また、本発明における上記接合リ
ーク電流の平均値と標準偏差をまとめだものが第１表で
ある。
第 １ 表
さらにダイオードの理想因子とシート抵抗に関して従来
法によるチタンシリサイド化接合と比較したものが第２
表，第３表である。
法によるチタンシリサイド化接合と比較したものが第２
表，第３表である。
第 ２ 表
第 ３ 表
９ヘー／
以上のように本発明によるチタンシリサイド化接合は９
００℃，３０分間の熱処理を経た後もすぐれた電気特性
を示す。
００℃，３０分間の熱処理を経た後もすぐれた電気特性
を示す。
第３図はコンタクトホール開孔後のチタンシリサイド化
接合コンタクト面の走査電子顕微鏡写真であシ、本発明
によるものと従来法によるものを比較しである。第３図
かられかるように、本発明によるチタンシリサイド膜４
は９００℃，３０分間の熱処理とＣＨＦ３＋０２系ガス
を用いた反応性イオンエツチングを経た後も膜質劣化が
ないのに対し、従来法によるものにおいては極端な膜質
劣化が生じる。
接合コンタクト面の走査電子顕微鏡写真であシ、本発明
によるものと従来法によるものを比較しである。第３図
かられかるように、本発明によるチタンシリサイド膜４
は９００℃，３０分間の熱処理とＣＨＦ３＋０２系ガス
を用いた反応性イオンエツチングを経た後も膜質劣化が
ないのに対し、従来法によるものにおいては極端な膜質
劣化が生じる。
第４図は本発明によって形成されたｎ＋／ｐチタンシリ
サイド化接合におけるヒ素の深さ方向分布である。これ
かられかるように、９００℃，３０分間の後も浅い接合
深さ（チタンシリケイト／シリコン界面から測定して約
０．１１μｍ）が保たれていることがわかる。
サイド化接合におけるヒ素の深さ方向分布である。これ
かられかるように、９００℃，３０分間の後も浅い接合
深さ（チタンシリケイト／シリコン界面から測定して約
０．１１μｍ）が保たれていることがわかる。
発明の効果
以上本発明は半導体装置の高集積化・高速化に１ｏ ・
＼− ７ 伴い、ＭＯＳＦＥＴのソース／ドレインなど浅い拡散層
上に自己整合的に、大規模集積回路製造上必要とされる
９００’Ｃ，３０分間程度の熱処理を経ても膜質と電気
特性の劣化がなく、その均一性も良好なチタンシリサイ
ド化接合を形成することを可能にするものであり、超微
細な半導体装置の製造に大きく寄与するものである。
＼− ７ 伴い、ＭＯＳＦＥＴのソース／ドレインなど浅い拡散層
上に自己整合的に、大規模集積回路製造上必要とされる
９００’Ｃ，３０分間程度の熱処理を経ても膜質と電気
特性の劣化がなく、その均一性も良好なチタンシリサイ
ド化接合を形成することを可能にするものであり、超微
細な半導体装置の製造に大きく寄与するものである。
第１図は本発明の一実施例における半導体装置の製造方
法を説明するだめの工程断面図、第２図は本発明と従来
法によるチタンシリサイド化接合のリーク電流特性分布
図、第３図は同じく本発明と従来法のチタンシリサイド
化接合の表面走査電子顕微鏡図、第４図は本発明による
ｎ＋／ｐチタンシリサイド化接合中のヒ素の濃度−深さ
特性曲線図である。 １・・・・・・シリコン基板、２・・・・・素子間分離
用酸化膜、３・・・・・・チタン被膜、４・・・・・チ
タンシリサイド層、５・・・・・・ｐｎ接合面、６・・
・・・層間絶縁膜、７・・・・・・アルミ配線。 ／−ｍ−シリコン】し阪 ４−−メタシン９プイメ斌 第２図 ０ ．８ ／６ ２４ ３２ ４０ ４８ダイオード
リークＶ流（ｎＡ ７ｃｍり第３図 ＜ｃＬ＞ ＸＪ明 （ｂ） 従来法 会ｍ 第４図 課二 戸ノ
法を説明するだめの工程断面図、第２図は本発明と従来
法によるチタンシリサイド化接合のリーク電流特性分布
図、第３図は同じく本発明と従来法のチタンシリサイド
化接合の表面走査電子顕微鏡図、第４図は本発明による
ｎ＋／ｐチタンシリサイド化接合中のヒ素の濃度−深さ
特性曲線図である。 １・・・・・・シリコン基板、２・・・・・素子間分離
用酸化膜、３・・・・・・チタン被膜、４・・・・・チ
タンシリサイド層、５・・・・・・ｐｎ接合面、６・・
・・・層間絶縁膜、７・・・・・・アルミ配線。 ／−ｍ−シリコン】し阪 ４−−メタシン９プイメ斌 第２図 ０ ．８ ／６ ２４ ３２ ４０ ４８ダイオード
リークＶ流（ｎＡ ７ｃｍり第３図 ＜ｃＬ＞ ＸＪ明 （ｂ） 従来法 会ｍ 第４図 課二 戸ノ
Claims (1)
- シリコン基板上にチタンシリサイド膜により被覆され
た浅い接合を形成するに際し、前記シリコン基板表面を
スパッタエッチングし大気にさらすことなく金属チタン
被覆を堆積し、さらに前記シリコン基板表面とコンタク
トを有する前記金属チタン被膜にシリコンイオン注入を
行った後、第１回の熱処理とこれに続く湿式選択エッチ
ングさらに第２回の熱処理を行なうことによりチタンシ
リサイド化接合を自己整合的に形成することを特徴とす
る半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP31944087A JPH01160010A (ja) | 1987-12-17 | 1987-12-17 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP31944087A JPH01160010A (ja) | 1987-12-17 | 1987-12-17 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH01160010A true JPH01160010A (ja) | 1989-06-22 |
Family
ID=18110219
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP31944087A Pending JPH01160010A (ja) | 1987-12-17 | 1987-12-17 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH01160010A (ja) |
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
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1987
- 1987-12-17 JP JP31944087A patent/JPH01160010A/ja active Pending
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