JPH01189919A - 半導体装置とその製造方法 - Google Patents
半導体装置とその製造方法Info
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［産業上の利用分野］
この発明はサリサイド（ｓｅｌｆ’−ａｌｉｇｎｅｄ−
ｓｉｌｉｃｉｄｅの略称）構造ＭＯＳ型（ＭＩＳ型も含
むものとする）半導体装置とその製造方法に関し、とく
に詳しくは装置の性能低下をきたさないようなシリサイ
ド層の製造方法に関するものである。
ｓｉｌｉｃｉｄｅの略称）構造ＭＯＳ型（ＭＩＳ型も含
むものとする）半導体装置とその製造方法に関し、とく
に詳しくは装置の性能低下をきたさないようなシリサイ
ド層の製造方法に関するものである。
［従来の技術］
近年半導体デバイスの微細化にともなって、例えばＭＯ
Ｓトランジスタのソース／ドレイン領域の不純物拡散層
を比例縮小則に準拠して浅くするようになってきたが、
このことはソース−ドレイン抵抗の増大につながるとと
もに、配線層の微細化による配線抵抗の増大にも影響を
及ぼし、このためトランジスタの電流駆動能力の低下を
惹起する原因となっている。
Ｓトランジスタのソース／ドレイン領域の不純物拡散層
を比例縮小則に準拠して浅くするようになってきたが、
このことはソース−ドレイン抵抗の増大につながるとと
もに、配線層の微細化による配線抵抗の増大にも影響を
及ぼし、このためトランジスタの電流駆動能力の低下を
惹起する原因となっている。
上記の傾向の対策としてサリサイド構造と呼ばれる構造
が提案されており、ゲート電極及びソース／ドレイン拡
散層上に配線材との中間接合層としての金属シリサイド
を形成したものが使用されるようになってきた。
が提案されており、ゲート電極及びソース／ドレイン拡
散層上に配線材との中間接合層としての金属シリサイド
を形成したものが使用されるようになってきた。
第４図は従来の例えばＬＤＤ構造を有するｎＭＯＳトラ
ンジスタにおけるサリサイド構造を説明する要部断面図
である。図にみられるように、この半導体素子において
、１はｐ型シリコン基板（以下基板と略する）、２はＬ
ＯＣＯ３法による素子分離用酸化膜、３はケート領域の
基板１上に形成されたゲート酸化膜、４はゲート酸化膜
３の上に形成された多結晶シリコンのゲート電極である
。また、５はＬＤＤ構造を形成する低濃度ｎ型不純物拡
散層（以後これを１拡散層と称する）、６はＬＤＤ構造
を保持するためにその後のイオン注入のマスクとして設
けられた酸化膜からなるサイドウオールであり、７はソ
ース／ドレイン領域を形成する高濃度ｎ型不純物拡散層
（以後これをに拡散層と称する）で、上記の構成によっ
て基本的なｎＭＯＳトランジスタが形成される。
ンジスタにおけるサリサイド構造を説明する要部断面図
である。図にみられるように、この半導体素子において
、１はｐ型シリコン基板（以下基板と略する）、２はＬ
ＯＣＯ３法による素子分離用酸化膜、３はケート領域の
基板１上に形成されたゲート酸化膜、４はゲート酸化膜
３の上に形成された多結晶シリコンのゲート電極である
。また、５はＬＤＤ構造を形成する低濃度ｎ型不純物拡
散層（以後これを１拡散層と称する）、６はＬＤＤ構造
を保持するためにその後のイオン注入のマスクとして設
けられた酸化膜からなるサイドウオールであり、７はソ
ース／ドレイン領域を形成する高濃度ｎ型不純物拡散層
（以後これをに拡散層と称する）で、上記の構成によっ
て基本的なｎＭＯＳトランジスタが形成される。
サリサイド構造は、ゲート電極４及びｎ十拡散層７を含
む基板の上に高融点金属層すなわち、第４図の従来例で
はチタン（Ｔｉ）層を形成したのち、このＴ１と下地の
ゲート電極４及びイ拡散層７のＳｔとの反応物であるＴ
ｉシリサイド（ＴｉＳｉ２）層１０を自己整合的（ｓｅ
ｌ ｆ−ａｔ ｉｇｎ＋ｅｎｔ）に形成したものである
。
む基板の上に高融点金属層すなわち、第４図の従来例で
はチタン（Ｔｉ）層を形成したのち、このＴ１と下地の
ゲート電極４及びイ拡散層７のＳｔとの反応物であるＴ
ｉシリサイド（ＴｉＳｉ２）層１０を自己整合的（ｓｅ
ｌ ｆ−ａｔ ｉｇｎ＋ｅｎｔ）に形成したものである
。
この金属シリサイド層はゲート電極４及びソース／ドレ
インのに拡散層７を図示しない配線層と低抵抗コンタク
ト（多結晶シリコンの約１／１０の抵抗）で接合するた
めの中間導電層として用いられるものである。
インのに拡散層７を図示しない配線層と低抵抗コンタク
ト（多結晶シリコンの約１／１０の抵抗）で接合するた
めの中間導電層として用いられるものである。
以上のような構成からなるＭＯＳトランジスタの動作に
ついては周知であるで、その説明は省略する。
ついては周知であるで、その説明は省略する。
上記のような従来のサリサイド構造のｎ Ｍ ＯＳトラ
ンジスタの製造方法もよく知られているとおりであるが
、後記する実施例と比較する意味で、その製造方法を第
５図の■〜■の断面工程図にしたがって説明する。なお
、１〜７の部分符号は第４図と同一の符号を用いた。
ンジスタの製造方法もよく知られているとおりであるが
、後記する実施例と比較する意味で、その製造方法を第
５図の■〜■の断面工程図にしたがって説明する。なお
、１〜７の部分符号は第４図と同一の符号を用いた。
■ 基板１上に素子分離用酸化膜２、ゲート酸化膜３、
多結晶シリコンのゲート電極４を形成したのち、Ｐ（リ
ン）またはＡｓ （ヒ素）、好ましくはＰ（リン）の低
濃度イオン打込みを行い、熱処理して基板１上のソース
／ドレイン領域部分に深さ約１５００人のｎ−拡散層（
ＬＤＤ）５を形成する。
多結晶シリコンのゲート電極４を形成したのち、Ｐ（リ
ン）またはＡｓ （ヒ素）、好ましくはＰ（リン）の低
濃度イオン打込みを行い、熱処理して基板１上のソース
／ドレイン領域部分に深さ約１５００人のｎ−拡散層（
ＬＤＤ）５を形成する。
■ 全面にＣＶＤによりシリコン酸化膜を堆積したのち
、全面を異方性エツチング（ＲＩ Ｅ）するここにより
ゲート電極４の側壁にサイドウオール６を形成したのち
、このサイドウオール６をマスクとして全面にＰ（リン
）またはＡｓ （ヒ素）、好ましくはＡｓ （ヒ素）の
高濃度イオン打込みを行いが拡散層７を形成する。
、全面を異方性エツチング（ＲＩ Ｅ）するここにより
ゲート電極４の側壁にサイドウオール６を形成したのち
、このサイドウオール６をマスクとして全面にＰ（リン
）またはＡｓ （ヒ素）、好ましくはＡｓ （ヒ素）の
高濃度イオン打込みを行いが拡散層７を形成する。
■ 全体を熱処理することによりｎ十拡散層７の深さを
約２０００人に形成することによりＬＤＤ構造のｎＭＯ
ｓ）ランジスタが形成される。
約２０００人に形成することによりＬＤＤ構造のｎＭＯ
ｓ）ランジスタが形成される。
■ ■の状態の基板全面にスパッタ法でＴｉ （チタン
）を均一に堆積しＴｉ層９を厚さ６００人に形成する。
）を均一に堆積しＴｉ層９を厚さ６００人に形成する。
■ 全体を７００℃前後の温度でＮ２雰囲気中で３０秒
程ランプアニールを行い、下地シリコンとＴＩを反応さ
せて、ゲート電極４、ソース／ドレイン領域のに拡散層
７上にＴｉＳｉ、、 （チタンシリサイド）層ｌＯを
形成する。この時シリコン酸化膜２及び６上にあるＴｉ
はＴｉＮ１１となって残る。
程ランプアニールを行い、下地シリコンとＴＩを反応さ
せて、ゲート電極４、ソース／ドレイン領域のに拡散層
７上にＴｉＳｉ、、 （チタンシリサイド）層ｌＯを
形成する。この時シリコン酸化膜２及び６上にあるＴｉ
はＴｉＮ１１となって残る。
■ 通常の湿式エツチング（実施例でより詳しく説明す
る）でサイドウオール６と素子分離用酸化膜２上のＴｉ
Ｎ１１を選択エツチングすることによりＴｉＮ１１のみ
が除去されて、サリサイド構造のｎＭＯＳトランジスタ
が形成される。
る）でサイドウオール６と素子分離用酸化膜２上のＴｉ
Ｎ１１を選択エツチングすることによりＴｉＮ１１のみ
が除去されて、サリサイド構造のｎＭＯＳトランジスタ
が形成される。
［発明が解決しようとする課題］
上記のような従来のサリサイド構造のＭＯＳ半導体装置
とその製造方法では、金属（上記従来例ではＴｉ）と基
板又は多結晶シリコンのＳｉ （シリコン）とを直接反
応させて金属シリサイド（例えばＴｉ５１２）を形成す
るためＳｔはシリサイドの成形時にシリサイド側に移り
、基板側からみるとかなりの量消費される仕組となって
いる。
とその製造方法では、金属（上記従来例ではＴｉ）と基
板又は多結晶シリコンのＳｉ （シリコン）とを直接反
応させて金属シリサイド（例えばＴｉ５１２）を形成す
るためＳｔはシリサイドの成形時にシリサイド側に移り
、基板側からみるとかなりの量消費される仕組となって
いる。
このため、とくにソース／ドレイン領域の不純物拡散層
（第４図のに拡散層７の部分）のシリサイド−Ｓｉ界面
の不純物濃度の低下をきたし、シリサイド−８上界面の
コンタクト抵抗が増大するという問題がある。（このこ
とについては後記する実施例の効果の説明において比較
例として詳記する）つまりは、全体として配線抵抗の増
大となってあられれ、素子の高速動作の面で支障となる
。
（第４図のに拡散層７の部分）のシリサイド−Ｓｉ界面
の不純物濃度の低下をきたし、シリサイド−８上界面の
コンタクト抵抗が増大するという問題がある。（このこ
とについては後記する実施例の効果の説明において比較
例として詳記する）つまりは、全体として配線抵抗の増
大となってあられれ、素子の高速動作の面で支障となる
。
さらに、上記の事情からシリサイド−拡散層間か薄くな
ることによってシリサイド下側の金属スパイクが基板（
例えばｐ型基板）に達するなどによりいわゆるジャンク
ションリークの原因となるなどの問題を生じていた。
ることによってシリサイド下側の金属スパイクが基板（
例えばｐ型基板）に達するなどによりいわゆるジャンク
ションリークの原因となるなどの問題を生じていた。
この発明は上記の問題点を解決するためになされたもの
であり、トランジスタとしての本来の機能と性能を損う
ことなく、サリサイド構造のＭＯ８型半導体装置を達成
する構成とその製造方法を゛提供することを目的とする
ものである。
であり、トランジスタとしての本来の機能と性能を損う
ことなく、サリサイド構造のＭＯ８型半導体装置を達成
する構成とその製造方法を゛提供することを目的とする
ものである。
［課題を解決するための手段］
この発明に係るサリサイド構造の半導体装置は、ＭＯＳ
トランジスタのソース／ドレイシン領域及び多結晶Ｓｉ
のゲート電極上に選択成長させたシリコン層と、このシ
リコン層上に堆積させた高融点金属層とが形成するシリ
サイド層を有するものである。
トランジスタのソース／ドレイシン領域及び多結晶Ｓｉ
のゲート電極上に選択成長させたシリコン層と、このシ
リコン層上に堆積させた高融点金属層とが形成するシリ
サイド層を有するものである。
また、この発明に係る半導体装置の製造方法は、ＭＯＳ
）ランジスタ形成工程ののち、ソース／ドレイン領域及
びゲート電極の上に選択的にシリコン層を成長させる工
程と、このシリコン層上に高融点金属層を形成する工程
と、この金属層の金属とシリコン層のシリコンとを自己
整合的に反応させて金属シリサイドを形成する工程とを
有するものである。
）ランジスタ形成工程ののち、ソース／ドレイン領域及
びゲート電極の上に選択的にシリコン層を成長させる工
程と、このシリコン層上に高融点金属層を形成する工程
と、この金属層の金属とシリコン層のシリコンとを自己
整合的に反応させて金属シリサイドを形成する工程とを
有するものである。
［作用コ
この発明においては、ソース／ドレイン拡散層及び多結
晶シリコンのゲート電極上に選択的に成長させたシリコ
ン層のシリコンとその上に堆積させた高融点金属層の金
属とを反応させて金属シリサイドを形成するので、シリ
サイド形成時に拡散層やゲート中のシリコンが消費して
シリサイド形成前の素子構成部分の寸法を減小させるこ
とはないとともに、金属シリサイド形成時にたとえ金属
スパイクが生じても基板面まで達して短絡状態になるこ
とはない。
晶シリコンのゲート電極上に選択的に成長させたシリコ
ン層のシリコンとその上に堆積させた高融点金属層の金
属とを反応させて金属シリサイドを形成するので、シリ
サイド形成時に拡散層やゲート中のシリコンが消費して
シリサイド形成前の素子構成部分の寸法を減小させるこ
とはないとともに、金属シリサイド形成時にたとえ金属
スパイクが生じても基板面まで達して短絡状態になるこ
とはない。
また、成長シリコン中の不純物濃度をとくに拡散層の濃
度と同等もしくはそれ以上とすることによって拡散層の
不純物がシリサイド形成時にくわれることはないので、
シリサイド形成後のシリサイド−シリコンの界面の濃度
が少くともシリサイド形成前より低くはならないから、
コンタクト抵抗はシリサイド形成前とほぼ同じ状態に保
持される。
度と同等もしくはそれ以上とすることによって拡散層の
不純物がシリサイド形成時にくわれることはないので、
シリサイド形成後のシリサイド−シリコンの界面の濃度
が少くともシリサイド形成前より低くはならないから、
コンタクト抵抗はシリサイド形成前とほぼ同じ状態に保
持される。
［実施例］
第１図はこの発明の一実施例を示すｎＭＯｓ）ランジス
タの金属シリサイド形成前の状態を説明する要部断面図
である。図において、１〜７の符号は第４図及び第５図
の従来例の説明に用いた部分符号と同一であるので説明
は略称する。
タの金属シリサイド形成前の状態を説明する要部断面図
である。図において、１〜７の符号は第４図及び第５図
の従来例の説明に用いた部分符号と同一であるので説明
は略称する。
８は成長シリコン層であり、ソース／ドレイン領域を形
成するｎ十拡散層７上に選択的に成長されＰ（リン）が
ドープされたシリコンのエピタキシャル層であり、８ａ
は同時にＰドープの多結晶シリコンからなるゲート電極
４上に選択的に成長されたＰドープの成長シリコン層で
ある。また、９はこれらの成長シリコン層８及び８ａ上
にスパッタ法で形成されたＴｉ層である。第１図は便宜
上上記の成長シリコン層８，８ａと７１層９が形成され
た状態を説明する断面図を示し、第１図の状態を熱処理
によって、成長シリコン層８，８ａ中のシリコンとＴｉ
層９中のＴｉとの反応によるチタンシリサイド（ＴｉＳ
ｉ２）を形成して、サリサイド構造のｎＭＯｓ）ランジ
スタを形成している。この場合形成させたチタンシリサ
イド層は若干収縮するもののほぼ成長シリコン層８，８
ａと７１層９の厚さの合計分に近い厚さをもって形成さ
れる。このことについては後記にさらに説明する。
成するｎ十拡散層７上に選択的に成長されＰ（リン）が
ドープされたシリコンのエピタキシャル層であり、８ａ
は同時にＰドープの多結晶シリコンからなるゲート電極
４上に選択的に成長されたＰドープの成長シリコン層で
ある。また、９はこれらの成長シリコン層８及び８ａ上
にスパッタ法で形成されたＴｉ層である。第１図は便宜
上上記の成長シリコン層８，８ａと７１層９が形成され
た状態を説明する断面図を示し、第１図の状態を熱処理
によって、成長シリコン層８，８ａ中のシリコンとＴｉ
層９中のＴｉとの反応によるチタンシリサイド（ＴｉＳ
ｉ２）を形成して、サリサイド構造のｎＭＯｓ）ランジ
スタを形成している。この場合形成させたチタンシリサ
イド層は若干収縮するもののほぼ成長シリコン層８，８
ａと７１層９の厚さの合計分に近い厚さをもって形成さ
れる。このことについては後記にさらに説明する。
第２図は第１図のｎＭＯｓＭＯＳトランジスタ方法を示
す工程手順図であり、以下第２図の■〜■の工程回顧に
この発明の製造方法を説明する。
す工程手順図であり、以下第２図の■〜■の工程回顧に
この発明の製造方法を説明する。
■ 従来技術により第５図の■工程で示したものと同じ
ｎＭＯｓ）ランジスタを形成する。
ｎＭＯｓ）ランジスタを形成する。
■ ５ＩＨ２ＣΩ２＋ＨＣ１＋Ｈ２＋ＰＨ３系（７）Ｃ
ＶＤ法を用いて、ｎ十拡散層７及び多結晶シリコンのゲ
ート電極４のシリコン面上に選択的にＰがドープされた
成長Ｓｔ層８及び８ａを厚さ２０００〜３０００人形成
する。この時成長Ｓｉ層８及び８ａの反応温度は９００
層程度であり、Ｓ１中のＰの濃度は１×１０２°個・ｃ
ｍ−３程度である。なお、に拡散層７上の成長Ｓｉ届８
は単結晶のエピタキシャルＳｉ層を形成するが、ゲート
電極４上の成長Ｓｉ層８ａは下地が多結晶Ｓｉのためエ
ピタキシャルＳｉ層とはならないが、−船釣な成長Ｓｉ
層が形成されるから以後の工程には何ら支障しないもの
である。
ＶＤ法を用いて、ｎ十拡散層７及び多結晶シリコンのゲ
ート電極４のシリコン面上に選択的にＰがドープされた
成長Ｓｔ層８及び８ａを厚さ２０００〜３０００人形成
する。この時成長Ｓｉ層８及び８ａの反応温度は９００
層程度であり、Ｓ１中のＰの濃度は１×１０２°個・ｃ
ｍ−３程度である。なお、に拡散層７上の成長Ｓｉ届８
は単結晶のエピタキシャルＳｉ層を形成するが、ゲート
電極４上の成長Ｓｉ層８ａは下地が多結晶Ｓｉのためエ
ピタキシャルＳｉ層とはならないが、−船釣な成長Ｓｉ
層が形成されるから以後の工程には何ら支障しないもの
である。
■ 全面にスパッタ法によりＴｉ （チタン）を堆積し
て厚さ４００〜８００人の７１層９を形成する。この状
態で第１図の実施例に示したような状態のが拡散層７及
び多結晶Ｓｔのゲート電極４上に成長Ｓｉ層８及び８ａ
と７１層９の積層構造かえられる。
て厚さ４００〜８００人の７１層９を形成する。この状
態で第１図の実施例に示したような状態のが拡散層７及
び多結晶Ｓｔのゲート電極４上に成長Ｓｉ層８及び８ａ
と７１層９の積層構造かえられる。
■ ハロゲンランプを用いてＮ２雰囲気中で７００℃前
後で約３０秒のランプアニールを行うことにより成長Ｓ
１層８．８ａ、！＝Ｔｉ層９は反応してに拡散層（ソー
ス／ドレイン領域）７とゲート電極４上にチタンシリサ
イドすなわちＴｌ５１２層１０が形成される。この時、
素子分離用酸化膜２及びサイドウオール６上のＴｉはＮ
２と反応してＴｉＮ１１になる。
後で約３０秒のランプアニールを行うことにより成長Ｓ
１層８．８ａ、！＝Ｔｉ層９は反応してに拡散層（ソー
ス／ドレイン領域）７とゲート電極４上にチタンシリサ
イドすなわちＴｌ５１２層１０が形成される。この時、
素子分離用酸化膜２及びサイドウオール６上のＴｉはＮ
２と反応してＴｉＮ１１になる。
■ 全体をアンモニア、 Ｈ２Ｏ２及び水の混合液で室
温で２０分程度の処理を行うことによって、サイドウオ
ール６と素子分離用酸化膜２上のＴｉＮ１１のみエツチ
ングされて除去される。以上でこの発明によるサリサイ
ド構造のｎＭＯ３）ランジスタが形成される。以後の工
程は説明を省略するが通常の製造プロセスに従って行い
、サリサイド構造を有するｎチャネルＭＯ３半導体装置
が完成される。
温で２０分程度の処理を行うことによって、サイドウオ
ール６と素子分離用酸化膜２上のＴｉＮ１１のみエツチ
ングされて除去される。以上でこの発明によるサリサイ
ド構造のｎＭＯ３）ランジスタが形成される。以後の工
程は説明を省略するが通常の製造プロセスに従って行い
、サリサイド構造を有するｎチャネルＭＯ３半導体装置
が完成される。
つぎに、第３図（ａ）、（ｂ）を用いて第２図の実施例
と第５図の従来例によって得られたイ拡散層７における
シリサイド−８層界面近傍の素子寸法と不純物濃度など
について比較説明する。第３図の（ａ） 、 （ｂ）は
それぞれ第２図■工程図、第５図■工程に示したＴｉシ
リサイド−８１の界面近傍の有様を示す模式図である。
と第５図の従来例によって得られたイ拡散層７における
シリサイド−８層界面近傍の素子寸法と不純物濃度など
について比較説明する。第３図の（ａ） 、 （ｂ）は
それぞれ第２図■工程図、第５図■工程に示したＴｉシ
リサイド−８１の界面近傍の有様を示す模式図である。
図において、横軸は０点を反応前のＳｔ裏表面する深さ
であり、０点を境に左側が堆積厚さ方向、右側が基板１
の深さ方向である。
であり、０点を境に左側が堆積厚さ方向、右側が基板１
の深さ方向である。
縦軸はイ拡散層７内の深さ方向の不純物濃度（点線の曲
線）を示している。
線）を示している。
まず、第３図（ｂ）に示したように、反応前の界面（０
点の位置）へ直接Ｔｉ層を堆積して、熱処理してＴ ｉ
Ｓ ｉ ２を形成すると、基板の８１がくわれてＴｉ５
１２層とＳｔとの界面はＯ′の位置となる。したがって
１拡散層７の厚さはその分だけ減小するとともに、不純
物濃度のプロファイルは変化しないから界面の不純物濃
度は反応前のＡ点からＢ点へと減少し低濃度部分となり
、そのため、コンタクト抵抗は界面の不純物濃度により
決まるので、コンタクト抵抗は増大する。なお、この場
合、反応して形成されたＴ ｉ Ｓ １２の厚さＴｉを
１とすると２．５〜３．ＯＸｏ、８位となっている。さ
らに、このようにＳｔかくわれて薄くなった分だけ金属
のスパイクによるジャンクションリークの可能性は大き
くなる欠点があった。
点の位置）へ直接Ｔｉ層を堆積して、熱処理してＴ ｉ
Ｓ ｉ ２を形成すると、基板の８１がくわれてＴｉ５
１２層とＳｔとの界面はＯ′の位置となる。したがって
１拡散層７の厚さはその分だけ減小するとともに、不純
物濃度のプロファイルは変化しないから界面の不純物濃
度は反応前のＡ点からＢ点へと減少し低濃度部分となり
、そのため、コンタクト抵抗は界面の不純物濃度により
決まるので、コンタクト抵抗は増大する。なお、この場
合、反応して形成されたＴ ｉ Ｓ １２の厚さＴｉを
１とすると２．５〜３．ＯＸｏ、８位となっている。さ
らに、このようにＳｔかくわれて薄くなった分だけ金属
のスパイクによるジャンクションリークの可能性は大き
くなる欠点があった。
これに対して、第３図（ａ）に示したように、この発明
の方法では、反応前の８１表面（０点の位置）上に成長
エピタキシャルＳｉ層８を形成し、さらにその上に７１
層９を堆積したのち熱処理してＴｌ５１２生成反応を行
うから、ＴｔＳｉ２ｉｏ形成時にくわれるＳｔは専ら成
長Ｓｉ層８，８ａのＳｉのみで、に拡散層７のＳｉは何
ら反応にあづからないから界面の不純物濃度はＡ点で保
持される。その結果コンタクト抵抗の増大はおこらず、
初めの設計値を維持することができる利点がある。
の方法では、反応前の８１表面（０点の位置）上に成長
エピタキシャルＳｉ層８を形成し、さらにその上に７１
層９を堆積したのち熱処理してＴｌ５１２生成反応を行
うから、ＴｔＳｉ２ｉｏ形成時にくわれるＳｔは専ら成
長Ｓｉ層８，８ａのＳｉのみで、に拡散層７のＳｉは何
ら反応にあづからないから界面の不純物濃度はＡ点で保
持される。その結果コンタクト抵抗の増大はおこらず、
初めの設計値を維持することができる利点がある。
ここで、とくに不純物濃度についていえば、拡散層中の
不純物濃度は第３図（ａ） 、 （ｂ）の点線で示した
ように深くなるにつれて低くなるので、前記のように従
来方法ではコンタクト抵抗に影響を及ぼしたものである
。しかし、この発明による方法では、エピタキシャルＳ
ｉ層や成長Ｓｔ層中の不純物濃度を拡散層の不純物濃度
のＩ Ｘ １０２１０２Ｏ”と同じ位にすることによっ
て、拡散層中の不純物が熱拡散で外側へ散逸して低下す
ることもないから、反応後のＴｉ５１２とＳｔとの界面
の濃度は高いため、コンタクト抵抗を低いま＼で保持で
きる利点がある。
不純物濃度は第３図（ａ） 、 （ｂ）の点線で示した
ように深くなるにつれて低くなるので、前記のように従
来方法ではコンタクト抵抗に影響を及ぼしたものである
。しかし、この発明による方法では、エピタキシャルＳ
ｉ層や成長Ｓｔ層中の不純物濃度を拡散層の不純物濃度
のＩ Ｘ １０２１０２Ｏ”と同じ位にすることによっ
て、拡散層中の不純物が熱拡散で外側へ散逸して低下す
ることもないから、反応後のＴｉ５１２とＳｔとの界面
の濃度は高いため、コンタクト抵抗を低いま＼で保持で
きる利点がある。
また、前記したように、例えばＴｉ等の高融点金属が拡
散層等のＳｉと反応して従来の方法でＴ ｉＳ ｉ２と
なる時は次式 ％式％ のように、Ｔｉ：１に対しｒｓｉ ： １．５〜２．０
位くわれてしまう。そしてその上Ｔ ｉ Ｓ ｉ２は約
８０％に収縮するのでＴｉとＳｉが化合した厚さをその
ま＼反映しないのが実状である。しかし、この発明の方
法では拡散層中の８１が化合のためにくわれないので、
はぼ化合した厚さをほぼ保持できた状態でシリサイドの
厚さを評価できることもその特徴の１つである。
散層等のＳｉと反応して従来の方法でＴ ｉＳ ｉ２と
なる時は次式 ％式％ のように、Ｔｉ：１に対しｒｓｉ ： １．５〜２．０
位くわれてしまう。そしてその上Ｔ ｉ Ｓ ｉ２は約
８０％に収縮するのでＴｉとＳｉが化合した厚さをその
ま＼反映しないのが実状である。しかし、この発明の方
法では拡散層中の８１が化合のためにくわれないので、
はぼ化合した厚さをほぼ保持できた状態でシリサイドの
厚さを評価できることもその特徴の１つである。
なお、上記実施例において、シリサイドを形成する金属
はＴｉの場合について説明したが、Ｔｉ以外にＮｏ、
Ｗ、 Ｐｔ、 Ａｕ、 Ｈｆ、 Ｚｒ、 Ｃｒ等の高融
点金属であってもよい。
はＴｉの場合について説明したが、Ｔｉ以外にＮｏ、
Ｗ、 Ｐｔ、 Ａｕ、 Ｈｆ、 Ｚｒ、 Ｃｒ等の高融
点金属であってもよい。
また、基本的には反応後のシリサイドは選択エピタキシ
ャル層ｔ層又は成長Ｓｔ層中にすべてが止まっていた方
がよい。つまり拡散層中のＳｉをくわなければ、エピタ
キシャル層又は成長層の全部がシリサイドとな−った場
合でも何ら差支えない。さらに、その時の製造条件等で
、拡散層中の３１が若干くわれた場合でも、（われたＳ
ｔが微量であれば差支えない。またこの場合シリサイド
は実施例のＴｉＳｉ２のような化学量論的組成のものの
みに限定されるものでないことはいうまでもない。さら
にこの発明はｎチャネルのＭＯ３型半導体装置に限定さ
れることなく適用できるものである。
ャル層ｔ層又は成長Ｓｔ層中にすべてが止まっていた方
がよい。つまり拡散層中のＳｉをくわなければ、エピタ
キシャル層又は成長層の全部がシリサイドとな−った場
合でも何ら差支えない。さらに、その時の製造条件等で
、拡散層中の３１が若干くわれた場合でも、（われたＳ
ｔが微量であれば差支えない。またこの場合シリサイド
は実施例のＴｉＳｉ２のような化学量論的組成のものの
みに限定されるものでないことはいうまでもない。さら
にこの発明はｎチャネルのＭＯ３型半導体装置に限定さ
れることなく適用できるものである。
［発明の効果］
以上説明したとおりこの発明は、サリサイド構造のＭＯ
３型半導体装置において、ゲート電極及びソース／ドレ
イン領域の上に選択的に成長させた成長シリコン層と金
属層の積層構造によって金属シリサイドを形成する製造
方法を用いたものであるから、シリサイド−Ｓｔ界面の
コンタクト抵抗の増大がなくなり、装置の微細化に伴う
配線抵抗の増大を防止することができるため、高速動作
性能に対する寄与か大きい。また、このためいわゆるジ
ャンクションリークを起さない構造とその製造方法を提
供することによる製品の歩留り向上への効果は１工程の
増加分を補償して余りあるものである。
３型半導体装置において、ゲート電極及びソース／ドレ
イン領域の上に選択的に成長させた成長シリコン層と金
属層の積層構造によって金属シリサイドを形成する製造
方法を用いたものであるから、シリサイド−Ｓｔ界面の
コンタクト抵抗の増大がなくなり、装置の微細化に伴う
配線抵抗の増大を防止することができるため、高速動作
性能に対する寄与か大きい。また、このためいわゆるジ
ャンクションリークを起さない構造とその製造方法を提
供することによる製品の歩留り向上への効果は１工程の
増加分を補償して余りあるものである。
第１図はこの発明の一実施例を示すｎＭＯｓトランジス
タの金属シリサイド形成前の状態の要部断面図、第２図
■〜■は第１図の半導体装置の製造方法を説明する工程
手順図、第３図（ａ） 、 （ｂ）は実施例と従来例の
シリサイド−Ｓｔ界面近傍の素子寸法と不純物濃度の比
較模式図、第４図は従来のサリサイド構造ｎＭＯ３）ラ
ンジスタの要部断面説明図、第５図■〜■は第４図の半
導体装置の製造方法を説明する工程手順図である。 図において、１はｐ型シリコン基板（基板）、２は素子
分離用酸化膜、３はゲート酸化膜、４はゲート電極、５
は低濃度不純物拡散層（ｎ−拡散層）、６はサイドウオ
ール、７は高濃度不純物拡散層（ｒ１＋拡散層）、８は
シリコンのエピタキシャル層、８ａは成長シリコン層、
９はＴｉ （チタン）層、１０はチタンシリサイド（Ｔ
ｌ５１２ ）層、１１は窒化チタン（ＴｉＮ）である。 出願人 セイコーエプソン株式会社 代理人 弁理士 佐 々 木 宗 治第２図 第５図 Ａ
タの金属シリサイド形成前の状態の要部断面図、第２図
■〜■は第１図の半導体装置の製造方法を説明する工程
手順図、第３図（ａ） 、 （ｂ）は実施例と従来例の
シリサイド−Ｓｔ界面近傍の素子寸法と不純物濃度の比
較模式図、第４図は従来のサリサイド構造ｎＭＯ３）ラ
ンジスタの要部断面説明図、第５図■〜■は第４図の半
導体装置の製造方法を説明する工程手順図である。 図において、１はｐ型シリコン基板（基板）、２は素子
分離用酸化膜、３はゲート酸化膜、４はゲート電極、５
は低濃度不純物拡散層（ｎ−拡散層）、６はサイドウオ
ール、７は高濃度不純物拡散層（ｒ１＋拡散層）、８は
シリコンのエピタキシャル層、８ａは成長シリコン層、
９はＴｉ （チタン）層、１０はチタンシリサイド（Ｔ
ｌ５１２ ）層、１１は窒化チタン（ＴｉＮ）である。 出願人 セイコーエプソン株式会社 代理人 弁理士 佐 々 木 宗 治第２図 第５図 Ａ
Claims (2)
- （１）サリサイド構造を有するＭＯＳ型半導体装置にお
いて、半導体基板に形成されたソース／ドレイン拡散層
及び上記半導体基板上に形成された多結晶シリコン層か
らなるゲート電極の上に選択成長させたシリコン層と、
このシリコン層上に堆積させた高融点の金属層とにより
形成されたシリサイド層を有することを特徴とする半導
体装置。 - （２）サリサイド構造のＭＯＳ型半導体装置の製造方法
において、上記ＭＯＳ型半導体装置のＭＯＳトランジス
タ形成工程ののち、ソース／ドレイン拡散層及びゲート
電極の上に選択的にシリコン層を成長する工程と、この
シリコン層の上に高融点の金属層を形成する工程と、上
記金属層の金属と上記シリコン層のシリコンとを反応さ
せて金属シリサイドを形成する工程とを有することを特
徴とする半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1368588A JPH01189919A (ja) | 1988-01-26 | 1988-01-26 | 半導体装置とその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1368588A JPH01189919A (ja) | 1988-01-26 | 1988-01-26 | 半導体装置とその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH01189919A true JPH01189919A (ja) | 1989-07-31 |
Family
ID=11840042
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1368588A Pending JPH01189919A (ja) | 1988-01-26 | 1988-01-26 | 半導体装置とその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH01189919A (ja) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01313972A (ja) * | 1988-06-14 | 1989-12-19 | Fujitsu Ltd | ポリサイド電極の接触構造 |
| JPH027517A (ja) * | 1988-06-27 | 1990-01-11 | Sony Corp | 半導体装置の製造方法 |
| JPH04226025A (ja) * | 1990-04-16 | 1992-08-14 | Applied Materials Inc | シリコン半導体ウエーハ上にケイ化チタンの導電層を形成する方法 |
| JPH07161663A (ja) * | 1993-12-03 | 1995-06-23 | Nec Corp | 半導体装置の製造方法 |
| KR100358175B1 (ko) * | 1998-12-24 | 2002-12-18 | 주식회사 하이닉스반도체 | 반도체소자의텅스텐비트라인제조방법 |
-
1988
- 1988-01-26 JP JP1368588A patent/JPH01189919A/ja active Pending
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01313972A (ja) * | 1988-06-14 | 1989-12-19 | Fujitsu Ltd | ポリサイド電極の接触構造 |
| JPH027517A (ja) * | 1988-06-27 | 1990-01-11 | Sony Corp | 半導体装置の製造方法 |
| JPH04226025A (ja) * | 1990-04-16 | 1992-08-14 | Applied Materials Inc | シリコン半導体ウエーハ上にケイ化チタンの導電層を形成する方法 |
| JPH07161663A (ja) * | 1993-12-03 | 1995-06-23 | Nec Corp | 半導体装置の製造方法 |
| KR100358175B1 (ko) * | 1998-12-24 | 2002-12-18 | 주식회사 하이닉스반도체 | 반도체소자의텅스텐비트라인제조방법 |
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