JP2522924B2 - 金属シリサイド膜の形成方法 - Google Patents
金属シリサイド膜の形成方法Info
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- JP2522924B2 JP2522924B2 JP61275847A JP27584786A JP2522924B2 JP 2522924 B2 JP2522924 B2 JP 2522924B2 JP 61275847 A JP61275847 A JP 61275847A JP 27584786 A JP27584786 A JP 27584786A JP 2522924 B2 JP2522924 B2 JP 2522924B2
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Description
【発明の詳細な説明】 （イ）産業上の利用分野 本発明は半導体装置の製造プロセスに用いる金属シリ
サイド膜の形成方法の改良に関する。
サイド膜の形成方法の改良に関する。
（ロ）従来の技術 D-RAM,S-RAM等の半導体集積回路では近年ますます高
集積化、高速化が図られているが、これを阻害する要因
の１つとして配線抵抗による信号の遅延がある。
集積化、高速化が図られているが、これを阻害する要因
の１つとして配線抵抗による信号の遅延がある。
この配線抵抗の低減の１つの方法としてポリシリコン
電極のシリサイド化が図られている。例えば工業調査会
発行、前田和夫著「最新LSIプロセス技術」第397頁〜第
399頁には、シリコンゲートの唯一の欠点である高い抵
抗値（シート抵抗値〜10Ω／ロ）はシリサイド化して、
例えばWSi2（タングステンシリサイド）を用いればシー
ト抵抗値１Ω／ロ程度まで低減できることが示されてい
る。
電極のシリサイド化が図られている。例えば工業調査会
発行、前田和夫著「最新LSIプロセス技術」第397頁〜第
399頁には、シリコンゲートの唯一の欠点である高い抵
抗値（シート抵抗値〜10Ω／ロ）はシリサイド化して、
例えばWSi2（タングステンシリサイド）を用いればシー
ト抵抗値１Ω／ロ程度まで低減できることが示されてい
る。
斯る金属シリサイド膜の形成方法としては種々の方法
があるが、標準的な方法は確立されていない。デポジシ
ョン法については、シリサイドをターゲットに用いたス
パッタリング、シリコンと金属の同時スパッタリング、
シリコンと金属の同時蒸着、ポリシリコン上への金属の
CVDまたはPVDと熱処理によるシンタリング等が考えられ
る。アニール法も標準的な方法が確立されていない。
があるが、標準的な方法は確立されていない。デポジシ
ョン法については、シリサイドをターゲットに用いたス
パッタリング、シリコンと金属の同時スパッタリング、
シリコンと金属の同時蒸着、ポリシリコン上への金属の
CVDまたはPVDと熱処理によるシンタリング等が考えられ
る。アニール法も標準的な方法が確立されていない。
従来の一般的な金属シリサイド膜の形成方法は、例え
ば特開昭59-72131号公報に示されるように、第２図Ａに
示す如く、ホットウォールタイプの減圧CVD装置を用い
て、基板温度450℃、全圧0.2Torr、六弗化タングステン
流量毎分1cc、アルゴンガス流量毎分１の条件で15分
成長させると、基板（11）上の酸化膜（12）の開口部
（13）上に選択的に約1000Åのタングステン層（14）が
成長する。次に第２図Ｂに示す如く、減圧CVD装置を用
いて基板温度450℃、全圧0.2Torr、モノシラン流量毎分
30ccの条件で15分タングステン層（14）表面にシリサイ
ド層（15）が形成される。
ば特開昭59-72131号公報に示されるように、第２図Ａに
示す如く、ホットウォールタイプの減圧CVD装置を用い
て、基板温度450℃、全圧0.2Torr、六弗化タングステン
流量毎分1cc、アルゴンガス流量毎分１の条件で15分
成長させると、基板（11）上の酸化膜（12）の開口部
（13）上に選択的に約1000Åのタングステン層（14）が
成長する。次に第２図Ｂに示す如く、減圧CVD装置を用
いて基板温度450℃、全圧0.2Torr、モノシラン流量毎分
30ccの条件で15分タングステン層（14）表面にシリサイ
ド層（15）が形成される。
（ハ）発明が解決しようとする問題点 しかしながら斯上した金属シリサイド膜の形成方法で
は、タングステン層（14）を付着した後に次工程のシリ
サイド化を行うので、タングステン層（14）表面に空気
中の酸素が吸着されてシリサイド化の妨げとなる問題点
を有していた。
は、タングステン層（14）を付着した後に次工程のシリ
サイド化を行うので、タングステン層（14）表面に空気
中の酸素が吸着されてシリサイド化の妨げとなる問題点
を有していた。
（ニ）問題点を解決するための手段 本発明は斯る問題点に鑑みてなされ、高融点金属とシ
リコンとを同一スパッタ装置内で連続してスパッタした
後に、ランプアニールを行うことにより、従来の欠点を
大巾に改善した金属シリサイド膜の形成方法を実現する
ものである。
リコンとを同一スパッタ装置内で連続してスパッタした
後に、ランプアニールを行うことにより、従来の欠点を
大巾に改善した金属シリサイド膜の形成方法を実現する
ものである。
（ホ）作用 本発明に依れば、同一スパッタ装置で高融点金属とシ
リコンとを連続スパッタするので、スパッタ装置の真空
を破らずに処理でき、然も後工程の加熱処理をランプア
ニールにより行うので、基板温度を急峻に上昇でき、酸
素のまき込みを防止でき、高融点金属とシリコンとの間
に酸素を吸着せず良好なシリサイド化を可能にする。
リコンとを連続スパッタするので、スパッタ装置の真空
を破らずに処理でき、然も後工程の加熱処理をランプア
ニールにより行うので、基板温度を急峻に上昇でき、酸
素のまき込みを防止でき、高融点金属とシリコンとの間
に酸素を吸着せず良好なシリサイド化を可能にする。
（ヘ）実施例 本発明に依る金属シリサイド膜の形成方法を第１図Ａ
乃至第１図Ｃを参照して詳述する。
乃至第１図Ｃを参照して詳述する。
先ず第１図Ａに示すように、半導体基板（１）表面に
シリコン酸化膜（２）を形成する。半導体基板（１）内
にはMOSトランジスタ等の所望の回路素子が形成され、
シリコン酸化膜（２）は例えばゲート酸化膜等に用いら
れる熱酸化膜で形成されている。
シリコン酸化膜（２）を形成する。半導体基板（１）内
にはMOSトランジスタ等の所望の回路素子が形成され、
シリコン酸化膜（２）は例えばゲート酸化膜等に用いら
れる熱酸化膜で形成されている。
次に第１図Ｂに示すように、半導体基板（１）のシリ
コン酸化膜（２）上にポリシリコン膜（３）を付着した
後、高融点金属（４）とシリコン層（５）とを連続して
付着することにある。
コン酸化膜（２）上にポリシリコン膜（３）を付着した
後、高融点金属（４）とシリコン層（５）とを連続して
付着することにある。
本工程は本発明の特徴とする工程であり、先ずシリコ
ン酸化膜（２）上にポリシリコン膜（３）を減圧CVD法
により約4000Åの厚みに形成し、リンをドープして比抵
抗Rs＝20Ω／ロに設定する。続いて同一のスパッタ装置
を用いて、チタン（Ti）を約400Åの厚みにスパッタ
し、スパッタ装置の真空を破ることなくシリコン（Si）
を約1000Åの厚みにスパッタしている。本工程の特徴
は、このスパッタ装置の10-7Torrの真空を維持したまま
でチタン（Ti）とシリコン（Si）の連続スパッタを行
い、チタン（Ti）とシリコン（Si）の間に空気中の不純
物物質である酸素分子が含まれることを防止している点
にある。
ン酸化膜（２）上にポリシリコン膜（３）を減圧CVD法
により約4000Åの厚みに形成し、リンをドープして比抵
抗Rs＝20Ω／ロに設定する。続いて同一のスパッタ装置
を用いて、チタン（Ti）を約400Åの厚みにスパッタ
し、スパッタ装置の真空を破ることなくシリコン（Si）
を約1000Åの厚みにスパッタしている。本工程の特徴
は、このスパッタ装置の10-7Torrの真空を維持したまま
でチタン（Ti）とシリコン（Si）の連続スパッタを行
い、チタン（Ti）とシリコン（Si）の間に空気中の不純
物物質である酸素分子が含まれることを防止している点
にある。
更に第１図Ｃに示すように、加熱してチタンシリサイ
ド層（６）を形成している。本工程では、加熱処理をラ
ンプアニールにより行う。即ちXeフラッシュランプを用
いて、窒素（N2）雰囲気中で60秒間行い基板温度を800
℃に加熱している。ランプアニールに依れば、基板温度
を急峻に上昇でき、従来の電気炉アニールに比べて極端
に酸素のまき込みを防止できる利点を有する。この結果
チタンとシリコンの間にシリサイド層（６）が形成さ
れ、特にチタンとシリコン間に酸素分子が介在されない
ので良質で表面が鏡面状態のシリサイド層（６）が得ら
れる。
ド層（６）を形成している。本工程では、加熱処理をラ
ンプアニールにより行う。即ちXeフラッシュランプを用
いて、窒素（N2）雰囲気中で60秒間行い基板温度を800
℃に加熱している。ランプアニールに依れば、基板温度
を急峻に上昇でき、従来の電気炉アニールに比べて極端
に酸素のまき込みを防止できる利点を有する。この結果
チタンとシリコンの間にシリサイド層（６）が形成さ
れ、特にチタンとシリコン間に酸素分子が介在されない
ので良質で表面が鏡面状態のシリサイド層（６）が得ら
れる。
然る後斯上したシリサイド層（６）は所望のパターン
にエッチングされて、MOSトランジスタのゲート電極や
配線層として利用される。
にエッチングされて、MOSトランジスタのゲート電極や
配線層として利用される。
なお本発明の他の実施例として高融点金属としてタン
グステン（Ｗ）、モリブデン（Mo）等も利用できる。
グステン（Ｗ）、モリブデン（Mo）等も利用できる。
（ト）発明の効果 斯上した如く本発明に依れば、高融点金属（４）とシ
リコン層（５）とを同一スパッタ装置で真空を破らずに
連続スパッタした後にランプアニールすることにより、
高融点金属（４）とシリコン層（５）間にシリサイド化
を阻害する空気中の酸素分子を介在させないので、良好
なシリサイド化を実現できる利点を有する。この結果鏡
面状態の表面を有するシリサイド層（６）を形成でき、
シリサイド層（６）をホトエッチングにより微細加工で
きる利点を有する。
リコン層（５）とを同一スパッタ装置で真空を破らずに
連続スパッタした後にランプアニールすることにより、
高融点金属（４）とシリコン層（５）間にシリサイド化
を阻害する空気中の酸素分子を介在させないので、良好
なシリサイド化を実現できる利点を有する。この結果鏡
面状態の表面を有するシリサイド層（６）を形成でき、
シリサイド層（６）をホトエッチングにより微細加工で
きる利点を有する。
第１図Ａ乃至第１図Ｃは本発明による金属シリサイド膜
の形成方法を説明する断面図、第２図Ａおよび第２図Ｂ
は従来の金属シリサイド膜の形成方法を説明する断面図
である。 （１）は半導体基板、（２）はシリコン酸化膜、（３）
はポリシリコン膜、（４）は高融点金属、（５）はシリ
コン層、（６）はシリサイド層である。
の形成方法を説明する断面図、第２図Ａおよび第２図Ｂ
は従来の金属シリサイド膜の形成方法を説明する断面図
である。 （１）は半導体基板、（２）はシリコン酸化膜、（３）
はポリシリコン膜、（４）は高融点金属、（５）はシリ
コン層、（６）はシリサイド層である。
Claims (1)
- 【請求項１】ポリシリコン膜上に高融点金属及びシリコ
ンのスパッタを連続して行った後に、ランプアニールを
行い前記高融点金属とシリコン間に空気中の不純物物質
が介在しない金属シリサイド膜を形成することを特徴と
する金属シリサイド膜の形成方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61275847A JP2522924B2 (ja) | 1986-11-19 | 1986-11-19 | 金属シリサイド膜の形成方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61275847A JP2522924B2 (ja) | 1986-11-19 | 1986-11-19 | 金属シリサイド膜の形成方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS63128732A JPS63128732A (ja) | 1988-06-01 |
| JP2522924B2 true JP2522924B2 (ja) | 1996-08-07 |
Family
ID=17561262
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61275847A Expired - Lifetime JP2522924B2 (ja) | 1986-11-19 | 1986-11-19 | 金属シリサイド膜の形成方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2522924B2 (ja) |
Families Citing this family (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5043300A (en) * | 1990-04-16 | 1991-08-27 | Applied Materials, Inc. | Single anneal step process for forming titanium silicide on semiconductor wafer |
| JPH04226023A (ja) * | 1990-04-16 | 1992-08-14 | Applied Materials Inc | 半導体ウエハにケイ化チタンを形成するための低窒素圧製造方法 |
| JPH0680638B2 (ja) * | 1990-07-05 | 1994-10-12 | 株式会社東芝 | 半導体装置の製造方法 |
| KR950003233B1 (ko) * | 1992-05-30 | 1995-04-06 | 삼성전자 주식회사 | 이중층 실리사이드 구조를 갖는 반도체 장치 및 그 제조방법 |
| US7282443B2 (en) * | 2003-06-26 | 2007-10-16 | Micron Technology, Inc. | Methods of forming metal silicide |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS609120A (ja) * | 1983-06-29 | 1985-01-18 | Fujitsu Ltd | 半導体装置の製造方法 |
| JPS61160952A (ja) * | 1985-01-09 | 1986-07-21 | Nec Corp | 半導体装置の製造方法 |
-
1986
- 1986-11-19 JP JP61275847A patent/JP2522924B2/ja not_active Expired - Lifetime
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS609120A (ja) * | 1983-06-29 | 1985-01-18 | Fujitsu Ltd | 半導体装置の製造方法 |
| JPS61160952A (ja) * | 1985-01-09 | 1986-07-21 | Nec Corp | 半導体装置の製造方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS63128732A (ja) | 1988-06-01 |
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