JPS6074675A - 半導体装置 - Google Patents
半導体装置Info
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- JPS6074675A JPS6074675A JP18200583A JP18200583A JPS6074675A JP S6074675 A JPS6074675 A JP S6074675A JP 18200583 A JP18200583 A JP 18200583A JP 18200583 A JP18200583 A JP 18200583A JP S6074675 A JPS6074675 A JP S6074675A
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- 239000004065 semiconductor Substances 0.000 title claims description 17
- 229910052751 metal Inorganic materials 0.000 claims abstract description 20
- 239000002184 metal Substances 0.000 claims abstract description 20
- 229910021332 silicide Inorganic materials 0.000 claims abstract description 15
- FVBUAEGBCNSCDD-UHFFFAOYSA-N silicide(4-) Chemical compound [Si-4] FVBUAEGBCNSCDD-UHFFFAOYSA-N 0.000 claims abstract description 12
- 238000002844 melting Methods 0.000 claims abstract description 8
- 230000008018 melting Effects 0.000 claims abstract description 7
- 239000000758 substrate Substances 0.000 claims abstract description 6
- 150000004767 nitrides Chemical class 0.000 claims abstract description 5
- 239000010409 thin film Substances 0.000 claims abstract description 5
- 239000010408 film Substances 0.000 abstract description 28
- ATJFFYVFTNAWJD-UHFFFAOYSA-N Tin Chemical compound [Sn] ATJFFYVFTNAWJD-UHFFFAOYSA-N 0.000 abstract description 11
- 238000010438 heat treatment Methods 0.000 abstract description 7
- 230000004888 barrier function Effects 0.000 abstract description 5
- 238000000034 method Methods 0.000 abstract description 5
- 229910020968 MoSi2 Inorganic materials 0.000 abstract 4
- YXTPWUNVHCYOSP-UHFFFAOYSA-N bis($l^{2}-silanylidene)molybdenum Chemical compound [Si]=[Mo]=[Si] YXTPWUNVHCYOSP-UHFFFAOYSA-N 0.000 description 11
- 229910021344 molybdenum silicide Inorganic materials 0.000 description 10
- 238000004519 manufacturing process Methods 0.000 description 4
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 3
- 229910052710 silicon Inorganic materials 0.000 description 3
- 239000010703 silicon Substances 0.000 description 3
- 230000000694 effects Effects 0.000 description 2
- 238000005516 engineering process Methods 0.000 description 2
- 239000000463 material Substances 0.000 description 2
- 230000001681 protective effect Effects 0.000 description 2
- 238000004544 sputter deposition Methods 0.000 description 2
- OAICVXFJPJFONN-UHFFFAOYSA-N Phosphorus Chemical compound [P] OAICVXFJPJFONN-UHFFFAOYSA-N 0.000 description 1
- 229910052782 aluminium Inorganic materials 0.000 description 1
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 description 1
- 238000002474 experimental method Methods 0.000 description 1
- 239000012535 impurity Substances 0.000 description 1
- 238000005468 ion implantation Methods 0.000 description 1
- 238000001755 magnetron sputter deposition Methods 0.000 description 1
- 239000012528 membrane Substances 0.000 description 1
- 229910052698 phosphorus Inorganic materials 0.000 description 1
- 239000011574 phosphorus Substances 0.000 description 1
- 238000004904 shortening Methods 0.000 description 1
- 239000005368 silicate glass Substances 0.000 description 1
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
- H01L29/43—Electrodes ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
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- H01L29/456—Ohmic electrodes on silicon
-
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- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
- H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
- H01L23/532—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body characterised by the materials
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- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/0001—Technical content checked by a classifier
- H01L2924/0002—Not covered by any one of groups H01L24/00, H01L24/00 and H01L2224/00
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- Electrodes Of Semiconductors (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
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Description
【発明の詳細な説明】
（１１発明の技術分野
本発明は半導体装置、より詳しくはシリサイド配線と金
属配線のスルーホール部における接触部分に高融点金属
の窒化物薄膜がバリアメタルとして設けられてなる半導
体装置に関する。
属配線のスルーホール部における接触部分に高融点金属
の窒化物薄膜がバリアメタルとして設けられてなる半導
体装置に関する。
（２）技術の背景
半導体装置の配線材料に高融点金属例えばモリブデンシ
リサイド（ＭｏＳｉ２）を使用する技術が開発された。
リサイド（ＭｏＳｉ２）を使用する技術が開発された。
モリブデンシリサイドの如き高融点金属シリサイドは、
強度が高く、耐摩耗性と高い電（１） 気伝導度をもつからである。かかる配線の例は第１図の
断面図に示され、同図において、１はシリコン基板、２
は酸化膜、３はモリブデンシリサイド配線層、４は燐・
シリケート・ガラス（ＰＳＧ）の絶縁膜、５はアルミニ
ウム（Ａ７り配線、６はスルーホールを示す。
強度が高く、耐摩耗性と高い電（１） 気伝導度をもつからである。かかる配線の例は第１図の
断面図に示され、同図において、１はシリコン基板、２
は酸化膜、３はモリブデンシリサイド配線層、４は燐・
シリケート・ガラス（ＰＳＧ）の絶縁膜、５はアルミニ
ウム（Ａ７り配線、６はスルーホールを示す。
（３）従来技術と問題点
第１図に示すデバイスを後の工程で熱処理した場合、例
えば保護膜をＰＳＧで形成しその保護膜の表面を平坦化
するため４５０℃程度の熱処理工程を行った場合、■モ
リブデンシリサイドに含まれるシリコン（Ｓｔ）が１配
線中に進出し、他方■＾ｌ配線中のＡＩ！、原子がｌ’
１ｏｓｉ２と反応し、その結果Ｍｏ５ｉｚとＡｌとの界
面における電気抵抗が不安定になることが経験された。
えば保護膜をＰＳＧで形成しその保護膜の表面を平坦化
するため４５０℃程度の熱処理工程を行った場合、■モ
リブデンシリサイドに含まれるシリコン（Ｓｔ）が１配
線中に進出し、他方■＾ｌ配線中のＡＩ！、原子がｌ’
１ｏｓｉ２と反応し、その結果Ｍｏ５ｉｚとＡｌとの界
面における電気抵抗が不安定になることが経験された。
第１図に示すデバイスに加えられる熱処理は上記の例に
限定されるものでなく、パッケージ組立その他の工程で
も熱処理が施されるのである。そこでＭｏＳｉ２の配線
層を形成したときそれとＡＥ配線層との界面において当
該デバイスに以後の熱処理工程が加えられても、（２） Ｍｏ５ｉｚとＡ７！との界面における電気抵抗が影響を
受けることのないデバイスがめられている。
限定されるものでなく、パッケージ組立その他の工程で
も熱処理が施されるのである。そこでＭｏＳｉ２の配線
層を形成したときそれとＡＥ配線層との界面において当
該デバイスに以後の熱処理工程が加えられても、（２） Ｍｏ５ｉｚとＡ７！との界面における電気抵抗が影響を
受けることのないデバイスがめられている。
（４）発明の目的
本発明は」二記従来の問題に鑑み、高融点金属シリサイ
ドを配線に用いた半導体装置において、当該シリサイド
配線とＡＩｌ配線との界面における電気抵抗が、当該デ
バイスの事後の熱処理によって影響を受けることのない
半導体装置を提供することを目的とする。
ドを配線に用いた半導体装置において、当該シリサイド
配線とＡＩｌ配線との界面における電気抵抗が、当該デ
バイスの事後の熱処理によって影響を受けることのない
半導体装置を提供することを目的とする。
（５）発明の構成
そしてこの目的は本発明によれば、半導体基板上のシリ
サイド配線とスルーホールを通して接続する金属配線が
配設された半導体装置において、前記シリサイド配線と
金属配線との界面に高融点金属窒化物の薄膜が設けられ
てなることを特徴とする半導体装置を提供することによ
って達成される。
サイド配線とスルーホールを通して接続する金属配線が
配設された半導体装置において、前記シリサイド配線と
金属配線との界面に高融点金属窒化物の薄膜が設けられ
てなることを特徴とする半導体装置を提供することによ
って達成される。
（６）発明の実施例
以下本発明実施例を図面によって詳説する。
本発明の第１実施例は第２図に断面図で示され、（３）
同図において、１１はシリコン基板、１２は厚さ５００
０〜６０００人の熱酸化膜、１３は厚さ２０００〜３０
００人のＭｏＳｉ２配線、１４は厚さ５０００〜６００
０人のＰＳＧ膜、１５は厚さ１０００人程度０ｒｉＮ膜
（図には太線で示す）、１６は厚さ６０００〜１０００
０人の ＾ｌ配線、１７はスルーホールを示し、図示の
デバイスはＴｉＮ膜１膜外５リアメタルとして設けられ
ている点において第１図に示した従来のデバイスと異な
る。本願発明者の行った実験によると図示のデバイスは
５００〜５５０°Ｃの熱工程に十分に耐え、従来例に見
られたＭｏ８ｉｚ配線とへβ配線との界面における電気
抵抗の変化は全く認められなかった。
０〜６０００人の熱酸化膜、１３は厚さ２０００〜３０
００人のＭｏＳｉ２配線、１４は厚さ５０００〜６００
０人のＰＳＧ膜、１５は厚さ１０００人程度０ｒｉＮ膜
（図には太線で示す）、１６は厚さ６０００〜１０００
０人の ＾ｌ配線、１７はスルーホールを示し、図示の
デバイスはＴｉＮ膜１膜外５リアメタルとして設けられ
ている点において第１図に示した従来のデバイスと異な
る。本願発明者の行った実験によると図示のデバイスは
５００〜５５０°Ｃの熱工程に十分に耐え、従来例に見
られたＭｏ８ｉｚ配線とへβ配線との界面における電気
抵抗の変化は全く認められなかった。
上記の第１実施例においては、スルーホール１７の部分
のＭｏＳｉ２の表面とＰＳＧ膜１４の表面上にバリアメ
タルとしてＴｉＮ膜１膜外５成されているが、第３図に
示す本発明の第２実施例においては、ＭｏＳ＋２配線の
上にのみＴｉＮ膜が形成されている。なお第３図におい
て第２図に示した部分と同じ部分は同一符号を付して表
示した。熱酸化膜、ＭｏＳｉ２配線、ＰＳＧ膜、ＴｉＮ
膜、Ａ７！配線の厚さは第２図の場合（４） とはぼ同程度である。
のＭｏＳｉ２の表面とＰＳＧ膜１４の表面上にバリアメ
タルとしてＴｉＮ膜１膜外５成されているが、第３図に
示す本発明の第２実施例においては、ＭｏＳ＋２配線の
上にのみＴｉＮ膜が形成されている。なお第３図におい
て第２図に示した部分と同じ部分は同一符号を付して表
示した。熱酸化膜、ＭｏＳｉ２配線、ＰＳＧ膜、ＴｉＮ
膜、Ａ７！配線の厚さは第２図の場合（４） とはぼ同程度である。
本発明の半導体装置の応用例であるバイポーラトランジ
スタは第４図（８１と（ｂｌに断面図と平面図で示され
、同図において、２１はｐ型半導体基板、２２は酸化膜
、２３はＭｏ５ｉｚ配線、２４はｎ型領域、２５はｐ型
ベース領域、２６はｎ型エミッタ領域、２７は電極窓を
示す。図示のデバイスにおいては、平面図に示される如
（Ｍｏ５ｉｚ配線を引出し線として使うことが可能とな
り、デバイスの微小化に効果がある。
スタは第４図（８１と（ｂｌに断面図と平面図で示され
、同図において、２１はｐ型半導体基板、２２は酸化膜
、２３はＭｏ５ｉｚ配線、２４はｎ型領域、２５はｐ型
ベース領域、２６はｎ型エミッタ領域、２７は電極窓を
示す。図示のデバイスにおいては、平面図に示される如
（Ｍｏ５ｉｚ配線を引出し線として使うことが可能とな
り、デバイスの微小化に効果がある。
ＭｏＳ＋２配線は、エミッタ領域２６を形成するための
不純物イオン注入においてマスクとして利用することが
出来るので、半導体装置製造における工程数の減少に有
効である。
不純物イオン注入においてマスクとして利用することが
出来るので、半導体装置製造における工程数の減少に有
効である。
第３図に示したデバイスにおいては、ＭｏＳｉ２配線の
表面を第５図に断面図で示す如くに酸化し、その表面に
絶縁膜１７を形成することが可能であり、そのことはデ
バイスの微小化と製造工程の短縮に効果がある。
表面を第５図に断面図で示す如くに酸化し、その表面に
絶縁膜１７を形成することが可能であり、そのことはデ
バイスの微小化と製造工程の短縮に効果がある。
ＴｉＮ膜の形成には第６図の側断面図に示される（５）
マグネトロンスパッタリング装置を用いる。なお同図に
おいて、３１は接地されたチャンバ、３２はＴｉＮ （
Ｄターゲット、３３は−４０００〜−５００Ｖ ）負電
圧が加えられたターゲットホルダ、３４はマグネット、
３５は計ガス供給口、３６は排気口で、チャンバ内は１
０−２〜１Ｏ−３Ｔｏｒｒの真空度に保たれている。
おいて、３１は接地されたチャンバ、３２はＴｉＮ （
Ｄターゲット、３３は−４０００〜−５００Ｖ ）負電
圧が加えられたターゲットホルダ、３４はマグネット、
３５は計ガス供給口、３６は排気口で、チャンバ内は１
０−２〜１Ｏ−３Ｔｏｒｒの真空度に保たれている。
かかる装置を用いて、図に誇張して模式的に示す如く基
板１１の表面にＴｉＮ膜１膜外５長する。
板１１の表面にＴｉＮ膜１膜外５長する。
上記した装置を用いるときは、本発明の第１実施例およ
び第２実施例のデバイスの製造においてはＴｉＮと１の
連続スパッタリングおよびＭｏＳ＋２とＴｉＮの連続ス
パッタリングが可能となり、工程数の短縮に効果がある
。
び第２実施例のデバイスの製造においてはＴｉＮと１の
連続スパッタリングおよびＭｏＳ＋２とＴｉＮの連続ス
パッタリングが可能となり、工程数の短縮に効果がある
。
なお以上の説明においてはＭｏＳｉ２とへｌ配線を例に
とって説明したが、本発明の適用範囲はその場合に限定
されるものでなく、他のシリサイドと他の金属配線を用
いる場合にも及ぶものである。
とって説明したが、本発明の適用範囲はその場合に限定
されるものでなく、他のシリサイドと他の金属配線を用
いる場合にも及ぶものである。
（７）発明の効果
以上詳細に説明した如く本発明によれば、シリサイド配
線が設けられた半導体装置において、シ（６） リサイド配線と金属配線のスルーホール部に高融点金属
窒化物の薄膜をバリアメタルとして用いることにより、
デバイスの耐熱性が４５０°Ｃ程度から５５０°Ｃ程度
に向上し、加えてデバイスの微小化が可能な構造が提供
される効果がある。
線が設けられた半導体装置において、シ（６） リサイド配線と金属配線のスルーホール部に高融点金属
窒化物の薄膜をバリアメタルとして用いることにより、
デバイスの耐熱性が４５０°Ｃ程度から５５０°Ｃ程度
に向上し、加えてデバイスの微小化が可能な構造が提供
される効果がある。
第１図は従来のシリサイド配線とスルーホール部にて接
続するｉ配線とをもつ半導体デバイスの断面図、第２図
と第３図は本発明と第１実施例と第２実施例のそれぞれ
第１図に類似の断面図、第４図（ａｌと（ｂｌは本発明
の応用例の断面図と平面図、第５図は第２実施例のシリ
サイド配線を示す拡大断面図、第６図は本発明実施例の
製造に用いる装置の側断面図である。 １１− シリコン基板、１２−熱酸化膜、１３− シリ
サイド配線、１４−ＰＳＧ膜、１５−−−ＴｉＮ膜、１
６・−Ａ７！配線（７） 区 区 区
続するｉ配線とをもつ半導体デバイスの断面図、第２図
と第３図は本発明と第１実施例と第２実施例のそれぞれ
第１図に類似の断面図、第４図（ａｌと（ｂｌは本発明
の応用例の断面図と平面図、第５図は第２実施例のシリ
サイド配線を示す拡大断面図、第６図は本発明実施例の
製造に用いる装置の側断面図である。 １１− シリコン基板、１２−熱酸化膜、１３− シリ
サイド配線、１４−ＰＳＧ膜、１５−−−ＴｉＮ膜、１
６・−Ａ７！配線（７） 区 区 区
Claims (1)
- 半導体基板上のシリサイド配線とスルーホールを通して
接続する金属配線が配設された半導体装置において、前
記シリサイド配線と金属配線との界面に高融点金属窒化
物の薄膜が設けられてなることを特徴とする半導体装置
。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP18200583A JPS6074675A (ja) | 1983-09-30 | 1983-09-30 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP18200583A JPS6074675A (ja) | 1983-09-30 | 1983-09-30 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6074675A true JPS6074675A (ja) | 1985-04-26 |
Family
ID=16110653
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP18200583A Pending JPS6074675A (ja) | 1983-09-30 | 1983-09-30 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6074675A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61296764A (ja) * | 1985-06-25 | 1986-12-27 | Mitsubishi Electric Corp | 金属電極配線膜を有する半導体装置 |
| JPS62281468A (ja) * | 1986-05-30 | 1987-12-07 | Fujitsu Ltd | 半導体装置 |
| JPS62290128A (ja) * | 1986-06-10 | 1987-12-17 | Toshiba Corp | 半導体装置の製造方法 |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS58101454A (ja) * | 1981-12-12 | 1983-06-16 | Nippon Telegr & Teleph Corp <Ntt> | 半導体装置の電極 |
-
1983
- 1983-09-30 JP JP18200583A patent/JPS6074675A/ja active Pending
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS58101454A (ja) * | 1981-12-12 | 1983-06-16 | Nippon Telegr & Teleph Corp <Ntt> | 半導体装置の電極 |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61296764A (ja) * | 1985-06-25 | 1986-12-27 | Mitsubishi Electric Corp | 金属電極配線膜を有する半導体装置 |
| JPS62281468A (ja) * | 1986-05-30 | 1987-12-07 | Fujitsu Ltd | 半導体装置 |
| JPS62290128A (ja) * | 1986-06-10 | 1987-12-17 | Toshiba Corp | 半導体装置の製造方法 |
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